JP2007294928A5 - - Google Patents

Claims (9)

直列に電気的に接続された複数のメモリ素子を含むＮＡＮＤセルを有し、
前記複数のメモリ素子はそれぞれ、チャネル形成領域、ソース領域、ドレイン領域、浮遊ゲート及び制御ゲートを有し、
前記ソース領域及び前記ドレイン領域として機能する第１の不純物領域は、第２の不純物領域を介して、消去線に電気的に接続され、
前記第１の不純物領域と前記第２の不純物領域はＰＮ接合を形成していることを特徴とする半導体装置。 A NAND cell including a plurality of memory elements electrically connected in series ;
Each of the plurality of memory elements includes a channel formation region, a source region, a drain region, a floating gate, and a control gate,
The first impurity region functioning as the source region and the drain region is electrically connected to the erasing line through the second impurity region ,
The semiconductor device, wherein the first impurity region and the second impurity region form a PN junction . 請求項１において、In claim 1,
前記チャネル形成領域、前記第１の不純物領域及び前記第２の不純物領域は、１つの島状の半導体膜に形成されていることを特徴とする半導体装置。The channel formation region, the first impurity region, and the second impurity region are formed in one island-like semiconductor film. 直列に電気的に接続された複数のメモリ素子を含むＮＡＮＤセルを有し、
前記複数のメモリ素子はそれぞれ、チャネル形成領域、ソース領域、ドレイン領域、浮遊ゲート及び制御ゲートを有し、
前記ソース領域及び前記ドレイン領域として機能する第１の不純物領域は、半導体領域及び第２の不純物領域を介して、消去線に電気的に接続され、
前記第１の不純物領域、前記半導体領域及び前記第２の不純物領域はＰＩＮ接合を形成していることを特徴とする半導体装置。 A NAND cell including a plurality of memory elements electrically connected in series;
Each of the plurality of memory elements includes a channel formation region, a source region , a drain region, a floating gate, and a control gate ,
First impurity regions which function as the source region and the drain region through a semiconductor region and the second impurity regions is electrically connected to the erase line,
The semiconductor device, wherein the first impurity region, the semiconductor region, and the second impurity region form a PIN junction . 請求項３において、In claim 3,
前記チャネル形成領域、前記第１の不純物領域、前記半導体領域及び前記第２の不純物領域は、１つの島状の半導体膜に形成されていることを特徴とする半導体装置。The channel formation region, the first impurity region, the semiconductor region, and the second impurity region are formed in one island-shaped semiconductor film. 請求項１乃至請求項４のいずれか一項において、In any one of Claims 1 thru | or 4,
前記第１の不純物領域は高濃度不純物領域であり、The first impurity region is a high concentration impurity region;
前記第２の不純物領域は低濃度不純物領域であることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the second impurity region is a low concentration impurity region. 請求項１乃至請求項４のいずれか一項において、In any one of Claims 1 thru | or 4,
前記第１の不純物領域は高濃度不純物領域であり、The first impurity region is a high concentration impurity region;
前記第２の不純物領域は低濃度不純物領域であり、The second impurity region is a low-concentration impurity region;
前記高濃度不純物領域の導電型は、前記低濃度不純物領域の導電型とは異なることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein a conductivity type of the high concentration impurity region is different from a conductivity type of the low concentration impurity region. 請求項１乃至請求項６のいずれか一項において、In any one of Claims 1 thru | or 6,
前記複数のメモリ素子のそれぞれの前記制御ゲートはワード線に電気的に接続され、The control gate of each of the plurality of memory elements is electrically connected to a word line;
前記複数のメモリ素子のそれぞれの前記ソース領域及び前記ドレイン領域の一方は、第１の選択トランジスタを介してソース線に電気的に接続され、One of the source region and the drain region of each of the plurality of memory elements is electrically connected to a source line through a first selection transistor,
前記複数のメモリ素子のそれぞれの前記ソース領域及び前記ドレイン領域の他方は、第２の選択トランジスタを介してビット線に電気的に接続されていることを特徴とする半導体装置。The other of the source region and the drain region of each of the plurality of memory elements is electrically connected to a bit line through a second selection transistor. 請求項１乃至請求項７のいずれか一項において、In any one of Claims 1 thru | or 7,
前記複数のメモリ素子は、絶縁表面上に形成されていることを特徴とする半導体装置。The semiconductor device, wherein the plurality of memory elements are formed on an insulating surface. 請求項１乃至請求項７のいずれか一項において、In any one of Claims 1 thru | or 7,
前記複数のメモリ素子は、ＳＯＩ基板を用いて形成されていることを特徴とする半導体装置。The semiconductor device, wherein the plurality of memory elements are formed using an SOI substrate.