JP2000174241A - Non-volatile semiconductor storage device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a NAND type EPROM which uses an SOI that allows batch erasure of a block for higher integration and density. SOLUTION: An isolated silicon thin-film (element region) 12 is formed on an insulating substrate, and the groove between the silicon thin-films 12 is filled with an insulating material. Thus, the elements in row direction are perfectly isolated. On a first surface of the silicon thin-film 12, a floating gate electrode 15 is formed through a second gate insulating film while a control gate electrode is formed through a third gate insulating film. A plurality of memory cells comprising the silicon thin-film 12, floating gate electrode 15, and control gate electrode are connected in series to form a NAND cell. On a second surface on the side opposite to the first surface facing the floating gate electrode 15 of the silicon thin-film 12 contained in the memory cell in the NAND cell, a first gate electrode 22 is formed through a first gate insulating film.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、ＳＯＩを用いた
不揮発性半導体記憶装置に係わり、特に不揮発性半導体
記憶装置の微細化および高性能化に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device using SOI, and more particularly to miniaturization and high performance of a nonvolatile semiconductor memory device.

【０００２】[0002]

【従来の技術】以下に不揮発性半導体記憶装置の一種で
あるＥＥＰＲＯＭについて説明する。ＥＥＰＲＯＭは、
電気的にデータの書き換えが可能な不揮発性半導体記憶
装置であり、電荷蓄積層と制御ゲートの積層構造を持つ
ＭＯＳトランジスタ構造のメモリセルを用いたものが知
られている。2. Description of the Related Art An EEPROM which is a kind of nonvolatile semiconductor memory device will be described below. EEPROM is
2. Description of the Related Art A nonvolatile semiconductor memory device which is electrically rewritable and uses a MOS transistor memory cell having a stacked structure of a charge storage layer and a control gate is known.

【０００３】図１８は、ＥＥＰＲＯＭを構成するメモリ
セルの構造を示す断面図である。FIG. 18 is a sectional view showing a structure of a memory cell constituting an EEPROM.

【０００４】このメモリセルでは、図１８に示すよう
に、半導体基板１０１上にゲート絶縁膜１０４を介して
浮遊ゲート電極（電荷蓄積層）１０５が形成される。さ
らに、浮遊ゲート電極１０５上には、絶縁膜１０６を介
して制御ゲート電極１０７が形成されている。また、浮
遊ゲート電極１０５と制御ゲート電極１０７の積層ゲー
トを挟む基板領域にソース・ドレインとなるｎ型拡散層
１０８が形成されている。浮遊ゲート電極１０５と半導
体基板１０１は、トンネル電流が流れ得るゲート絶縁膜
１０４を介して電荷の授受を行う。浮遊ゲート電極１０
５は、絶縁膜１０６によって制御ゲート電極１０７と電
気的に分離されている。In this memory cell, a floating gate electrode (charge storage layer) 105 is formed on a semiconductor substrate 101 via a gate insulating film 104, as shown in FIG. Further, a control gate electrode 107 is formed on the floating gate electrode 105 with an insulating film 106 interposed therebetween. Further, an n-type diffusion layer 108 serving as a source / drain is formed in a substrate region sandwiching the stacked gate of the floating gate electrode 105 and the control gate electrode 107. The floating gate electrode 105 and the semiconductor substrate 101 transfer charges via a gate insulating film 104 through which a tunnel current can flow. Floating gate electrode 10
5 is electrically separated from the control gate electrode 107 by an insulating film 106.

【０００５】前記メモリセルを複数個直列に接続したメ
モリセルユニットは、ＮＡＮＤセルと呼ばれ、高集積化
に適したアレイ構成である。ＮＡＮＤセルでは、直列接
続されたメモリセルの積層ゲート間に拡散層が形成さ
れ、メモリセルトランジスタのソース及びドレインとし
て動作する。隣接するメモリセル間で拡散層を共用する
ため、直列配置されたメモリセル間にコンタクトを設け
る必要がなく、ビット線方向の微細化に適している。な
お、浮遊ゲート電極１０５は、ワード線方向についても
隣接するメモリセル間で切断されてそれぞれ電気的に分
離されている。メモリセルの活性領域及び拡散層は、素
子分離領域によってワード線方向に隣接するメモリセル
間で電気的に分離されている。A memory cell unit in which a plurality of memory cells are connected in series is called a NAND cell, and has an array structure suitable for high integration. In a NAND cell, a diffusion layer is formed between stacked gates of memory cells connected in series, and operates as a source and a drain of a memory cell transistor. Since the diffusion layer is shared between adjacent memory cells, there is no need to provide a contact between memory cells arranged in series, which is suitable for miniaturization in the bit line direction. Note that the floating gate electrode 105 is also cut between adjacent memory cells in the word line direction and is electrically separated from each other. The active region and the diffusion layer of the memory cell are electrically separated by a device isolation region between memory cells adjacent in the word line direction.

【０００６】このようなメモリセルの微細化を妨げる一
因として、素子分離領域の微細化限界がある。素子分離
方法として、トレンチ溝分離（ＳＴＩ）や厚い絶縁膜に
よるＬＯＣＯＳ分離などがあるが、いずれも半導体基板
によりつながっているため、ＰＮ接合などを用いて電気
的に分離しても分離幅が狭くなると耐圧が低下する。One of the factors that hinder the miniaturization of such a memory cell is a miniaturization limit of an element isolation region. As an element isolation method, there are a trench isolation (STI) and a LOCOS isolation using a thick insulating film. However, since both are connected by a semiconductor substrate, the isolation width is narrow even if they are electrically isolated using a PN junction or the like. When this happens, the breakdown voltage decreases.

【０００７】この素子分離領域の微細化による耐圧低下
の問題を解決する方法として、絶縁性材料上に形成され
たシリコン薄膜（半導体層）を用いるＳＯＩ（Silicon
On Insulator）法がある。絶縁性材料は、シリコン基板
を熱酸化して形成する場合や、半導体基板の表面近くに
酸素をイオン注入して２酸化シリコン膜を形成して作ら
れる。絶縁性材料上のシリコン薄膜は、非晶質シリコン
薄膜や多結晶シリコン薄膜を単結晶化することにより形
成される。As a method of solving the problem of a decrease in breakdown voltage due to the miniaturization of the element isolation region, an SOI (Silicon) using a silicon thin film (semiconductor layer) formed on an insulating material is used.
On Insulator) method. The insulating material is formed by thermally oxidizing a silicon substrate or by ion-implanting oxygen near the surface of a semiconductor substrate to form a silicon dioxide film. The silicon thin film on the insulating material is formed by monocrystallizing an amorphous silicon thin film or a polycrystalline silicon thin film.

【０００８】絶縁性材料上のシリコン薄膜を活性層とし
て用いるシリコン薄膜素子では、活性層をアイランド状
にエッチングするだけで薄膜素子を素子分離できるの
で、素子分離幅はリソグラフィやエッチング技術の限界
まで狭くすることが可能となる。また、金属配線下のシ
リコン薄膜を除去すれば、金属配線の寄生容量を非常に
小さくできるため、半導体素子の高性能化を図ることが
できる。さらに、絶縁性材料上にトランジスタなどの薄
膜素子が形成できれば、薄膜素子上に層間絶縁性材料を
形成し、その上に新たに薄膜素子を形成することも可能
であるため、薄膜素子の３次元集積化が可能となる。In a silicon thin film device using a silicon thin film on an insulating material as an active layer, the thin film device can be separated only by etching the active layer into an island shape. Therefore, the device separation width is as narrow as the limit of lithography and etching technology. It is possible to do. Further, if the silicon thin film under the metal wiring is removed, the parasitic capacitance of the metal wiring can be extremely reduced, so that the performance of the semiconductor element can be improved. Furthermore, if a thin film element such as a transistor can be formed on an insulating material, an interlayer insulating material can be formed on the thin film element, and a new thin film element can be formed thereon. Integration becomes possible.

【０００９】すなわち、前述したように不揮発性半導体
記憶装置のＥＥＰＲＯＭにおいて、特にゲート長方向の
集積化が図れるＮＡＮＤセルアレイ構成に対し、ＬＯＣ
ＯＳ分離やトレンチ素子分離を用いた場合、素子分離方
向の微細化は素子分離能力によって決定されてしまう。
素子分離能力は、隣接するメモリセル間のパンチスルー
耐圧及びフィールド反転耐圧によって決定される。いず
れの耐圧も、素子分離幅を狭くすると低下する。しか
し、ＳＯＩを用いてＮＡＮＤセルアレイ構造を形成すれ
ば、前記素子分離耐圧は絶縁性材料の絶縁耐圧となるた
め、究極の高集積化が可能になる。That is, as described above, in the EEPROM of the nonvolatile semiconductor memory device, particularly, in the NAND cell array configuration in which integration in the gate length direction can be achieved, the LOC is reduced.
When OS isolation or trench element isolation is used, miniaturization in the element isolation direction is determined by element isolation ability.
The element isolation capability is determined by the punch-through breakdown voltage and the field inversion breakdown voltage between adjacent memory cells. Both breakdown voltages decrease as the element isolation width is reduced. However, if a NAND cell array structure is formed using SOI, the element isolation withstand voltage becomes the withstand voltage of an insulating material, so that ultimate high integration is possible.

【００１０】図１９は、ＳＯＩを用いたＮＡＮＤセルア
レイの平面図である。図２０は、図１９の平面図中の２
０−２０線に沿った断面図である。図２１は、図１９の
平面図中の２１−２１線に沿った断面図である。FIG. 19 is a plan view of a NAND cell array using SOI. FIG. 20 is a plan view of FIG.
FIG. 21 is a cross-sectional view along the line 0-20. FIG. 21 is a sectional view taken along line 21-21 in the plan view of FIG.

【００１１】ＳＯＩを用いたＮＡＮＤセルアレイは、図
１９〜図２１に示すように構成されている。シリコン半
導体基板１０上には、絶縁層１１が形成されている。絶
縁層１１上には、シリコン薄膜（半導体層）１２が形成
されている。このように、シリコン薄膜１２を絶縁層１
１上に形成する技術は、ＳＯＩ（Silicon On Insulato
r）と呼ばれている。A NAND cell array using SOI is configured as shown in FIGS. An insulating layer 11 is formed on the silicon semiconductor substrate 10. On the insulating layer 11, a silicon thin film (semiconductor layer) 12 is formed. As described above, the silicon thin film 12 is
The technology to form on top is SOI (Silicon On Insulato).
r).

【００１２】シリコン薄膜１２は、絶縁層１１上におい
てカラム方向にアイランド状に形成されている。このシ
リコン薄膜１２は活性層として用いられる。アイランド
状のシリコン薄膜１２の間には、絶縁材料（シリコン酸
化膜など）１３が満たされている。この絶縁材料１３
は、素子分離の機能を果たす。The silicon thin film 12 is formed on the insulating layer 11 in an island shape in the column direction. This silicon thin film 12 is used as an active layer. An insulating material (such as a silicon oxide film) 13 is filled between the island-shaped silicon thin films 12. This insulating material 13
Performs the function of element isolation.

【００１３】シリコン薄膜１２には、ｐ型の不純物が導
入されている。図１９に示すように、アイランド状に形
成されたシリコン薄膜１２のうちの一部分には、ｎ型の
ソース拡散層１８−Ｓが形成されている。また、シリコ
ン薄膜１２のうちの別の一部分には、ｎ型のドレイン拡
散層１８−Ｄが形成されている。ソース拡散層１８−Ｓ
とドレイン拡散層１８−Ｄの間には、直列接続された、
例えば１６個のメモリセルトランジスタからなるセルユ
ニットとしてのＮＡＮＤセルとその両端に１つずつ配置
される２つの選択ゲートトランジスタが形成されてい
る。A p-type impurity is introduced into the silicon thin film 12. As shown in FIG. 19, an n-type source diffusion layer 18-S is formed in a part of the silicon thin film 12 formed in an island shape. In another part of the silicon thin film 12, an n-type drain diffusion layer 18-D is formed. Source diffusion layer 18-S
And between the drain diffusion layer 18-D,
For example, a NAND cell as a cell unit composed of 16 memory cell transistors and two select gate transistors arranged one at each end are formed.

【００１４】各メモリセルトランジスタは、図２１に示
すように、ゲート絶縁膜（トンネル酸化膜）１４、浮遊
ゲート電極（電荷蓄積層）１５、絶縁膜（ＯＮＯ膜な
ど）１６、制御ゲート電極１７、ｎ型拡散層１８から構
成されている。ｎ型拡散層１８間のチャネル領域上に
は、ゲート絶縁膜（トンネル酸化膜）１４を介して浮遊
ゲート電極１５が形成されている。浮遊ゲート電極１５
上には、絶縁膜（ＯＮＯ膜など）１６を介して制御ゲー
ト電極１７が形成されている。各メモリセルトランジス
タの制御ゲート電極１７間のシリコン薄膜１２内には、
ソースあるいはドレインであるｎ型拡散層１８が形成さ
れている。As shown in FIG. 21, each memory cell transistor has a gate insulating film (tunnel oxide film) 14, a floating gate electrode (charge storage layer) 15, an insulating film (ONO film or the like) 16, a control gate electrode 17, It is composed of an n-type diffusion layer 18. On the channel region between the n-type diffusion layers 18, a floating gate electrode 15 is formed via a gate insulating film (tunnel oxide film) 14. Floating gate electrode 15
A control gate electrode 17 is formed thereon with an insulating film (ONO film or the like) 16 interposed therebetween. In the silicon thin film 12 between the control gate electrodes 17 of each memory cell transistor,
An n-type diffusion layer 18 which is a source or a drain is formed.

【００１５】ソース拡散層１８−Ｓに接続された選択ゲ
ートトランジスタは、図２１に示すように、ゲート絶縁
膜（シリコン酸化膜など）１４Ａ、ゲート電極ＳＧＳ、
ｎ型拡散層１８、１８−Ｓから構成されている。ｎ型拡
散層１８とｎ型拡散層１８−Ｓ間のチャネル上には、ゲ
ート絶縁膜１４Ａを介してゲート電極ＳＧＳが形成され
ている。ゲート電極ＳＧＳの両側のシリコン薄膜１２内
には、ソースあるいはドレインであるｎ型拡散層１８、
１８−Ｓが形成されている。As shown in FIG. 21, the select gate transistor connected to the source diffusion layer 18-S includes a gate insulating film (such as a silicon oxide film) 14A, a gate electrode SGS,
It is composed of n-type diffusion layers 18 and 18-S. A gate electrode SGS is formed on the channel between the n-type diffusion layer 18 and the n-type diffusion layer 18-S via the gate insulating film 14A. In the silicon thin film 12 on both sides of the gate electrode SGS, an n-type diffusion layer 18 which is a source or a drain,
18-S is formed.

【００１６】ドレイン拡散層１８−Ｄに接続された選択
ゲートトランジスタは、図２１に示すように、ゲート絶
縁膜（シリコン酸化膜など）１４Ａ、ゲート電極ＳＧ
Ｄ、ｎ型拡散層１８、１８−Ｄから構成されている。ｎ
型拡散層１８とｎ型拡散層１８−Ｄ間のチャネル上に
は、ゲート絶縁膜１４Ａを介してゲート電極ＳＧＤが形
成されている。ゲート電極ＳＧＤの両側のシリコン薄膜
１２内には、ソースあるいはドレインであるｎ型拡散層
１８、１８−Ｄが形成されている。As shown in FIG. 21, the select gate transistor connected to the drain diffusion layer 18-D has a gate insulating film (such as a silicon oxide film) 14A and a gate electrode SG.
D, n-type diffusion layers 18 and 18-D. n
A gate electrode SGD is formed on the channel between the n-type diffusion layer 18 and the n-type diffusion layer 18-D via the gate insulating film 14A. In the silicon thin film 12 on both sides of the gate electrode SGD, n-type diffusion layers 18 and 18-D which are a source or a drain are formed.

【００１７】また、２０は層間絶縁膜、２５はソースコ
ンタクト部、２８はドレインコンタクト部である。ドレ
インコンタクト部２８には図示しないビット線が形成さ
れ、ソース拡散層１８−Ｓにはソースコンタクト部２５
を介して図示しないソース配線が接続される。そして、
前記ＮＡＮＤセルと２つの選択ゲートトランジスタがマ
トリクス状に配置されてメモリセルアレイを構成する。Reference numeral 20 denotes an interlayer insulating film; 25, a source contact portion; and 28, a drain contact portion. A bit line (not shown) is formed in the drain contact portion 28, and the source contact portion 25 is formed in the source diffusion layer 18-S.
Are connected to a source wiring (not shown). And
The NAND cell and two select gate transistors are arranged in a matrix to form a memory cell array.

【００１８】このように構成されたＳＯＩを用いたＮＡ
ＮＤセルアレイでは、絶縁性材料上のシリコン薄膜から
形成される活性領域が完全に素子分離されている。この
ＮＡＮＤセルアレイにおいても、メモリセルのしきい値
電圧は浮遊ゲート電極と活性領域間での電荷の授受によ
って可変とすることができる。しかし、ＳＯＩ上に形成
されたＮＡＮＤセルアレイでは、半導体基板上に形成さ
れた場合と異なり、ウェルが存在しないのでウェル電位
を取ることができない。これは、ＳＯＩ上のトランジス
タあるいはメモリセルにおいては、バルク基板上のトラ
ンジスタあるいはメモリセルにおける基板バイアス効
果、すなわち基板電位によってトランジスタのしきい値
電圧が変化するという効果がないことを意味している。
この特徴は、周辺回路等のスイッチングトランジスタや
転送ゲートトランジスタでは有利な反面、メモリセルに
おいてはセルのカットオフ特性が向上されない点で不利
となる場合もある。The NA using the SOI configured as described above
In the ND cell array, an active region formed from a silicon thin film on an insulating material is completely separated from elements. Also in this NAND cell array, the threshold voltage of the memory cell can be made variable by transferring charges between the floating gate electrode and the active region. However, in the NAND cell array formed on the SOI, unlike the case where the NAND cell array is formed on the semiconductor substrate, the well potential does not exist and the well potential cannot be obtained. This means that in the transistor or memory cell on the SOI, there is no substrate bias effect in the transistor or memory cell on the bulk substrate, that is, there is no effect that the threshold voltage of the transistor changes depending on the substrate potential.
This feature is advantageous in switching transistors and transfer gate transistors in peripheral circuits and the like, but may be disadvantageous in memory cells in that the cutoff characteristics of the cells are not improved.

【００１９】[0019]

【発明が解決しようとする課題】以下、バルク基板上の
ＮＡＮＤセルアレイ及びＳＯＩを用いたＮＡＮＤセルア
レイにおける書き込み動作について説明する。The write operation in the NAND cell array on the bulk substrate and the NAND cell array using SOI will be described below.

【００２０】図２２（ａ）は、バルク基板上のＮＡＮＤ
セルアレイの回路図である。図２２（ｂ）は、バルク基
板上のＮＡＮＤセルアレイの消去（Erase）、書き込み
（Write）、読み出し（Read）時の電位関係を示す図で
ある。FIG. 22 (a) shows a NAND circuit on a bulk substrate.
It is a circuit diagram of a cell array. FIG. 22B is a diagram showing a potential relationship at the time of erasing (Erase), writing (Write), and reading (Read) of the NAND cell array on the bulk substrate.

【００２１】まず、バルク基板上のＮＡＮＤセルアレイ
において、選択メモリセルに書き込みを行う場合は次の
ようになる。選択されたメモリセルの制御ゲート電極Ｗ
Ｌ１に正の高電圧、例えば２０Ｖを印加し、ソース線Ｓ
Ｌ及び選択ビット線ＢＬ１に０Ｖを印加する。すると、
メモリセルの活性領域に反転電子チャネルが形成される
ため、活性領域の反転電子チャネルから浮遊ゲート電極
に電子注入が行われてメモリセルのしきい値電圧が高く
なる。First, in a NAND cell array on a bulk substrate, writing to a selected memory cell is performed as follows. Control gate electrode W of the selected memory cell
A high positive voltage, for example, 20 V is applied to L1 and the source line S
0 V is applied to L and the selected bit line BL1. Then
Since an inversion electron channel is formed in the active region of the memory cell, electrons are injected from the inversion electron channel of the active region to the floating gate electrode, and the threshold voltage of the memory cell increases.

【００２２】選択メモリセルのチャネルにビット線電位
０Ｖを転送するために、非選択メモリセルをオン状態に
する必要がある。したがって、非選択メモリセルの制御
ゲート電極ＷＬ０、ＷＬ２〜ＷＬ１５に正の中間電位、
例えば８Ｖを印加する。ソース線とビット線を貫通する
電流は、昇圧回路の昇圧能力を大幅に低下させるので低
減する必要がある。そのため、ソース線ＳＬ側の選択ゲ
ートトランジスタの制御ゲート電極ＳＧＳに０Ｖを印加
して、前記選択ゲートトランジスタをカットオフ状態に
する。一方、ドレイン側の選択ゲートトランジスタは、
ビット線電位をメモリセルに転送するためにオン状態に
する必要がある。したがって、ドレイン側の選択ゲート
トランジスタの制御ゲート電極ＳＧＤに正の電位、例え
ば３Ｖを印加する。In order to transfer the bit line potential 0V to the channel of the selected memory cell, it is necessary to turn on the non-selected memory cell. Therefore, a positive intermediate potential is applied to the control gate electrodes WL0 and WL2 to WL15 of the non-selected memory cells.
For example, 8 V is applied. The current that passes through the source line and the bit line needs to be reduced because the boosting capability of the booster circuit is greatly reduced. Therefore, 0 V is applied to the control gate electrode SGS of the select gate transistor on the source line SL side, and the select gate transistor is cut off. On the other hand, the drain side select gate transistor
The bit line potential needs to be turned on to transfer the potential to the memory cell. Therefore, a positive potential, for example, 3 V is applied to the control gate electrode SGD of the drain side select gate transistor.

【００２３】２０Ｖが印加される選択制御ゲート電極Ｗ
Ｌ１と非選択ビット線ＢＬ２の交点に位置するメモリセ
ルでは誤書き込みを防ぐ必要がある。非選択メモリセル
のチャネル電位が８Ｖ程度であれば、誤書き込みを防ぐ
ことができるので、非選択ビット線ＢＬ２に連なるメモ
リセルのチャネルと拡散層の電位を８Ｖ程度に昇圧する
必要がある。そのため、非選択ビット線ＢＬ２上のビッ
ト線コンタクト側の選択ゲートトランジスタの制御ゲー
ト電極ＳＧＤにビット線ＢＬ２の電位とほぼ同一の電位
を印加して、選択ゲートトランジスタをカットオフ状態
にする。これにより、非選択ビット線ＢＬ２上のメモリ
セルのチャネル及び拡散層は全てフローティング状態に
なる。そのため、選択メモリセルの制御ゲート電極ＷＬ
１に２０Ｖが印加された場合でも、容量結合によってチ
ャネル電位と拡散層電位が昇圧されて誤書き込みを防ぐ
ことが可能になる。Selection control gate electrode W to which 20 V is applied
It is necessary to prevent erroneous writing in the memory cell located at the intersection of L1 and the non-selected bit line BL2. If the channel potential of the non-selected memory cell is about 8 V, erroneous writing can be prevented. Therefore, it is necessary to raise the potentials of the channel and the diffusion layer of the memory cell connected to the non-selected bit line BL2 to about 8 V. Therefore, a potential substantially equal to the potential of the bit line BL2 is applied to the control gate electrode SGD of the select gate transistor on the bit line contact side on the non-selected bit line BL2, and the select gate transistor is cut off. As a result, all the channels and diffusion layers of the memory cells on the unselected bit line BL2 enter a floating state. Therefore, the control gate electrode WL of the selected memory cell
Even when 20 V is applied to 1, the channel potential and the diffusion layer potential are boosted by the capacitive coupling, so that erroneous writing can be prevented.

【００２４】なお、メモリセルの読み出しでは、選択さ
れたメモリセルの制御ゲート電極ＷＬ１に０Ｖを印加
し、しきい値電圧が０Ｖより高いか低いかを判別する。
すなわち、前記書き込みでの電子注入によりしきい値電
圧が０Ｖより高くなっていると、メモリセルがオンしな
いのでチャネル電流が流れない。一方、電子注入が行わ
れずしきい値電圧が０Ｖより低くなっていると、メモリ
セルがオンするのでチャネル電流が流れる。In the reading of the memory cell, 0 V is applied to the control gate electrode WL1 of the selected memory cell, and it is determined whether the threshold voltage is higher or lower than 0 V.
That is, if the threshold voltage is higher than 0 V due to the electron injection during the writing, the memory cell does not turn on and no channel current flows. On the other hand, if the electron injection is not performed and the threshold voltage is lower than 0 V, the memory cell is turned on and a channel current flows.

【００２５】一方、ＳＯＩを用いたＮＡＮＤセルアレイ
において、選択メモリセルに書き込みを行う場合は例え
ば次のようになる。On the other hand, in a NAND cell array using SOI, writing to a selected memory cell is performed, for example, as follows.

【００２６】図２３（ａ）は、ＳＯＩを用いたＮＡＮＤ
セルアレイの回路図である。図２３（ｂ）は、ＳＯＩを
用いたＮＡＮＤセルアレイの消去（Erase）、書き込み
（Write）、読み出し（Read）時の電位関係を示す図で
ある。FIG. 23A shows a NAND using SOI.
It is a circuit diagram of a cell array. FIG. 23B is a diagram showing a potential relationship at the time of erasing (Erase), writing (Write), and reading (Read) of the NAND cell array using SOI.

【００２７】選択されたメモリセルの制御ゲート電極Ｗ
Ｌ１に正の高電圧、例えば２０Ｖを印加し、ソース線Ｓ
Ｌ及び選択ビット線ＢＬ１に０Ｖを印加する。すると、
メモリセルの活性領域に反転電子チャネルが形成される
ため、活性領域の反転電子チャネルから浮遊ゲート電極
に電子注入が行われてメモリセルのしきい値電圧が高く
なる。The control gate electrode W of the selected memory cell
A high positive voltage, for example, 20 V is applied to L1 and the source line S
0 V is applied to L and the selected bit line BL1. Then
Since an inversion electron channel is formed in the active region of the memory cell, electrons are injected from the inversion electron channel of the active region to the floating gate electrode, and the threshold voltage of the memory cell increases.

【００２８】選択メモリセルのチャネルにビット線電位
０Ｖを転送するために、非選択メモリセルをオン状態に
する必要がある。したがって、非選択メモリセルの制御
ゲート電極ＷＬ０、ＷＬ２〜ＷＬ１５に正の中間電位、
例えば１０Ｖを印加する。ソース線とビット線を貫通す
る電流は、昇圧回路の昇圧能力を大幅に低下させるので
低減する必要がある。そのため、ソース線ＳＬ側の選択
ゲートトランジスタの制御ゲート電極ＳＧＳに０Ｖを印
加して、前記選択ゲートトランジスタをカットオフ状態
にする。一方、ドレイン側の選択ゲートトランジスタ
は、ビット線電位をメモリセルに転送するためにオン状
態にする必要がある。したがって、ドレイン側の選択ゲ
ートトランジスタの制御ゲート電極ＳＧＤに正の中間電
位、例えば１０Ｖを印加する。In order to transfer the bit line potential 0 V to the channel of the selected memory cell, it is necessary to turn on the non-selected memory cells. Therefore, a positive intermediate potential is applied to the control gate electrodes WL0 and WL2 to WL15 of the non-selected memory cells.
For example, 10 V is applied. The current that passes through the source line and the bit line needs to be reduced because the boosting capability of the booster circuit is greatly reduced. Therefore, 0 V is applied to the control gate electrode SGS of the select gate transistor on the source line SL side, and the select gate transistor is cut off. On the other hand, the drain-side select gate transistor needs to be turned on to transfer the bit line potential to the memory cell. Therefore, a positive intermediate potential, for example, 10 V, is applied to the control gate electrode SGD of the drain side select gate transistor.

【００２９】２０Ｖが印加される選択制御ゲート電極Ｗ
Ｌ１と非選択ビット線ＢＬ２の交点に位置するメモリセ
ルでは誤書き込みを防ぐ必要がある。前述したバルク基
板上のＮＡＮＤセルアレイでは、ビット線側の選択ゲー
トトランジスタをカットオフ状態にしてメモリセルをフ
ローティング状態にした。フローティング状態にした場
合、容量結合で８Ｖ程度に昇圧されたチャネル電位及び
拡散層電位はビット線側の選択ゲートトランジスタを介
してビット線側に抜けることはない。これは、選択ゲー
トトランジスタにとってビット線電位分の基板バイアス
が印加されているため、選択ゲートトランジスタのしき
い値電圧が上昇してカットオフマージンを高めているか
らである。Selection control gate electrode W to which 20 V is applied
It is necessary to prevent erroneous writing in the memory cell located at the intersection of L1 and the non-selected bit line BL2. In the above-described NAND cell array on the bulk substrate, the select gate transistor on the bit line side is cut off to set the memory cell in a floating state. In the floating state, the channel potential and the diffusion layer potential boosted to about 8 V by the capacitive coupling do not escape to the bit line side via the bit line side select gate transistor. This is because the substrate bias corresponding to the bit line potential is applied to the select gate transistor, so that the threshold voltage of the select gate transistor increases and the cutoff margin is increased.

【００３０】ところが、ＳＯＩでは前述したように基板
バイアス効果が無いため、選択ゲートトランジスタのカ
ットオフマージンがバルク基板に比べて低くなる。この
ため、直接、非選択ビット線ＢＬ２に８Ｖを印加して誤
書き込みを防ぐ必要がある。このとき、ビット線側の選
択ゲートトランジスタの制御ゲート電極ＳＧＤ及び非選
択メモリセルの制御ゲート電極ＷＬ０、ＷＬ２〜ＷＬ１
５には１０Ｖ程度を印加して８Ｖを転送しなければなら
ない。However, since the SOI has no substrate bias effect as described above, the cut-off margin of the select gate transistor is lower than that of the bulk substrate. Therefore, it is necessary to directly apply 8 V to the unselected bit line BL2 to prevent erroneous writing. At this time, the control gate electrode SGD of the select gate transistor on the bit line side and the control gate electrodes WL0, WL2 to WL1 of the unselected memory cells
To 5, about 10 V must be applied and 8 V must be transferred.

【００３１】前述のＳＯＩを用いたＮＡＮＤセルアレイ
における書き込みでは、ビット線に８Ｖを印加する必要
があるため、ビット線に連なるセンスアンプを構成する
トランジスタに８Ｖ以上の耐圧を持たせる必要がある。
このため、トランジスタのゲート酸化膜、選択ゲートト
ランジスタのゲート酸化膜を、メモリセルのトンネル酸
化膜と異なる膜厚にしなければならない。また、パンチ
スルー耐圧や接合耐圧を上げるために、ゲート長を長く
したり、拡散層の濃度を下げたりといったトランジスタ
の駆動能力を下げる設計が必要となる。これらの要求か
らトランジスタ面積が増加してチップ面積が増大すると
いう問題がある。In writing in the above-described NAND cell array using SOI, it is necessary to apply 8 V to the bit line, so that a transistor constituting a sense amplifier connected to the bit line must have a withstand voltage of 8 V or more.
For this reason, the gate oxide film of the transistor and the gate oxide film of the select gate transistor must be different in thickness from the tunnel oxide film of the memory cell. Further, in order to increase the punch-through breakdown voltage and the junction breakdown voltage, it is necessary to design to reduce the driving capability of the transistor, such as increasing the gate length and decreasing the concentration of the diffusion layer. From these demands, there is a problem that the transistor area increases and the chip area increases.

【００３２】また、バルク基板を用いた場合には、ウェ
ル中にＮＡＮＤセルアレイを形成するため、ウェルに高
電圧を印加しメモリセルの制御ゲート電極に０Ｖを印加
することにより、複数のＮＡＮＤセルからなるブロック
を一括して消去することが可能である。しかし、ＳＯＩ
基板上のＮＡＮＤセルではウェルが存在しないため、制
御ゲート電極に０Ｖ以下の電圧を印加し、ビット線から
０Ｖ以上の電圧をＮＡＮＤセルのチャネルに転送して消
去を行わなければならない。例えば、ビット線ＢＬ１、
ＢＬ２に消去用の高電圧、１２Ｖ程度を印加し、制御ゲ
ート電極に負電位を印加して拡散層へ電子を放出して消
去を行う。ところが、制御ゲート電極の電位が０Ｖ以下
であると、書き込み状態にあるメモリセルは必然的にカ
ットオフ状態となってしまい、ビット線に印加した０Ｖ
をＮＡＮＤセル全体に転送することができなくなってし
まう。したがって、ＳＯＩを用いたＮＡＮＤセルアレイ
では、ブロック一括消去を行うことが非常に困難であ
る。When a bulk substrate is used, a high voltage is applied to the well and 0 V is applied to the control gate electrode of the memory cell in order to form a NAND cell array in the well. Blocks can be collectively erased. However, SOI
Since there is no well in the NAND cell on the substrate, it is necessary to apply a voltage of 0 V or less to the control gate electrode and transfer a voltage of 0 V or more from the bit line to the channel of the NAND cell to perform erasing. For example, the bit lines BL1,
A high voltage for erasing, about 12 V, is applied to BL2, a negative potential is applied to the control gate electrode, and electrons are emitted to the diffusion layer to perform erasing. However, if the potential of the control gate electrode is 0 V or less, the memory cell in the written state is necessarily cut off, and the 0 V applied to the bit line is inevitably cut off.
Cannot be transferred to the entire NAND cell. Therefore, it is very difficult to perform block batch erasure in a NAND cell array using SOI.

【００３３】このため、消去はビット線側のメモリセル
からソース線側のメモリセルへと順番に行う。これは、
ビット線電位を確実に転送するため、選択メモリセルの
ビット線側に存在する非選択メモリセルを全て消去状態
にしておくことが望まれる。Therefore, erasing is performed in order from the memory cells on the bit line side to the memory cells on the source line side. this is,
In order to surely transfer the bit line potential, it is desired that all non-selected memory cells existing on the bit line side of the selected memory cell be in an erased state.

【００３４】このような消去方式では、ブロック内のメ
モリセルを一括して消去することができないので、消去
速度が格段に遅くなってしまう。また、拡散層へ電子を
放出する消去方式を用いることより、ゲート酸化膜の信
頼性低下が問題となるため、消去電圧に制限が生じる。
さらに、拡散層の接合リークなどを抑制するために、拡
散層の濃度プロファイルなども極めて厳格な設計が要求
される。これらは、セル設計のマージンを低下させるた
め、製造工程の複雑化、ひいては歩留まり低下による高
コスト化などを引き起こしかねない。In such an erasing method, since the memory cells in the block cannot be erased at one time, the erasing speed is significantly reduced. In addition, the use of the erasing method of emitting electrons to the diffusion layer causes a problem of lowering the reliability of the gate oxide film, so that the erasing voltage is limited.
Further, in order to suppress the junction leakage of the diffusion layer and the like, extremely strict design is required for the concentration profile and the like of the diffusion layer. These lower the margin of cell design, which may lead to complication of the manufacturing process and, consequently, higher cost due to lower yield.

【００３５】以上に述べたように従来の不揮発性半導体
記憶装置、特に高集積化に適したＮＡＮＤセルアレイ構
成をＳＯＩに用いた場合、消去時の消去単位であるブロ
ックごとにデータを消去するブロック一括消去を行うこ
とが困難である。また、ＮＡＮＤセルアレイ構成をＳＯ
Ｉに用いた場合、書き込み時における非選択ビット線の
電圧が高いため周辺トランジスタを大きくする必要が生
じ、チップ面積が増大するという問題がある。As described above, when a conventional nonvolatile semiconductor memory device, particularly a NAND cell array configuration suitable for high integration is used for SOI, a block package for erasing data for each block, which is an erasing unit at the time of erasing, is used. It is difficult to erase. Further, the NAND cell array configuration is changed to SO
When used for I, the voltage of the non-selected bit line at the time of writing is high, so that it is necessary to increase the size of the peripheral transistor, which causes a problem that the chip area increases.

【００３６】そこでこの発明は、前記問題点を解決する
ためになされたものであり、ブロック一括消去が可能で
あり、またビット線に印加する電圧を低電圧化できるＳ
ＯＩを用いたＮＡＮＤ型ＥＥＰＲＯＭを提案すること
で、高集積化、高密度化が可能な不揮発性半導体記憶装
置を提供することを目的とする。Accordingly, the present invention has been made to solve the above-mentioned problems, and it is possible to perform block batch erasing and to lower the voltage applied to the bit line by using an S
An object of the present invention is to provide a nonvolatile semiconductor memory device capable of high integration and high density by proposing a NAND EEPROM using OI.

【００３７】[0037]

【課題を解決するための手段】前記目的を達成するため
に、この発明に係る不揮発性半導体記憶装置は、絶縁層
上に、素子分離絶縁層により分離されて形成された半導
体層と、電荷蓄積層を備え、前記半導体層に形成された
メモリセルトランジスタが複数個直列接続されてなるＮ
ＡＮＤ列と、前記メモリセルトランジスタのチャネルと
なる前記半導体層における、前記メモリセルトランジス
タの制御ゲート電極と対向する第１の面とは反対側の第
２の面上に、絶縁膜を介在して形成された電極とを具備
することを特徴とする。In order to achieve the above object, a nonvolatile semiconductor memory device according to the present invention comprises: a semiconductor layer formed on an insulating layer by being separated by an element separating insulating layer; A plurality of memory cell transistors formed in the semiconductor layer and connected in series.
An AND column and an insulating film interposed on a second surface of the semiconductor layer that is to be a channel of the memory cell transistor and that is opposite to the first surface facing the control gate electrode of the memory cell transistor. And a formed electrode.

【００３８】さらに、前記不揮発性半導体記憶装置は、
前記電荷蓄積層と前記半導体層間において電荷の授受を
行う際に、前記電極に印加する電圧が、前記半導体層の
反転しきい値電圧より大きいことを特徴とする。また、
前記電荷蓄積層と前記半導体層間において電荷の授受を
阻止する際に、前記電極に印加する電圧が、前記半導体
層の反転しきい値電圧よりも小さいことを特徴とするこ
のように構成された不揮発性半導体記憶装置では、素子
領域（活性領域）が絶縁層上に分離されて形成されてお
り、素子領域間には絶縁材が埋め込まれている。したが
って、素子同士は、完全に絶縁材により分離されている
ため、素子同士の間隔をリソグラフィ工程で可能な最小
幅に設定できる。これにより、素子分離能力が高くな
り、さらに寄生抵抗や寄生容量なども低減できるため、
微細化、高集積化が可能である。Further, the nonvolatile semiconductor memory device is
When transferring charges between the charge storage layer and the semiconductor layer, a voltage applied to the electrode is higher than an inversion threshold voltage of the semiconductor layer. Also,
A nonvolatile memory configured as described above, wherein a voltage applied to the electrode when preventing transfer of charge between the charge storage layer and the semiconductor layer is smaller than an inversion threshold voltage of the semiconductor layer. In a nonvolatile semiconductor memory device, an element region (active region) is formed separately on an insulating layer, and an insulating material is embedded between element regions. Therefore, since the elements are completely separated from each other by the insulating material, the distance between the elements can be set to the minimum width possible in the lithography process. As a result, the element isolation capability is increased, and the parasitic resistance and the parasitic capacitance can be reduced.
Miniaturization and high integration are possible.

【００３９】さらに、前記不揮発性半導体記憶装置で
は、メモリセルの電荷蓄積層が形成された活性領域（シ
リコン層）の一方の面とは逆の他方の面側にも、絶縁膜
を介在して電極を形成している。したがって、前記電極
上の絶縁膜を介した活性領域の界面にはチャネルが形成
可能であるため、消去単位であるブロック内の全てのメ
モリセルのチャネルにビット線の電位を転送することが
できる。これにより、ブロック一括消去も実現可能であ
る。Further, in the nonvolatile semiconductor memory device, an insulating film is also interposed on the other surface of the active region (silicon layer) where the charge storage layer of the memory cell is formed, opposite to the other surface. An electrode is formed. Therefore, since a channel can be formed at the interface of the active region via the insulating film on the electrode, the potential of the bit line can be transferred to the channels of all the memory cells in the block which is an erase unit. As a result, block erasing can be realized.

【００４０】[0040]

【発明の実施の形態】以下、図面を参照しながらこの発
明の不揮発性半導体記憶装置、ここではＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭについて詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a nonvolatile semiconductor memory device of the present invention, here, a NAND flash EEPROM will be described in detail with reference to the drawings.

【００４１】まず、この発明の第１の実施の形態のＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭについて説明する。First, the NA of the first embodiment of the present invention will be described.
The ND type flash EEPROM will be described.

【００４２】図１は、この発明の第１の実施の形態のＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭのレイアウトを示す図
である。図２は、図１中の２−２線に沿った断面図、図
３は、図１中の３−３線に沿った断面図である。図４
は、第１の実施の形態のＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭの等価回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
FIG. 2 is a diagram illustrating a layout of an AND-type flash EEPROM. FIG. 2 is a sectional view taken along line 2-2 in FIG. 1, and FIG. 3 is a sectional view taken along line 3-3 in FIG. FIG.
Is the NAND flash EEPROM of the first embodiment.
It is an equivalent circuit diagram of OM.

【００４３】前記ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
は、図１〜図３に示すように構成されている。絶縁性基
板２１上には、第１のゲート電極２２がプレート状に形
成されている。第１のゲート電極２２上には、第１のゲ
ート絶縁膜２３を介してシリコン薄膜（活性領域）１２
が形成されている。このシリコン薄膜１２は、例えば、
非晶質シリコンや多結晶シリコンを単結晶化することに
より形成される。このように、シリコン薄膜１２を絶縁
層（第１のゲート絶縁膜２３）上に形成する技術は、Ｓ
ＯＩ（Silicon On Insulator）と呼ばれている。The NAND flash EEPROM
Is configured as shown in FIGS. On the insulating substrate 21, a first gate electrode 22 is formed in a plate shape. On the first gate electrode 22, a silicon thin film (active region) 12 is interposed via a first gate insulating film 23.
Are formed. This silicon thin film 12 is, for example,
It is formed by monocrystallizing amorphous silicon or polycrystalline silicon. As described above, the technique for forming the silicon thin film 12 on the insulating layer (the first gate insulating film 23) is based on S
It is called OI (Silicon On Insulator).

【００４４】シリコン薄膜１２は、第１のゲート絶縁膜
２３上においてカラム方向にアイランド状に形成されて
いる。このアイランド状のシリコン薄膜１２は活性層と
して用いられる。アイランド状のシリコン薄膜１２の間
には、絶縁材料（シリコン酸化膜など）１３が満たされ
ている。この絶縁材料１３は、素子分離の機能を果た
す。The silicon thin film 12 is formed on the first gate insulating film 23 in an island shape in the column direction. This island-shaped silicon thin film 12 is used as an active layer. An insulating material (such as a silicon oxide film) 13 is filled between the island-shaped silicon thin films 12. This insulating material 13 performs the function of element isolation.

【００４５】この第１の実施の形態では、シリコン薄膜
１２をリソグラフィ法によりアイランド状にパターニン
グした後に、アイランド状のシリコン薄膜１２の間に絶
縁材料１３を満たすことにより、ロウ方向に隣接する素
子同士を完全に分離できる。このため、ロウ方向におけ
る絶縁材料１３の幅（素子の間隔）は、原則としてリソ
グラフィ技術やエッチング技術により定まる最小幅に設
定可能である。In the first embodiment, after the silicon thin film 12 is patterned into an island shape by lithography, the insulating material 13 is filled between the island-shaped silicon thin films 12 so that elements adjacent in the row direction can be connected to each other. Can be completely separated. Therefore, the width of the insulating material 13 in the row direction (interval between elements) can be set to a minimum width determined by lithography or etching in principle.

【００４６】シリコン薄膜１２には、ｐ型の不純物が導
入されている。図１に示すように、アイランド状に形成
されたシリコン薄膜１２のうちの一部分には、ｎ型のソ
ース拡散層１８−Ｓが形成されている。また、シリコン
薄膜１２のうちの別の一部分には、ｎ型のドレイン拡散
層１８−Ｄが形成されている。ソース拡散層１８−Ｓと
ドレイン拡散層１８−Ｄの間には、直列接続された、例
えば１６個のメモリセルトランジスタからなるＮＡＮＤ
セルとその両端に１つずつ配置された２つの選択ゲート
トランジスタが形成されている。前記第１のゲート電極
２２は、消去単位であるブロック内のＮＡＮＤセル及び
その両端の２つの選択ゲートトランジスタを全て含むよ
うに形成されている。なお、前記第１のゲート電極２２
は、各ブロックごとに形成されていてもよいし、複数の
ブロックにわたって形成されていてもよい。The silicon thin film 12 is doped with a p-type impurity. As shown in FIG. 1, an n-type source diffusion layer 18-S is formed in a part of the silicon thin film 12 formed in an island shape. In another part of the silicon thin film 12, an n-type drain diffusion layer 18-D is formed. Between the source diffusion layer 18-S and the drain diffusion layer 18-D, for example, a NAND composed of 16 memory cell transistors connected in series is provided.
A cell and two select gate transistors, one at each end, are formed. The first gate electrode 22 is formed so as to include all the NAND cells in the block as an erase unit and the two select gate transistors at both ends of the NAND cell. The first gate electrode 22
May be formed for each block or may be formed over a plurality of blocks.

【００４７】各メモリセルトランジスタは、図３に示す
ように、前記第１のゲート電極２２、前記第１のゲート
絶縁膜２３、前記シリコン薄膜（活性領域）１２、第２
のゲート絶縁膜（トンネル酸化膜）１４、浮遊ゲート電
極（電荷蓄積層）１５、第３のゲート絶縁膜（ＯＮＯ膜
など）１６、制御ゲート電極１７、ｎ型拡散層１８を有
し構成されている。As shown in FIG. 3, each memory cell transistor has the first gate electrode 22, the first gate insulating film 23, the silicon thin film (active region) 12, and the second
A gate insulating film (tunnel oxide film) 14, a floating gate electrode (charge storage layer) 15, a third gate insulating film (ONO film or the like) 16, a control gate electrode 17, and an n-type diffusion layer 18. I have.

【００４８】各メモリセルトランジスタのチャネル領域
上には、第２のゲート絶縁膜（トンネル酸化膜）１４を
介して浮遊ゲート電極１５が形成されている。浮遊ゲー
ト電極１５上には、第３のゲート絶縁膜１６を介して制
御ゲート電極１７が形成されている。各メモリセルトラ
ンジスタの制御ゲート電極１７間のシリコン薄膜１２内
には、ソースあるいはドレインであるｎ型拡散層１８が
形成されている。浮遊ゲート電極１５のチャネル長方向
の側端は、制御ゲート電極１７に対して自己整合的にエ
ッチングされることにより、制御ゲート電極１７の側端
と揃うように形成されている。On the channel region of each memory cell transistor, a floating gate electrode 15 is formed via a second gate insulating film (tunnel oxide film) 14. A control gate electrode 17 is formed on the floating gate electrode 15 with a third gate insulating film 16 interposed. An n-type diffusion layer 18 which is a source or a drain is formed in the silicon thin film 12 between the control gate electrodes 17 of each memory cell transistor. The side end in the channel length direction of the floating gate electrode 15 is formed so as to be aligned with the side end of the control gate electrode 17 by being etched in a self-aligned manner with respect to the control gate electrode 17.

【００４９】ソース拡散層１８−Ｓに接続された選択ゲ
ートトランジスタは、図３に示すように、前記第１のゲ
ート電極２２、前記第１のゲート絶縁膜２３、前記シリ
コン薄膜（活性領域）１２、ゲート絶縁膜（シリコン酸
化膜など）１４Ａ、ゲート電極ＳＧＳ、ｎ型拡散層１
８、１８−Ｓを有し構成されている。As shown in FIG. 3, the select gate transistor connected to the source diffusion layer 18-S includes the first gate electrode 22, the first gate insulating film 23, and the silicon thin film (active region) 12. , Gate insulating film (silicon oxide film or the like) 14A, gate electrode SGS, n-type diffusion layer 1
8, 18-S.

【００５０】前記選択ゲートトランジスタのチャネル領
域上には、ゲート絶縁膜１４Ａを介してゲート電極ＳＧ
Ｓが形成されている。ゲート電極ＳＧＳの両側のシリコ
ン薄膜１２内には、ソースであるｎ型拡散層１８−Ｓ
と、ドレインであるｎ型拡散層１８が形成されている。On the channel region of the select gate transistor, a gate electrode SG is interposed via a gate insulating film 14A.
S is formed. In the silicon thin film 12 on both sides of the gate electrode SGS, an n-type diffusion layer 18-S as a source is provided.
And an n-type diffusion layer 18 serving as a drain.

【００５１】ドレイン拡散層１８−Ｄに接続された選択
ゲートトランジスタは、図３に示すように、前記第１の
ゲート電極２２、前記第１のゲート絶縁膜２３、前記シ
リコン薄膜（活性領域）１２、ゲート絶縁膜（シリコン
酸化膜など）１４Ａ、ゲート電極ＳＧＤ、ｎ型拡散層１
８、１８−Ｄを有し構成されている。As shown in FIG. 3, the select gate transistor connected to the drain diffusion layer 18-D includes the first gate electrode 22, the first gate insulating film 23, and the silicon thin film (active region) 12. , Gate insulating film (silicon oxide film or the like) 14A, gate electrode SGD, n-type diffusion layer 1
8, 18-D.

【００５２】前記選択ゲートトランジスタのチャネル領
域上には、ゲート絶縁膜１４Ａを介してゲート電極ＳＧ
Ｄが形成されている。ゲート電極ＳＧＤの両側のシリコ
ン薄膜１２内には、ソースであるｎ型拡散層１８と、ド
レインであるｎ型拡散層１８−Ｄが形成されている。The gate electrode SG is formed on the channel region of the select gate transistor via a gate insulating film 14A.
D is formed. In the silicon thin film 12 on both sides of the gate electrode SGD, an n-type diffusion layer 18 as a source and an n-type diffusion layer 18-D as a drain are formed.

【００５３】前記制御ゲート電極１７を含む基板上の全
面には、層間絶縁膜２０が形成されている。この層間絶
縁膜２０上には、ソース線２４が形成されている。そし
て、このソース線２４とソース拡散層１８−Ｓとを接続
するソース線コンタクト部２５が、層間絶縁膜２０に設
けられたコンタクト孔に形成されている。また、ソース
線２４を含む層間絶縁膜２０上の全面には、層間絶縁膜
２６が形成されている。この層間絶縁膜２６上には、ビ
ット線２７が形成されている。そして、このビット線２
７とドレイン拡散層１８−Ｄとを接続するビット線コン
タクト部２８が、層間絶縁膜２０、２６に設けられたコ
ンタクト孔に形成されている。An interlayer insulating film 20 is formed on the entire surface of the substrate including the control gate electrode 17. On the interlayer insulating film 20, a source line 24 is formed. Then, a source line contact portion 25 connecting the source line 24 and the source diffusion layer 18-S is formed in a contact hole provided in the interlayer insulating film 20. An interlayer insulating film 26 is formed on the entire surface of the interlayer insulating film 20 including the source line 24. On this interlayer insulating film 26, a bit line 27 is formed. And this bit line 2
A bit line contact portion 28 connecting the gate electrode 7 and the drain diffusion layer 18-D is formed in a contact hole provided in the interlayer insulating films 20 and 26.

【００５４】このように構成されたＥＥＰＲＯＭの等価
回路の一部を図４に示す。ロウデコーダ３０には、メモ
リセルのワード線ＷＬ０〜ＷＬ１５及び選択ゲートトラ
ンジスタのゲート電極ＳＧＳ、ＳＧＤが接続されてい
る。ゲート電極ＳＧＳを有する選択ゲートトランジスタ
のソースにはソース線２４が接続されている。ゲート電
極ＳＧＤを有する選択ゲートトランジスタのドレインに
はビット線２７が接続されている。メモリセル及び選択
ゲートトランジスタに設けられた前記第１のゲート電極
２２には、ゲート電極線ＧＬが接続されている。FIG. 4 shows a part of an equivalent circuit of the EEPROM constructed as described above. The row decoder 30 is connected to the word lines WL0 to WL15 of the memory cells and the gate electrodes SGS and SGD of the selection gate transistors. The source line 24 is connected to the source of the select gate transistor having the gate electrode SGS. The bit line 27 is connected to the drain of the select gate transistor having the gate electrode SGD. A gate electrode line GL is connected to the first gate electrode 22 provided in the memory cell and the select gate transistor.

【００５５】次に、第１の実施の形態のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの動作について説明する。Next, the operation of the NAND flash EEPROM of the first embodiment will be described.

【００５６】図５（ａ）は、第１の実施の形態のＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭを構成するＮＡＮＤセル及
び選択ゲートトランジスタの回路図である。図５（ｂ）
は、第１の実施の形態のＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭの消去（Erase）、書き込み（Write）、読み出し
（Read）時の電位関係を示す図である。FIG. 5A shows the NAN according to the first embodiment.
FIG. 3 is a circuit diagram of a NAND cell and a select gate transistor that constitute a D-type flash EEPROM. FIG. 5 (b)
Is the NAND flash EEPROM of the first embodiment.
It is a figure which shows the potential relationship at the time of erasing (Erase), writing (Write), and reading (Read) of OM.

【００５７】まず、消去の動作について説明する。First, the erasing operation will be described.

【００５８】ブロック一括消去では、それぞれの配線に
次のような電圧を印加する。選択ブロック内のメモリセ
ルの全てのワード線ＷＬ０〜ＷＬ１５には、負の高電圧
（例えば、−２０Ｖ）を印加する。このとき、非選択ブ
ロック内のメモリセルのワード線はフローティングにす
るか、あるいは低電圧（例えば、０Ｖ）にする。ブロッ
ク内のビット線ＢＬ１，ＢＬ２…、ソース線ＳＬ、及び
選択ゲートトランジスタのゲート電極ＳＧＤ、ＳＧＳに
は、低電圧（例えば、０Ｖ）を印加する。第１のゲート
電極２２に接続されたゲート電極線ＧＬには、正の電圧
（例えば、１Ｖ）を印加する。In the block erase operation, the following voltages are applied to the respective wirings. A negative high voltage (for example, −20 V) is applied to all the word lines WL0 to WL15 of the memory cells in the selected block. At this time, the word lines of the memory cells in the non-selected blocks are made floating or low voltage (for example, 0 V). A low voltage (for example, 0 V) is applied to the bit lines BL1, BL2,... In the block, the source line SL, and the gate electrodes SGD, SGS of the select gate transistors. A positive voltage (for example, 1 V) is applied to the gate electrode line GL connected to the first gate electrode 22.

【００５９】図６は、前記ブロック一括消去時における
チャネル形成の概念を示すＮＡＮＤセルの断面図であ
る。第１のゲート電極２２上の第１のゲート絶縁膜２３
を介したシリコン薄膜（活性領域）１２の界面には反転
チャネル３１が形成されるため、ビット線ＢＬ１，ＢＬ
２の電位を各メモリセルのｎ＋拡散層１８に転送するこ
とができる。よって、選択ゲートトランジスタ及び各メ
モリセルがカットオフ状態であっても、全てのメモリセ
ルのチャネルに０Ｖを転送することができる。これによ
り、ブロック一括消去が可能となる。FIG. 6 is a sectional view of a NAND cell showing the concept of channel formation at the time of block erasing. First gate insulating film 23 on first gate electrode 22
The inversion channel 31 is formed at the interface of the silicon thin film (active region) 12 through the bit lines BL1 and BL2.
2 can be transferred to the n + diffusion layer 18 of each memory cell. Therefore, even when the select gate transistor and each memory cell are in the cutoff state, 0 V can be transferred to the channels of all the memory cells. As a result, block erasing can be performed.

【００６０】これに比べて、半導体基板上に形成された
メモリセルでは、消去を行うブロック領域の基板全面に
消去のための高電圧を転送する必要があるため、拡散層
と基板間に形成される寄生容量により高速消去が困難で
ある。しかし、ＳＯＩでは拡散層−基板間容量がほとん
ど無視できるため、高速な消去が可能となる。第１のゲ
ート電極２２に印加する正の電圧は、メモリセル及び選
択ゲートトランジスタの活性領域の反転しきい値電圧よ
りも高くする必要がある。第１のゲート電極２２（ゲー
ト電極線ＧＬ）に印加する正の電圧は、必要に応じて変
えることが可能である。On the other hand, in a memory cell formed on a semiconductor substrate, it is necessary to transfer a high voltage for erasing to the entire surface of the substrate in a block region to be erased. It is difficult to perform high-speed erasing due to parasitic capacitance. However, in the SOI, since the capacitance between the diffusion layer and the substrate can be almost ignored, high-speed erasing can be performed. The positive voltage applied to the first gate electrode 22 needs to be higher than the inversion threshold voltage of the active region of the memory cell and the select gate transistor. The positive voltage applied to the first gate electrode 22 (gate electrode line GL) can be changed as needed.

【００６１】次に、書き込みの動作について説明する。Next, the write operation will be described.

【００６２】書き込みでは、それぞれの配線に次のよう
な電圧を印加する。選択されたメモリセルのワード線Ｗ
Ｌ１に正の高電圧、例えば２０Ｖを印加する。ソース線
ＳＬ及び選択ビット線ＢＬ１には０Ｖを、非選択ビット
線ＢＬ２には８Ｖを印加する。In writing, the following voltages are applied to the respective wirings. Word line W of the selected memory cell
A high positive voltage, for example, 20 V is applied to L1. 0 V is applied to the source line SL and the selected bit line BL1, and 8 V is applied to the non-selected bit line BL2.

【００６３】メモリセルのチャネルにビット線ＢＬ１、
ＢＬ２の電位を転送するために、選択されたブロック内
のビット線ＢＬ１、ＢＬ２に接続されたメモリセルをオ
ン状態にする必要がある。したがって、非選択メモリセ
ルのワード線ＷＬ０、ＷＬ２〜ＷＬ１５に正の中間電
圧、例えば１０Ｖを印加する。さらに、ビット線側の選
択ゲートトランジスタは、ビット線ＢＬ１、ＢＬ２の電
位をメモリセルに転送するためにオン状態にする必要が
ある。したがって、ビット線側の選択ゲートトランジス
タのゲート電極ＳＧＤに正の中間電圧、例えば１０Ｖを
印加する。The bit lines BL1 and BL1
In order to transfer the potential of BL2, it is necessary to turn on the memory cells connected to the bit lines BL1 and BL2 in the selected block. Therefore, a positive intermediate voltage, for example, 10 V is applied to the word lines WL0, WL2 to WL15 of the non-selected memory cells. Further, the select gate transistor on the bit line side needs to be turned on to transfer the potentials of the bit lines BL1 and BL2 to the memory cells. Therefore, a positive intermediate voltage, for example, 10 V is applied to the gate electrode SGD of the select gate transistor on the bit line side.

【００６４】ソースＳＬ線とビット線ＢＬ１、ＢＬ２を
貫通する電流は、昇圧回路の昇圧能力を大幅に低下させ
るので低減する必要がある。そのため、ソース線側の選
択ゲートトランジスタのゲート電極ＳＧＳに、０Ｖを印
加してカットオフ状態にする。The current flowing through the source SL line and the bit lines BL1 and BL2 needs to be reduced because the boosting capability of the booster circuit is greatly reduced. For this reason, 0 V is applied to the gate electrode SGS of the select gate transistor on the source line side to bring the gate electrode into a cutoff state.

【００６５】非選択ビット線ＢＬ２と２０Ｖが印加され
るワード線ＷＬ１の交点に位置する非選択メモリセルで
は、誤書き込みを防ぐ必要がある。非選択メモリセルの
チャネル電位を８Ｖ程度に昇圧すれば、誤書き込みを防
ぐことができる。よって、非選択ビット線ＢＬ２に８Ｖ
を印加して、前記非選択メモリセルに８Ｖを転送する。
また、第１のゲート電極２２（ゲート電極線ＧＬ）に
は、例えば８Ｖを印加する。In a non-selected memory cell located at the intersection of the non-selected bit line BL2 and the word line WL1 to which 20V is applied, it is necessary to prevent erroneous writing. If the channel potential of the unselected memory cells is raised to about 8 V, erroneous writing can be prevented. Therefore, 8V is applied to the unselected bit line BL2.
To transfer 8V to the unselected memory cells.
For example, 8 V is applied to the first gate electrode 22 (gate electrode line GL).

【００６６】以上により、選択メモリセルの活性領域に
反転電子チャネルが形成されるため、活性領域の反転電
子チャネルから浮遊ゲート電極１５に電子が注入され
る。この結果、選択メモリセルのしきい値電圧は、基準
電位よりも高くなる。As described above, since an inversion electron channel is formed in the active region of the selected memory cell, electrons are injected into the floating gate electrode 15 from the inversion electron channel of the active region. As a result, the threshold voltage of the selected memory cell becomes higher than the reference potential.

【００６７】次に、読み出しの動作について説明する。Next, the read operation will be described.

【００６８】読み出しでは、それぞれの配線に次のよう
な電圧を印加する。選択ビット線ＢＬ１及び非選択ビッ
ト線ＢＬ２には、例えば１Ｖを印加する。選択ワード線
ＷＬ１には、低電圧、例えば０Ｖを印加する。選択ワー
ド線ＷＬ１以外の非選択ワード線ＷＬ０，ＷＬ２〜ＷＬ
１５及び選択ゲートトランジスタのゲート電極ＳＧＤ，
ＳＧＳには、正の電圧、例えば３Ｖを印加する。そし
て、非選択ワード線ＷＬ０，ＷＬ２〜ＷＬ１５の非選択
メモリセル、及び選択ゲートトランジスタをオン状態に
する。ソース線ＳＬ及び第１のゲート電極２２（ゲート
電極線ＧＬ）には、例えば０Ｖを印加する。In reading, the following voltages are applied to the respective wirings. For example, 1 V is applied to the selected bit line BL1 and the non-selected bit line BL2. A low voltage, for example, 0 V is applied to the selected word line WL1. Non-selected word lines WL0, WL2 to WL other than the selected word line WL1
15 and the gate electrode SGD of the select gate transistor,
A positive voltage, for example, 3 V is applied to SGS. Then, the unselected memory cells of the unselected word lines WL0, WL2 to WL15 and the selection gate transistor are turned on. For example, 0 V is applied to the source line SL and the first gate electrode 22 (gate electrode line GL).

【００６９】以上により、メモリセルの読み出しでは、
選択されたメモリセルのワード線ＷＬ１に０Ｖを印加し
て、しきい値電圧が０Ｖより高いか低いかを判別する。
選択メモリセルが消去状態であれば、メモリセルがオン
してチャネル電流が流れるため、しきい値電圧が０Ｖよ
り低いことがわかる。一方、選択メモリセルが書き込み
状態であれば、メモリセルがオンせずチャネル電流が流
れないため、しきい値電圧が０Ｖより高いことがわか
る。As described above, in reading of a memory cell,
By applying 0 V to the word line WL1 of the selected memory cell, it is determined whether the threshold voltage is higher or lower than 0 V.
If the selected memory cell is in the erased state, the threshold voltage is lower than 0 V because the memory cell is turned on and the channel current flows. On the other hand, when the selected memory cell is in the write state, the memory cell does not turn on and no channel current flows, so that the threshold voltage is higher than 0V.

【００７０】以上説明したようにこの第１の実施の形態
では、ＳＯＩ基板上にＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍを形成し、かつ、素子領域（活性領域）は、アイラン
ド状パターンに加工され、素子領域間の溝は、絶縁材に
より埋め込まれている。つまり、ロウ方向の素子同士
は、完全に絶縁材により分離されているため、ロウ方向
の素子同士（カラム方向に伸びるライン同士）の間隔を
リソグラフィ工程で可能な最小幅に設定できる。これに
より、素子分離能力に優れ、さらに寄生抵抗や寄生容量
なども低減された微細化、高集積化が可能なＮＡＮＤ型
フラッシュＥＥＰＲＯＭを提供できる（第一の効果）。As described above, in the first embodiment, a NAND flash EEPROM is provided on an SOI substrate.
M is formed, the element region (active region) is processed into an island pattern, and the groove between the element regions is filled with an insulating material. That is, since the elements in the row direction are completely separated by the insulating material, the distance between the elements in the row direction (lines extending in the column direction) can be set to the minimum width possible in the lithography process. As a result, it is possible to provide a NAND-type flash EEPROM which is excellent in element isolation capability and has a reduced parasitic resistance and parasitic capacitance and can be miniaturized and highly integrated (first effect).

【００７１】さらに、前述したように、ＳＯＩ基板上に
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを形成する場合、ブ
ロック内の複数のメモリセルのデータを同時に一括して
消去するブロック一括消去を実現可能にすることが望ま
れる。そこで、この第１の実施の形態では、メモリセル
の浮遊ゲート電極が形成された活性領域（シリコン薄
膜）の一方の面とは逆の他方の面側に、プレート状の第
１のゲート電極２２を形成している。第１のゲート電極
２２上の絶縁膜を介した活性領域の界面にはチャネルが
形成可能であるため、ビット線の電位をブロック内の全
てのメモリセルのチャネルに転送することができる。こ
れにより、この第１の実施の形態では、前記第一の効果
（ＳＯＩによる特徴）を生かしつつ、フラッシュＥＥＰ
ＲＯＭの特徴であるブロック一括消去も実現可能であ
る。Further, as described above, when a NAND flash EEPROM is formed on an SOI substrate, it is desirable to be able to realize block batch erasure in which data of a plurality of memory cells in a block is simultaneously batch-erased. It is. Therefore, in the first embodiment, a plate-shaped first gate electrode 22 is provided on the other surface of the active region (silicon thin film) on which the floating gate electrode of the memory cell is formed, opposite to the other surface. Is formed. Since a channel can be formed at the interface of the active region via the insulating film on the first gate electrode 22, the potential of the bit line can be transferred to the channels of all the memory cells in the block. As a result, in the first embodiment, the flash EEP is used while taking advantage of the first effect (the characteristic by SOI).
Block erasure, which is a feature of the ROM, can also be realized.

【００７２】次に、この発明の第２の実施の形態のＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭについて説明する。第２
の実施の形態のＮＡＮＤ型フラッシュＥＥＰＲＯＭで
は、ブロック一括消去が可能であるとともに、書き込み
時のビット線電位を低減することも可能である。Next, the NA of the second embodiment of the present invention will be described.
The ND type flash EEPROM will be described. Second
In the NAND flash EEPROM of the embodiment, the block erasing can be performed at the same time, and the bit line potential at the time of writing can be reduced.

【００７３】図７は、この発明の第２の実施の形態のＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭのレイアウトを示す図
である。図８は、図７中の８−８線に沿った断面図、図
９は、図７中の９−９線に沿った断面図である。図１０
は、第２の実施の形態のＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭの等価回路図である。FIG. 7 is a circuit diagram showing a second embodiment of the present invention.
FIG. 2 is a diagram illustrating a layout of an AND-type flash EEPROM. FIG. 8 is a sectional view taken along line 8-8 in FIG. 7, and FIG. 9 is a sectional view taken along line 9-9 in FIG. FIG.
Is a NAND flash EEPROM according to the second embodiment.
It is an equivalent circuit diagram of OM.

【００７４】前記ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
は、図７〜図９に示すように構成されている。この第２
の実施の形態では、絶縁性基板２１上に、第１のゲート
電極２２及び第１のゲート絶縁膜２３がカラム方向にア
イランド状に形成されている点が第１の実施の形態とは
異なっている。第１のゲート電極２２は、１つのビット
線に接続されたＮＡＮＤセル及びその両端の２つの選択
ゲートトランジスタを全て含むように、ビット線ごとに
形成されている。第１のゲート電極２２上には、第１の
ゲート絶縁膜２３を介してシリコン薄膜（活性領域）１
２が形成されている。このシリコン薄膜１２は、例え
ば、非晶質シリコンや多結晶シリコンを単結晶化するこ
とにより形成される。このように、シリコン薄膜１２を
絶縁膜（第１のゲート絶縁膜２３）上に形成する技術
は、ＳＯＩ（Silicon On Insulator）と呼ばれている。The NAND Flash EEPROM
Is configured as shown in FIGS. This second
The second embodiment is different from the first embodiment in that a first gate electrode 22 and a first gate insulating film 23 are formed in an island shape in a column direction on an insulating substrate 21. I have. The first gate electrode 22 is formed for each bit line so as to include all the NAND cells connected to one bit line and the two select gate transistors at both ends of the NAND cell. A silicon thin film (active region) 1 is formed on the first gate electrode 22 via a first gate insulating film 23.
2 are formed. The silicon thin film 12 is formed, for example, by monocrystallizing amorphous silicon or polycrystalline silicon. The technique for forming the silicon thin film 12 on the insulating film (first gate insulating film 23) is called SOI (Silicon On Insulator).

【００７５】シリコン薄膜１２は、第１のゲート絶縁膜
２３上において、第１のゲート電極２２と側端が揃うよ
うにカラム方向にアイランド状に形成されている。この
アイランド状のシリコン薄膜１２は活性層として用いら
れる。アイランド状のシリコン薄膜１２、第１のゲート
絶縁膜２３、及び第１のゲート電極２２の間には、絶縁
材料（シリコン酸化膜など）１３が満たされている。こ
の絶縁材料１３は、素子分離の機能を果たす。第２の実
施の形態は、このように第１のゲート電極２２が１つの
ビット線２７に接続されたＮＡＮＤセル及びその両端の
２つの選択ゲートトランジスタを全て含むようにビット
線毎に形成される点を除き、その他の部分は第１の実施
の形態と全て同様であるため、以下については説明を省
略する。The silicon thin film 12 is formed in an island shape on the first gate insulating film 23 in the column direction so that the side edges thereof are aligned with the first gate electrode 22. This island-shaped silicon thin film 12 is used as an active layer. An insulating material (such as a silicon oxide film) 13 is filled between the island-shaped silicon thin film 12, the first gate insulating film 23, and the first gate electrode 22. This insulating material 13 performs the function of element isolation. In the second embodiment, the first gate electrode 22 is formed for each bit line so as to include all the NAND cells connected to one bit line 27 and the two select gate transistors at both ends of the NAND cell. Except for the above points, all other parts are the same as those of the first embodiment, and the description thereof will not be repeated.

【００７６】このように構成されたＥＥＰＲＯＭの等価
回路の一部を図１０に示す。ロウデコーダ３０には、メ
モリセルのワード線ＷＬ０〜ＷＬ１５及び選択ゲートト
ランジスタのゲート電極ＳＧＳ、ＳＧＤが接続されてい
る。ゲート電極ＳＧＳを有する選択ゲートトランジスタ
のソースにはソース線２４が接続されている。ゲート電
極ＳＧＤを有する選択ゲートトランジスタのドレインに
はビット線２７が接続されている。カラム方向に直列接
続されたメモリセル及び選択ゲートトランジスタの第１
のゲート電極２２には、配置された列毎にゲート電極線
ＧＬ１、ＧＬ２、ＧＬ３が接続されている。なおここで
は、第１のゲート電極、第１の絶縁膜及びシリコン薄膜
（活性領域）とからなる選択ゲートトランジスタに関
し、ビット線側の選択ゲートトランジスタに比べてソー
ス線側の選択ゲートトランジスタのしきい値電圧を高く
設定しておく。FIG. 10 shows a part of an equivalent circuit of the EEPROM thus configured. The row decoder 30 is connected to the word lines WL0 to WL15 of the memory cells and the gate electrodes SGS and SGD of the selection gate transistors. The source line 24 is connected to the source of the select gate transistor having the gate electrode SGS. The bit line 27 is connected to the drain of the select gate transistor having the gate electrode SGD. First of memory cells and select gate transistors connected in series in the column direction
The gate electrode lines GL1, GL2, and GL3 are connected to the gate electrode 22 of each of the arranged columns. Here, regarding the select gate transistor including the first gate electrode, the first insulating film, and the silicon thin film (active region), the threshold of the select gate transistor on the source line side is higher than the select gate transistor on the bit line side. Set the value voltage high.

【００７７】次に、第２の実施の形態のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの動作について説明する。Next, the operation of the NAND flash EEPROM according to the second embodiment will be described.

【００７８】図１１（ａ）は、第２の実施の形態のＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭを構成するＮＡＮＤセル
及び選択ゲートトランジスタの回路図である。図１１
（ｂ）は、第２の実施の形態のＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭの消去（Erase）、書き込み（Write）、読み
出し（Read）時の電位関係を示すダイアグラムである。FIG. 11A shows the NA of the second embodiment.
FIG. 3 is a circuit diagram of a NAND cell and a select gate transistor that constitute an ND type flash EEPROM. FIG.
(B) shows the NAND flash E according to the second embodiment.
5 is a diagram showing a potential relationship at the time of erasing, writing, and reading of an EPROM.

【００７９】まず、消去の動作について説明する。First, the erasing operation will be described.

【００８０】ブロック一括消去では、前記第１の実施の
形態と同様に、それぞれの配線に次のような電圧を印加
する。選択ブロック内のメモリセルの全てのワード線Ｗ
Ｌ０〜ＷＬ１５には、負の高電圧、例えば−２０Ｖを印
加する。このとき、非選択ブロック内のメモリセルのワ
ード線はフローティングにするか、あるいは低電圧、例
えば０Ｖにする。ブロック内のビット線ＢＬ１，ＢＬ２
…、ソース線ＳＬ、及び選択ゲートトランジスタのゲー
ト電極ＳＧＤ、ＳＧＳには、低電圧、例えば０Ｖを印加
する。第１のゲート電極２２に接続されたゲート電極線
ＧＬ１、ＧＬ２には、正の電圧、例えば１Ｖを印加す
る。これにより、ブロック一括消去が可能となる。In the block erasing operation, the following voltages are applied to the respective wirings in the same manner as in the first embodiment. All word lines W of the memory cells in the selected block
A high negative voltage, for example, −20 V is applied to L0 to WL15. At this time, the word line of the memory cell in the non-selected block is made floating or low voltage, for example, 0V. Bit lines BL1 and BL2 in a block
, A low voltage, for example, 0 V is applied to the source line SL and the gate electrodes SGD, SGS of the select gate transistors. A positive voltage, for example, 1 V, is applied to the gate electrode lines GL1, GL2 connected to the first gate electrode 22. As a result, block erasing can be performed.

【００８１】ここで、第１のゲート電極２２（ゲート電
極線ＧＬ１、ＧＬ２）に印加する正の電圧は、必要に応
じて変えることが可能である。ただし、メモリセル及び
選択ゲートトランジスタの活性領域の反転しきい値電圧
よりも高くする必要がある。Here, the positive voltage applied to the first gate electrode 22 (gate electrode lines GL1, GL2) can be changed as necessary. However, it must be higher than the inversion threshold voltage of the active region of the memory cell and the select gate transistor.

【００８２】次に、書き込みの動作について説明する。
この第２の実施の形態の不揮発性半導体記憶装置は、特
に書き込み動作時に有効性を発揮する。Next, the write operation will be described.
The nonvolatile semiconductor memory device according to the second embodiment is particularly effective during a write operation.

【００８３】書き込みでは、それぞれの配線に次のよう
な電圧を印加する。選択されたメモリセルのワード線Ｗ
Ｌ１に、正の高電圧、例えば２０Ｖを印加する。非選択
メモリセルのワード線ＷＬ０、ＷＬ２〜ＷＬ１５に、低
電圧、例えば０Ｖを印加する。全ビット線ＢＬ１、ＢＬ
２、ソース線ＳＬ、及び選択ゲートトランジスタのゲー
ト電極ＳＧＳ、ＳＧＤには、低電圧、例えば０Ｖを印加
する。In writing, the following voltages are applied to the respective wirings. Word line W of the selected memory cell
A high positive voltage, for example, 20 V is applied to L1. A low voltage, for example, 0 V is applied to the word lines WL0, WL2 to WL15 of the unselected memory cells. All bit lines BL1, BL
2. A low voltage, for example, 0 V, is applied to the source line SL and the gate electrodes SGS, SGD of the select gate transistors.

【００８４】選択メモリセルが存在するゲート電極線、
すなわち選択ビット線ＢＬ１に沿ったゲート電極線ＧＬ
１には、ビット線側の選択ゲートトランジスタのしきい
値電圧よりも高く、ソース線側の選択ゲートトランジス
タのしきい値電圧よりも低い正の電圧、例えば１Ｖを印
加する。選択メモリセルが存在しないゲート電極線、す
なわち非選択ビット線ＢＬ２に沿ったゲート電極線ＧＬ
２には、低電圧、例えば０Ｖを印加する。A gate electrode line where the selected memory cell exists,
That is, the gate electrode line GL along the selected bit line BL1
A positive voltage higher than the threshold voltage of the select gate transistor on the bit line side and lower than the threshold voltage of the select gate transistor on the source line side, for example, 1 V, is applied to 1. A gate electrode line having no selected memory cell, that is, a gate electrode line GL along an unselected bit line BL2
2, a low voltage, for example, 0V is applied.

【００８５】図１２（ａ）は、前記書き込み時の選択ビ
ット線ＢＬ１に接続されたメモリセルにおけるチャネル
形成の概念を示す断面図である。ゲート電極線ＧＬ１に
印加される電圧によって、第１のゲート電極２２側のシ
リコン薄膜（活性領域）１２の界面にはチャネルが形成
されるため、ビット線ＢＬ１の電位を各メモリセルに転
送することができる。したがって、正の高電圧が印加さ
れたワード線ＷＬ１と接続されるメモリセルで浮遊ゲー
ト電極１５に電荷の授受が行われる。FIG. 12A is a sectional view showing the concept of forming a channel in a memory cell connected to the selected bit line BL1 at the time of writing. Since a channel is formed at the interface of the silicon thin film (active region) 12 on the first gate electrode 22 side by the voltage applied to the gate electrode line GL1, the potential of the bit line BL1 is transferred to each memory cell. Can be. Therefore, charges are transferred to and from the floating gate electrode 15 in a memory cell connected to the word line WL1 to which a positive high voltage is applied.

【００８６】このとき、ゲート電極線ＧＬ１に印加する
正の電圧は、メモリセル及び選択ゲートトランジスタの
活性領域の反転しきい値電圧よりも高くする必要があ
る。ゲート電極線ＧＬ１に印加する正の電圧は、必要に
応じて変えることが可能である。ただし、ソース線側の
選択ゲートトランジスタがカットオフ状態であるため、
ビット線ＢＬ１とソース線ＳＬの間が短絡することはな
い。At this time, the positive voltage applied to gate electrode line GL1 needs to be higher than the inversion threshold voltage of the active region of the memory cell and the select gate transistor. The positive voltage applied to the gate electrode line GL1 can be changed as needed. However, since the select gate transistor on the source line side is cut off,
There is no short circuit between the bit line BL1 and the source line SL.

【００８７】一方、非選択ビット線ＢＬ２では、シリコ
ン薄膜（活性領域）の界面にチャネルが形成されないた
め、正の高電圧が印加されたワード線ＷＬ１のメモリセ
ルにおいてもビット線ＢＬ２の電位が転送されず、フロ
ーティング状態となる。したがって、選択メモリセルの
ワード線ＷＬ１に２０Ｖが印加されても容量結合によっ
て浮遊ゲート電極及び活性領域の電位が持ち上がり、浮
遊ゲート電極に電荷の授受は行われない。On the other hand, in the unselected bit line BL2, since no channel is formed at the interface of the silicon thin film (active region), the potential of the bit line BL2 is transferred even in the memory cell of the word line WL1 to which a high positive voltage is applied. Instead, they are in a floating state. Therefore, even if 20 V is applied to the word line WL1 of the selected memory cell, the potentials of the floating gate electrode and the active region rise due to capacitive coupling, and no charge is transferred to and from the floating gate electrode.

【００８８】図１２（ｂ）は、非選択ビット線ＢＬ２に
接続されたメモリセルにおける活性領域の電位を模式的
に示す回路図である。図１２（ｃ）は、前記メモリセル
の断面図である。制御ゲート電極１７と浮遊ゲート電極
１５で形成される容量Ｃ１と、活性領域１２で形成され
る容量Ｃ２によって、活性領域１２の電位は制御ゲート
電極１７の電圧ＶｐｐのＣ１（Ｃ１＋Ｃ２）倍となる。
容量Ｃ２が容量Ｃ１に比較して大幅に小さければ活性領
域１２の電位は浮遊ゲート電極１５の電位にほぼ等しく
なり、第２のゲート絶縁膜１４に高電界が印加されない
ので誤書き込みは発生しない。なお、容量Ｃ２は、拡散
層と活性領域間の接合容量とゲート電極間のチャネル容
量の和である。FIG. 12B is a circuit diagram schematically showing the potential of the active region in the memory cell connected to the non-selected bit line BL2. FIG. 12C is a sectional view of the memory cell. Due to the capacitance C1 formed by the control gate electrode 17 and the floating gate electrode 15 and the capacitance C2 formed by the active region 12, the potential of the active region 12 becomes C1 (C1 + C2) times the voltage Vpp of the control gate electrode 17.
If the capacitance C2 is much smaller than the capacitance C1, the potential of the active region 12 becomes almost equal to the potential of the floating gate electrode 15, and no erroneous writing occurs because no high electric field is applied to the second gate insulating film 14. Note that the capacitance C2 is the sum of the junction capacitance between the diffusion layer and the active region and the channel capacitance between the gate electrodes.

【００８９】ＳＯＩ構造では、活性領域の膜厚が非常に
薄いので拡散層との接触面積が非常に小さくなり、拡散
層と活性領域間の接合容量も非常に小さい。また、制御
ゲート電極の電圧Ｖｐｐによって活性領域全域が空乏化
するため、ゲート電極間のチャネル容量も非常に小さ
い。したがって、活性領域の電位は十分に昇圧される。In the SOI structure, since the thickness of the active region is very small, the contact area with the diffusion layer is very small, and the junction capacitance between the diffusion layer and the active region is also very small. Further, since the entire active region is depleted by the voltage Vpp of the control gate electrode, the channel capacitance between the gate electrodes is very small. Therefore, the potential of the active region is sufficiently boosted.

【００９０】この第２の実施の形態の不揮発性半導体記
憶装置では、前述のように書き込み時に非選択ビット線
に印加する電圧を低減できるため、ビット線に印加する
最大の電圧は読み出し時の１Ｖ程度となる。これによ
り、センスアンプを構成するトランジスタを微細化する
ことができる。さらに、これにより不揮発性半導体記憶
装置が形成されるメモリチップの微細化、ひいては不揮
発性半導体記憶装置の大容量化が期待できる。In the nonvolatile semiconductor memory device of the second embodiment, since the voltage applied to the non-selected bit line at the time of writing can be reduced as described above, the maximum voltage applied to the bit line is 1 V at the time of reading. About. As a result, the transistors forming the sense amplifier can be miniaturized. In addition, miniaturization of a memory chip on which the nonvolatile semiconductor memory device is formed, and increase in the capacity of the nonvolatile semiconductor memory device can be expected.

【００９１】以上説明したようにこの第２の実施の形態
では、ＳＯＩ基板上にＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍを形成し、かつ、素子領域（活性領域）は、アイラン
ド状パターンに加工され、素子領域間の溝は、絶縁材に
より埋め込まれている。つまり、ロウ方向の素子同士
は、完全に絶縁材により分離されているため、ロウ方向
の素子同士（カラム方向に伸びるライン同士）の間隔を
リソグラフィ工程で可能な最小幅に設定できる。これに
より、素子分離能力に優れ、さらに寄生抵抗や寄生容量
なども低減された微細化、高集積化が可能なＮＡＮＤ型
フラッシュＥＥＰＲＯＭを提供できる（第一の効果）。As described above, in the second embodiment, the NAND flash EEPROM is provided on the SOI substrate.
M is formed, the element region (active region) is processed into an island pattern, and the groove between the element regions is filled with an insulating material. That is, since the elements in the row direction are completely separated by the insulating material, the distance between the elements in the row direction (lines extending in the column direction) can be set to the minimum width possible in the lithography process. As a result, it is possible to provide a NAND-type flash EEPROM which is excellent in element isolation capability and has a reduced parasitic resistance and parasitic capacitance and can be miniaturized and highly integrated (first effect).

【００９２】さらに、前述したように、ＳＯＩ基板上に
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを形成する場合、ブ
ロック内の複数のメモリセルのデータを同時に一括して
消去するブロック一括消去を実現可能にすることが望ま
れる。そこで、この第２の実施の形態では、メモリセル
の浮遊ゲート電極が形成された活性領域（シリコン薄
膜）の一方の面とは逆の他方の面側に、アイランド状の
第１のゲート電極２２を形成している。第１のゲート電
極２２上の絶縁膜を介した活性領域の界面にはチャネル
が形成可能であるため、ビット線の電位をブロック内の
全てのメモリセルのチャネルに転送することができる。
これにより、この第２の実施の形態では、前記第一の効
果（ＳＯＩによる特徴）を生かしつつ、フラッシュＥＥ
ＰＲＯＭの特徴であるブロック一括消去も実現可能であ
る。Further, as described above, when a NAND flash EEPROM is formed on an SOI substrate, it is desirable to be able to realize block batch erasure in which data of a plurality of memory cells in a block is simultaneously blanket erased. It is. Therefore, in the second embodiment, the island-shaped first gate electrode 22 is provided on the other surface of the active region (silicon thin film) where the floating gate electrode of the memory cell is formed, opposite to the other surface. Is formed. Since a channel can be formed at the interface of the active region via the insulating film on the first gate electrode 22, the potential of the bit line can be transferred to the channels of all the memory cells in the block.
As a result, in the second embodiment, the flash EE is used while taking advantage of the first effect (a characteristic of SOI).
Batch block erasure, which is a feature of the PROM, can be realized.

【００９３】さらに、前述したように、書き込み時に非
選択ビット線に印加する電圧を低減できるため、ビット
線に印加する最大の電圧は読み出し時の１Ｖ程度となる
ことより、センスアンプを構成するトランジスタを微細
化することができる。これにより、さらなる微細化、高
集積化が可能なＮＡＮＤ型フラッシュＥＥＰＲＯＭを提
供できる。Further, as described above, since the voltage applied to the non-selected bit line at the time of writing can be reduced, the maximum voltage applied to the bit line is about 1 V at the time of reading, so that the transistor constituting the sense amplifier can be reduced. Can be miniaturized. Thus, a NAND flash EEPROM that can be further miniaturized and highly integrated can be provided.

【００９４】次に、この発明の第３の実施の形態のＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭについて説明する。第３
の実施の形態のＮＡＮＤ型フラッシュＥＥＰＲＯＭで
は、ブロック一括消去が可能であるとともに、さらなる
微細化、高集積化が可能である。Next, the NA according to the third embodiment of the present invention will be described.
The ND type flash EEPROM will be described. Third
In the NAND flash EEPROM of the embodiment, not only can block erasing be performed at the same time, but further miniaturization and high integration can be achieved.

【００９５】図１３は、この発明の第３の実施の形態の
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのレイアウトを示す
図である。図１４は、図１３中の１４−１４線に沿った
断面図である。図１５は、図１３中の１５−１５線に沿
った断面図である。図１６は、第３の実施の形態のＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭの等価回路図である。FIG. 13 is a diagram showing a layout of a NAND flash EEPROM according to the third embodiment of the present invention. FIG. 14 is a sectional view taken along the line 14-14 in FIG. FIG. 15 is a sectional view taken along the line 15-15 in FIG. FIG. 16 shows the NA of the third embodiment.
FIG. 3 is an equivalent circuit diagram of the ND type flash EEPROM.

【００９６】前記ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
は、図１３〜図１５に示すように構成されている。絶縁
性基板２１上には、ＮＡＮＤセル群（ブロック）毎に分
離されたプレート状の第１のゲート電極２２が形成され
ている。第１のゲート電極２２の分離部分には、絶縁材
料２９が埋め込まれている。第１のゲート電極２２上に
は、第１のゲート絶縁膜２３を介してシリコン薄膜（活
性領域）１２が形成されている。このシリコン薄膜１２
は、例えば、非晶質シリコンや多結晶シリコンを単結晶
化することにより形成される。このように、シリコン薄
膜１２を絶縁膜（第１のゲート絶縁膜２３）上に形成す
る技術は、ＳＯＩ（Silicon On Insulator）と呼ばれて
いる。The NAND flash EEPROM
Are configured as shown in FIGS. On the insulating substrate 21, a plate-shaped first gate electrode 22 separated for each NAND cell group (block) is formed. An insulating material 29 is buried in the separation part of the first gate electrode 22. On the first gate electrode 22, a silicon thin film (active region) 12 is formed via a first gate insulating film. This silicon thin film 12
Is formed, for example, by monocrystallizing amorphous silicon or polycrystalline silicon. The technique for forming the silicon thin film 12 on the insulating film (first gate insulating film 23) is called SOI (Silicon On Insulator).

【００９７】シリコン薄膜１２は、第１のゲート絶縁膜
２３上において、カラム方向にアイランド状に形成され
ている。このアイランド状のシリコン薄膜１２は活性層
として用いられる。アイランド状のシリコン薄膜１２の
間には、絶縁材料（シリコン酸化膜など）１３が満たさ
れている。この絶縁材料１３は、素子分離の機能を果た
す。The silicon thin film 12 is formed on the first gate insulating film 23 in an island shape in the column direction. This island-shaped silicon thin film 12 is used as an active layer. An insulating material (such as a silicon oxide film) 13 is filled between the island-shaped silicon thin films 12. This insulating material 13 performs the function of element isolation.

【００９８】この第３の実施の形態では、シリコン薄膜
１２をリソグラフィ法によりアイランド状にパターニン
グした後に、アイランド状のシリコン薄膜１２の間に絶
縁材料１３を満たすことにより、ロウ方向に隣接する素
子同士を完全に分離できる。このため、ロウ方向におけ
る絶縁材料１３の幅（素子の間隔）は、原則としてリソ
グラフィ技術やエッチング技術により定まる最小幅に設
定可能である。In the third embodiment, after the silicon thin film 12 is patterned in the form of islands by lithography, the insulating material 13 is filled between the silicon thin films 12 in the form of islands. Can be completely separated. Therefore, the width of the insulating material 13 in the row direction (interval between elements) can be set to a minimum width determined by lithography or etching in principle.

【００９９】シリコン薄膜１２には、ｐ型の不純物が導
入されている。図１３に示すように、アイランド状に形
成されたシリコン薄膜１２のうちの一部分には、ｎ型の
ソース拡散層１８−Ｓが形成されている。また、シリコ
ン薄膜１２のうちの別の一部分には、ｎ型のドレイン拡
散層１８−Ｄが形成されている。ソース拡散層１８−Ｓ
とドレイン拡散層１８−Ｄの間には、直列接続された、
例えば１６個のメモリセルトランジスタからなるＮＡＮ
Ｄセルが形成されている。前記第１のゲート電極２２
は、消去単位であるブロック内のＮＡＮＤセルを全て含
むように、各ブロックごとに形成されている。The silicon thin film 12 is doped with a p-type impurity. As shown in FIG. 13, an n-type source diffusion layer 18-S is formed in a part of the silicon thin film 12 formed in an island shape. In another part of the silicon thin film 12, an n-type drain diffusion layer 18-D is formed. Source diffusion layer 18-S
And between the drain diffusion layer 18-D,
For example, NAN consisting of 16 memory cell transistors
D cells are formed. The first gate electrode 22
Are formed for each block so as to include all the NAND cells in the block which is an erase unit.

【０１００】各メモリセルトランジスタは、図１５に示
すように、前記第１のゲート電極２２、前記第１のゲー
ト絶縁膜２３、前記シリコン薄膜（活性領域）１２、第
２のゲート絶縁膜（トンネル酸化膜）１４、浮遊ゲート
電極（電荷蓄積層）１５、第３のゲート絶縁膜（ＯＮＯ
膜など）１６、制御ゲート電極１７、ｎ型拡散層１８を
有し構成されている。As shown in FIG. 15, each memory cell transistor has the first gate electrode 22, the first gate insulating film 23, the silicon thin film (active region) 12, and the second gate insulating film (tunnel). Oxide film 14, floating gate electrode (charge storage layer) 15, third gate insulating film (ONO)
), A control gate electrode 17, and an n-type diffusion layer 18.

【０１０１】各メモリセルトランジスタのチャネル領域
上には、第２のゲート絶縁膜（トンネル酸化膜）１４を
介して浮遊ゲート電極１５が形成されている。浮遊ゲー
ト電極１５上には、第３のゲート絶縁膜１６を介して制
御ゲート電極１７が形成されている。各メモリセルトラ
ンジスタの制御ゲート電極１７間のシリコン薄膜１２内
には、ソースあるいはドレインであるｎ型拡散層１８が
形成されている。浮遊ゲート電極１５のチャネル長方向
の側端は、制御ゲート電極１７に対して自己整合的にエ
ッチングされることにより、制御ゲート電極１７の側端
と揃うように形成されている。On the channel region of each memory cell transistor, a floating gate electrode 15 is formed via a second gate insulating film (tunnel oxide film). A control gate electrode 17 is formed on the floating gate electrode 15 with a third gate insulating film 16 interposed. An n-type diffusion layer 18 which is a source or a drain is formed in the silicon thin film 12 between the control gate electrodes 17 of each memory cell transistor. The side end in the channel length direction of the floating gate electrode 15 is formed so as to be aligned with the side end of the control gate electrode 17 by being etched in a self-aligned manner with respect to the control gate electrode 17.

【０１０２】前記制御ゲート電極１７を含む基板上の全
面には、層間絶縁膜２０が形成されている。この層間絶
縁膜２０上には、ソース線２４が形成されている。そし
て、このソース線２４とソース拡散層１８−Ｓとを接続
するソース線コンタクト部２５が、層間絶縁膜２０に設
けられたコンタクト孔に形成されている。また、ソース
線２４を含む層間絶縁膜２０上の全面には、層間絶縁膜
２６が形成されている。この層間絶縁膜２６上には、ビ
ット線２７が形成されている。そして、このビット線２
７とドレイン拡散層１８−Ｄとを接続するビット線コン
タクト部２８が、層間絶縁膜２０、２６に設けられたコ
ンタクト孔に形成されている。An interlayer insulating film 20 is formed on the entire surface of the substrate including the control gate electrode 17. On the interlayer insulating film 20, a source line 24 is formed. Then, a source line contact portion 25 connecting the source line 24 and the source diffusion layer 18-S is formed in a contact hole provided in the interlayer insulating film 20. An interlayer insulating film 26 is formed on the entire surface of the interlayer insulating film 20 including the source line 24. On this interlayer insulating film 26, a bit line 27 is formed. And this bit line 2
A bit line contact portion 28 connecting the gate electrode 7 and the drain diffusion layer 18-D is formed in a contact hole provided in the interlayer insulating films 20 and 26.

【０１０３】このように構成されたＥＥＰＲＯＭの等価
回路の一部を図１６に示す。ロウデコーダ３０には、メ
モリセルのワード線ＷＬ０〜ＷＬ１５が接続されてい
る。メモリセルが直列に接続されてなるＮＡＮＤセルの
ソースには、ソース線２４が接続されている。ＮＡＮＤ
セルのドレインには、ビット線２７が接続されている。
メモリセルに設けられた第１のゲート電極２２は、ブロ
ック毎にゲート電極線ＧＬに接続されている。FIG. 16 shows a part of an equivalent circuit of the EEPROM thus configured. The row decoder 30 is connected to word lines WL0 to WL15 of the memory cells. A source line 24 is connected to a source of a NAND cell in which memory cells are connected in series. NAND
The bit line 27 is connected to the drain of the cell.
The first gate electrode 22 provided in the memory cell is connected to a gate electrode line GL for each block.

【０１０４】この第３の実施の形態では、メモリセル−
ビット線コンタクト部間、及びメモリセル−ソース線コ
ンタクト部間には、選択ゲートトランジスタのゲート電
極はなく、活性領域のみが形成されている。ただし、第
１のゲート電極２２側の前記活性領域の界面の反転しき
い値電圧は、メモリセルにおける活性領域界面の反転し
きい値電圧よりも低く設定されている。この実施の形態
では、メモリセル−ビット線コンタクト部間、及びメモ
リセル−ソース線コンタクト部間の前記活性領域の反転
しきい値電圧を−０．５Ｖに設定する。ただし、この反
転しきい値電圧は必要に応じて変えることが可能であ
る。In the third embodiment, the memory cell
Between the bit line contact portions and between the memory cell and the source line contact portion, there is no gate electrode of the select gate transistor, and only the active region is formed. However, the inversion threshold voltage at the interface of the active region on the first gate electrode 22 side is set lower than the inversion threshold voltage at the interface of the active region in the memory cell. In this embodiment, the inversion threshold voltage of the active region between the memory cell and the bit line contact portion and between the memory cell and the source line contact portion is set to -0.5V. However, this inversion threshold voltage can be changed as needed.

【０１０５】次に、第３の実施の形態のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの動作について説明する。Next, the operation of the NAND flash EEPROM according to the third embodiment will be described.

【０１０６】図１７（ａ）は、第３の実施の形態のＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭを構成するＮＡＮＤセル
及び選択ゲートトランジスタの回路図である。図１７
（ｂ）は、第３の実施の形態のＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭの消去（Erase）、書き込み（Write）、読み
出し（Read）時の電位関係を示す図である。FIG. 17A shows the NA of the third embodiment.
FIG. 3 is a circuit diagram of a NAND cell and a select gate transistor that constitute an ND type flash EEPROM. FIG.
(B) shows the NAND flash E according to the third embodiment.
FIG. 3 is a diagram showing a potential relationship at the time of erasing (Erase), writing (Write), and reading (Read) of an EPROM.

【０１０７】まず、消去の動作について説明する。First, the erasing operation will be described.

【０１０８】ブロック一括消去では、前記第１の実施の
形態と同様に、それぞれの配線に次のような電圧を印加
する。選択ブロック内のメモリセルの全てのワード線Ｗ
Ｌ０〜ＷＬ１５には、負の高電圧、例えば−２０Ｖを印
加する。このとき、非選択ブロック内のメモリセルのワ
ード線はフローティングにするか、あるいは低電圧、例
えば０Ｖにする。ブロック内のビット線ＢＬ１，ＢＬ２
…、ソース線ＳＬには、低電圧、例えば０Ｖを印加す
る。そして、第１のゲート電極２２に接続されたゲート
電極線ＧＬには、正の電圧、例えば１Ｖを印加する。こ
れにより、ブロック一括消去が可能となる。In the block erasing, the following voltages are applied to the respective wirings, as in the first embodiment. All word lines W of the memory cells in the selected block
A high negative voltage, for example, −20 V is applied to L0 to WL15. At this time, the word line of the memory cell in the non-selected block is made floating or low voltage, for example, 0V. Bit lines BL1 and BL2 in a block
... A low voltage, for example, 0 V is applied to the source line SL. Then, a positive voltage, for example, 1 V, is applied to the gate electrode line GL connected to the first gate electrode 22. As a result, block erasing can be performed.

【０１０９】ここで、第１のゲート電極２２（ゲート電
極線ＧＬ）に印加する正の電圧は、必要に応じて変える
ことが可能である。ただし、メモリセル及びメモリセル
−ビット線コンタクト部間の活性領域の反転しきい値電
圧よりも高くする必要がある。Here, the positive voltage applied to the first gate electrode 22 (gate electrode line GL) can be changed as necessary. However, the threshold voltage must be higher than the inversion threshold voltage of the active region between the memory cell and the memory cell-bit line contact portion.

【０１１０】次に、書き込みの動作について説明する。Next, the write operation will be described.

【０１１１】書き込みでは、それぞれの配線に次のよう
な電圧を印加する。選択されたメモリセルのワード線Ｗ
Ｌ１に正の高電圧、例えば２０Ｖを印加する。ソース線
ＳＬ及び選択ビット線ＢＬ１には０Ｖを、非選択ビット
線ＢＬ２には８Ｖを印加する。In writing, the following voltages are applied to the respective wirings. Word line W of the selected memory cell
A high positive voltage, for example, 20 V is applied to L1. 0 V is applied to the source line SL and the selected bit line BL1, and 8 V is applied to the non-selected bit line BL2.

【０１１２】メモリセルのチャネルにビット線ＢＬ１、
ＢＬ２の電位を転送するために、選択されたブロック内
のビット線ＢＬ１、ＢＬ２に接続されたメモリセルをオ
ン状態にする必要がある。したがって、非選択メモリセ
ルのワード線ＷＬ０、ＷＬ２〜ＷＬ１５に正の中間電
圧、例えば１０Ｖを印加する。The bit lines BL1 and BL1 are connected to the channels of the memory cells.
In order to transfer the potential of BL2, it is necessary to turn on the memory cells connected to the bit lines BL1 and BL2 in the selected block. Therefore, a positive intermediate voltage, for example, 10 V is applied to the word lines WL0, WL2 to WL15 of the non-selected memory cells.

【０１１３】非選択ビット線ＢＬ２と２０Ｖが印加され
るワード線ＷＬ１の交点に位置する非選択メモリセルで
は、誤書き込みを防ぐ必要がある。非選択メモリセルの
チャネル電位を８Ｖ程度に昇圧すれば、誤書き込みを防
ぐことができる。よって、非選択ビット線ＢＬ２に８Ｖ
を印加して、前記非選択メモリセルに８Ｖを転送する。
また、第１のゲート電極２２（ゲート電極線ＧＬ）に
は、例えば０Ｖを印加する。In the non-selected memory cell located at the intersection of the non-selected bit line BL2 and the word line WL1 to which 20V is applied, it is necessary to prevent erroneous writing. If the channel potential of the unselected memory cells is raised to about 8 V, erroneous writing can be prevented. Therefore, 8V is applied to the unselected bit line BL2.
To transfer 8V to the unselected memory cells.
Further, for example, 0 V is applied to the first gate electrode 22 (gate electrode line GL).

【０１１４】以上により、選択メモリセルの活性領域に
反転電子チャネルが形成されるため、活性領域の反転電
子チャネルから浮遊ゲート電極１５に電子が注入され
る。この結果、選択メモリセルのしきい値電圧は、基準
電位よりも高くなる。As described above, since an inversion electron channel is formed in the active region of the selected memory cell, electrons are injected into the floating gate electrode 15 from the inversion electron channel of the active region. As a result, the threshold voltage of the selected memory cell becomes higher than the reference potential.

【０１１５】次に、読み出しの動作について説明する。Next, the read operation will be described.

【０１１６】読み出しでは、それぞれの配線に次のよう
な電圧を印加する。選択ビット線ＢＬ１及び非選択ビッ
ト線ＢＬ２には、例えば１Ｖを印加する。選択ワード線
ＷＬ１には、低電圧、例えば０Ｖを印加する。選択ワー
ド線ＷＬ１以外の非選択ワード線ＷＬ０，ＷＬ２〜ＷＬ
１５には、中間電圧、例えば３Ｖを印加する。そして、
非選択ワード線ＷＬ０，ＷＬ２〜ＷＬ１５の非選択メモ
リセルをオン状態にする。ソース線ＳＬ及び第１のゲー
ト電極２２（ゲート電極線ＧＬ）には、例えば０Ｖを印
加する。なお、図１７（ｂ）には示されていないが、読
み出しの対象となるメモリセルを含むブロック以外の他
のブロックでは、第１のゲート電極（ゲート電極線）に
メモリセル−ビット線コンタクト部間、メモリセル−ソ
ース線コンタクト部間の活性領域の反転しきい値電圧よ
り低い負の電圧を印加して、これら他のブロックでビッ
ト線ＢＬ１、ＢＬ２とソース線ＳＬ間に電流が流れ、誤
読み出しが生じることを防止する。In reading, the following voltages are applied to the respective wirings. For example, 1 V is applied to the selected bit line BL1 and the non-selected bit line BL2. A low voltage, for example, 0 V is applied to the selected word line WL1. Non-selected word lines WL0, WL2 to WL other than the selected word line WL1
15 is applied with an intermediate voltage, for example, 3V. And
The unselected memory cells of the unselected word lines WL0, WL2 to WL15 are turned on. For example, 0 V is applied to the source line SL and the first gate electrode 22 (gate electrode line GL). Although not shown in FIG. 17B, in a block other than the block including the memory cell to be read, a memory cell-bit line contact portion is provided on the first gate electrode (gate electrode line). During this time, a negative voltage lower than the inversion threshold voltage of the active region between the memory cell and the source line contact portion is applied, and a current flows between the bit lines BL1 and BL2 and the source line SL in these other blocks, causing an error. Prevents reading from occurring.

【０１１７】以上により、メモリセルの読み出しでは、
選択されたメモリセルのワード線ＷＬ１に０Ｖを印加し
て、しきい値電圧が０Ｖより高いか低いかを判別する。
選択メモリセルが消去状態であれば、メモリセルがオン
してチャネル電流が流れるため、しきい値電圧が０Ｖよ
り低いことがわかる。一方、選択メモリセルが書き込み
状態であれば、メモリセルがオンせずチャネル電流が流
れないため、しきい値電圧が０Ｖより高いことがわか
る。As described above, in reading of a memory cell,
By applying 0 V to the word line WL1 of the selected memory cell, it is determined whether the threshold voltage is higher or lower than 0 V.
If the selected memory cell is in the erased state, the threshold voltage is lower than 0 V because the memory cell is turned on and the channel current flows. On the other hand, when the selected memory cell is in the write state, the memory cell does not turn on and no channel current flows, so that the threshold voltage is higher than 0V.

【０１１８】この第３の実施の形態の不揮発性半導体記
憶装置では、前述したように選択ゲートトランジスタが
不要なため、前記第１の実施の形態に比べてさらにメモ
リセルアレイの面積を低減することが可能である。これ
により、不揮発性半導体記憶装置が形成されるメモリチ
ップのさらなる微細化、ひいては不揮発性半導体記憶装
置の大容量化が期待できる。In the nonvolatile semiconductor memory device according to the third embodiment, the selection gate transistor is not required as described above, so that the area of the memory cell array can be further reduced as compared with the first embodiment. It is possible. As a result, further miniaturization of the memory chip on which the nonvolatile semiconductor memory device is formed, and further increase in the capacity of the nonvolatile semiconductor memory device can be expected.

【０１１９】以上説明したようにこの第３の実施の形態
では、ＳＯＩ基板上にＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍを形成し、かつ、素子領域（活性領域）は、アイラン
ド状パターンに加工され、素子領域間の溝は、絶縁材に
より埋め込まれている。つまり、ロウ方向の素子同士
は、完全に絶縁材により分離されているため、ロウ方向
の素子同士（カラム方向に伸びるライン同士）の間隔を
リソグラフィ工程で可能な最小幅に設定できる。これに
より、素子分離能力に優れ、さらに寄生抵抗や寄生容量
なども低減された微細化、高集積化が可能なＮＡＮＤ型
フラッシュＥＥＰＲＯＭを提供できる（第一の効果）。As described above, in the third embodiment, the NAND flash EEPROM is provided on the SOI substrate.
M is formed, the element region (active region) is processed into an island pattern, and the groove between the element regions is filled with an insulating material. That is, since the elements in the row direction are completely separated by the insulating material, the distance between the elements in the row direction (lines extending in the column direction) can be set to the minimum width possible in the lithography process. As a result, it is possible to provide a NAND-type flash EEPROM which is excellent in element isolation capability and has a reduced parasitic resistance and parasitic capacitance and can be miniaturized and highly integrated (first effect).

【０１２０】さらに、前述したように、ＳＯＩ基板上に
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを形成する場合、ブ
ロック内の複数のメモリセルのデータを同時に一括して
消去するブロック一括消去を実現可能にすることが望ま
れる。そこで、この第３の実施の形態では、メモリセル
の浮遊ゲート電極が形成された活性領域（シリコン薄
膜）の一方の面とは逆の他方の面側に、ＮＡＮＤセル群
（ブロック）毎に分離されたプレート状の第１のゲート
電極２２を形成している。第１のゲート電極２２上の絶
縁膜を介した活性領域の界面にはチャネルが形成可能で
あるため、ビット線の電位をブロック内の全てのメモリ
セルのチャネルに転送することができる。これにより、
この第３の実施の形態では、前記第一の効果（ＳＯＩに
よる特徴）を生かしつつ、フラッシュＥＥＰＲＯＭの特
徴であるブロック一括消去も実現可能である。Further, as described above, when a NAND flash EEPROM is formed on an SOI substrate, it is desirable to be able to realize block erasure in which data of a plurality of memory cells in a block is erased simultaneously. It is. Therefore, in the third embodiment, the active region (silicon thin film) in which the floating gate electrode of the memory cell is formed is separated for each NAND cell group (block) on the other surface side opposite to one surface side. The plate-shaped first gate electrode 22 is formed. Since a channel can be formed at the interface of the active region via the insulating film on the first gate electrode 22, the potential of the bit line can be transferred to the channels of all the memory cells in the block. This allows
In the third embodiment, it is possible to realize block batch erasing, which is a feature of the flash EEPROM, while making use of the first effect (the feature by SOI).

【０１２１】さらに、前述したように、選択ゲートトラ
ンジスタが不要なため、前記第１の実施の形態に比べて
さらにメモリセルアレイの面積を低減することが可能で
ある。これにより、さらなる微細化、高集積化が可能な
ＮＡＮＤ型フラッシュＥＥＰＲＯＭを提供できる。Further, as described above, since the selection gate transistor is unnecessary, the area of the memory cell array can be further reduced as compared with the first embodiment. Thus, a NAND flash EEPROM that can be further miniaturized and highly integrated can be provided.

【０１２２】なお、この発明の実施の形態では、メモリ
セルを駆動する周辺回路（ＭＯＳトランジスタ）も、Ｓ
ＯＩ領域上に形成することが可能である。ＣＭＯＳ回路
に用いられるｎチャネルＭＯＳトランジスタでは、選択
ゲートトランジスタと同様に、ｐ型活性領域とｎ型拡散
層が用いられる。ＣＭＯＳ回路に用いられるＰチャネル
ＭＯＳトランジスタでは、ｎ型活性領域とｐ型拡散層が
用いられる。さらに、各トランジスタは、所望の設定値
に合わせたしきい値を選択することが可能である。In the embodiment of the present invention, the peripheral circuit (MOS transistor) for driving the memory cell is also S
It can be formed on the OI region. In an n-channel MOS transistor used in a CMOS circuit, a p-type active region and an n-type diffusion layer are used as in a select gate transistor. In a P-channel MOS transistor used for a CMOS circuit, an n-type active region and a p-type diffusion layer are used. Further, each transistor can select a threshold value according to a desired set value.

【０１２３】また、メモリセルトランジスタは、張り合
わせＳＯＩ基板上に形成してもよい。メモリセルトラン
ジスタは、ＳＩＭＯＸ基板上に形成してもよい。さら
に、メモリセルトランジスタは、絶縁性基板上の固相成
長によるエピタキシャル層に形成してもよい。活性領域
の材料は、単結晶シリコンにとどまらず、多結晶シリコ
ンでも非晶質シリコンであってもよい。さらに、活性領
域の材料は、シリコン系以外の材料であってもよい。Further, the memory cell transistor may be formed on a bonded SOI substrate. The memory cell transistor may be formed on a SIMOX substrate. Further, the memory cell transistor may be formed in an epitaxial layer formed by solid phase growth on an insulating substrate. The material of the active region is not limited to single crystal silicon, but may be polycrystalline silicon or amorphous silicon. Further, the material of the active region may be a material other than the silicon-based material.

【０１２４】また、前述のメモリセルトランジスタ及び
選択ゲートトランジスタなどの素子上に形成される層間
絶縁膜をＳＯＩ構造の絶縁性材料として用い、さらにこ
の絶縁性材料上に素子を形成して３次元集積化してもよ
い。あるいは、前述のメモリセルトランジスタ及び選択
ゲートトランジスタをガラス基板などの透明な絶縁性基
板上に形成して、ディスプレイデバイス等とオンチップ
化してもよい。Further, an interlayer insulating film formed on elements such as the above-mentioned memory cell transistor and select gate transistor is used as an insulating material having an SOI structure, and an element is formed on this insulating material to form a three-dimensional integrated circuit. It may be. Alternatively, the above-described memory cell transistor and select gate transistor may be formed on a transparent insulating substrate such as a glass substrate, and may be formed on-chip with a display device or the like.

【０１２５】この発明は、上述した各実施の形態に限定
されるのものではない。この発明は、その要旨を逸脱し
ない範囲で、種々変形して実施する事ができる。The present invention is not limited to the above embodiments. The present invention can be implemented with various modifications without departing from the scope of the invention.

【０１２６】[0126]

【発明の効果】以上述べたように本発明によれば、ブロ
ック一括消去が可能であり、またビット線に印加する電
圧を低電圧化できるＳＯＩを用いたＮＡＮＤ型ＥＥＰＲ
ＯＭを提案することで、超高集積化、高密度化が可能な
不揮発性半導体記憶装置を提供することができる。As described above, according to the present invention, it is possible to perform block batch erasing and to reduce the voltage applied to the bit line to a NAND type EEPROM using SOI.
By proposing the OM, it is possible to provide a non-volatile semiconductor memory device capable of ultra-high integration and high density.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１の実施の形態のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭのレイアウトを示す図である。FIG. 1 is a diagram showing a layout of a NAND flash EEPROM according to a first embodiment of the present invention;

【図２】図１中の２−２線に沿った断面図である。FIG. 2 is a sectional view taken along line 2-2 in FIG.

【図３】図１中の３−３線に沿った断面図である。FIG. 3 is a sectional view taken along line 3-3 in FIG.

【図４】この発明の第１の実施の形態のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの等価回路図である。FIG. 4 is an equivalent circuit diagram of the NAND flash EEPROM according to the first embodiment of the present invention;

【図５】（ａ）は、第１の実施の形態のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭを構成するＮＡＮＤセル及び選択ゲ
ートトランジスタの回路図である。（ｂ）は、第１の実
施の形態のＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去
（Erase）、書き込み（Write）、読み出し（Read）時の
電位関係を示す図である。FIG. 5A is a circuit diagram of a NAND cell and a select gate transistor included in the NAND flash EEPROM according to the first embodiment; FIG. 2B is a diagram illustrating a potential relationship at the time of erasing (Erase), writing (Write), and reading (Read) of the NAND flash EEPROM of the first embodiment.

【図６】第１の実施の形態のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭでのブロック一括消去時において、チャネル形
成の概念を示すＮＡＮＤセルの断面図である。FIG. 6 is a NAND flash EE according to the first embodiment;
FIG. 11 is a cross-sectional view of a NAND cell showing the concept of channel formation at the time of block erasure in a PROM.

【図７】この発明の第２の実施の形態のＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭのレイアウトを示す図である。FIG. 7 is a diagram showing a layout of a NAND flash EEPROM according to a second embodiment of the present invention;

【図８】図７中の８−８線に沿った断面図である。FIG. 8 is a sectional view taken along line 8-8 in FIG. 7;

【図９】図７中の９−９線に沿った断面図である。FIG. 9 is a sectional view taken along the line 9-9 in FIG. 7;

【図１０】この発明の第２の実施の形態のＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの等価回路図である。FIG. 10 is an equivalent circuit diagram of a NAND flash EEPROM according to a second embodiment of the present invention.

【図１１】（ａ）は、第２の実施の形態のＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭを構成するＮＡＮＤセル及び選択
ゲートトランジスタの回路図である。（ｂ）は、第２の
実施の形態のＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去
（Erase）、書き込み（Write）、読み出し（Read）時の
電位関係を示す図である。FIG. 11A is a circuit diagram of a NAND cell and a select gate transistor included in a NAND flash EEPROM according to a second embodiment. FIG. 6B is a diagram showing a potential relationship at the time of erasing (Erase), writing (Write), and reading (Read) of the NAND flash EEPROM of the second embodiment.

【図１２】（ａ）は、第２の実施の形態のＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭでの書き込み時において、チャネ
ル形成の概念を示すＮＡＮＤセルの断面図である。
（ｂ）は、前記ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメ
モリセルにおける活性領域の電位を模式的に示す回路図
である。（ｃ）は、前記ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭを構成するメモリセルの断面図である。FIG. 12A is a cross-sectional view of a NAND cell showing a concept of channel formation at the time of writing in a NAND flash EEPROM according to a second embodiment.
FIG. 2B is a circuit diagram schematically showing a potential of an active region in a memory cell of the NAND flash EEPROM. (C) shows the NAND flash EEPROM
FIG. 3 is a cross-sectional view of a memory cell forming the OM.

【図１３】この発明の第３の実施の形態のＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭのレイアウトを示す図である。FIG. 13 is a diagram showing a layout of a NAND flash EEPROM according to a third embodiment of the present invention;

【図１４】図１３中の１４−１４線に沿った断面図であ
る。FIG. 14 is a sectional view taken along line 14-14 in FIG.

【図１５】図１３中の１５−１５線に沿った断面図であ
る。FIG. 15 is a cross-sectional view taken along line 15-15 in FIG.

【図１６】この発明の第３の実施の形態のＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの等価回路図である。FIG. 16 is an equivalent circuit diagram of a NAND flash EEPROM according to a third embodiment of the present invention.

【図１７】（ａ）は、第３の実施の形態のＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭを構成するＮＡＮＤセル及び選択
ゲートトランジスタの回路図である。（ｂ）は、第３の
実施の形態のＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去
（Erase）、書き込み（Write）、読み出し（Read）時の
電位関係を示す図である。FIG. 17A is a circuit diagram of a NAND cell and a select gate transistor included in a NAND flash EEPROM according to a third embodiment. FIG. 7B is a diagram illustrating a potential relationship at the time of erasing (Erase), writing (Write), and reading (Read) of the NAND flash EEPROM according to the third embodiment.

【図１８】ＥＥＰＲＯＭを構成するメモリセルの構造を
示す断面図である。FIG. 18 is a sectional view showing a structure of a memory cell constituting the EEPROM.

【図１９】ＳＯＩを用いたＮＡＮＤセルアレイの平面図
である。FIG. 19 is a plan view of a NAND cell array using SOI.

【図２０】図１９の平面図中の２０−２０線に沿った断
面図である。FIG. 20 is a sectional view taken along line 20-20 in the plan view of FIG. 19;

【図２１】図１９の平面図中の２１−２１線に沿った断
面図である。FIG. 21 is a sectional view taken along line 21-21 in the plan view of FIG. 19;

【図２２】（ａ）は、バルク基板上のＮＡＮＤセルアレ
イの回路図である。（ｂ）は、バルク基板上のＮＡＮＤ
セルアレイの消去（Erase）、書き込み（Write）、読み
出し（Read）時の電位関係を示す図である。FIG. 22A is a circuit diagram of a NAND cell array on a bulk substrate. (B) NAND on a bulk substrate
FIG. 7 is a diagram showing a potential relationship at the time of erasing (Erase), writing (Write), and reading (Read) of a cell array.

【図２３】（ａ）は、ＳＯＩを用いたＮＡＮＤセルアレ
イの回路図である。（ｂ）は、ＳＯＩを用いたＮＡＮＤ
セルアレイの消去（Erase）、書き込み（Write）、読み
出し（Read）時の電位関係を示す図である。FIG. 23A is a circuit diagram of a NAND cell array using SOI. (B) NAND using SOI
FIG. 7 is a diagram showing a potential relationship at the time of erasing (Erase), writing (Write), and reading (Read) of a cell array.

【符号の説明】[Explanation of symbols]

１２…シリコン薄膜（活性領域） １３…絶縁材料（シリコン酸化膜等） １４…第２のゲート絶縁膜（トンネル酸化膜） １４Ａ…ゲート絶縁膜（シリコン酸化膜等） １５…浮遊ゲート電極（電荷蓄積層） １６…第３のゲート絶縁膜（ＯＮＯ膜等） １７…制御ゲート電極 １８…ｎ型拡散層 １８−Ｓ…ソース拡散層 １８−Ｄ…ドレイン拡散層 ２０…層間絶縁膜 ２１…絶縁性基板 ２２…第１のゲート電極 ２３…第１のゲート絶縁膜 ２４…ソース線 ＳＧＳ、ＳＧＤ…ゲート電極 ２５…ソース線コンタクト部 ２６…層間絶縁膜 ２７…ビット線 ２８…ビット線コンタクト部 ３０…ロウデコーダ ３１…反転チャネル ＷＬ０〜ＷＬ１５…ワード線 ＧＬ、ＧＬ１、ＧＬ２、ＧＬ３…ゲート電極線 ＳＬ…ソース線 ＢＬ１、ＢＬ２…ビット線 DESCRIPTION OF SYMBOLS 12 ... Silicon thin film (active area) 13 ... Insulating material (silicon oxide film etc.) 14 ... 2nd gate insulating film (tunnel oxide film) 14A ... Gate insulating film (silicon oxide film etc.) 15 ... Floating gate electrode (charge accumulation) 16) Third gate insulating film (ONO film etc.) 17 ... Control gate electrode 18 ... N-type diffusion layer 18-S ... Source diffusion layer 18-D ... Drain diffusion layer 20 ... Interlayer insulation film 21 ... Insulating substrate Reference Signs List 22 first gate electrode 23 first gate insulating film 24 source line SGS, SGD gate electrode 25 source line contact part 26 interlayer insulating film 27 bit line 28 bit line contact part 30 row decoder 31 ... inversion channels WL0 to WL15 ... word lines GL, GL1, GL2, GL3 ... gate electrode lines SL ... source lines BL1, BL2 ... bit lines

フロントページの続き Ｆターム(参考） 5B025 AA01 AC01 5F001 AA25 AA43 AA63 AB02 AB20 AC02 AD41 AD53 AD60 AD70 AE02 AE03 AE07 5F083 EP02 EP22 EP30 EP40 EP42 EP55 EP56 EP76 ER22 ER23 ER29 GA09 GA15 GA24 HA02 JA04 NA08 Continued on front page F term (reference) 5B025 AA01 AC01 5F001 AA25 AA43 AA63 AB02 AB20 AC02 AD41 AD53 AD60 AD70 AE02 AE03 AE07 5F083 EP02 EP22 EP30 EP40 EP42 EP55 EP56 EP76 ER22 ER23 ER29 GA09 GA15 GA24 HA02 JA04 NA08

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 絶縁層上に、素子分離絶縁層により分離
されて形成された半導体層と、 電荷蓄積層を備え、前記半導体層に形成されたメモリセ
ルトランジスタが複数個直列接続されてなるＮＡＮＤ列
と、 前記メモリセルトランジスタのチャネルとなる前記半導
体層における、前記メモリセルトランジスタの制御ゲー
ト電極と対向する第１の面とは反対側の第２の面上に、
絶縁膜を介在して形成された電極と、 を具備することを特徴とする不揮発性半導体記憶装置。1. A NAND comprising: a semiconductor layer formed on an insulating layer by being separated by an element isolation insulating layer; and a charge storage layer, wherein a plurality of memory cell transistors formed on the semiconductor layer are connected in series. A column, on a second surface of the semiconductor layer serving as a channel of the memory cell transistor, the second surface being opposite to the first surface facing the control gate electrode of the memory cell transistor;
And an electrode formed with an insulating film interposed therebetween. 【請求項２】 前記ＮＡＮＤ列の両端の少なくとも一方
に選択ゲートトランジスタをさらに備え、 前記電極は、前記選択ゲートトランジスタのチャネルと
なる前記半導体層における前記第２の面上にも、前記絶
縁膜を介在して形成されていることを特徴とする請求項
１記載の不揮発性半導体記憶装置。2. The semiconductor device according to claim 1, further comprising: a select gate transistor provided on at least one of both ends of the NAND string. 2. The non-volatile semiconductor memory device according to claim 1, wherein the non-volatile semiconductor memory device is formed interposed. 【請求項３】 前記ＮＡＮＤ列がマトリクス状に配列さ
れてメモリセルアレイを形成し、前記メモリセルアレイ
は、前記ＮＡＮＤ列の一端に接続されるビット線と、前
記ビット線と交差し前記メモリセルトランジスタの制御
ゲート電極に接続されるワード線をさらに備え、 前記電極は、前記ビット線を共有するＮＡＮＤ列毎に形
成されていることを特徴とする請求項１又は２記載の不
揮発性半導体記憶装置。3. The memory cell array, wherein the NAND columns are arranged in a matrix to form a memory cell array. The memory cell array includes a bit line connected to one end of the NAND column, and a bit line intersecting the bit line. 3. The nonvolatile semiconductor memory device according to claim 1, further comprising a word line connected to a control gate electrode, wherein the electrode is formed for each NAND string sharing the bit line. 【請求項４】 前記ＮＡＮＤ列がマトリクス状に配列さ
れてメモリセルアレイを形成し、前記メモリセルアレイ
は、前記ＮＡＮＤ列の一端に接続されるビット線と、前
記ビット線と交差し前記メモリセルトランジスタの制御
ゲート電極に接続されるワード線をさらに備え、 前記電極は、前記ワード線を共有するＮＡＮＤ列からな
るブロック毎に形成されていることを特徴とする請求項
１又は２記載の不揮発性半導体記憶装置。4. The memory cell array is formed by arranging the NAND strings in a matrix. The memory cell array includes a bit line connected to one end of the NAND string, and a memory cell transistor intersecting the bit line. 3. The nonvolatile semiconductor memory according to claim 1, further comprising a word line connected to a control gate electrode, wherein the electrode is formed for each block including a NAND string sharing the word line. apparatus. 【請求項５】 前記電荷蓄積層から前記半導体層へ電荷
の授受を行う際に、前記電極に印加する電圧極性と前記
制御ゲート電極に印加する電圧極性が異なることを特徴
とする請求項１乃至４のいずれかに記載の不揮発性半導
体記憶装置。5. The method according to claim 1, wherein a voltage polarity applied to said electrode and a voltage polarity applied to said control gate electrode are different when a charge is transferred from said charge storage layer to said semiconductor layer. 5. The nonvolatile semiconductor memory device according to any one of 4. 【請求項６】 前記電極に印加する電圧は、前記半導体
層の反転しきい値電圧より大きいことを特徴とする請求
項５記載の不揮発性半導体記憶装置。6. The nonvolatile semiconductor memory device according to claim 5, wherein a voltage applied to said electrode is higher than an inversion threshold voltage of said semiconductor layer. 【請求項７】 前記半導体層から前記電荷蓄積層へ電荷
の授受を行う際に、前記電極に印加する電圧極性と前記
制御ゲート電極に印加する電圧極性が同じであることを
特徴とする請求項１乃至４のいずれかに記載の不揮発性
半導体記憶装置。7. The voltage polarity applied to the electrode and the voltage polarity applied to the control gate electrode when transferring charge from the semiconductor layer to the charge storage layer are the same. 5. The nonvolatile semiconductor memory device according to any one of 1 to 4. 【請求項８】 前記電極に印加する電圧は、前記半導体
層の反転しきい値電圧より大きいことを特徴とする請求
項７記載の不揮発性半導体記憶装置。8. The nonvolatile semiconductor memory device according to claim 7, wherein a voltage applied to said electrode is higher than an inversion threshold voltage of said semiconductor layer. 【請求項９】 前記電荷蓄積層と前記半導体層間におけ
る電荷の授受を阻止する際に、前記電極に印加する電圧
は、前記半導体層の反転しきい値電圧よりも小さいこと
を特徴とする請求項１乃至４のいずれかに記載の不揮発
性半導体記憶装置。9. The semiconductor device according to claim 1, wherein a voltage applied to said electrode when blocking transfer of electric charge between said charge storage layer and said semiconductor layer is smaller than an inversion threshold voltage of said semiconductor layer. 5. The nonvolatile semiconductor memory device according to any one of 1 to 4.