JP2007294734A - 固体撮像素子 - Google Patents

Abstract

【課題】ＣＣＤイメージセンサの水平ＣＣＤシフトレジスタにおいて、水平方向の複数画素の情報電荷を加算する動作や高速での水平転送動作において、水平方向に隣り合って位置し異なる色に対応する情報電荷が混合され、混色を生じる。
【解決手段】水平ＣＣＤシフトレジスタの各転送段を構成するストレージ領域とバリア領域とのうち、チャネル電位が浅いバリア領域を形成するための不純物の濃度を、垂直ＣＣＤシフトレジスタの出力端に接続された転送段からなる本体部と、本体部と出力部との間をつなぎ出力部へ向けて次第に幅が狭く形成されるダミー部とで別個に定め、バリア電位を別々に設定する。本体部ではバリア電位を高く設定して、加算動作時の情報電荷の隣接井戸へのオーバーフローを抑制する。転送長が長くなり得るダミー部では、バリア電位を抑えてフリンジ電界を大きくし、高速水平転送時の転送効率を確保する。
【選択図】図２

Description

本発明は、水平ＣＣＤシフトレジスタを備えた固体撮像素子に関し、特に情報電荷の水平転送動作の特性向上に関する。

近年、ＣＣＤイメージセンサ等の固体撮像素子が組み込まれたデジタルスチルカメラやビデオカメラ等の撮像装置が広く用いられている。ＣＣＤイメージセンサには、例えば、フレーム転送型やインターライン転送型の構成がある。

図５は、フレーム転送方式のＣＣＤイメージセンサ２の構成図である。ＣＣＤイメージセンサ２は、撮像部２ｉ、蓄積部２ｓ、振り分け部２ｔ、水平転送部２ｈ及び出力部２ｄを含んで構成される。撮像部２ｉ、蓄積部２ｓ及び振り分け部２ｔはそれぞれ、平行に配置された複数の垂直ＣＣＤシフトレジスタからなる。

撮像部２ｉの垂直ＣＣＤシフトレジスタの各ビットはそれぞれ撮像素子の受光画素を構成する。露光期間にて受光画素毎に蓄積される情報電荷は、フレーム転送動作により撮像部２ｉから蓄積部２ｓへ高速に垂直転送される。

なお、カラー画像の撮像を目的とするＣＣＤイメージセンサでは、撮像部２ｉの行列配置された受光画素に対応付けて、赤（Ｒ）、緑（Ｇ）、青（Ｂ）などからなるカラーフィルタアレイが配置され、例えば、Ｒ及びＧが交互に配列される行と、Ｂ及びＲが交互に配列される行とが形成される。

蓄積部２ｓに保持される情報電荷は、水平転送部２ｈが１行分の情報電荷を出力部２ｄへ水平転送し終わる毎にライン転送される。ＣＣＤイメージセンサ２は、蓄積部２ｓと水平転送部２ｈとの間に、振り分け部２ｔを備えた構造を有する。振り分け部２ｔは、蓄積部２ｓから出力される１行分の情報電荷を奇数列の情報電荷群と偶数列の情報電荷群とに分けて順次、水平転送部２ｈへ転送する機能を有する。

水平転送部２ｈは水平ＣＣＤシフトレジスタにより構成され、蓄積部２ｓから振り分け部２ｔを介して垂直転送された情報電荷を出力部２ｄへ水平転送する。

出力部２ｄは、水平転送部２ｈから出力される情報電荷を１ビット単位で浮遊拡散層領域（Floating Diffusion：ＦＤ）に受けて電圧値に変換し、画像信号として出力する。ＦＤは、これに付随する容量を小さくすることで、情報電荷に応じた電位変化を大きくすることができるため、一般にサイズを小さく構成される。

水平転送部２ｈを構成する水平ＣＣＤシフトレジスタは、撮像部２ｉ又は蓄積部２ｓの各列に対応して配置されたビット群を含んだ本体部２ｍと、本体部２ｍの出力端から延長された延長部分であるダミー部２ｅとからなる。ここで、本体部２ｍにおける転送段の水平方向の寸法は、画素の水平ピッチに対応して微細となり、これに対応して、本体部２ｍでの水平ＣＣＤシフトレジスタのチャネル幅は取り扱い電荷量を確保できるよう大きく定められる。一方、ＦＤは上述のように小さく形成される。よって、チャネル幅方向の寸法に関して、本体部２ｍとＦＤとの間にギャップが生じる。そこで、ダミー部２ｅは、本体部２ｍから出力部２ｄのＦＤへ向けて電荷転送チャネルの幅を次第に狭める構成を有し、ギャップを有する本体部２ｍとＦＤとの間を橋渡しし、これにより本体部２ｍからＦＤへの情報電荷の転送特性の改善が図られる。

また、水平ＣＣＤシフトレジスタは埋込チャネル構造を有し、その転送チャネル領域（電荷転送領域）には、Ｎ型半導体基板内に形成されたＰ型拡散層であるＰウェル（ＰＷ）の上にＮ型拡散層であるＮウェルが形成される。

水平ＣＣＤシフトレジスタの転送チャネル領域において、転送電極に印加する転送クロックによって、隣接する領域とは独立してチャネル電位を制御可能な一単位の領域を「要素領域」と称することにすると、各要素領域には、互いにチャネル電位が異なるストレージ領域及びバリア領域が行方向に並べて設けられる。具体的には、転送チャネル領域上には、第１層のポリシリコン（以下、１polyと記す）で形成された転送電極（１poly電極）と第２層のポリシリコン（以下、２polyと記す）で形成された転送電極（２poly電極）とが交互に配列され、各要素領域には１poly電極及び２poly電極を１本ずつ含む一対の転送電極が対応付けられる。要素領域上の一対の転送電極は１つの転送クロックに対応付けられ、１つの転送段を構成する。各転送段にて電荷転送の下流側に１poly電極が配置され、その下の転送チャネル領域を２poly電極下よりも深いチャネル電位を有するストレージ領域とする。一方、１poly電極より上流側に配置された２poly電極の下の転送チャネル領域をストレージ領域より浅いチャネル電位を有するバリア領域として構成し、同じ転送段のストレージ領域から上流の転送段への情報電荷の逆流を防止する。

ストレージ領域とバリア領域とのチャネル電位差は、１poly電極間の転送チャネル領域のＮウェルにＰ型不純物を注入することにより形成される。このバリア形成のための不純物注入は、ＣＣＤイメージセンサ２の製造プロセスにおいて、基板上に積層した１polyをパターニングして１poly電極を形成した後、基板上に形成するイオン注入マスクを用いて行われる。このマスクは、例えば基板上に塗布されたフォトレジストをパターニングして形成される。

従来の製造方法においては、マスクの開口部は、本体部２ｍ及びダミー部２ｅに共通に開けられ、当該マスクを用いて、本体部２ｍ及びダミー部２ｅそれぞれのバリア領域が共通のイオン注入工程で形成される。具体的には、マスク開口内では１poly電極がＮウェルへのイオン注入を阻止するので、１poly電極の間隙のＮウェルに選択的にＰ型不純物が導入されバリア領域が形成される。そして、このバリア領域の形成後、２poly電極が形成される。

さて、水平転送部２ｈは、振り分けて読み出した奇数列及び偶数列それぞれの情報電荷を数画素分ずつ加算合成した上で水平転送を行うように構成することができ、これにより水平転送速度の低減を図ることができる。ここでは、Ｒに対応する情報電荷と、Ｇに対応する情報電荷とが交互に並んだ行の情報電荷を蓄積部２ｓから水平転送部２ｈに振り分け読み出しすると共に、水平転送部２ｈにて水平方向の画素加算を行う駆動方法を図６を用いて説明する。

図６は、水平ＣＣＤシフトレジスタの本体部２ｍにおける電位井戸及びそこに蓄積される情報電荷を示す模式図である。また、図６の上部には、水平転送部２ｈの転送電極の電荷転送チャネルに沿った配置が示され、その下に、各転送電極下でのチャネル電位及び情報電荷の蓄積状態が、時刻ｔ_１〜ｔ_４の順に縦に並べて示されている。転送電極は１poly電極４-1、２poly電極４-2が交互に配置され、上述のように隣接する一対の１poly電極４-1、２poly電極４-2が共通の転送クロックを印加される。例えば、水平方向に３画素ずつの情報電荷の加算合成を行う場合、転送電極は６相の転送クロックφ_１〜φ_６で駆動可能に構成され、各相に対応する転送電極をそれぞれ記号ＨＳ１〜ＨＳ６で表している。同図において、電荷転送チャネルに沿ったチャネル電位の深さの変化を実線５で表している。このチャネル電位は下向きを正の向きとして表しており、実線が下に窪んだ部分が電位井戸であり、電子からなる情報電荷（斜線で図示）を蓄積することができる。なお、電位井戸は１poly電極４-1下のストレージ領域に形成され、また図において左向きが水平転送方向に相当する。

水平加算動作では、本体部２ｍの転送電極ＨＳ１，ＨＳ３，ＨＳ５下の電位井戸にＲの情報電荷６を読み出し（時刻ｔ_１）、ＨＳ３，ＨＳ５下の情報電荷６をＨＳ１下に移動させて、３画素分のＲの情報電荷６を加算合成した情報電荷８を生成する（時刻ｔ_２）。次に、転送電極ＨＳ２，ＨＳ４，ＨＳ６下の電位井戸にＧの情報電荷１０を読み出し（時刻ｔ_３）、ＨＳ４，ＨＳ６下の情報電荷１０をＨＳ２下に移動させて、３画素分のＧの情報電荷１０を加算合成した情報電荷１２を生成する。このＧの情報電荷の加算は、本体部２ｍ上にて加算されたＲの情報電荷８を転送電極ＨＳ１下に保持した状態で行うことができる。Ｇの情報電荷を加算後、本体部２ｍの電位井戸２つ置きにＲの情報電荷８とＧの情報電荷１２とが交互に蓄積されるように、水平ＣＣＤシフトレジスタが駆動される（時刻ｔ_４）。その後、水平転送部２ｈは、加算された情報電荷８，１２を水平転送し、ダミー部２ｅを経由して出力部２ｄへ出力する。

このようにして、複数の画素に対する情報電荷の混合を行うことによって画像信号の強度を強め、暗い被写体を撮像した場合においても露光不足となることなく十分なレベルの画像信号を得ることができる。さらに、水平転送される画素数を低減し、高速な水平転送を実現することができる。
特開２００６−０７３９８８号公報

上述の水平方向の画素加算は、加算合成されたＲの情報電荷８を水平ＣＣＤシフトレジスタに保持したまま、Ｇの情報電荷についての加算合成を本体部２ｍ上にて行う。このとき、転送電極間のカップリング容量の影響に起因して、隣接する電位井戸に蓄積された互いに異なる色に対応する情報電荷間に混合が生じ得る。また、同様の異なる色に対応する情報電荷間での混合は、出力部２ｄへの高速の水平転送動作における転送効率の低下に起因しても生じ得る。このような情報電荷の混合は、ＣＣＤイメージセンサ２から出力された画像信号に基づくカラー画像において混色として観察され、画像の画質（色再現性）が低下する原因となるという問題があった。

図７は、本体部２ｍでの情報電荷の加算合成動作での混色の発生を説明するための模式図であり、図６と同様の形式で表している。図７は、偶数列のＧの情報電荷１０を本体部２ｍに読み出した時刻ｔ_３及び、その読み出したＧの情報電荷１０-1〜１０-3を加算する過程での或る時刻ｔ_ｍにおける各転送電極ＨＳ１〜ＨＳ６下でのチャネル電位及び情報電荷の蓄積状態を示している。時刻ｔ_３では、Ｒの加算合成された情報電荷８はＨＳ１下の電位井戸１４に蓄積され、Ｇの情報電荷１０-1〜１０-3は、それぞれＨＳ２，ＨＳ４，ＨＳ６下の電位井戸１６-1〜１６-3に蓄積されている。電位井戸は上述のようにストレージ領域に形成され、互いに隣接する電位井戸は、バリア領域が形成する電位障壁１８により分離される。ここで、各転送電極のストレージ領域とバリア領域とでのチャネル電位差をバリア電位差φ_Ｂと表す。この状態から、情報電荷１０-2，１０-3を水平転送方向に順に転送して、ＨＳ２下の電位井戸に移動させ、情報電荷１０-1に加算合成する。図７に示す時刻ｔ_ｍでの状態は、ＨＳ４，ＨＳ６に印加する転送クロックをオン電圧からオフ電圧に変化させることによって、ＨＳ４，ＨＳ６下のチャネル電位を浅くし、情報電荷１０-2，１０-3を、ＨＳ３，ＨＳ５下の電位井戸に移動させる様子を示している。情報電荷１０-2，１０-3はＨＳ４，ＨＳ６下のストレージ領域からＨＳ３，ＨＳ５下の電位井戸へ向かう電位勾配に従って移動する。ここで、オフ電圧を印加した転送電極下のストレージ領域とオン電圧を印加した転送電極下のバリア領域とでのチャネル電位差をφ_Δと表す。

この時刻ｔ_ｍでの情報電荷１０-2，１０-3の移動動作では、転送電極間のカップリング容量に起因し、ＨＳ６下のチャネル電位の変化に応じて、ＨＳ１下にてＲの情報電荷８を蓄積する電位井戸１４まで浅くなり、当該電位井戸１４に保持されていたＲの情報電荷８が隣接する電位井戸１６-1にオーバーフローする現象が発生し得る。特に、電位井戸１４に蓄積される情報電荷８は加算合成により量が多くなっているため、電位井戸が浅くなる影響を受けてオーバーフローし易い。このようにして、本体部２ｍでの加算合成動作において混色が発生し得る。

図８は、高速水平転送動作での混色の発生を説明するための模式図であり、図６と同様の形式で表している。例えば、図６の時刻ｔ_４に示す状態、すなわち、本体部２ｍの電位井戸２つ置きに交互にＲの情報電荷８及びＧの情報電荷１２が蓄積された状態に対応して、高速水平転送動作を３相駆動により行うことができる。図８は、３相駆動される水平ＣＣＤシフトレジスタにて、情報電荷の移動が起こる前後のタイミングでの各転送電極ＨＳ１〜ＨＳ６下でのチャネル電位及び情報電荷の蓄積状態を示している。時刻ｔ_Ｈ１での状態はφ_１，φ_２，φ_４，φ_５がオン電圧、φ_３，φ_６がオフ電圧の状態であり、Ｇの情報電荷１２はＨＳ２下の電位井戸２０に蓄積され、Ｒの情報電荷８はＨＳ５下の電位井戸２２に蓄積されている。時刻ｔ_Ｈ２での状態は、時刻ｔ_Ｈ１での状態からφ_２，φ_５がオフ電圧となった状態であり、それまで電位井戸の状態であったＨＳ２，ＨＳ５下のストレージ領域のチャネル電位が浅くなる。これにより、ＨＳ２下のストレージ領域からＨＳ１下に形成されている電位井戸２４へ向かうチャネル電位の勾配が形成され、情報電荷１２はＨＳ２下のストレージ領域から電位井戸２４へ移動する。また、ＨＳ５下のストレージ領域からＨＳ４下に形成されている電位井戸２６へ向かうチャネル電位の勾配が形成され、情報電荷８はＨＳ５下のストレージ領域から電位井戸２６へ移動する。ここで、転送クロックが高い周波数である場合、例えば、情報電荷１２が完全にＨＳ１下に移動する前に、転送クロックのオン／オフの切り替わりが起こり、情報電荷１２の一部がＨＳ２のストレージ領域に残存した状態で、再び当該領域が電位井戸の状態となり得る。この残存した情報電荷は、当該領域に転送されて来る後続の情報電荷８と混合され、混色を生じ得る。

ここで、転送効率は本体部２ｍとダミー部２ｅとで相違し得る。例えば、ダミー部２ｅは、転送電極対の配列ピッチＬ_Ｐが本体部２ｍより大きくなり得ることが一つの要因として挙げられる。このＬ_Ｐの拡大は、ダミー部２ｅでは上述のように本体部２ｍより電荷転送チャネルの幅Ｗを狭める構成とすることに対応したものである。すなわち、ダミー部２ｅの各転送電極下の転送チャネル領域は、その幅Ｗの縮小量に応じて、蓄積電荷量の確保のためにストレージ領域の水平方向の寸法Ｌ_Ｓを本体部２ｍより大きく設定される。その結果、ダミー部２ｅではＬ_Ｐが大きくなり、情報電荷の転送長が本体部２ｍに比較して長くなるので、転送効率が本体部２ｍより低くなり得る。

本体部２ｍでの情報電荷の加算合成動作における混色は、バリア電位差φ_Ｂの増加により抑制が図られる。一方、高速水平転送動作における混色は、電位差φ_Δを大きくしてフリンジ電界を増加させることにより抑制が図られる。しかし、φ_Ｂとφ_Δとの和は、転送クロックの振幅に応じて定まるため、低消費電力化等の点から転送クロックの振幅を小さくすることが要求される状況では、φ_Ｂ及びφ_Δはトレードオフの関係となり、両方を同時に大きくすることができない。そのため、高速での水平転送を可能としつつ、混色が抑制された良好な画質を確保することが難しいという問題があった。

本発明は上記問題点を解決するためになされたものであり、高速での水平転送を可能としつつ、混色が抑制された良好な画質が得られる固体撮像素子を提供することを目的とする。

本発明に係る固体撮像素子は、入射光に応じて生成された情報電荷を列方向に転送する、行方向に配列された複数の垂直ＣＣＤシフトレジスタと、行方向に配列された複数の要素領域により電荷転送領域を形成され、隣接する前記要素領域同士は転送クロックにより互いに独立してチャネル電位を制御可能であり、前記垂直ＣＣＤシフトレジスタから出力される前記情報電荷を行方向に転送する水平ＣＣＤシフトレジスタと、前記水平ＣＣＤシフトレジスタから出力される前記情報電荷を電圧信号に変換する出力部と、を備えるものであって、前記各要素領域が、電荷転送の下流側に位置するストレージ領域と、その上流側に位置し、前記ストレージ領域よりもチャネル電位が浅いバリア領域とを有し、前記水平ＣＣＤシフトレジスタが、前記複数の垂直ＣＣＤシフトレジスタの出力端に接続されるビット群を含んだ本体部と、前記本体部から出力される前記情報電荷を前記出力部へ転送する延長部と、を有し、前記バリア領域におけるチャネル電位が、前記本体部と前記延長部とで異なるものである。

他の本発明に係る固体撮像素子においては、前記水平ＣＣＤシフトレジスタの前記本体部と前記延長部とが、互いに共通の前記転送クロックにより駆動されるように構成される。

さらに他の本発明に係る固体撮像素子においては、前記要素領域が、前記本体部にて、前記垂直ＣＣＤシフトレジスタの行方向の間隔に応じたピッチで行方向に配列され、前記延長部にて、前記本体部より大きなピッチで行方向に配列される。

上記構成の固体撮像素子において、前記本体部における前記ストレージ領域と前記バリア領域とのチャネル電位差を、前記延長部における当該チャネル電位差より大きく設定することが好ましい。

また、上記構成の固体撮像素子は、前記水平ＣＣＤシフトレジスタが、前記電荷転送領域の半導体基板表面に位置する第１導電型不純物を含む表面層と、当該表面層の下に位置する第２導電型不純物を含む基板層とが前記本体部及び前記延長部に共通に形成された埋込チャネル構造を有し、前記バリア領域の前記表面層に、さらに第２導電型不純物からなるバリア不純物が導入される構造において、前記本体部における前記バリア不純物の濃度を、前記延長部における当該濃度より高く設定することにより構成することができる。

本発明によれば、水平ＣＣＤシフトレジスタの本体部の転送電極下でのストレージ領域とバリア領域との不純物濃度差と、延長部の転送電極下でのストレージ領域とバリア領域との不純物濃度差とが互いに異なる値に設定される。この固体撮像素子の構成により、本体部ではバリア電位差φ_Ｂを確保し、延長部ではフリンジ電界の確保が可能となる。その結果、水平ＣＣＤシフトレジスタでの情報電荷の加算合成動作を行う際に情報電荷に加算合成の対象外の情報電荷が混入することが防止され、水平解像度の向上が図られ、また、カラーフィルタを搭載した固体撮像素子においては混色の抑制による画質向上が図られる。その一方で、延長部での転送効率の低下が抑制され、転送残りの情報電荷が後続の情報電荷に混入することが抑制されるので、高速の水平転送動作を可能としつつ、水平解像度の向上や混色抑制による画質向上が図られる。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１は、実施形態に係るフレーム転送方式のＣＣＤイメージセンサ４０の模式的な構成図である。ＣＣＤイメージセンサ４０は、撮像部４０ｉ、蓄積部４０ｓ、振り分け部４０ｔ、水平転送部４０ｈ及び出力部４０ｄを含んで構成される。撮像部４０ｉ、蓄積部４０ｓ及び振り分け部４０ｔはそれぞれ、垂直方向に延在して互いに平行に配置された複数の電荷転送チャネル領域と、水平方向に延在して互いに平行に配置された複数の転送電極とを含んで構成された複数の垂直ＣＣＤシフトレジスタからなる。当該垂直ＣＣＤシフトレジスタの各ビットは、隣接して配置された複数本の転送電極を含み、それら転送電極に印加する電圧によって、情報電荷を蓄積する電位井戸を１つずつ形成する。

撮像部４０ｉの垂直ＣＣＤシフトレジスタの各ビットはそれぞれ撮像素子の受光画素を構成し、露光期間において被写体からの光を受光し、受光量に応じた情報電荷を生成し電位井戸に蓄積する。露光期間が終了すると、情報電荷はフレーム転送動作により撮像部４０ｉから蓄積部４０ｓへ高速に垂直転送される。

ＣＣＤイメージセンサ４０はカラー画像の撮像を目的とし、撮像部４０ｉの行列配置された受光画素に対応付けて、例えば、ベイヤー配列のカラーフィルタアレイが配置される。これにより撮像部４０ｉには、Ｒ及びＧが交互に配列される行と、Ｂ及びＲが交互に配列される行とが形成される。各受光画素には、その上に配置されたカラーフィルタを通って光が入射し、当該カラーフィルタの透過波長領域の光の強度に応じた情報電荷が蓄積される。

蓄積部４０ｓの垂直ＣＣＤシフトレジスタは、撮像部４０ｉから転送された情報電荷をそのまま保持することができるように遮光されている。蓄積部４０ｓは、水平転送部４０ｈが１行分の情報電荷を出力部４０ｄへ水平転送し終わる毎に、ライン転送動作を行って情報電荷を水平転送部４０ｈへ向けて移動させる。

振り分け部４０ｔは、蓄積部４０ｓと水平転送部４０ｈとの間に設けられる。振り分け部４０ｔは例えば、蓄積部４０ｓを構成する垂直ＣＣＤシフトレジスタの出力端に、蓄積部４０ｓとは独立に駆動可能な転送電極を配置して構成される。振り分け部４０ｔは例えば、奇数列と偶数列とで異なる順序で転送電極を配列され、蓄積部４０ｓから出力される１行分の情報電荷を、奇数列の情報電荷群と偶数列の情報電荷群とに分けて、水平転送部４０ｈへ転送するように駆動することができる。

水平転送部４０ｈは水平ＣＣＤシフトレジスタにより構成され、蓄積部４０ｓから振り分け部４０ｔを介して垂直転送された情報電荷を出力部４０ｄへ水平転送する。

出力部４０ｄは、電気的に独立した容量を構成するＦＤ、及びその電位変化を取り出すアンプからなり、水平転送部４０ｈから出力される情報電荷を１ビット単位でＦＤに受けて電圧値に変換し、時系列の画像信号として出力する。ＦＤは、付随する容量を小さくするため、例えば水平ＣＣＤシフトレジスタのチャネル幅に比べて小さなサイズに形成される。

水平転送部４０ｈを構成する水平ＣＣＤシフトレジスタは、撮像部４０ｉ又は蓄積部４０ｓの各列に対応して配置されたビット群を含んだ本体部４０ｍと、本体部の出力端から延長された延長部分であるダミー部４０ｅとからなる。ダミー部４０ｅは、比較的大きなチャネル幅を有する本体部４０ｍから、小さなサイズを有するＦＤへ向けて、電荷転送チャネルの幅を次第に狭める一連の転送段からなる部分を含んでおり、情報電荷の円滑な転送を可能としている。

また、水平ＣＣＤシフトレジスタは埋込チャネル構造を有し、その転送チャネル領域には、Ｎ型半導体基板内に形成されたＰ型拡散層であるＰウェルの上にＮ型拡散層であるＮウェルが形成される。転送チャネル領域上には、電荷転送方向である行方向に転送電極が配列され、転送電極に印加される複数相の転送クロックによりチャネル電位を変化させることにより情報電荷が転送される。

水平ＣＣＤシフトレジスタの転送チャネル領域上には、転送電極として１poly電極及び２poly電極が交互に配列される。また、転送チャネル領域に平行して複数本の水平転送クロック信号線が配置される。これらクロック信号線には、互いに隣接する１poly電極及び２poly電極からなる電極対が順番に接続される。本体部４０ｍ及びダミー部４０ｅはこれらクロック信号線が供給する転送クロックにより共通に駆動される。本ＣＣＤイメージセンサ４０は水平転送部４０ｈでの３画素加算を可能とするために６相駆動可能に構成される。これに対応して６本のクロック信号線が配置され、水平方向に並ぶ複数の電極対は６対周期で同じクロック信号線に接続される。ここでは６相の転送クロックφ_１〜φ_６に対応する電極対をそれぞれ転送電極ＨＳ１〜ＨＳ６と表す。水平ＣＣＤシフトレジスタの各転送段は、１つの電極対とその下の転送チャネル領域である要素領域とから構成される。各転送段にて電荷転送の下流側に１poly電極が配置され、その下の転送チャネル領域がストレージ領域を構成し、１poly電極より上流側に配置された２poly電極の下の転送チャネル領域がバリア領域を構成する。

バリア領域は、Ｎウェルにボロン等のＰ型不純物をイオン注入して形成され、ストレージ領域よりバリア電位差φ_Ｂだけ浅いチャネル電位に設定される。このバリア形成のための不純物のイオン注入は、ＣＣＤイメージセンサ４０の製造プロセスにおいて、各ＣＣＤシフトレジスタの転送チャネル領域にＮウェルを導入し、さらに基板上に積層した１polyをパターニングして１poly電極を形成した後、基板上に形成するイオン注入マスクを用いて行われる。このマスクは、例えば基板上に塗布されたフォトレジストをパターニングして形成される。なお、このバリア領域の形成後、２poly電極、層間絶縁膜、金属配線、カラーフィルタ等が形成され、ＣＣＤイメージセンサ４０が完成される。

図２は、水平ＣＣＤシフトレジスタのバリア領域の形成工程を説明する模式的な素子上面図である。バリア領域形成のためのイオン注入工程は、次の工程Ａ及び工程Ｂから構成される。例えば、工程Ａを行った後、工程Ｂを行う。また、工程Ａ，Ｂの順番を入れ換えることも可能である。
［工程Ａ］本体部４０ｍに対応する領域（図２（ａ）の斜線領域）に開口を有するフォトレジストパターンを基板表面に形成し、これをマスクとしてＰ型不純物のイオン注入を行う。
［工程Ｂ］本体部４０ｍ及びダミー部４０ｅに対応する領域（図２（ｂ）の斜線領域）に開口を有するフォトレジストパターンを基板表面に形成し、これをマスクとしてＰ型不純物のイオン注入を行う。

また、上記工程Ａと下記工程Ｃとを組み合わせて行ってもよい。
［工程Ｃ］ダミー部４０ｅに対応する領域（図２（ｃ）の斜線領域）に開口を有するフォトレジストパターンを基板表面に形成し、これをマスクとしてＰ型不純物のイオン注入を行う。

工程Ａ，Ｂ，Ｃそれぞれにおいて、マスクの開口内では１poly電極がＮウェルへのイオン注入を阻止するので、１poly電極の間隙のＮウェルに選択的にＰ型不純物が導入されバリア領域が形成される。

工程Ａ及び工程Ｂを組み合わせて行うことにより、本体部４０ｍにはダミー部４０ｅより高濃度にＰ型不純物がイオン注入され、本体部４０ｍにおけるバリア電位差φ_Ｂ（以下φ_ＢＭと表す）を、ダミー部４０ｅにおけるバリア電位差φ_Ｂ（以下φ_ＢＥと表す）より大きな値に設定することができる。

また、工程Ａ及び工程Ｃを組み合わせて行う場合には、工程Ａにおけるイオン注入量を工程Ｃにおけるイオン注入量より多くして、やはりバリア電位差がφ_ＢＭ＞φ_ＢＥとなるように本体部４０ｍ及びダミー部４０ｅを構成する。

なお、バリア電位差φ_ＢＭ及びφ_ＢＥは、上述のようにイオン注入量に応じて設定できるが、注入された不純物の熱拡散量などのその他の要因に応じても変わり得る。そこで、イオン注入量以外の要因を調整したり、当該要因を考慮に入れてイオン注入量を設定したりして、バリア電位差についてのφ_ＢＭ＞φ_ＢＥなる関係を実現することができる。

図３は、水平転送部４０ｈでの水平方向３画素の情報電荷の加算動作の様子を説明する模式図である。ここでは、Ｒに対応する情報電荷と、Ｇに対応する情報電荷とが交互に並んだ行について説明する。図３は、従来技術に関して示した図７に相当する図であり、表現の形式は図７と基本的に同様である。すなわち、図３は、偶数列のＧの情報電荷１０を本体部４０ｍに読み出した時刻ｔ_３及び、その読み出したＧの情報電荷１０-1〜１０-3を加算する過程での時刻ｔ_ｍにおける各転送電極ＨＳ１〜ＨＳ６下でのチャネル電位及び情報電荷の蓄積状態を示している。なお、図３は、本体部４０ｍだけでなくダミー部４０ｅの様子も示しており、図において点線より右側が本体部４０ｍであり、左側がダミー部４０ｅである。また、ダミー部４０ｅのＨＳ１〜ＨＳ４に対応する転送段では、転送チャネル幅が本体部４０ｍより狭く構成されることに対応して、ストレージ領域のチャネル長が他の転送段より大きく構成される。

水平方向３画素の加算動作の概略は、図６を用いて説明した内容と同様である。すなわち、まず、振り分け部４０ｔにより奇数列のＲの情報電荷を本体部４０ｍに読み出した後（図６の時刻ｔ_１）、それらを３画素分ずつ加算し（図６の時刻ｔ_２）、続いて、偶数列のＧの情報電荷を本体部４０ｍに読み出す（図６の時刻ｔ_３）。図３に示す時刻ｔ_３の状態は、この図６の時刻ｔ_３の状態に相当する。すなわち、時刻ｔ_３では、Ｒの加算合成された情報電荷８は本体部４０ｍのＨＳ１下の電位井戸５０に蓄積され、Ｇの情報電荷１０-1〜１０-3は、それぞれ本体部４０ｍのＨＳ２，ＨＳ４，ＨＳ６下の電位井戸５２-1〜５２-3に蓄積されている。

なお、上述のようにφ_ＢＭ＞φ_ＢＥに設定されるため、本体部４０ｍにおける電位井戸５０，５２-1〜５２-3は、ダミー部４０ｅにおける電位井戸５４より深い。また、本体部４０ｍの最終転送段である転送電極ＨＳ１下の電位井戸５０が、加算されたＲの情報電荷８に対して十分な蓄積能力を有するように、次転送段である転送電極ＨＳ６下のバリア電位差はφ_ＢＥより大きな値、例えばφ_ＢＭに設定している。

図３に示す時刻ｔ_ｍの状態は、図７の時刻ｔ_ｍの状態に対応する。時刻ｔ_ｍでは、ＨＳ４，ＨＳ６に印加する転送クロックをオン電圧からオフ電圧に変化させることによって、ＨＳ４，ＨＳ６下のチャネル電位を浅くし、ＨＳ４，ＨＳ６下のストレージ領域からＨＳ３，ＨＳ５下の電位井戸へ向かう電位勾配を形成する。これにより本体部４０ｍでは、情報電荷１０-2，１０-3がＨＳ３，ＨＳ５下の電位井戸に移動する。

この時刻ｔ_ｍでの情報電荷１０-2，１０-3の移動動作では、転送電極間のカップリング容量に起因し、ＨＳ６下のチャネル電位の変化に応じて、ＨＳ１下にてＲの加算合成後の情報電荷８を蓄積する電位井戸５０まで浅くなる。しかし、上述のように本体部４０ｍのバリア電位差φ_ＢＭを大きく設定することで、電位井戸５０に蓄積されるＲの情報電荷８を、隣接する電位井戸５２-1にオーバーフローさせずに、当該電位井戸５０に保持することができる。すなわち、電位井戸５０のＲの情報電荷と電位井戸５２-1のＧの情報電荷との混合が防止され、混色が抑制される。

なお、この水平方向の加算動作時には、ダミー部４０ｅでは情報電荷は加算動作されない。そのため、ダミー部４０ｅのバリア電位差φ_ＢＥを本体部４０ｍのバリア電位差φ_ＢＭより低い値に設定しても、当該動作時にダミー部４０ｅでの混色は生じない。

図４は、水平転送部４０ｈでの高速水平転送動作の様子を説明する模式図である。図４は、従来技術に関して示した図８に相当する図であり、表現の形式は図８と基本的に同様である。この水平転送動作は、図３の時刻ｔ_ｍ後において水平方向の加算動作が完了した状態から開始される。すなわち、高速水平転送動作の開始時には、図６の時刻ｔ_４の状態と同じく、本体部４０ｍの電位井戸２つ置きに交互にＲの情報電荷８及びＧの情報電荷１２が蓄積された状態にある。

高速水平転送動作は、転送クロックφ_１及びφ_４を第１の相、φ_２及びφ_５を第２の相、φ_３及びφ_６を第３の相とする３相駆動により行われる。なお、転送クロックφ_１〜φ_６の振幅は、水平方向の加算動作時と同じとすることができる。

図４には、３相駆動される水平ＣＣＤシフトレジスタにて、情報電荷の移動が起こる前後のタイミングでの各転送電極ＨＳ１〜ＨＳ６下でのチャネル電位及び情報電荷の蓄積状態が示されている。なお、図４は、図３と同様、本体部４０ｍだけでなくダミー部４０ｅの様子も示しており、図において点線より右側が本体部４０ｍであり、左側がダミー部４０ｅである。また、ダミー部４０ｅのＨＳ１〜ＨＳ４に対応する転送段のストレージ領域が他の転送段より大きく構成される点も図３に関して説明した通りである。図４に示す時刻ｔ_Ｈ１での状態はφ_１，φ_２，φ_４，φ_５がオン電圧、φ_３，φ_６がオフ電圧の状態であり、Ｇの情報電荷１２はＨＳ２下の電位井戸６０に蓄積され、Ｒの情報電荷８はＨＳ５下の電位井戸６２に蓄積されている。時刻ｔ_Ｈ２での状態は、時刻ｔ_Ｈ１での状態からφ_２，φ_５がオフ電圧となった状態であり、それまで電位井戸の状態であったＨＳ２，ＨＳ５下のストレージ領域のチャネル電位が浅くなる。これにより、ＨＳ２下のストレージ領域からＨＳ１下のストレージ領域に形成されている電位井戸６４へ向かうチャネル電位の勾配が形成され、情報電荷１２はＨＳ２下のストレージ領域から電位井戸６４へ移動する。また、ＨＳ５下のストレージ領域からＨＳ４下のストレージ領域に形成されている電位井戸６６へ向かうチャネル電位の勾配が形成され、情報電荷８はＨＳ５下のストレージ領域から電位井戸６６へ移動する。

ダミー部４０ｅでは、上述のようにバリア電位差φ_ＢＥを小さく設定した分、オフ電圧を印加した転送電極下のストレージ領域とオン電圧を印加した転送電極下のバリア領域とでのチャネル電位差φ_ΔＥが比較的大きくなる。これにより、上述の情報電荷１２の電位井戸６４への移動及び情報電荷８の電位井戸６６への移動において、ダミー部４０ｅでの情報電荷の転送長は本体部４０ｍでの転送長より長くなり得るにも拘わらず、フリンジ電界を確保することができ、ダミー部４０ｅでの良好な転送効率を実現することができる。なお、本体部４０ｍでは、バリア電位差φ_ＢＭを大きく設定したことにより、オフ電圧を印加した転送電極下のストレージ領域とオン電圧を印加した転送電極下のバリア領域とでのチャネル電位差φ_ΔＭはダミー部４０ｅでのφ_ΔＥより小さくなるが、転送長もダミー部４０ｅより小さくなるため、転送効率を確保することができる。このように、高速での水平転送動作において、本体部４０ｍのみならずダミー部４０ｅにおいても転送効率を確保できることにより、情報電荷の転送残りに起因する混色が抑制される。

以上、蓄積部４０ｓから水平転送部４０ｈへ読み出す行として、Ｒ，Ｇの情報電荷が交互に並ぶ行を例に図３，図４を用いて動作を説明したが、Ｇ，Ｂの情報電荷が交互に並ぶ行についても基本的に同様である。

なお、本実施形態では、上述のようにダミー部４０ｅの初段のバリア領域のＰ型不純物濃度（バリア濃度）を本体部４０ｍと同じにする構成例を示した。このように、バリア濃度に差を設ける境界は、本体部４０ｍとダミー部４０ｅとの境界に正確に一致する必要はない。例えば、ダミー部４０ｅの本体部４０ｍ寄りに本体部４０ｍと同じチャネル幅の転送段を複数段配置する構成では、本発明が解決しようとする課題の欄にて説明した理由により、本体部４０ｍに対しバリア濃度差を設けるべき実質的なダミー部はチャネル幅が本体部４０ｍより狭くなる転送段である。すなわち、この場合には、ダミー部４０ｅのうち本体部４０ｍと同じチャネル幅の転送段は本体部４０ｍと共通のバリア濃度に形成し、バリア濃度差を設ける境界は、チャネル幅がＦＤに向かって狭くなり始めるダミー部４０ｅの途中の位置に設定することができる。一方、撮像部４０ｉにオプティカルブラック領域を設ける場合などには、本体部４０ｍの出力端側の転送段の電位井戸が蓄積部４０ｓから情報電荷を実質的に転送されず、水平加算動作において空に保たれる場合があり得る。このような場合には、ダミー部４０ｅの初段のバリア電位差を高くしない構成とすることができる。

バリア電位差φ_ＢＭ及びφ_ＢＥは、転送クロックの振幅や蓄積電荷量を考慮して定められる。具体的には、情報電荷の水平転送時の転送不良を回避するために、バリア電位差は、転送クロックのオン電圧の印加時とオフ電圧の印加時とでのストレージ領域のチャネル電位の変動幅より小さく設定される。また、ダミー部４０ｅのバリア電位差φ_ＢＥは、ストレージ領域の電荷蓄積能力が例えば、水平方向の加算合成を行って得られる情報電荷量以上となるように定められる。

また、本実施形態では、蓄積部４０ｓから振り分け部４０ｔを介して水平転送部４０ｈへ転送された情報電荷を、水平方向３画素の情報電荷の加算動作をするために６相の転送クロックを用いて水平シフトレジスタを駆動させた。しかし、転送クロックの数は６相に限定されるものではなく、加算する情報電荷の画素数に応じて、用いる転送クロックの数を適宜変更することができる。

本発明の実施形態に係るフレーム転送方式のＣＣＤイメージセンサの模式的な構成図である。 本発明の実施形態における水平ＣＣＤシフトレジスタのバリア領域の形成工程を説明する模式的な素子上面図である。 本発明の実施形態における水平転送部での水平方向３画素の情報電荷の加算動作の様子を説明する模式図である。 本発明の実施形態における水平転送部での高速水平転送動作の様子を説明する模式図である。 従来技術の説明に用いるフレーム転送方式のＣＣＤイメージセンサの構成図である。 水平方向の加算合成動作を行う際の水平ＣＣＤシフトレジスタの本体部における電位井戸及びそこに蓄積される情報電荷を示す模式図である。 本体部での情報電荷の加算合成動作での混色の発生を説明するための模式図である。 高速水平転送動作での混色の発生を説明するための模式図である。

符号の説明

８，１０，１２ 情報電荷、４０ ＣＣＤイメージセンサ、４０ｉ 撮像部、４０ｓ 蓄積部、４０ｔ 振り分け部、４０ｈ 水平転送部、４０ｍ 本体部、４０ｅ ダミー部、４０ｄ 出力部、５０，５２，５４，６０，６２，６４，６６ 電位井戸。

Claims (5)

1. 入射光に応じて生成された情報電荷を列方向に転送する、行方向に配列された複数の垂直ＣＣＤシフトレジスタと、行方向に配列された複数の要素領域により電荷転送領域を形成され、隣接する前記要素領域同士は転送クロックにより互いに独立してチャネル電位を制御可能であり、前記垂直ＣＣＤシフトレジスタから出力される前記情報電荷を行方向に転送する水平ＣＣＤシフトレジスタと、前記水平ＣＣＤシフトレジスタから出力される前記情報電荷を電圧信号に変換する出力部と、を備える固体撮像素子において、
   前記各要素領域は、電荷転送の下流側に位置するストレージ領域と、その上流側に位置し、前記ストレージ領域よりもチャネル電位が浅いバリア領域とを有し、
   前記水平ＣＣＤシフトレジスタは、
   前記複数の垂直ＣＣＤシフトレジスタの出力端に接続されるビット群を含んだ本体部と、
   前記本体部から出力される前記情報電荷を前記出力部へ転送する延長部と、
   を有し、
   前記バリア領域におけるチャネル電位は、前記本体部と前記延長部とで異なること、
   を特徴とする固体撮像素子。
2. 請求項１に記載の固体撮像素子において、
   前記水平ＣＣＤシフトレジスタの前記本体部と前記延長部とは、互いに共通の前記転送クロックにより駆動されること、
   を特徴とする固体撮像素子。
3. 請求項１又は請求項２に記載の固体撮像素子において、
   前記要素領域は、
   前記本体部にて、前記垂直ＣＣＤシフトレジスタの行方向の間隔に応じたピッチで行方向に配列され、
   前記延長部にて、前記本体部より大きなピッチで行方向に配列されること、
   を特徴とする固体撮像素子。
4. 請求項１から請求項３のいずれか１つに記載の固体撮像素子において、
   前記本体部における前記ストレージ領域と前記バリア領域とのチャネル電位差は、前記延長部における当該チャネル電位差より大きく設定されること、
   を特徴とする固体撮像素子。
5. 請求項１から請求項４のいずれか１つに記載の固体撮像素子において、
   前記水平ＣＣＤシフトレジスタは、前記電荷転送領域の半導体基板表面に位置する第１導電型不純物を含む表面層と、当該表面層の下に位置する第２導電型不純物を含む基板層とが前記本体部及び前記延長部に共通に形成された埋込チャネル構造を有し、
   前記バリア領域の前記表面層は、さらに第２導電型不純物からなるバリア不純物を導入され、
   前記本体部における前記バリア不純物の濃度は、前記延長部における当該濃度より高く設定されること、
   を特徴とする固体撮像素子。
   

Images