JP2007294734A - 固体撮像素子 - Google Patents
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Abstract
【課題】CCDイメージセンサの水平CCDシフトレジスタにおいて、水平方向の複数画素の情報電荷を加算する動作や高速での水平転送動作において、水平方向に隣り合って位置し異なる色に対応する情報電荷が混合され、混色を生じる。
【解決手段】水平CCDシフトレジスタの各転送段を構成するストレージ領域とバリア領域とのうち、チャネル電位が浅いバリア領域を形成するための不純物の濃度を、垂直CCDシフトレジスタの出力端に接続された転送段からなる本体部と、本体部と出力部との間をつなぎ出力部へ向けて次第に幅が狭く形成されるダミー部とで別個に定め、バリア電位を別々に設定する。本体部ではバリア電位を高く設定して、加算動作時の情報電荷の隣接井戸へのオーバーフローを抑制する。転送長が長くなり得るダミー部では、バリア電位を抑えてフリンジ電界を大きくし、高速水平転送時の転送効率を確保する。
【選択図】図2
【解決手段】水平CCDシフトレジスタの各転送段を構成するストレージ領域とバリア領域とのうち、チャネル電位が浅いバリア領域を形成するための不純物の濃度を、垂直CCDシフトレジスタの出力端に接続された転送段からなる本体部と、本体部と出力部との間をつなぎ出力部へ向けて次第に幅が狭く形成されるダミー部とで別個に定め、バリア電位を別々に設定する。本体部ではバリア電位を高く設定して、加算動作時の情報電荷の隣接井戸へのオーバーフローを抑制する。転送長が長くなり得るダミー部では、バリア電位を抑えてフリンジ電界を大きくし、高速水平転送時の転送効率を確保する。
【選択図】図2
Description
本発明は、水平CCDシフトレジスタを備えた固体撮像素子に関し、特に情報電荷の水平転送動作の特性向上に関する。
近年、CCDイメージセンサ等の固体撮像素子が組み込まれたデジタルスチルカメラやビデオカメラ等の撮像装置が広く用いられている。CCDイメージセンサには、例えば、フレーム転送型やインターライン転送型の構成がある。
図5は、フレーム転送方式のCCDイメージセンサ2の構成図である。CCDイメージセンサ2は、撮像部2i、蓄積部2s、振り分け部2t、水平転送部2h及び出力部2dを含んで構成される。撮像部2i、蓄積部2s及び振り分け部2tはそれぞれ、平行に配置された複数の垂直CCDシフトレジスタからなる。
撮像部2iの垂直CCDシフトレジスタの各ビットはそれぞれ撮像素子の受光画素を構成する。露光期間にて受光画素毎に蓄積される情報電荷は、フレーム転送動作により撮像部2iから蓄積部2sへ高速に垂直転送される。
なお、カラー画像の撮像を目的とするCCDイメージセンサでは、撮像部2iの行列配置された受光画素に対応付けて、赤(R)、緑(G)、青(B)などからなるカラーフィルタアレイが配置され、例えば、R及びGが交互に配列される行と、B及びRが交互に配列される行とが形成される。
蓄積部2sに保持される情報電荷は、水平転送部2hが1行分の情報電荷を出力部2dへ水平転送し終わる毎にライン転送される。CCDイメージセンサ2は、蓄積部2sと水平転送部2hとの間に、振り分け部2tを備えた構造を有する。振り分け部2tは、蓄積部2sから出力される1行分の情報電荷を奇数列の情報電荷群と偶数列の情報電荷群とに分けて順次、水平転送部2hへ転送する機能を有する。
水平転送部2hは水平CCDシフトレジスタにより構成され、蓄積部2sから振り分け部2tを介して垂直転送された情報電荷を出力部2dへ水平転送する。
出力部2dは、水平転送部2hから出力される情報電荷を1ビット単位で浮遊拡散層領域(Floating Diffusion:FD)に受けて電圧値に変換し、画像信号として出力する。FDは、これに付随する容量を小さくすることで、情報電荷に応じた電位変化を大きくすることができるため、一般にサイズを小さく構成される。
水平転送部2hを構成する水平CCDシフトレジスタは、撮像部2i又は蓄積部2sの各列に対応して配置されたビット群を含んだ本体部2mと、本体部2mの出力端から延長された延長部分であるダミー部2eとからなる。ここで、本体部2mにおける転送段の水平方向の寸法は、画素の水平ピッチに対応して微細となり、これに対応して、本体部2mでの水平CCDシフトレジスタのチャネル幅は取り扱い電荷量を確保できるよう大きく定められる。一方、FDは上述のように小さく形成される。よって、チャネル幅方向の寸法に関して、本体部2mとFDとの間にギャップが生じる。そこで、ダミー部2eは、本体部2mから出力部2dのFDへ向けて電荷転送チャネルの幅を次第に狭める構成を有し、ギャップを有する本体部2mとFDとの間を橋渡しし、これにより本体部2mからFDへの情報電荷の転送特性の改善が図られる。
また、水平CCDシフトレジスタは埋込チャネル構造を有し、その転送チャネル領域(電荷転送領域)には、N型半導体基板内に形成されたP型拡散層であるPウェル(PW)の上にN型拡散層であるNウェルが形成される。
水平CCDシフトレジスタの転送チャネル領域において、転送電極に印加する転送クロックによって、隣接する領域とは独立してチャネル電位を制御可能な一単位の領域を「要素領域」と称することにすると、各要素領域には、互いにチャネル電位が異なるストレージ領域及びバリア領域が行方向に並べて設けられる。具体的には、転送チャネル領域上には、第1層のポリシリコン(以下、1polyと記す)で形成された転送電極(1poly電極)と第2層のポリシリコン(以下、2polyと記す)で形成された転送電極(2poly電極)とが交互に配列され、各要素領域には1poly電極及び2poly電極を1本ずつ含む一対の転送電極が対応付けられる。要素領域上の一対の転送電極は1つの転送クロックに対応付けられ、1つの転送段を構成する。各転送段にて電荷転送の下流側に1poly電極が配置され、その下の転送チャネル領域を2poly電極下よりも深いチャネル電位を有するストレージ領域とする。一方、1poly電極より上流側に配置された2poly電極の下の転送チャネル領域をストレージ領域より浅いチャネル電位を有するバリア領域として構成し、同じ転送段のストレージ領域から上流の転送段への情報電荷の逆流を防止する。
ストレージ領域とバリア領域とのチャネル電位差は、1poly電極間の転送チャネル領域のNウェルにP型不純物を注入することにより形成される。このバリア形成のための不純物注入は、CCDイメージセンサ2の製造プロセスにおいて、基板上に積層した1polyをパターニングして1poly電極を形成した後、基板上に形成するイオン注入マスクを用いて行われる。このマスクは、例えば基板上に塗布されたフォトレジストをパターニングして形成される。
従来の製造方法においては、マスクの開口部は、本体部2m及びダミー部2eに共通に開けられ、当該マスクを用いて、本体部2m及びダミー部2eそれぞれのバリア領域が共通のイオン注入工程で形成される。具体的には、マスク開口内では1poly電極がNウェルへのイオン注入を阻止するので、1poly電極の間隙のNウェルに選択的にP型不純物が導入されバリア領域が形成される。そして、このバリア領域の形成後、2poly電極が形成される。
さて、水平転送部2hは、振り分けて読み出した奇数列及び偶数列それぞれの情報電荷を数画素分ずつ加算合成した上で水平転送を行うように構成することができ、これにより水平転送速度の低減を図ることができる。ここでは、Rに対応する情報電荷と、Gに対応する情報電荷とが交互に並んだ行の情報電荷を蓄積部2sから水平転送部2hに振り分け読み出しすると共に、水平転送部2hにて水平方向の画素加算を行う駆動方法を図6を用いて説明する。
図6は、水平CCDシフトレジスタの本体部2mにおける電位井戸及びそこに蓄積される情報電荷を示す模式図である。また、図6の上部には、水平転送部2hの転送電極の電荷転送チャネルに沿った配置が示され、その下に、各転送電極下でのチャネル電位及び情報電荷の蓄積状態が、時刻t1〜t4の順に縦に並べて示されている。転送電極は1poly電極4-1、2poly電極4-2が交互に配置され、上述のように隣接する一対の1poly電極4-1、2poly電極4-2が共通の転送クロックを印加される。例えば、水平方向に3画素ずつの情報電荷の加算合成を行う場合、転送電極は6相の転送クロックφ1〜φ6で駆動可能に構成され、各相に対応する転送電極をそれぞれ記号HS1〜HS6で表している。同図において、電荷転送チャネルに沿ったチャネル電位の深さの変化を実線5で表している。このチャネル電位は下向きを正の向きとして表しており、実線が下に窪んだ部分が電位井戸であり、電子からなる情報電荷(斜線で図示)を蓄積することができる。なお、電位井戸は1poly電極4-1下のストレージ領域に形成され、また図において左向きが水平転送方向に相当する。
水平加算動作では、本体部2mの転送電極HS1,HS3,HS5下の電位井戸にRの情報電荷6を読み出し(時刻t1)、HS3,HS5下の情報電荷6をHS1下に移動させて、3画素分のRの情報電荷6を加算合成した情報電荷8を生成する(時刻t2)。次に、転送電極HS2,HS4,HS6下の電位井戸にGの情報電荷10を読み出し(時刻t3)、HS4,HS6下の情報電荷10をHS2下に移動させて、3画素分のGの情報電荷10を加算合成した情報電荷12を生成する。このGの情報電荷の加算は、本体部2m上にて加算されたRの情報電荷8を転送電極HS1下に保持した状態で行うことができる。Gの情報電荷を加算後、本体部2mの電位井戸2つ置きにRの情報電荷8とGの情報電荷12とが交互に蓄積されるように、水平CCDシフトレジスタが駆動される(時刻t4)。その後、水平転送部2hは、加算された情報電荷8,12を水平転送し、ダミー部2eを経由して出力部2dへ出力する。
このようにして、複数の画素に対する情報電荷の混合を行うことによって画像信号の強度を強め、暗い被写体を撮像した場合においても露光不足となることなく十分なレベルの画像信号を得ることができる。さらに、水平転送される画素数を低減し、高速な水平転送を実現することができる。
特開2006−073988号公報
上述の水平方向の画素加算は、加算合成されたRの情報電荷8を水平CCDシフトレジスタに保持したまま、Gの情報電荷についての加算合成を本体部2m上にて行う。このとき、転送電極間のカップリング容量の影響に起因して、隣接する電位井戸に蓄積された互いに異なる色に対応する情報電荷間に混合が生じ得る。また、同様の異なる色に対応する情報電荷間での混合は、出力部2dへの高速の水平転送動作における転送効率の低下に起因しても生じ得る。このような情報電荷の混合は、CCDイメージセンサ2から出力された画像信号に基づくカラー画像において混色として観察され、画像の画質(色再現性)が低下する原因となるという問題があった。
図7は、本体部2mでの情報電荷の加算合成動作での混色の発生を説明するための模式図であり、図6と同様の形式で表している。図7は、偶数列のGの情報電荷10を本体部2mに読み出した時刻t3及び、その読み出したGの情報電荷10-1〜10-3を加算する過程での或る時刻tmにおける各転送電極HS1〜HS6下でのチャネル電位及び情報電荷の蓄積状態を示している。時刻t3では、Rの加算合成された情報電荷8はHS1下の電位井戸14に蓄積され、Gの情報電荷10-1〜10-3は、それぞれHS2,HS4,HS6下の電位井戸16-1〜16-3に蓄積されている。電位井戸は上述のようにストレージ領域に形成され、互いに隣接する電位井戸は、バリア領域が形成する電位障壁18により分離される。ここで、各転送電極のストレージ領域とバリア領域とでのチャネル電位差をバリア電位差φBと表す。この状態から、情報電荷10-2,10-3を水平転送方向に順に転送して、HS2下の電位井戸に移動させ、情報電荷10-1に加算合成する。図7に示す時刻tmでの状態は、HS4,HS6に印加する転送クロックをオン電圧からオフ電圧に変化させることによって、HS4,HS6下のチャネル電位を浅くし、情報電荷10-2,10-3を、HS3,HS5下の電位井戸に移動させる様子を示している。情報電荷10-2,10-3はHS4,HS6下のストレージ領域からHS3,HS5下の電位井戸へ向かう電位勾配に従って移動する。ここで、オフ電圧を印加した転送電極下のストレージ領域とオン電圧を印加した転送電極下のバリア領域とでのチャネル電位差をφΔと表す。
この時刻tmでの情報電荷10-2,10-3の移動動作では、転送電極間のカップリング容量に起因し、HS6下のチャネル電位の変化に応じて、HS1下にてRの情報電荷8を蓄積する電位井戸14まで浅くなり、当該電位井戸14に保持されていたRの情報電荷8が隣接する電位井戸16-1にオーバーフローする現象が発生し得る。特に、電位井戸14に蓄積される情報電荷8は加算合成により量が多くなっているため、電位井戸が浅くなる影響を受けてオーバーフローし易い。このようにして、本体部2mでの加算合成動作において混色が発生し得る。
図8は、高速水平転送動作での混色の発生を説明するための模式図であり、図6と同様の形式で表している。例えば、図6の時刻t4に示す状態、すなわち、本体部2mの電位井戸2つ置きに交互にRの情報電荷8及びGの情報電荷12が蓄積された状態に対応して、高速水平転送動作を3相駆動により行うことができる。図8は、3相駆動される水平CCDシフトレジスタにて、情報電荷の移動が起こる前後のタイミングでの各転送電極HS1〜HS6下でのチャネル電位及び情報電荷の蓄積状態を示している。時刻tH1での状態はφ1,φ2,φ4,φ5がオン電圧、φ3,φ6がオフ電圧の状態であり、Gの情報電荷12はHS2下の電位井戸20に蓄積され、Rの情報電荷8はHS5下の電位井戸22に蓄積されている。時刻tH2での状態は、時刻tH1での状態からφ2,φ5がオフ電圧となった状態であり、それまで電位井戸の状態であったHS2,HS5下のストレージ領域のチャネル電位が浅くなる。これにより、HS2下のストレージ領域からHS1下に形成されている電位井戸24へ向かうチャネル電位の勾配が形成され、情報電荷12はHS2下のストレージ領域から電位井戸24へ移動する。また、HS5下のストレージ領域からHS4下に形成されている電位井戸26へ向かうチャネル電位の勾配が形成され、情報電荷8はHS5下のストレージ領域から電位井戸26へ移動する。ここで、転送クロックが高い周波数である場合、例えば、情報電荷12が完全にHS1下に移動する前に、転送クロックのオン/オフの切り替わりが起こり、情報電荷12の一部がHS2のストレージ領域に残存した状態で、再び当該領域が電位井戸の状態となり得る。この残存した情報電荷は、当該領域に転送されて来る後続の情報電荷8と混合され、混色を生じ得る。
ここで、転送効率は本体部2mとダミー部2eとで相違し得る。例えば、ダミー部2eは、転送電極対の配列ピッチLPが本体部2mより大きくなり得ることが一つの要因として挙げられる。このLPの拡大は、ダミー部2eでは上述のように本体部2mより電荷転送チャネルの幅Wを狭める構成とすることに対応したものである。すなわち、ダミー部2eの各転送電極下の転送チャネル領域は、その幅Wの縮小量に応じて、蓄積電荷量の確保のためにストレージ領域の水平方向の寸法LSを本体部2mより大きく設定される。その結果、ダミー部2eではLPが大きくなり、情報電荷の転送長が本体部2mに比較して長くなるので、転送効率が本体部2mより低くなり得る。
本体部2mでの情報電荷の加算合成動作における混色は、バリア電位差φBの増加により抑制が図られる。一方、高速水平転送動作における混色は、電位差φΔを大きくしてフリンジ電界を増加させることにより抑制が図られる。しかし、φBとφΔとの和は、転送クロックの振幅に応じて定まるため、低消費電力化等の点から転送クロックの振幅を小さくすることが要求される状況では、φB及びφΔはトレードオフの関係となり、両方を同時に大きくすることができない。そのため、高速での水平転送を可能としつつ、混色が抑制された良好な画質を確保することが難しいという問題があった。
本発明は上記問題点を解決するためになされたものであり、高速での水平転送を可能としつつ、混色が抑制された良好な画質が得られる固体撮像素子を提供することを目的とする。
本発明に係る固体撮像素子は、入射光に応じて生成された情報電荷を列方向に転送する、行方向に配列された複数の垂直CCDシフトレジスタと、行方向に配列された複数の要素領域により電荷転送領域を形成され、隣接する前記要素領域同士は転送クロックにより互いに独立してチャネル電位を制御可能であり、前記垂直CCDシフトレジスタから出力される前記情報電荷を行方向に転送する水平CCDシフトレジスタと、前記水平CCDシフトレジスタから出力される前記情報電荷を電圧信号に変換する出力部と、を備えるものであって、前記各要素領域が、電荷転送の下流側に位置するストレージ領域と、その上流側に位置し、前記ストレージ領域よりもチャネル電位が浅いバリア領域とを有し、前記水平CCDシフトレジスタが、前記複数の垂直CCDシフトレジスタの出力端に接続されるビット群を含んだ本体部と、前記本体部から出力される前記情報電荷を前記出力部へ転送する延長部と、を有し、前記バリア領域におけるチャネル電位が、前記本体部と前記延長部とで異なるものである。
他の本発明に係る固体撮像素子においては、前記水平CCDシフトレジスタの前記本体部と前記延長部とが、互いに共通の前記転送クロックにより駆動されるように構成される。
さらに他の本発明に係る固体撮像素子においては、前記要素領域が、前記本体部にて、前記垂直CCDシフトレジスタの行方向の間隔に応じたピッチで行方向に配列され、前記延長部にて、前記本体部より大きなピッチで行方向に配列される。
上記構成の固体撮像素子において、前記本体部における前記ストレージ領域と前記バリア領域とのチャネル電位差を、前記延長部における当該チャネル電位差より大きく設定することが好ましい。
また、上記構成の固体撮像素子は、前記水平CCDシフトレジスタが、前記電荷転送領域の半導体基板表面に位置する第1導電型不純物を含む表面層と、当該表面層の下に位置する第2導電型不純物を含む基板層とが前記本体部及び前記延長部に共通に形成された埋込チャネル構造を有し、前記バリア領域の前記表面層に、さらに第2導電型不純物からなるバリア不純物が導入される構造において、前記本体部における前記バリア不純物の濃度を、前記延長部における当該濃度より高く設定することにより構成することができる。
本発明によれば、水平CCDシフトレジスタの本体部の転送電極下でのストレージ領域とバリア領域との不純物濃度差と、延長部の転送電極下でのストレージ領域とバリア領域との不純物濃度差とが互いに異なる値に設定される。この固体撮像素子の構成により、本体部ではバリア電位差φBを確保し、延長部ではフリンジ電界の確保が可能となる。その結果、水平CCDシフトレジスタでの情報電荷の加算合成動作を行う際に情報電荷に加算合成の対象外の情報電荷が混入することが防止され、水平解像度の向上が図られ、また、カラーフィルタを搭載した固体撮像素子においては混色の抑制による画質向上が図られる。その一方で、延長部での転送効率の低下が抑制され、転送残りの情報電荷が後続の情報電荷に混入することが抑制されるので、高速の水平転送動作を可能としつつ、水平解像度の向上や混色抑制による画質向上が図られる。
以下、本発明の実施の形態(以下実施形態という)について、図面に基づいて説明する。
図1は、実施形態に係るフレーム転送方式のCCDイメージセンサ40の模式的な構成図である。CCDイメージセンサ40は、撮像部40i、蓄積部40s、振り分け部40t、水平転送部40h及び出力部40dを含んで構成される。撮像部40i、蓄積部40s及び振り分け部40tはそれぞれ、垂直方向に延在して互いに平行に配置された複数の電荷転送チャネル領域と、水平方向に延在して互いに平行に配置された複数の転送電極とを含んで構成された複数の垂直CCDシフトレジスタからなる。当該垂直CCDシフトレジスタの各ビットは、隣接して配置された複数本の転送電極を含み、それら転送電極に印加する電圧によって、情報電荷を蓄積する電位井戸を1つずつ形成する。
撮像部40iの垂直CCDシフトレジスタの各ビットはそれぞれ撮像素子の受光画素を構成し、露光期間において被写体からの光を受光し、受光量に応じた情報電荷を生成し電位井戸に蓄積する。露光期間が終了すると、情報電荷はフレーム転送動作により撮像部40iから蓄積部40sへ高速に垂直転送される。
CCDイメージセンサ40はカラー画像の撮像を目的とし、撮像部40iの行列配置された受光画素に対応付けて、例えば、ベイヤー配列のカラーフィルタアレイが配置される。これにより撮像部40iには、R及びGが交互に配列される行と、B及びRが交互に配列される行とが形成される。各受光画素には、その上に配置されたカラーフィルタを通って光が入射し、当該カラーフィルタの透過波長領域の光の強度に応じた情報電荷が蓄積される。
蓄積部40sの垂直CCDシフトレジスタは、撮像部40iから転送された情報電荷をそのまま保持することができるように遮光されている。蓄積部40sは、水平転送部40hが1行分の情報電荷を出力部40dへ水平転送し終わる毎に、ライン転送動作を行って情報電荷を水平転送部40hへ向けて移動させる。
振り分け部40tは、蓄積部40sと水平転送部40hとの間に設けられる。振り分け部40tは例えば、蓄積部40sを構成する垂直CCDシフトレジスタの出力端に、蓄積部40sとは独立に駆動可能な転送電極を配置して構成される。振り分け部40tは例えば、奇数列と偶数列とで異なる順序で転送電極を配列され、蓄積部40sから出力される1行分の情報電荷を、奇数列の情報電荷群と偶数列の情報電荷群とに分けて、水平転送部40hへ転送するように駆動することができる。
水平転送部40hは水平CCDシフトレジスタにより構成され、蓄積部40sから振り分け部40tを介して垂直転送された情報電荷を出力部40dへ水平転送する。
出力部40dは、電気的に独立した容量を構成するFD、及びその電位変化を取り出すアンプからなり、水平転送部40hから出力される情報電荷を1ビット単位でFDに受けて電圧値に変換し、時系列の画像信号として出力する。FDは、付随する容量を小さくするため、例えば水平CCDシフトレジスタのチャネル幅に比べて小さなサイズに形成される。
水平転送部40hを構成する水平CCDシフトレジスタは、撮像部40i又は蓄積部40sの各列に対応して配置されたビット群を含んだ本体部40mと、本体部の出力端から延長された延長部分であるダミー部40eとからなる。ダミー部40eは、比較的大きなチャネル幅を有する本体部40mから、小さなサイズを有するFDへ向けて、電荷転送チャネルの幅を次第に狭める一連の転送段からなる部分を含んでおり、情報電荷の円滑な転送を可能としている。
また、水平CCDシフトレジスタは埋込チャネル構造を有し、その転送チャネル領域には、N型半導体基板内に形成されたP型拡散層であるPウェルの上にN型拡散層であるNウェルが形成される。転送チャネル領域上には、電荷転送方向である行方向に転送電極が配列され、転送電極に印加される複数相の転送クロックによりチャネル電位を変化させることにより情報電荷が転送される。
水平CCDシフトレジスタの転送チャネル領域上には、転送電極として1poly電極及び2poly電極が交互に配列される。また、転送チャネル領域に平行して複数本の水平転送クロック信号線が配置される。これらクロック信号線には、互いに隣接する1poly電極及び2poly電極からなる電極対が順番に接続される。本体部40m及びダミー部40eはこれらクロック信号線が供給する転送クロックにより共通に駆動される。本CCDイメージセンサ40は水平転送部40hでの3画素加算を可能とするために6相駆動可能に構成される。これに対応して6本のクロック信号線が配置され、水平方向に並ぶ複数の電極対は6対周期で同じクロック信号線に接続される。ここでは6相の転送クロックφ1〜φ6に対応する電極対をそれぞれ転送電極HS1〜HS6と表す。水平CCDシフトレジスタの各転送段は、1つの電極対とその下の転送チャネル領域である要素領域とから構成される。各転送段にて電荷転送の下流側に1poly電極が配置され、その下の転送チャネル領域がストレージ領域を構成し、1poly電極より上流側に配置された2poly電極の下の転送チャネル領域がバリア領域を構成する。
バリア領域は、Nウェルにボロン等のP型不純物をイオン注入して形成され、ストレージ領域よりバリア電位差φBだけ浅いチャネル電位に設定される。このバリア形成のための不純物のイオン注入は、CCDイメージセンサ40の製造プロセスにおいて、各CCDシフトレジスタの転送チャネル領域にNウェルを導入し、さらに基板上に積層した1polyをパターニングして1poly電極を形成した後、基板上に形成するイオン注入マスクを用いて行われる。このマスクは、例えば基板上に塗布されたフォトレジストをパターニングして形成される。なお、このバリア領域の形成後、2poly電極、層間絶縁膜、金属配線、カラーフィルタ等が形成され、CCDイメージセンサ40が完成される。
図2は、水平CCDシフトレジスタのバリア領域の形成工程を説明する模式的な素子上面図である。バリア領域形成のためのイオン注入工程は、次の工程A及び工程Bから構成される。例えば、工程Aを行った後、工程Bを行う。また、工程A,Bの順番を入れ換えることも可能である。
[工程A]本体部40mに対応する領域(図2(a)の斜線領域)に開口を有するフォトレジストパターンを基板表面に形成し、これをマスクとしてP型不純物のイオン注入を行う。
[工程B]本体部40m及びダミー部40eに対応する領域(図2(b)の斜線領域)に開口を有するフォトレジストパターンを基板表面に形成し、これをマスクとしてP型不純物のイオン注入を行う。
[工程A]本体部40mに対応する領域(図2(a)の斜線領域)に開口を有するフォトレジストパターンを基板表面に形成し、これをマスクとしてP型不純物のイオン注入を行う。
[工程B]本体部40m及びダミー部40eに対応する領域(図2(b)の斜線領域)に開口を有するフォトレジストパターンを基板表面に形成し、これをマスクとしてP型不純物のイオン注入を行う。
また、上記工程Aと下記工程Cとを組み合わせて行ってもよい。
[工程C]ダミー部40eに対応する領域(図2(c)の斜線領域)に開口を有するフォトレジストパターンを基板表面に形成し、これをマスクとしてP型不純物のイオン注入を行う。
[工程C]ダミー部40eに対応する領域(図2(c)の斜線領域)に開口を有するフォトレジストパターンを基板表面に形成し、これをマスクとしてP型不純物のイオン注入を行う。
工程A,B,Cそれぞれにおいて、マスクの開口内では1poly電極がNウェルへのイオン注入を阻止するので、1poly電極の間隙のNウェルに選択的にP型不純物が導入されバリア領域が形成される。
工程A及び工程Bを組み合わせて行うことにより、本体部40mにはダミー部40eより高濃度にP型不純物がイオン注入され、本体部40mにおけるバリア電位差φB(以下φBMと表す)を、ダミー部40eにおけるバリア電位差φB(以下φBEと表す)より大きな値に設定することができる。
また、工程A及び工程Cを組み合わせて行う場合には、工程Aにおけるイオン注入量を工程Cにおけるイオン注入量より多くして、やはりバリア電位差がφBM>φBEとなるように本体部40m及びダミー部40eを構成する。
なお、バリア電位差φBM及びφBEは、上述のようにイオン注入量に応じて設定できるが、注入された不純物の熱拡散量などのその他の要因に応じても変わり得る。そこで、イオン注入量以外の要因を調整したり、当該要因を考慮に入れてイオン注入量を設定したりして、バリア電位差についてのφBM>φBEなる関係を実現することができる。
図3は、水平転送部40hでの水平方向3画素の情報電荷の加算動作の様子を説明する模式図である。ここでは、Rに対応する情報電荷と、Gに対応する情報電荷とが交互に並んだ行について説明する。図3は、従来技術に関して示した図7に相当する図であり、表現の形式は図7と基本的に同様である。すなわち、図3は、偶数列のGの情報電荷10を本体部40mに読み出した時刻t3及び、その読み出したGの情報電荷10-1〜10-3を加算する過程での時刻tmにおける各転送電極HS1〜HS6下でのチャネル電位及び情報電荷の蓄積状態を示している。なお、図3は、本体部40mだけでなくダミー部40eの様子も示しており、図において点線より右側が本体部40mであり、左側がダミー部40eである。また、ダミー部40eのHS1〜HS4に対応する転送段では、転送チャネル幅が本体部40mより狭く構成されることに対応して、ストレージ領域のチャネル長が他の転送段より大きく構成される。
水平方向3画素の加算動作の概略は、図6を用いて説明した内容と同様である。すなわち、まず、振り分け部40tにより奇数列のRの情報電荷を本体部40mに読み出した後(図6の時刻t1)、それらを3画素分ずつ加算し(図6の時刻t2)、続いて、偶数列のGの情報電荷を本体部40mに読み出す(図6の時刻t3)。図3に示す時刻t3の状態は、この図6の時刻t3の状態に相当する。すなわち、時刻t3では、Rの加算合成された情報電荷8は本体部40mのHS1下の電位井戸50に蓄積され、Gの情報電荷10-1〜10-3は、それぞれ本体部40mのHS2,HS4,HS6下の電位井戸52-1〜52-3に蓄積されている。
なお、上述のようにφBM>φBEに設定されるため、本体部40mにおける電位井戸50,52-1〜52-3は、ダミー部40eにおける電位井戸54より深い。また、本体部40mの最終転送段である転送電極HS1下の電位井戸50が、加算されたRの情報電荷8に対して十分な蓄積能力を有するように、次転送段である転送電極HS6下のバリア電位差はφBEより大きな値、例えばφBMに設定している。
図3に示す時刻tmの状態は、図7の時刻tmの状態に対応する。時刻tmでは、HS4,HS6に印加する転送クロックをオン電圧からオフ電圧に変化させることによって、HS4,HS6下のチャネル電位を浅くし、HS4,HS6下のストレージ領域からHS3,HS5下の電位井戸へ向かう電位勾配を形成する。これにより本体部40mでは、情報電荷10-2,10-3がHS3,HS5下の電位井戸に移動する。
この時刻tmでの情報電荷10-2,10-3の移動動作では、転送電極間のカップリング容量に起因し、HS6下のチャネル電位の変化に応じて、HS1下にてRの加算合成後の情報電荷8を蓄積する電位井戸50まで浅くなる。しかし、上述のように本体部40mのバリア電位差φBMを大きく設定することで、電位井戸50に蓄積されるRの情報電荷8を、隣接する電位井戸52-1にオーバーフローさせずに、当該電位井戸50に保持することができる。すなわち、電位井戸50のRの情報電荷と電位井戸52-1のGの情報電荷との混合が防止され、混色が抑制される。
なお、この水平方向の加算動作時には、ダミー部40eでは情報電荷は加算動作されない。そのため、ダミー部40eのバリア電位差φBEを本体部40mのバリア電位差φBMより低い値に設定しても、当該動作時にダミー部40eでの混色は生じない。
図4は、水平転送部40hでの高速水平転送動作の様子を説明する模式図である。図4は、従来技術に関して示した図8に相当する図であり、表現の形式は図8と基本的に同様である。この水平転送動作は、図3の時刻tm後において水平方向の加算動作が完了した状態から開始される。すなわち、高速水平転送動作の開始時には、図6の時刻t4の状態と同じく、本体部40mの電位井戸2つ置きに交互にRの情報電荷8及びGの情報電荷12が蓄積された状態にある。
高速水平転送動作は、転送クロックφ1及びφ4を第1の相、φ2及びφ5を第2の相、φ3及びφ6を第3の相とする3相駆動により行われる。なお、転送クロックφ1〜φ6の振幅は、水平方向の加算動作時と同じとすることができる。
図4には、3相駆動される水平CCDシフトレジスタにて、情報電荷の移動が起こる前後のタイミングでの各転送電極HS1〜HS6下でのチャネル電位及び情報電荷の蓄積状態が示されている。なお、図4は、図3と同様、本体部40mだけでなくダミー部40eの様子も示しており、図において点線より右側が本体部40mであり、左側がダミー部40eである。また、ダミー部40eのHS1〜HS4に対応する転送段のストレージ領域が他の転送段より大きく構成される点も図3に関して説明した通りである。図4に示す時刻tH1での状態はφ1,φ2,φ4,φ5がオン電圧、φ3,φ6がオフ電圧の状態であり、Gの情報電荷12はHS2下の電位井戸60に蓄積され、Rの情報電荷8はHS5下の電位井戸62に蓄積されている。時刻tH2での状態は、時刻tH1での状態からφ2,φ5がオフ電圧となった状態であり、それまで電位井戸の状態であったHS2,HS5下のストレージ領域のチャネル電位が浅くなる。これにより、HS2下のストレージ領域からHS1下のストレージ領域に形成されている電位井戸64へ向かうチャネル電位の勾配が形成され、情報電荷12はHS2下のストレージ領域から電位井戸64へ移動する。また、HS5下のストレージ領域からHS4下のストレージ領域に形成されている電位井戸66へ向かうチャネル電位の勾配が形成され、情報電荷8はHS5下のストレージ領域から電位井戸66へ移動する。
ダミー部40eでは、上述のようにバリア電位差φBEを小さく設定した分、オフ電圧を印加した転送電極下のストレージ領域とオン電圧を印加した転送電極下のバリア領域とでのチャネル電位差φΔEが比較的大きくなる。これにより、上述の情報電荷12の電位井戸64への移動及び情報電荷8の電位井戸66への移動において、ダミー部40eでの情報電荷の転送長は本体部40mでの転送長より長くなり得るにも拘わらず、フリンジ電界を確保することができ、ダミー部40eでの良好な転送効率を実現することができる。なお、本体部40mでは、バリア電位差φBMを大きく設定したことにより、オフ電圧を印加した転送電極下のストレージ領域とオン電圧を印加した転送電極下のバリア領域とでのチャネル電位差φΔMはダミー部40eでのφΔEより小さくなるが、転送長もダミー部40eより小さくなるため、転送効率を確保することができる。このように、高速での水平転送動作において、本体部40mのみならずダミー部40eにおいても転送効率を確保できることにより、情報電荷の転送残りに起因する混色が抑制される。
以上、蓄積部40sから水平転送部40hへ読み出す行として、R,Gの情報電荷が交互に並ぶ行を例に図3,図4を用いて動作を説明したが、G,Bの情報電荷が交互に並ぶ行についても基本的に同様である。
なお、本実施形態では、上述のようにダミー部40eの初段のバリア領域のP型不純物濃度(バリア濃度)を本体部40mと同じにする構成例を示した。このように、バリア濃度に差を設ける境界は、本体部40mとダミー部40eとの境界に正確に一致する必要はない。例えば、ダミー部40eの本体部40m寄りに本体部40mと同じチャネル幅の転送段を複数段配置する構成では、本発明が解決しようとする課題の欄にて説明した理由により、本体部40mに対しバリア濃度差を設けるべき実質的なダミー部はチャネル幅が本体部40mより狭くなる転送段である。すなわち、この場合には、ダミー部40eのうち本体部40mと同じチャネル幅の転送段は本体部40mと共通のバリア濃度に形成し、バリア濃度差を設ける境界は、チャネル幅がFDに向かって狭くなり始めるダミー部40eの途中の位置に設定することができる。一方、撮像部40iにオプティカルブラック領域を設ける場合などには、本体部40mの出力端側の転送段の電位井戸が蓄積部40sから情報電荷を実質的に転送されず、水平加算動作において空に保たれる場合があり得る。このような場合には、ダミー部40eの初段のバリア電位差を高くしない構成とすることができる。
バリア電位差φBM及びφBEは、転送クロックの振幅や蓄積電荷量を考慮して定められる。具体的には、情報電荷の水平転送時の転送不良を回避するために、バリア電位差は、転送クロックのオン電圧の印加時とオフ電圧の印加時とでのストレージ領域のチャネル電位の変動幅より小さく設定される。また、ダミー部40eのバリア電位差φBEは、ストレージ領域の電荷蓄積能力が例えば、水平方向の加算合成を行って得られる情報電荷量以上となるように定められる。
また、本実施形態では、蓄積部40sから振り分け部40tを介して水平転送部40hへ転送された情報電荷を、水平方向3画素の情報電荷の加算動作をするために6相の転送クロックを用いて水平シフトレジスタを駆動させた。しかし、転送クロックの数は6相に限定されるものではなく、加算する情報電荷の画素数に応じて、用いる転送クロックの数を適宜変更することができる。
8,10,12 情報電荷、40 CCDイメージセンサ、40i 撮像部、40s 蓄積部、40t 振り分け部、40h 水平転送部、40m 本体部、40e ダミー部、40d 出力部、50,52,54,60,62,64,66 電位井戸。
Claims (5)
- 入射光に応じて生成された情報電荷を列方向に転送する、行方向に配列された複数の垂直CCDシフトレジスタと、行方向に配列された複数の要素領域により電荷転送領域を形成され、隣接する前記要素領域同士は転送クロックにより互いに独立してチャネル電位を制御可能であり、前記垂直CCDシフトレジスタから出力される前記情報電荷を行方向に転送する水平CCDシフトレジスタと、前記水平CCDシフトレジスタから出力される前記情報電荷を電圧信号に変換する出力部と、を備える固体撮像素子において、
前記各要素領域は、電荷転送の下流側に位置するストレージ領域と、その上流側に位置し、前記ストレージ領域よりもチャネル電位が浅いバリア領域とを有し、
前記水平CCDシフトレジスタは、
前記複数の垂直CCDシフトレジスタの出力端に接続されるビット群を含んだ本体部と、
前記本体部から出力される前記情報電荷を前記出力部へ転送する延長部と、
を有し、
前記バリア領域におけるチャネル電位は、前記本体部と前記延長部とで異なること、
を特徴とする固体撮像素子。 - 請求項1に記載の固体撮像素子において、
前記水平CCDシフトレジスタの前記本体部と前記延長部とは、互いに共通の前記転送クロックにより駆動されること、
を特徴とする固体撮像素子。 - 請求項1又は請求項2に記載の固体撮像素子において、
前記要素領域は、
前記本体部にて、前記垂直CCDシフトレジスタの行方向の間隔に応じたピッチで行方向に配列され、
前記延長部にて、前記本体部より大きなピッチで行方向に配列されること、
を特徴とする固体撮像素子。 - 請求項1から請求項3のいずれか1つに記載の固体撮像素子において、
前記本体部における前記ストレージ領域と前記バリア領域とのチャネル電位差は、前記延長部における当該チャネル電位差より大きく設定されること、
を特徴とする固体撮像素子。 - 請求項1から請求項4のいずれか1つに記載の固体撮像素子において、
前記水平CCDシフトレジスタは、前記電荷転送領域の半導体基板表面に位置する第1導電型不純物を含む表面層と、当該表面層の下に位置する第2導電型不純物を含む基板層とが前記本体部及び前記延長部に共通に形成された埋込チャネル構造を有し、
前記バリア領域の前記表面層は、さらに第2導電型不純物からなるバリア不純物を導入され、
前記本体部における前記バリア不純物の濃度は、前記延長部における当該濃度より高く設定されること、
を特徴とする固体撮像素子。
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