JP2007294082A - Method for deleting data from nand type nonvolatile memory - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of releasing charges which have been injected into a charge accumulating section of a nonvolatile memory element without using a substrate terminal such as a P well or N well, as the deleting operation of the NAND type nonvolatile memory, i.e. the method for deleting data from the NAND type nonvolatile memory. <P>SOLUTION: In the method for deleting the data from the NAND type nonvolatile memory, the charges stored in a charge accumulating layer of the nonvolatile memory element are released by applying potentials to a bit line, a source line and a control gate. Then, the charges stored in the charge accumulating layer of the nonvolatile memory element are released by applying the potentials to a source terminal, drain terminal and control gate of the nonvolatile memory element which releases the charges. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は不揮発性半導体記憶装置におけるＮＡＮＤ型不揮発性メモリのデータの消去方法に関する。より詳細には、電気的な書き込み及び電気的な消去を行う不揮発性半導体記憶装置（不揮発性メモリ、またはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ））におけるＮＡＮＤ型不揮発性メモリのデータの消去方法に関し、１ビット毎電気的な消去可能なＥＥＰＲＯＭ、フラッシュメモリなどをその範疇に含む。   The present invention relates to a data erasing method of a NAND type nonvolatile memory in a nonvolatile semiconductor memory device. More particularly, the present invention relates to a method for erasing data in a NAND type nonvolatile memory in a nonvolatile semiconductor memory device (nonvolatile memory or EEPROM (Electrically Erasable and Programmable Read Only Memory)) that performs electrical writing and erasing. Each bit includes electrically erasable EEPROM, flash memory, and the like.

データを電気的に書き換え可能であり、電源を切ってもデータを記憶しておくことのできる不揮発性メモリの市場が拡大している。不揮発性メモリは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲートとも呼ばれている。浮遊ゲート上には、さらに絶縁層を介して制御ゲートを備えている。 The market for nonvolatile memories that can electrically rewrite data and store data even when the power is turned off is expanding. A nonvolatile memory has a structure similar to that of a MOSFET (Metal Oxide Field Effect Effect Transistor) and is characterized in that a region capable of accumulating charges for a long period is provided on a channel formation region. This charge storage region is formed on an insulating layer and is also called a floating gate because it is isolated from the surroundings. A control gate is further provided on the floating gate via an insulating layer.

このような構造を有する所謂浮遊ゲート型の不揮発性メモリは、制御ゲートに印加する電圧により、浮遊ゲートに電荷を蓄積させ、また放出させる動作が行われる。すなわち浮遊ゲートに保持させる電荷の出し入れにより、データを記憶する、または消去する仕組みになっている。具体的に、浮遊ゲートへの電荷の注入や引き抜きは、半導体基板のチャネル形成領域と、制御ゲートの間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流や、熱電子が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。 In the so-called floating gate type nonvolatile memory having such a structure, an operation for accumulating and releasing electric charge in the floating gate is performed by a voltage applied to the control gate. In other words, data is stored or erased by taking in and out charges held in the floating gate. Specifically, the injection and extraction of charges to and from the floating gate are performed by applying a high voltage between the channel formation region of the semiconductor substrate and the control gate. At this time, it is said that Fowler-Nordheim type (FN type) tunnel current and thermal electrons flow through the insulating layer on the channel formation region. Thus, the insulating layer is also called a tunnel insulating layer.

浮遊ゲート型の不揮発性メモリは、信頼性を保証するために、浮遊ゲートに貯えた電荷を１０年以上保持できる特性が要求されている。そのためトンネル絶縁層には、トンネル電流が流れる厚さで形成しつつ、電荷が漏れてしまわないように、高い絶縁性が求められている。 Floating gate type non-volatile memories are required to have characteristics capable of retaining the charge stored in the floating gate for more than 10 years in order to guarantee reliability. For this reason, the tunnel insulating layer is required to have high insulating properties so as to prevent charges from leaking while being formed with a thickness through which a tunnel current flows.

また、トンネル絶縁層上に形成される浮遊ゲートは、チャネル形成領域が形成される半導体と同じ半導体材料であるシリコンで形成されている。例えば、浮遊ゲートを多結晶シリコンで形成する方法が普及しており、例えば４００ｎｍの厚さにポリシリコン膜を堆積して形成したものが知られている（特許文献１参照）。 The floating gate formed on the tunnel insulating layer is formed of silicon, which is the same semiconductor material as the semiconductor in which the channel formation region is formed. For example, a method of forming a floating gate with polycrystalline silicon is widespread. For example, a method in which a polysilicon film is deposited to a thickness of 400 nm is known (see Patent Document 1).

この浮遊ゲート（以下、本明細書においては電荷蓄積層ともいう）を有し、電荷蓄積層に電荷を注入または電荷蓄積層から電荷を放出することで書き換え可能な不揮発性メモリをＥＥＰＲＯＭと呼んでいる。また、不揮発性メモリの電荷蓄積層に注入した電荷を放出する動作を不揮発性メモリにおけるデータの消去と呼ぶ。そして、不揮発性メモリの一メモリセルにおける全ての不揮発性メモリ素子の電荷蓄積層の電荷を放出することで、電気的に一括してデータを消去する駆動を用いたメモリをフラッシュメモリと呼んでいる。 A nonvolatile memory that has this floating gate (hereinafter also referred to as a charge storage layer in this specification) and can be rewritten by injecting charge into the charge storage layer or discharging the charge from the charge storage layer is called an EEPROM. Yes. In addition, the operation of releasing the charge injected into the charge storage layer of the nonvolatile memory is called data erasure in the nonvolatile memory. A memory using a drive that electrically erases data collectively by discharging charges in the charge storage layers of all nonvolatile memory elements in one memory cell of the nonvolatile memory is called a flash memory. .

フラッシュメモリである不揮発性メモリの代表的なセル構成として、ＮＯＲ型不揮発性メモリ及びＮＡＮＤ型不揮発性メモリがある。どちらの不揮発性メモリも一括消去動作を採用している。図３０には、一般的なＮＡＮＤ型不揮発性メモリの構成例を示す。図３０において、基板はＮ型の単結晶シリコン基板を用いており、周辺回路部（ロジック部ともいう）のＰウェル３００１とメモリセル（不揮発性メモリ素子部ともいう）のＰウェル３００２を分離して形成している。 As a typical cell configuration of a nonvolatile memory which is a flash memory, there are a NOR type nonvolatile memory and a NAND type nonvolatile memory. Both nonvolatile memories employ a batch erase operation. FIG. 30 shows a configuration example of a general NAND nonvolatile memory. In FIG. 30, an N-type single crystal silicon substrate is used as a substrate, and a P well 3001 in a peripheral circuit portion (also referred to as a logic portion) and a P well 3002 in a memory cell (also referred to as a nonvolatile memory element portion) are separated. Formed.

それにより、不揮発性メモリの一括消去の時には、すべての不揮発性メモリ素子の制御ゲートを同一電位にし、浮遊ゲートの電荷が十分抜けるまで、メモリセルのＰウェルの端子に、制御ゲートよりも高いプラスの電圧を印加することで実現している。
特開２０００−５８６８５号公報 As a result, at the time of batch erase of the nonvolatile memory, the control gates of all the nonvolatile memory elements are set to the same potential, and the P-well terminal of the memory cell is higher than the control gate until the charge of the floating gate is sufficiently discharged. This is realized by applying a voltage of.
JP 2000-58685 A

しかしながら、不揮発性メモリ素子における電荷蓄積層の電荷を放出させるのに、メモリセルのＰウェルまたはＮウェルなどに電圧を印加する方法を用いると、同一のＰウェル単位またはＮウェル単位での消去しかできなくなる。また、Ｐウェル単位またはＮウェル単位の電位を消去時だけ大きく変動させるため、容量結合した部分間の誤動作、トランジスタのしきい値電圧の変動、または不揮発性メモリ素子のしきい値電圧の変動などの要因となっていた。 However, if a method of applying a voltage to the P well or N well of a memory cell is used to release the charge of the charge storage layer in the nonvolatile memory element, erasing can be performed only in the same P well unit or N well unit. become unable. In addition, since the potential of the P-well unit or the N-well unit is greatly changed only at the time of erasing, a malfunction between capacitively coupled portions, a change in threshold voltage of a transistor, or a change in threshold voltage of a nonvolatile memory element It was a factor.

そこで本発明では、大容量化に適したＮＡＮＤ型不揮発性メモリのデータの消去方法として、ＰウェルまたはＮウェルなどの基板端子を用いないで、不揮発性メモリ素子における電荷蓄積層に注入された電荷を放出する方法を提供することを課題とする。 Therefore, in the present invention, as a data erasing method of the NAND type nonvolatile memory suitable for increasing the capacity, the charge injected into the charge storage layer in the nonvolatile memory element without using the substrate terminal such as the P well or the N well. It is an object of the present invention to provide a method for releasing slag.

上述の諸問題を解決するため、本発明は複数の不揮発性メモリ素子が直列に接続され、一方の端子が選択トランジスタを介してビット線に接続され、他方の端子がソース線に接続されるＮＡＮＤ型不揮発性メモリにおけるデータの消去方法において、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出について、ビット線、ソース線、及び制御ゲートに電位を印加することにより行う構成とする。そして、不揮発性メモリ素子における電荷蓄積層に格納された電荷の放出を、電荷を放出する不揮発性メモリ素子のソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行うことを特徴とする。以下、本発明の具体的な構成について示す。 In order to solve the above problems, the present invention provides a NAND in which a plurality of nonvolatile memory elements are connected in series, one terminal is connected to a bit line via a selection transistor, and the other terminal is connected to a source line In the data erasing method in the nonvolatile memory, the charge stored in the charge storage layer in the nonvolatile memory element is released by applying a potential to the bit line, the source line, and the control gate. The charge stored in the charge storage layer in the nonvolatile memory element is released by applying a potential to the source terminal, the drain terminal, and the control gate of the nonvolatile memory element that discharges the charge. . Hereinafter, a specific configuration of the present invention will be described.

本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の一は、ビット線と、ソース線と、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートを有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリのデータ消去方法であって、ＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリにおける電荷蓄積層に格納された電荷の放出は、ビット線、ソース線、及び制御ゲートに電位を印加することにより行われる構成とする。 One method of erasing data in a NAND nonvolatile memory according to the present invention is to select a NAND cell having a bit line, a source line, a plurality of nonvolatile memories, and a plurality of nonvolatile memories connected in series. A non-volatile memory having a charge storage layer on the semiconductor film via the first insulating film and a control gate on the charge storage layer via the second insulating film. One terminal of the cell is connected to a bit line via a selection transistor, and the other terminal of the NAND cell is a data erasing method of a NAND nonvolatile memory connected to a source line. The charge stored in the charge storage layer in any one of the non-volatile memories is discharged by applying a potential to the bit line, the source line, and the control gate.

また別の本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の一は、ビット線と、ソース線と、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートを有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリのデータ消去方法であって、ＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリにおける電荷蓄積層に格納された電荷の放出は、当該不揮発性メモリにおけるソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行われる構成とする。 Another NAND type nonvolatile memory data erasing method of the present invention is a NAND type cell having a bit line, a source line, and a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series. The nonvolatile memory has a charge storage layer on the semiconductor film via the first insulating film and a control gate on the charge storage layer via the second insulating film The NAND type cell has one terminal connected to a bit line through a selection transistor, and the other terminal of the NAND type cell is a data erasing method of a NAND type nonvolatile memory connected to a source line, Release of the charge stored in the charge storage layer in any one nonvolatile memory in the NAND cell applies a potential to the source terminal, drain terminal, and control gate in the nonvolatile memory. To construct and which is carried out by the.

また別の本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の一は、ビット線と、ソース線と、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続された第１のＮＡＮＤ型セルと、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続された第２のＮＡＮＤ型セルと、第１の選択トランジスタと、第２の選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートを有し、第１のＮＡＮＤ型セルの一方の端子は、第１の選択トランジスタを介して、ビット線に接続され、第１のＮＡＮＤ型セルの他方の端子は、ソース線に接続され、第２のＮＡＮＤ型セルの一方の端子は、第２の選択トランジスタを介して、ビット線に接続され、第２のＮＡＮＤ型セルの他方の端子は、ソース線に接続され、第１のＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリ及び第２のＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリにおける電荷蓄積層に格納された電荷の放出は、ビット線、ソース線、及び制御ゲート電極に電位を印加することにより行われる構成とする。 Another NAND-type nonvolatile memory data erasing method of the present invention is a first erasing method including a bit line, a source line, and a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series. A NAND type cell; a second NAND type cell having a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series; a first selection transistor; and a second selection transistor. The non-volatile memory has a charge storage layer on the semiconductor film through the first insulating film and a control gate on the charge storage layer through the second insulating film, and one of the first NAND cells Is connected to the bit line via the first selection transistor, the other terminal of the first NAND type cell is connected to the source line, and one terminal of the second NAND type cell is connected to the first line. 2 to the bit line via the select transistor The other terminal of the second NAND type cell is connected to the source line, and any one nonvolatile memory in the first NAND type cell and any one nonvolatile memory in the second NAND type cell are connected. The charge stored in the charge storage layer is released by applying a potential to the bit line, the source line, and the control gate electrode.

また別の本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の一は、ビット線と、ソース線と、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続された第１のＮＡＮＤ型セルと、複数の不揮発性メモリを有し、複数の不揮発性メモリが直列に接続された第２のＮＡＮＤ型セルと、第１の選択トランジスタと、第２の選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートを有し、第１のＮＡＮＤ型セルの一方の端子は、第１の選択トランジスタを介して、ビット線に接続され、第１のＮＡＮＤ型セルの他方の端子は、ソース線に接続され、第２のＮＡＮＤ型セルの一方の端子は、第２の選択トランジスタを介して、ビット線に接続され、第２のＮＡＮＤ型セルの他方の端子は、ソース線に接続され、第１のＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリ及び第２のＮＡＮＤ型セルにおけるいずれか一の不揮発性メモリにおける電荷蓄積層に格納された電荷の放出は、当該第１のＮＡＮＤ型セルにおける不揮発性メモリ及び当該第２のＮＡＮＤ型セルにおける不揮発性メモリにおけるソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行われる構成とする。 Another NAND-type nonvolatile memory data erasing method of the present invention is a first erasing method including a bit line, a source line, and a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series. A NAND type cell; a second NAND type cell having a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series; a first selection transistor; and a second selection transistor. The non-volatile memory has a charge storage layer on the semiconductor film through the first insulating film and a control gate on the charge storage layer through the second insulating film, and one of the first NAND cells Is connected to the bit line via the first selection transistor, the other terminal of the first NAND type cell is connected to the source line, and one terminal of the second NAND type cell is connected to the first line. 2 to the bit line via the select transistor The other terminal of the second NAND type cell is connected to the source line, and any one nonvolatile memory in the first NAND type cell and any one nonvolatile memory in the second NAND type cell are connected. The charge stored in the charge storage layer is applied with a potential to the non-volatile memory in the first NAND cell and the source terminal, drain terminal, and control gate in the non-volatile memory in the second NAND cell. It is set as the structure performed by doing.

また本発明において、電荷蓄積層に格納された電荷の放出は、第１のＮＡＮＤ型セル及び第２のＮＡＮＤ型セルにおける同じビットのワード線に対応する不揮発性メモリにおける電荷蓄積層に格納された電荷の放出を行う構成であってもよい。 In the present invention, the discharge of the charge stored in the charge storage layer is stored in the charge storage layer in the nonvolatile memory corresponding to the word line of the same bit in the first NAND type cell and the second NAND type cell. The structure which discharges | emits an electric charge may be sufficient.

また本発明において、電荷蓄積層は、ゲルマニウムを含む材料で構成されていてもよい。 In the present invention, the charge storage layer may be made of a material containing germanium.

また本発明において、電荷蓄積層は、シリコン、ゲルマニウムを含む窒化物を含む材料で構成されていてもよい。 In the present invention, the charge storage layer may be made of a material containing a nitride containing silicon or germanium.

本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることで、ＮＡＮＤ型セルの中の不揮発性メモリ素子のデータを１つずつ順次消去することができる。そのため、ＮＡＮＤ型セル内における不揮発性メモリ素子の電荷蓄積層内の電荷を放出するために、ロジック部とメモリセルとのＰウェル部（またはＮウェル部）の分離を行う必要がなく、低コスト化を実現することができる。 By using the NAND type nonvolatile memory data erasing method of the present invention, the data of the nonvolatile memory elements in the NAND type cell can be sequentially erased one by one. Therefore, in order to release the charge in the charge storage layer of the nonvolatile memory element in the NAND type cell, it is not necessary to separate the P well part (or N well part) from the logic part and the memory cell. Can be realized.

また、複数のＮＡＮＤ型セル内における不揮発性メモリ素子の電荷蓄積層内の電荷の放出について、デコーダ回路からの信号により、同じビットに対応するワード線に制御ゲートが繋がる複数のＮＡＮＤ型セルの不揮発性メモリ素子内の電荷蓄積層における電荷の放出も同時に行うことができる。すなわち、複数のＮＡＮＤ型セルにおける不揮発性メモリ素子のデータを同時に消去することができる。 In addition, regarding the discharge of charge in the charge storage layer of the nonvolatile memory element in the plurality of NAND cells, the nonvolatile memory of the plurality of NAND cells in which the control gate is connected to the word line corresponding to the same bit by a signal from the decoder circuit. The charge can be released from the charge storage layer in the memory cell at the same time. That is, the data in the nonvolatile memory element in a plurality of NAND cells can be erased simultaneously.

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１） Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode. Note that in all the drawings for describing the embodiments, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.
(Embodiment 1)

以下、本発明に係る不揮発性メモリにおけるデータの消去方法について説明する。図１にＮＡＮＤ型フラッシュメモリのセルアレイの一部を示す。本実施の形態においては、本発明の特徴である不揮発性メモリ素子における電荷蓄積層内の電荷の放出動作、すなわち不揮発性メモリ素子のデータの消去動作について説明する。 Hereinafter, a method for erasing data in the nonvolatile memory according to the present invention will be described. FIG. 1 shows a part of a NAND flash memory cell array. In this embodiment mode, a charge discharging operation in the charge storage layer in the nonvolatile memory element, that is, a data erasing operation of the nonvolatile memory element, which is a feature of the present invention, will be described.

なお、ＮＡＮＤ型フラッシュメモリは、セルアレイが選択用トランジスタを介してデータ入出力用のビット線に接続され、大容量化を実現している。本実施の形態においては、ＮＡＮＤ型不揮発性メモリにおいて、８ビットの不揮発性メモリ素子が直列に接続したタイプで説明し、当該８ビットの不揮発性メモリ素子をＮＡＮＤ型セルと呼ぶことにする。 In the NAND flash memory, the cell array is connected to a data input / output bit line via a selection transistor, thereby realizing a large capacity. In the present embodiment, the NAND type nonvolatile memory is described as a type in which 8-bit nonvolatile memory elements are connected in series, and the 8-bit nonvolatile memory element is referred to as a NAND type cell.

図１に示すように、ＮＡＮＤ型セル９１１８は、ビット線ＢＬとソース線ＳＬ間に直列に不揮発性メモリ素子９１０１〜９１０８が接続され、選択トランジスタ９１００のゲートには選択ゲート線ＳＧ１が接続され、不揮発性メモリ素子９１０１〜９１０８の制御ゲートにはそれぞれ順にワード線Ｗ１〜Ｗ８が接続される。 As shown in FIG. 1, in the NAND type cell 9118, nonvolatile memory elements 9101 to 9108 are connected in series between the bit line BL and the source line SL, and a selection gate line SG1 is connected to the gate of the selection transistor 9100. Word lines W1 to W8 are sequentially connected to the control gates of the nonvolatile memory elements 9101 to 9108, respectively.

なお本実施の形態においては、ＮＡＮＤ型セルにおける不揮発性メモリ素子及び選択トランジスタの導電型はすべてＮチャネル型であるとして説明する。また本発明におけるＮＡＮＤ型セルにおける不揮発性メモリ素子及び選択トランジスタの導電型はＰチャネル型であってもよい。 In the present embodiment, description will be made assuming that the conductivity types of the nonvolatile memory element and the select transistor in the NAND cell are all N-channel types. In addition, the conductivity type of the nonvolatile memory element and the select transistor in the NAND cell according to the present invention may be a P-channel type.

次に本発明の不揮発性メモリ素子におけるデータの消去方法について、各配線の電位を具体的に例示し、図２を用いて説明する。なお、具体的な電位の例として、不揮発性メモリ素子は、よりもソース端子及びドレイン端子の電圧をゲート端子よりも十分大きい値（１５Ｖ）にすることでデータ消去できるものとする。また、不揮発性メモリ素子は電荷蓄積層に電荷が蓄積されていても蓄積されていなくても、ソース端子に対するゲート端子の電圧が３Ｖあれば、ソースとドレイン端子の間は導通状態になるものとする。また、選択トランジスタもソース端子に対するゲート端子の電圧が３Ｖあれば、ソースとドレイン端子の間は導通状態になるものとする。各配線の電位は例であって、各トランジスタ及び各不揮発性メモリ素子をオンまたはオフする電位であればよいものであることを付記する。 Next, a method for erasing data in the nonvolatile memory element of the present invention will be described with reference to FIG. As a specific example of the potential, the nonvolatile memory element can erase data by setting the voltage of the source terminal and the drain terminal to a value (15 V) sufficiently higher than that of the gate terminal. In addition, in the nonvolatile memory element, regardless of whether charges are accumulated in the charge accumulation layer, if the voltage of the gate terminal with respect to the source terminal is 3 V, the source and drain terminals are in a conductive state. To do. In addition, if the voltage of the gate terminal with respect to the source terminal is 3 V, the selection transistor is in a conductive state between the source and drain terminals. Note that the potential of each wiring is an example, and any potential that turns on or off each transistor and each nonvolatile memory element may be used.

まず、図２（Ａ）においては、ワード線Ｗ１に繋がる不揮発性メモリ素子９１０１の電荷蓄積層における電荷を放出し、データを消去する例について説明する。図２（Ａ）において、ビット線ＢＬ及びソース線ＳＬをＶ１（１５Ｖ）し、ワード線Ｗ１のみＶ２（０Ｖ）にして、ワード線Ｗ２〜Ｗ８及び選択ゲート線ＳＧ１はＶ３（１８Ｖ）にする。これにより、不揮発性メモリ素子９１０２〜９１０８及び選択トランジスタ９１００は導通状態になり、不揮発性メモリ素子９１０１のソース及びドレインの電圧はＶ１（１５Ｖ）になる。なお図２（Ａ）においては、各配線の電位が入力された場合における電位の伝達についての模式的な例について矢印を用いて記載している。図２（Ａ）において、不揮発性メモリ素子９１０１は、制御ゲートに対するソース電圧、及び制御ゲートに対するドレイン電圧はＶ１―Ｖ２（１５Ｖ）となり、不揮発性メモリ素子９１０１における電荷蓄積層の電荷を放出し、データを消去することができる。 First, in FIG. 2A, an example in which data is erased by discharging charges in the charge storage layer of the nonvolatile memory element 9101 connected to the word line W1 will be described. In FIG. 2A, the bit line BL and the source line SL are set to V1 (15 V), only the word line W1 is set to V2 (0 V), and the word lines W2 to W8 and the selection gate line SG1 are set to V3 (18 V). Accordingly, the nonvolatile memory elements 9102 to 9108 and the selection transistor 9100 are turned on, and the source and drain voltages of the nonvolatile memory element 9101 become V1 (15 V). Note that in FIG. 2A, a schematic example of potential transmission when a potential of each wiring is input is described using arrows. In FIG. 2A, the nonvolatile memory element 9101 has a source voltage with respect to the control gate and a drain voltage with respect to the control gate of V1−V2 (15V), and discharges the charge of the charge storage layer in the nonvolatile memory element 9101. Data can be erased.

次に、図２（Ｂ）においては、ワード線Ｗ２に繋がる不揮発性メモリ素子９１０２の電荷蓄積層における電荷を放出し、データを消去する例について説明する。図２（Ｂ）において、ビット線ＢＬ及びソース線ＳＬはＶ１（１５Ｖ）であり、ワード線Ｗ２のみＶ２（０Ｖ）にして、選択ゲート線ＳＧ１、ワード線Ｗ１及びワード線Ｗ３〜Ｗ８はＶ３（１８Ｖ）にする。これにより、不揮発性メモリ素子９１０１、不揮発性メモリ素子９１０３〜９１０８及び選択トランジスタ９１００は導通状態になり、不揮発性メモリ素子９１０２のソース及びドレインの電圧はＶ１（１５Ｖ）になる。なお図２（Ｂ）においては、各配線の電位が入力された場合における電位の伝達についての模式的な例について矢印を用いて記載している。図２（Ｂ）において、不揮発性メモリ素子９１０２は、制御ゲートに対するソース電圧、及び制御ゲートに対するドレイン電圧はＶ１―Ｖ２（１５Ｖ）となり、不揮発性メモリ素子９１０２における電荷蓄積層の電荷を放出し、データを消去することができる。 Next, in FIG. 2B, an example in which data is erased by discharging charges in the charge storage layer of the nonvolatile memory element 9102 connected to the word line W2 will be described. In FIG. 2B, the bit line BL and the source line SL are V1 (15 V), and only the word line W2 is set to V2 (0 V), and the selection gate line SG1, the word line W1, and the word lines W3 to W8 are V3 ( 18V). Accordingly, the nonvolatile memory element 9101, the nonvolatile memory elements 9103 to 9108, and the selection transistor 9100 are turned on, and the source and drain voltages of the nonvolatile memory element 9102 are V1 (15 V). Note that in FIG. 2B, a schematic example of potential transmission when a potential of each wiring is input is described using arrows. In FIG. 2B, the nonvolatile memory element 9102 has a source voltage with respect to the control gate and a drain voltage with respect to the control gate of V1−V2 (15V), and discharges the charge in the charge storage layer in the nonvolatile memory element 9102. Data can be erased.

次に、図２（Ｂ）においては、ワード線Ｗ２に繋がる不揮発性メモリ素子９１０２の電荷蓄積層における電荷を放出し、データを消去する例について説明する。図２（Ｂ）において、ビット線ＢＬ及びソース線ＳＬはＶ１（１５Ｖ）であり、ワード線Ｗ２のみＶ２（０Ｖ）にして、選択ゲート線ＳＧ１、ワード線Ｗ１及びワード線Ｗ３〜Ｗ８はＶ３（１８Ｖ）にする。これにより、不揮発性メモリ素子９１０１、不揮発性メモリ素子９１０３〜９１０８及び選択トランジスタ９１００は導通状態になり、不揮発性メモリ素子９１０２のソース及びドレインの電圧はＶ１（１５Ｖ）になる。なお図２（Ｂ）においては、各配線の電位が入力された場合における電位の伝達についての模式的な例について矢印を用いて記載している。図２（Ｂ）において、不揮発性メモリ素子９１０２は、制御ゲートに対するソース電圧、及び制御ゲートに対するドレイン電圧はＶ１―Ｖ２（１５Ｖ）となり、不揮発性メモリ素子９１０２における電荷蓄積層の電荷を放出し、データを消去することができる。 Next, in FIG. 2B, an example in which data is erased by discharging charges in the charge storage layer of the nonvolatile memory element 9102 connected to the word line W2 will be described. In FIG. 2B, the bit line BL and the source line SL are V1 (15 V), and only the word line W2 is set to V2 (0 V), and the selection gate line SG1, the word line W1, and the word lines W3 to W8 are V3 ( 18V). Accordingly, the nonvolatile memory element 9101, the nonvolatile memory elements 9103 to 9108, and the selection transistor 9100 are turned on, and the source and drain voltages of the nonvolatile memory element 9102 are V1 (15 V). Note that in FIG. 2B, a schematic example of potential transmission when a potential of each wiring is input is described using arrows. In FIG. 2B, the nonvolatile memory element 9102 has a source voltage with respect to the control gate and a drain voltage with respect to the control gate of V1−V2 (15V), and discharges the charge in the charge storage layer in the nonvolatile memory element 9102. Data can be erased.

そして、図２（Ｃ）においては、ワード線Ｗ８に繋がる不揮発性メモリ素子９１０８の電荷蓄積層における電荷を放出し、データを消去する例について説明する。図２（Ｃ）において、ビット線ＢＬ及びソース線ＳＬはＶ１（１５Ｖ）であり、ワード線Ｗ８のみＶ２（０Ｖ）にして、選択ゲート線ＳＧ１、ワード線Ｗ１〜Ｗ７はＶ３（１８Ｖ）にする。これにより、不揮発性メモリ素子９１０１〜９１０７及び選択トランジスタ９１００は導通状態になり、不揮発性メモリ素子９１０８のソース及びドレインの電圧はＶ１（１５Ｖ）になる。なお図２（Ｃ）においては、各配線の電位が入力された場合における電位の伝達についての模式的な例について矢印を用いて記載している。図２（Ｃ）において、不揮発性メモリ素子９１０８は、制御ゲートに対するソース電圧、及び制御ゲートに対するドレイン電圧はＶ１―Ｖ２（１５Ｖ）となり、不揮発性メモリ素子９１０８における電荷蓄積層の電荷を放出し、データを消去することができる。その結果、不揮発性メモリ素子９１０１〜９１０８における電荷蓄積層の電荷を放出し、ＮＡＮＤ型セルのデータを全て消去することができる。 In FIG. 2C, an example in which data is erased by discharging charges in the charge storage layer of the nonvolatile memory element 9108 connected to the word line W8 will be described. In FIG. 2C, the bit line BL and the source line SL are V1 (15 V), only the word line W8 is set to V2 (0 V), and the selection gate line SG1 and the word lines W1 to W7 are set to V3 (18 V). . Accordingly, the nonvolatile memory elements 9101 to 9107 and the selection transistor 9100 are turned on, and the source and drain voltages of the nonvolatile memory element 9108 are V1 (15 V). Note that in FIG. 2C, a schematic example of potential transmission when a potential of each wiring is input is described using arrows. In FIG. 2C, the nonvolatile memory element 9108 has a source voltage with respect to the control gate and a drain voltage with respect to the control gate of V1−V2 (15V), and discharges the charge of the charge storage layer in the nonvolatile memory element 9108. Data can be erased. As a result, charges in the charge storage layer in the nonvolatile memory elements 9101 to 9108 can be discharged, and all data in the NAND cell can be erased.

上記ＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることにより、ＮＡＮＤ型セルの中の不揮発性メモリ素子のデータを１つずつ順次消去することができる。そのため、図３に示すように不揮発性メモリセル内を駆動するロジック部のＰウェル５００１と不揮発性メモリセルのＰウェル５００２の形成を同時に行なうことができる。つまり、ロジック部のＰウェルとメモリセルとのＰウェルを作り分ける際の基板の分離を行う必要がなく、ひいては不揮発性メモリ素子を有する不揮発性半導体記憶装置の低コスト化を実現することができる。 By using the data erasing method of the NAND type nonvolatile memory, the data of the nonvolatile memory elements in the NAND cell can be sequentially erased one by one. Therefore, as shown in FIG. 3, the P well 5001 of the logic portion for driving the nonvolatile memory cell and the P well 5002 of the nonvolatile memory cell can be formed simultaneously. In other words, it is not necessary to separate the substrate when forming the P well of the logic portion and the memory cell separately, and thus the cost of the nonvolatile semiconductor memory device having the nonvolatile memory element can be reduced. .

なお、本実施の形態は、本明細書中の他の実施の形態または実施例のいかなる記載とも自由に組み合わせて実施することが可能である。
（実施の形態２） Note that this embodiment mode can be freely combined with any description in other embodiment modes or embodiments in this specification.
(Embodiment 2)

実施の形態２では、ワード線を共有しない複数のＮＡＮＤ型セルの不揮発性メモリ素子における電荷蓄積層の電荷を放出させてデータを消去することができる不揮発性メモリのデータ消去方法について説明する。本実施の形態では例として８ビットのＮＡＮＤ型セルにおいて、実施の形態１で説明した順次消去方法を８回行い、ワード線を共有しない複数のＮＡＮＤ型セルの不揮発性メモリ素子における電荷蓄積層の電荷を放出させ、データを消去することができる不揮発性メモリのデータ消去方法について説明する。 In the second embodiment, a data erasing method of a nonvolatile memory capable of erasing data by releasing the charge of a charge storage layer in a nonvolatile memory element of a plurality of NAND cells that do not share a word line will be described. In this embodiment, as an example, in the 8-bit NAND cell, the sequential erasing method described in Embodiment 1 is performed eight times, and the charge storage layer of the nonvolatile memory element of a plurality of NAND cells that do not share a word line is formed. A data erasing method of a nonvolatile memory capable of erasing data by discharging electric charges will be described.

図４に示す図は、ワード線及び選択ゲート線を制御するロウドライバーの例である。図４のロウドライバーは、デコーダ９２００及び電圧変換回路９２０１で構成される。図４において、ワード線に入力される信号は信号Ｌ１〜Ｌ４、及びその反転信号Ｌ１Ｂ〜Ｌ４Ｂである。また、選択ゲート線に入力される信号は信号Ｌ５及びその反転信号Ｌ５Ｂである。 FIG. 4 shows an example of a row driver that controls a word line and a select gate line. The row driver in FIG. 4 includes a decoder 9200 and a voltage conversion circuit 9201. In FIG. 4, signals inputted to the word line are signals L1 to L4 and their inverted signals L1B to L4B. The signals input to the selection gate line are the signal L5 and its inverted signal L5B.

また図５は、不揮発性メモリ素子のデータ消去に使う信号の一例として、信号Ｌ１〜Ｌ３の信号タイミングについて説明する図である。図５に示すようにＬ１〜Ｌ３の信号はＮＡＮＤ型不揮発性メモリのビット数に対応するタイミングを有する波形で構成される。すなわち、図４において、信号Ｌ１〜Ｌ３が入力されるデコーダ９２００内のロジック回路９２０２及びロジック回路９２０３におけるＮＯＲ回路によってワード線Ｗ１〜Ｗ８のいずれか、及びＷ９〜Ｗ１６のいずれかを選択するような信号を供給する。具体的には図５に示すように、信号Ｌ１〜Ｌ３が入力される第１の期間９２００Ａにおいては、ワード線Ｗ１及びワード線Ｗ９を選択する。また信号Ｌ１〜Ｌ３が入力される第２の期間９２００Ｂにおいては、ワード線Ｗ２及びワード線Ｗ１０を選択する。 FIG. 5 is a diagram illustrating signal timings of signals L1 to L3 as an example of signals used for erasing data in the nonvolatile memory element. As shown in FIG. 5, the signals of L1 to L3 are configured with waveforms having timings corresponding to the number of bits of the NAND type nonvolatile memory. That is, in FIG. 4, one of the word lines W1 to W8 and W9 to W16 is selected by the NOR circuit in the logic circuit 9202 and the logic circuit 9203 in the decoder 9200 to which the signals L1 to L3 are input. Supply signal. Specifically, as shown in FIG. 5, in the first period 9200A in which the signals L1 to L3 are input, the word line W1 and the word line W9 are selected. In the second period 9200B in which the signals L1 to L3 are input, the word line W2 and the word line W10 are selected.

デコーダ９２００でワード線及び選択ゲート線の信号を生成し、電圧変換回路９２０１で電圧を変換する。電圧変換回路の入力の信号、及び出力の信号の論理は、同じとする。つまり、入力の論理が１なら出力の論理も１、入力の論理が０なら出力の論理が０となる。電圧変換回路９２０１は、入力される信号に応じて電圧を変換し、各ワード線及び選択トランジスタのゲートに、電位を印加する機能を有する回路である。 The decoder 9200 generates word line and select gate line signals, and the voltage conversion circuit 9201 converts the voltage. The logic of the input signal and the output signal of the voltage conversion circuit is the same. That is, if the input logic is 1, the output logic is 1, and if the input logic is 0, the output logic is 0. The voltage conversion circuit 9201 is a circuit having a function of converting a voltage in accordance with an input signal and applying a potential to each word line and the gate of the selection transistor.

図４において、ワード線Ｗ１〜Ｗ８用の信号を生成するロジック回路９２０２と、ワード線Ｗ９〜Ｗ１６の信号を生成するロジック回路９２０３とは、信号Ｌ１〜Ｌ３及び信号Ｌ１Ｂ〜Ｌ３Ｂの取り方、回路構成を同一にする。また、ロジック回路９２０２及びロジック回路９２０３への信号Ｌ４、信号Ｌ４Ｂが入力される配線との接続方法は異なっているが、信号Ｌ４及び信号Ｌ４Ｂが入力される配線は書き込み、または読み出しのために分かれて設けられている。不揮発性メモリ素子のデータ消去の時は信号Ｌ４、信号Ｌ４Ｂ共に、Ｌｏｗ電位にする。また図４において、選択ゲート線ＳＧ１及びＳＧ２は信号Ｌ５及び信号Ｌ５Ｂが入力される配線との接続方法が異なっているが、信号Ｌ５及び信号Ｌ５Ｂが入力される配線は書き込みや読み出しのために分かれて設けられており、不揮発性メモリ素子の電荷蓄積層からの電荷の放出であるデータの消去の時は、信号Ｌ５及び信号Ｌ５Ｂは共にＨｉｇｈ電位にする。 In FIG. 4, a logic circuit 9202 that generates signals for the word lines W1 to W8 and a logic circuit 9203 that generates signals for the word lines W9 to W16 are a circuit for taking signals L1 to L3 and signals L1B to L3B. Make the configuration the same. Further, the connection method of the signal L4 and the signal L4B to the logic circuit 9202 and the logic circuit 9203 is different, but the wiring to which the signal L4 and the signal L4B are input is separated for writing or reading. Is provided. When erasing data in the nonvolatile memory element, both the signal L4 and the signal L4B are set to the low potential. In FIG. 4, the selection gate lines SG1 and SG2 have different connection methods to the wirings to which the signals L5 and L5B are input, but the wirings to which the signals L5 and L5B are input are separated for writing and reading. The signal L5 and the signal L5B are both set to a high potential when erasing data, which is the discharge of charges from the charge storage layer of the nonvolatile memory element.

図４及び図５に示す動作により、選択ゲート線ＳＧ１及びＮＡＮＤ型セル９１１８のワード線Ｗ１〜Ｗ８に入力される信号は、選択ゲート線ＳＧ２及びＮＡＮＤ型セル９１１９のワード線Ｗ９〜Ｗ１６に入力される信号とそれぞれ等しくすることが出来る。つまり、ワード線Ｗ１に接続された不揮発性メモリ素子のデータを消去すると同時に、ワード線Ｗ９に接続された不揮発性メモリ素子のデータも消去することができる。また、ワード線Ｗ２に接続された不揮発性メモリ素子のデータを消去すると同時に、ワード線Ｗ１０に接続された不揮発性メモリ素子のデータも消去することができる。また、ワード線Ｗ８に接続された不揮発性メモリ素子のデータを消去すると同時に、ワード線Ｗ１６に接続された不揮発性メモリ素子のデータも消去することができる。すなわち複数のＮＡＮＤ型セルの不揮発性メモリ素子での電荷蓄積層における電荷の放出を同時に行うことができるため、本実施の形態における構成においては、実施の形態１で述べた効果に加え、ＮＡＮＤ型セル内のデータをより高速に消去することができる。 4 and 5, signals input to the selection gate line SG1 and the word lines W1 to W8 of the NAND cell 9118 are input to the selection gate line SG2 and the word lines W9 to W16 of the NAND cell 9119. Can be made equal to each other signal. That is, the data in the nonvolatile memory element connected to the word line W1 can be erased, and at the same time, the data in the nonvolatile memory element connected to the word line W9 can be erased. Further, at the same time as erasing the data in the nonvolatile memory element connected to the word line W2, the data in the nonvolatile memory element connected to the word line W10 can be erased. Further, at the same time as erasing the data in the nonvolatile memory element connected to the word line W8, the data in the nonvolatile memory element connected to the word line W16 can be erased. In other words, since the charge storage layer in the nonvolatile memory element of a plurality of NAND cells can be discharged simultaneously, in the configuration of this embodiment, in addition to the effects described in Embodiment 1, the NAND type Data in the cell can be erased at higher speed.

本実施の形態は行方向にＮＡＮＤ型セルが２つの場合の不揮発性メモリ素子のデータ消去方法について説明したが、行方向にＮＡＮＤ型セルが多数ある場合でも信号Ｌ１〜信号Ｌ３及び信号Ｌ１Ｂ〜信号Ｌ３ＢからＮＡＮＤ型セル９１１８及びＮＡＮＤ型セル９１１９と同じ信号を生成し、別のＮＡＮＤ型セルに入力すれば良い。また、本実施の形態で説明したＮＡＮＤ型セル内のビット数と異なる不揮発性メモリでは、デコーダ９２００の入力信号数やロジック回路を適宜変更すれば良い。また、本実施の形態で説明したデコーダ及び入力信号は、データの書き込みや読み出しの際の個々の不揮発性メモリ素子が選択できるように設計してもよい。 In this embodiment, the data erasing method of the nonvolatile memory element in the case where there are two NAND cells in the row direction has been described. However, even when there are a large number of NAND cells in the row direction, the signals L1 to L3 and the signals L1B to L The same signal as that of the NAND cell 9118 and the NAND cell 9119 may be generated from L3B and input to another NAND cell. In the case of a nonvolatile memory different from the number of bits in the NAND cell described in this embodiment, the number of input signals and the logic circuit of the decoder 9200 may be changed as appropriate. The decoder and the input signal described in this embodiment may be designed so that individual nonvolatile memory elements can be selected when data is written or read.

上記ＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることにより、上記実施の形態１と同様に、ＮＡＮＤ型セルの中の不揮発性メモリ素子のデータを１つずつ順次消去することができる。そのため、図３に示すように不揮発性メモリセル内を駆動するロジック部のＰウェル５００１と不揮発性メモリセルのＰウェル５００２の形成を同時に行なうことができる。つまり、ロジック部のＰウェルとメモリセルとのＰウェルを作り分ける際の基板の分離を行う必要がなく、ひいては不揮発性メモリ素子を有する不揮発性半導体記憶装置の低コスト化を実現することができる。 By using the data erasing method of the NAND type nonvolatile memory, the data of the nonvolatile memory elements in the NAND type cell can be sequentially erased one by one as in the first embodiment. Therefore, as shown in FIG. 3, the P well 5001 of the logic portion for driving the nonvolatile memory cell and the P well 5002 of the nonvolatile memory cell can be formed simultaneously. In other words, it is not necessary to separate the substrate when forming the P well of the logic portion and the memory cell separately, and thus the cost of the nonvolatile semiconductor memory device having the nonvolatile memory element can be reduced. .

なお、本実施の形態は、本明細書中の他の実施の形態または実施例のいかなる記載とも自由に組み合わせて実施することが可能である。   Note that this embodiment mode can be freely combined with any description in other embodiment modes or embodiments in this specification.

本実施例においては、不揮発性メモリ素子の断面図について図面を用いて説明する。図６に本実施例における不揮発性メモリ素子の断面図について示す。この不揮発性メモリ素子は、絶縁表面を有する基板１０を用いて作製されている。絶縁表面を有する基板１０としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁膜が形成された金属基板などを用いることができる。 In this embodiment, a cross-sectional view of a nonvolatile memory element will be described with reference to the drawings. FIG. 6 shows a cross-sectional view of the nonvolatile memory element in this example. This nonvolatile memory element is manufactured using a substrate 10 having an insulating surface. As the substrate 10 having an insulating surface, a glass substrate, a quartz substrate, a sapphire substrate, a ceramic substrate, a metal substrate having an insulating film formed on the surface, or the like can be used.

この絶縁表面を有する基板１０上に半導体膜１４が形成されている。基板１０と半導体膜１４の間には、下地絶縁膜１２を設けても良い。この下地絶縁膜１２は、基板１０から半導体膜１４へアルカリ金属などの不純物が拡散して汚染することを防ぐものである。また下地絶縁膜１２は、ブロッキング層として適宜設けてもよい。 A semiconductor film 14 is formed over the substrate 10 having this insulating surface. A base insulating film 12 may be provided between the substrate 10 and the semiconductor film 14. The base insulating film 12 prevents impurities such as alkali metals from diffusing from the substrate 10 to the semiconductor film 14 for contamination. The base insulating film 12 may be provided as a blocking layer as appropriate.

下地絶縁膜１２としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、下地絶縁膜１２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。 As the base insulating film 12, using a CVD method, a sputtering method, or the like, silicon oxide, silicon nitride, silicon oxynitride (SiOxNy) (x> y> 0), silicon nitride oxide (SiNxOy) (x> y> 0) It is formed using an insulating material such as. For example, in the case where the base insulating film 12 has a two-layer structure, a silicon nitride oxide film may be formed as the first insulating film and a silicon oxynitride film may be formed as the second insulating film. Alternatively, a silicon nitride film may be formed as the first insulating film, and a silicon oxide film may be formed as the second insulating film.

半導体膜１４は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板１０上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板１０の全面に形成された半導体膜を結晶化させた後、選択的にエッチングして半導体膜１４を形成することができる。すなわち、素子分離の目的から、絶縁表面に島状の半導体膜を形成し、該半導体膜に一又は複数の不揮発性メモリ素子を形成することが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体膜の結晶化法としては、レーザー結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。また、このような薄膜プロセスに換えて、絶縁表面に単結晶半導体膜を形成した所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いても良い。 The semiconductor film 14 is preferably formed using a single crystal semiconductor or a polycrystalline semiconductor. For example, after the semiconductor film formed on the entire surface of the substrate 10 is crystallized on the substrate 10 by a sputtering method, a plasma CVD method, or a low pressure CVD method, the semiconductor film 14 can be formed by selective etching. That is, for the purpose of element isolation, it is preferable to form an island-shaped semiconductor film on the insulating surface and to form one or more nonvolatile memory elements on the semiconductor film. As the semiconductor material, silicon is preferable, and a silicon germanium semiconductor can also be used. As a method for crystallizing a semiconductor film, a laser crystallization method, a crystallization method using rapid thermal annealing (RTA) or a heat treatment using a furnace annealing furnace, a crystallization method using a metal element that promotes crystallization, or a combination of these methods. Can be adopted. In place of such a thin film process, a so-called SOI (Silicon on Insulator) substrate in which a single crystal semiconductor film is formed on an insulating surface may be used.

このように、絶縁表面に形成された半導体膜を島状に分離形成することで、同一基板上に不揮発性メモリ素子アレイと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のある不揮発性メモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。 In this way, by separating and forming the semiconductor film formed on the insulating surface in an island shape, even when the nonvolatile memory element array and the peripheral circuit are formed on the same substrate, the element can be effectively separated. . That is, a non-volatile memory element array that needs to be written and erased at a voltage of about 10V to 20V and a peripheral circuit that operates at a voltage of about 3V to 7V and mainly controls data input / output and instructions are provided on the same substrate. Even when formed above, mutual interference due to the difference in voltage applied to each element can be prevented.

半導体膜１４にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。チャネル形成領域は、後述するゲート２６下と概略一致する領域に形成されるものであり、半導体膜１４の一対の不純物領域１８ａ、１８ｂの間に位置するものである。 A p-type impurity may be implanted into the semiconductor film 14. For example, boron is used as the p-type impurity, and may be added at a concentration of about 5 × 10 15 atoms / cm 3 to 1 × 10 16 atoms / cm 3 . This is for controlling the threshold voltage of the transistor, and acts effectively when added to the channel formation region. The channel formation region is formed in a region that substantially matches the region below the gate 26 described later, and is located between a pair of impurity regions 18 a and 18 b of the semiconductor film 14.

一対の不純物領域１８ａ、１８ｂは不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。一対の不純物領域１８ａ、１８ｂはｎ型不純物であるリン若しくはヒ素をピーク濃度で約１０２１ａｔｏｍｓ／ｃｍ３で半導体膜１４に添加することで形成される。 The pair of impurity regions 18a and 18b are regions functioning as a source region and a drain region in the nonvolatile memory element. The pair of impurity regions 18a and 18b is formed by adding phosphorus or arsenic, which is an n-type impurity, to the semiconductor film 14 at a peak concentration of about 10 21 atoms / cm 3 .

半導体膜１４上には第１の絶縁膜１６、浮遊ゲート２０、第２の絶縁膜２２、制御ゲート２４が形成されるが、本明細書では、浮遊ゲート２０から制御ゲート２４までの積層構造をゲート２６と呼ぶことがある。 A first insulating film 16, a floating gate 20, a second insulating film 22, and a control gate 24 are formed on the semiconductor film 14. In this specification, a stacked structure from the floating gate 20 to the control gate 24 is formed. Sometimes referred to as the gate 26.

第１の絶縁膜１６は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成する。第１の絶縁膜１６は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体膜（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁膜は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁膜１６は、浮遊ゲート２０に電荷を注入するためのトンネル絶縁膜として用いるので、このように丈夫であることが好ましい。この第１の絶縁膜１６は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁膜１６は３ｎｍ〜６ｎｍの厚さに形成することができる。 The first insulating film 16 is formed of silicon oxide or a stacked structure of silicon oxide and silicon nitride. The first insulating film 16 may be formed by depositing an insulating film by a plasma CVD method or a low pressure CVD method, but is preferably formed by solid phase oxidation or solid phase nitridation by plasma treatment. This is because an insulating film formed by oxidizing or nitriding a semiconductor film (typically a silicon layer) by plasma treatment is dense, has high withstand voltage, and is excellent in reliability. Since the first insulating film 16 is used as a tunnel insulating film for injecting charges into the floating gate 20, it is preferable that the first insulating film 16 be strong as described above. The first insulating film 16 is preferably formed to a thickness of 1 nm to 20 nm, preferably 3 nm to 6 nm. For example, when the gate length is 600 nm, the first insulating film 16 can be formed to a thickness of 3 nm to 6 nm.

プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。 As solid-phase oxidation treatment or solid-phase nitridation treatment by plasma treatment, the electron density is 1 × 10 11 cm −3 or more and 1 × 10 13 cm −3 or less when excited by microwaves (typically 2.45 GHz), and It is preferable to use plasma having an electron temperature of 0.5 eV to 1.5 eV. This is because in the solid phase oxidation treatment or solid phase nitridation treatment, a dense insulating film is formed at a temperature of 500 ° C. or lower and a practical reaction rate is obtained.

このプラズマ処理により半導体膜１４の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。 In the case where the surface of the semiconductor film 14 is oxidized by this plasma treatment, oxygen (O 2 ) or dinitrogen monoxide (N 2 O) and a rare gas (He, Ne, Ar, Kr, Xe) are used in an oxygen atmosphere. Or in an atmosphere of oxygen or dinitrogen monoxide and hydrogen (H 2 ) and a rare gas). In the case of performing nitridation by plasma treatment, nitrogen and hydrogen are used in a nitrogen atmosphere (for example, nitrogen (N 2 ) and a rare gas (including at least one of He, Ne, Ar, Kr, and Xe) atmosphere). Plasma treatment is performed in a rare gas atmosphere or in a rare gas atmosphere with NH 3 . As the rare gas, for example, Ar can be used. A gas in which Ar and Kr are mixed may be used.

図７にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板１０を配置するための支持台８８と、ガスを導入するためのガス供給部８４、ガスを排気するために真空ポンプに接続する排気口８６、アンテナ８０、誘電体板８２、プラズマ発生用のマイクロ波を供給するマイクロ波供給部９２を有している。また、支持台８８に温度制御部９０を設けることによって、基板１０の温度を制御することも可能である。 FIG. 7 shows a configuration example of an apparatus for performing plasma processing. This plasma processing apparatus includes a support base 88 for arranging the substrate 10, a gas supply unit 84 for introducing gas, an exhaust port 86 connected to a vacuum pump for exhausting gas, an antenna 80, and a dielectric plate. 82, a microwave supply unit 92 for supplying microwaves for plasma generation. In addition, the temperature of the substrate 10 can be controlled by providing the temperature control unit 90 on the support base 88.

以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体膜、絶縁膜、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部８４から供給するガスを選択すれば良い。 Hereinafter, the plasma treatment will be described. Note that plasma treatment includes oxidation treatment, nitridation treatment, oxynitridation treatment, hydrogenation treatment, and surface modification treatment for a semiconductor film, an insulating film, and a conductive layer. For these processes, a gas supplied from the gas supply unit 84 may be selected according to the purpose.

酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部８４から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板１０は室温にするか、若しくは温度制御部９０により１００℃〜５５０℃に加熱する。なお、基板１０と誘電体板８２との間隔は、２０ｎｍ〜８０ｍｍ（好ましくは２０ｎｍから６０ｍｍ）程度である。次に、マイクロ波供給部９２からアンテナ８０にマイクロ波を供給する。そしてマイクロ波をアンテナ８０から誘電体板８２を通して処理室内に導入することによって、プラズマ９４を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化窒化を行うことができる。 The oxidation treatment or nitridation treatment may be performed as follows. First, the processing chamber is evacuated and a plasma processing gas containing oxygen or nitrogen is introduced from the gas supply portion 84. The substrate 10 is brought to room temperature or heated to 100 ° C. to 550 ° C. by the temperature controller 90. The distance between the substrate 10 and the dielectric plate 82 is about 20 nm to 80 mm (preferably 20 nm to 60 mm). Next, the microwave is supplied from the microwave supply unit 92 to the antenna 80. Then, plasma 94 is generated by introducing the microwave from the antenna 80 through the dielectric plate 82 into the processing chamber. When plasma excitation is performed by introduction of microwaves, plasma with a low electron temperature (3 eV or less, preferably 1.5 eV or less) and a high electron density (1 × 10 11 cm −3 or more) can be generated. The surface of the semiconductor film can be oxidized or nitrided by oxygen radicals (which may include OH radicals) and / or nitrogen radicals (which may include NH radicals) generated by the high-density plasma. When a rare gas such as argon is mixed with the plasma processing gas, oxygen radicals or nitrogen radicals can be efficiently generated by the excited species of the rare gas. This method can perform oxidation, nitridation, or oxynitridation by solid-phase reaction at a low temperature of 500 ° C. or lower by effectively using active radicals excited by plasma.

図６において、プラズマ処理により形成される好適な第１の絶縁膜１６の一例は、酸素雰囲気下のプラズマ処理により半導体膜１４の表面に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層１６ｂを形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体膜１４上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層１６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。 In FIG. 6, an example of a suitable first insulating film 16 formed by plasma treatment is to form a silicon oxide layer 16a with a thickness of 3 nm to 6 nm on the surface of the semiconductor film 14 by plasma treatment in an oxygen atmosphere. Thereafter, a nitrogen plasma treatment layer 16b is formed by treating the surface of the silicon oxide layer with nitriding plasma in a nitrogen atmosphere. Specifically, first, a silicon oxide layer 16a is formed on the semiconductor film 14 with a thickness of 3 nm to 6 nm by plasma treatment in an oxygen atmosphere. Then, a nitrogen plasma treatment layer having a high nitrogen concentration is provided on or near the surface of the silicon oxide layer by performing plasma treatment in a nitrogen atmosphere. Note that the vicinity of the surface means a depth of approximately 0.5 nm to 1.5 nm from the surface of the silicon oxide layer. For example, by performing plasma treatment in a nitrogen atmosphere, a structure in which nitrogen is contained at a ratio of 20 to 50 atomic% at a depth of approximately 1 nm from the surface of the silicon oxide layer 16a is obtained.

第１の絶縁膜１６の代表例として、シリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜の表面をプラズマ処理で窒化することで、表層側の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。このプラズマ処理により絶縁耐圧が高い絶縁層を形成することができる。 As a typical example of the first insulating film 16, a dense oxide film having no distortion at the interface can be formed by oxidizing the surface of the silicon layer by plasma treatment. Further, by nitriding the surface of the oxide film by plasma treatment, when a nitride layer is formed by replacing oxygen on the surface layer side with nitrogen, the oxide film can be further densified. By this plasma treatment, an insulating layer having a high withstand voltage can be formed.

いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁膜を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁膜として信頼性の高いトンネル絶縁膜を形成することができる。 In any case, the heat formed at 950 ° C. to 1050 ° C. even when a glass substrate having a heat resistant temperature of 700 ° C. or less is used by using the solid phase oxidation treatment or solid phase nitridation treatment by the plasma treatment as described above. An insulating film equivalent to the oxide film can be obtained. That is, a highly reliable tunnel insulating film can be formed as the tunnel insulating film of the nonvolatile memory element.

浮遊ゲート２０は第１の絶縁膜１６上に形成される。浮遊ゲート２０は半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。 The floating gate 20 is formed on the first insulating film 16. The floating gate 20 is preferably formed of a semiconductor material, and one that satisfies one or more of the following conditions can be selected.

浮遊ゲート２０を形成する半導体材料のバンドギャップが、半導体膜１４のバンドギャップより小さいことが好ましい。例えば、浮遊ゲート２０を形成する半導体材料のバンドギャップと、半導体膜１４のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体膜１４の伝導帯の底のエネルギーレベルより、浮遊ゲート２０の伝導帯の底のエネルギーレベルを低くすることにより、電荷（電子）の注入性を向上させ、電荷保持特性を向上させるためである。 The band gap of the semiconductor material forming the floating gate 20 is preferably smaller than the band gap of the semiconductor film 14. For example, the band gap of the semiconductor material forming the floating gate 20 and the band gap of the semiconductor film 14 are preferably 0.1 eV or more, and the former is preferably smaller. This is because the energy level of the bottom of the conduction band of the floating gate 20 is made lower than the energy level of the bottom of the conduction band of the semiconductor film 14, thereby improving the charge (electron) injection property and improving the charge retention characteristics. .

浮遊ゲート２０を形成する半導体材料は、半導体膜１４を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。浮遊ゲート２０を抵抗率の小さい半導体材料で形成することにより、制御ゲートと半導体膜の間に電圧を印加したとき、電界が浮遊ゲートで分圧されずにすみ、電界を半導体膜に有効に作用させることができる。例えば、ゲルマニウムは４０〜７０Ω・ｃｍの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で浮遊ゲート２０にｎ型不純物を添加しても良い。このように、半導体膜１４と比較して、浮遊ゲート２０をバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。 The semiconductor material forming the floating gate 20 is preferably formed of a material having a lower resistivity than the material forming the semiconductor film 14. By forming the floating gate 20 with a semiconductor material having a low resistivity, when a voltage is applied between the control gate and the semiconductor film, the electric field is not divided by the floating gate, and the electric field effectively acts on the semiconductor film. Can be made. For example, germanium is preferable because it has a specific resistance of 40 to 70 Ω · cm. Further, an n-type impurity may be added to the floating gate 20 for the purpose of reducing the resistivity. In this manner, the writing characteristics can be improved by forming the floating gate 20 with a material having a small band gap and a low resistivity as compared with the semiconductor film 14.

浮遊ゲート２０を形成する半導体材料は、第１の絶縁膜１６により形成される半導体膜１４の電子に対するエネルギー障壁に対し、第１の絶縁膜１６により形成される浮遊ゲート２０の電子に対するエネルギー障壁が高くなるものが好ましい。これは、半導体膜１４から浮遊ゲート２０への電荷（電子）を注入しやすくし、浮遊ゲート２０から電荷が消失することを防ぐためである。 The semiconductor material forming the floating gate 20 has an energy barrier against electrons of the floating gate 20 formed by the first insulating film 16 as compared to an energy barrier against electrons of the semiconductor film 14 formed by the first insulating film 16. What becomes high is preferable. This is to make it easier to inject charges (electrons) from the semiconductor film 14 to the floating gate 20 and to prevent the charges from disappearing from the floating gate 20.

また、浮遊ゲート２０は、図８に示すように、第１の浮遊ゲート電極層２０ａと第２の浮遊ゲート電極層２０ｂにより形成されていてもよい。勿論、この二層構造に限定されず、２層以上の層を積層して設ければ良い。しかしながら、第１の絶縁膜１６に接して形成される第１の浮遊ゲート電極層２０ａは半導体材料で形成することが好ましく、次に示す一又は複数の条件を満たすものを選択することができる。 Further, as shown in FIG. 8, the floating gate 20 may be formed of a first floating gate electrode layer 20a and a second floating gate electrode layer 20b. Needless to say, the present invention is not limited to this two-layer structure, and two or more layers may be stacked. However, the first floating gate electrode layer 20a formed in contact with the first insulating film 16 is preferably formed of a semiconductor material, and one that satisfies one or more of the following conditions can be selected.

第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップが、半導体膜１４のバンドギャップより小さいことが好ましい。例えば、第１の浮遊ゲート電極層２０ａを形成する半導体材料のバンドギャップと、半導体膜１４のバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体膜１４の伝導帯の底のエネルギーレベルより、第１の浮遊ゲート電極層２０ａの伝導帯の底のエネルギーレベルを低くすることにより、電荷（電子）の注入性を向上させ、電荷保持特性を向上させるためである。 The band gap of the semiconductor material forming the first floating gate electrode layer 20 a is preferably smaller than the band gap of the semiconductor film 14. For example, the band gap of the semiconductor material forming the first floating gate electrode layer 20a and the band gap of the semiconductor film 14 have a difference of 0.1 eV or more, and the former is preferably smaller. By lowering the energy level of the bottom of the conduction band of the first floating gate electrode layer 20a from the energy level of the bottom of the conduction band of the semiconductor film 14, the charge (electron) injection property is improved and the charge retention characteristics are improved. It is for improving.

第１の浮遊ゲート電極層２０ａを形成する半導体材料は、半導体膜１４を形成する材料よりも抵抗率が小さい材料で形成されていることが好ましい。第１の浮遊ゲート電極層２０ａを抵抗率の小さい半導体材料で形成することにより、制御ゲートと半導体膜の間に電圧を印加したとき、電界が浮遊ゲートで分圧されずにすみ、電界を半導体膜に有効に作用させることができる。例えば、ゲルマニウムは４０〜７０Ω・ｃｍの固有抵抗を有するので好ましい。また、抵抗率を下げる目的で第１の浮遊ゲート電極層２０ａにｎ型不純物を添加しても良い。このように、半導体膜１４と比較して、第１の浮遊ゲート電極層２０ａをバンドギャップが小さく抵抗率が低い材料で形成することで、書き込み特性を向上させることができる。 The semiconductor material forming the first floating gate electrode layer 20a is preferably formed of a material having a lower resistivity than the material forming the semiconductor film. By forming the first floating gate electrode layer 20a from a semiconductor material having a low resistivity, when a voltage is applied between the control gate and the semiconductor film, the electric field is not divided by the floating gate, and the electric field is generated by the semiconductor. It is possible to effectively act on the membrane. For example, germanium is preferable because it has a specific resistance of 40 to 70 Ω · cm. Further, an n-type impurity may be added to the first floating gate electrode layer 20a for the purpose of reducing the resistivity. As described above, when the first floating gate electrode layer 20a is formed using a material having a small band gap and a low resistivity as compared with the semiconductor film 14, writing characteristics can be improved.

第１の浮遊ゲート電極層２０ａを形成する半導体材料は、第１の絶縁膜１６により形成される半導体膜１４の電子に対するエネルギー障壁に対し、第１の絶縁膜１６により形成される第１の浮遊ゲート電極層２０ａの電子に対するエネルギー障壁が高くなるものが好ましい。これは、半導体膜１４から第１の浮遊ゲート電極層２０ａへの電荷（電子）を注入しやすくし、第１の浮遊ゲート電極層２０ａから電荷が消失することを防ぐためである。 The semiconductor material forming the first floating gate electrode layer 20a is the first floating film formed by the first insulating film 16 against the energy barrier against electrons of the semiconductor film 14 formed by the first insulating film 16. The gate electrode layer 20a preferably has a high energy barrier against electrons. This is to make it easier to inject charges (electrons) from the semiconductor film 14 to the first floating gate electrode layer 20a and to prevent the charges from disappearing from the first floating gate electrode layer 20a.

図６における浮遊ゲート２０または図８における第１の浮遊ゲート電極層２０ａを形成する半導体材料の条件を満たすものとして、代表的にはゲルマニウム若しくはゲルマニウム化合物で浮遊ゲート２０または第１の浮遊ゲート電極層２０ａを形成することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％未満であると、構成元素としての効果が薄れ、浮遊ゲート２０又は第１の浮遊ゲート電極層２０ａのバンドギャップが有効に小さくならないためである。 As a material satisfying the condition of the semiconductor material for forming the floating gate 20 in FIG. 6 or the first floating gate electrode layer 20a in FIG. 8, the floating gate 20 or the first floating gate electrode layer is typically made of germanium or a germanium compound. 20a can be formed. A typical example of the germanium compound is silicon germanium. In this case, it is preferable that germanium is contained at 10 atomic% or more with respect to silicon. This is because if the germanium concentration is less than 10 atomic%, the effect as a constituent element is reduced, and the band gap of the floating gate 20 or the first floating gate electrode layer 20a is not effectively reduced.

浮遊ゲート（以下、電荷蓄積層ともいう）は電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば他の半導体材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物の層で置き換えることもできる。 The floating gate (hereinafter also referred to as a charge storage layer) is applied to the nonvolatile semiconductor memory device according to the present invention for the purpose of storing charges, but other semiconductor materials are used as long as they have similar functions. You can also. For example, a ternary semiconductor containing germanium may be used. Further, the semiconductor material may be hydrogenated. Further, it can be replaced with an oxide or nitride layer of germanium or a germanium compound as a function as a charge storage layer of the nonvolatile memory element.

なお、図８における第１の浮遊ゲート電極層２０ａに接して、第２の絶縁膜２２側に設ける第２の浮遊ゲート電極層２０ｂは、シリコン若しくはシリコン化合物で形成される層を適用することが好ましい。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲルマニウムを１０原子％未満の濃度で含むシリコンゲルマニウムなどを適用することができる。このように第２の浮遊ゲート電極層２０ｂを、第１の浮遊ゲート電極層２０ａよりもバンドギャップの大きな材料で形成することにより、浮遊ゲートに蓄積する電荷が第２の絶縁膜２２側にリークするのを防ぐことができる。また、第２の浮遊ゲート電極層２０ｂを形成するものとして、金属窒化物又は金属酸化物を用いることができる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。 Note that a layer formed of silicon or a silicon compound is applied to the second floating gate electrode layer 20b provided on the second insulating film 22 side in contact with the first floating gate electrode layer 20a in FIG. preferable. As the silicon compound, silicon nitride, silicon nitride oxide, silicon carbide, silicon germanium containing germanium at a concentration of less than 10 atomic%, or the like can be used. In this way, by forming the second floating gate electrode layer 20b with a material having a larger band gap than the first floating gate electrode layer 20a, the charge accumulated in the floating gate leaks to the second insulating film 22 side. Can be prevented. Further, a metal nitride or a metal oxide can be used for forming the second floating gate electrode layer 20b. As the metal nitride, tantalum nitride, tungsten nitride, molybdenum nitride, titanium nitride, or the like can be used.

いずれにしても、図８における上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物の第２の層は、ゲルマニウム若しくはゲルマニウム化合物で形成される第１の層の上層側に設けることにより、製造工程においては、耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、浮遊ゲートの加工を容易なものとすることができる。 In any case, the second layer of silicon or silicon compound, metal nitride, or metal oxide described above in FIG. 8 is manufactured by providing it on the upper layer side of the first layer formed of germanium or germanium compound. In the process, it can be used as a barrier layer for the purpose of water resistance and chemical resistance. Thereby, the handling of the substrate in the photolithography process, the etching process, and the cleaning process becomes easy, and the productivity can be improved. That is, the floating gate can be easily processed.

第２の絶縁膜２２は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化アルミニウム（ＡｌｘＯｙ）などの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。第２の絶縁膜２２の厚さは１ｎｍ〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、窒化シリコン層２２ａを３ｎｍの厚さに堆積し、酸化シリコン層２２ｂの厚さを５ｎｍの厚さに堆積したものを用いることができる。また、浮遊ゲート２０の表面にプラズマ処理を行い、浮遊ゲート２０の表面を窒化処理した窒化膜（例えば、浮遊ゲート２０としてゲルマニウムを用いた場合には窒化ゲルマニウム）を形成してもよい。いずれにしても、第１の絶縁膜１６と第２の絶縁膜２２が、浮遊ゲート２０と接する側の一方又は双方を窒化膜とすることで、浮遊ゲート２０の酸化を防ぐことができる。また、第２の絶縁膜２２は、第１の絶縁膜１６と比較して誘電率の大きい材料である酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）又は酸化タンタル（ＴａＯｘ）を含む膜を形成してもよい。 The second insulating film 22 is formed of a single layer of silicon oxide, silicon oxynitride (SiOxNy) (x> y), silicon nitride (SiNx), silicon nitride oxide (SiNxOy) (x> y), aluminum oxide (AlxOy), or the like. A plurality of layers are formed by a low pressure CVD method, a plasma CVD method, or the like. The thickness of the second insulating film 22 is 1 nm to 20 nm, preferably 5 to 10 nm. For example, a silicon nitride layer 22a having a thickness of 3 nm and a silicon oxide layer 22b having a thickness of 5 nm can be used. Alternatively, a plasma treatment may be performed on the surface of the floating gate 20 to form a nitride film obtained by nitriding the surface of the floating gate 20 (for example, germanium nitride when germanium is used as the floating gate 20). In any case, the first insulating film 16 and the second insulating film 22 are made of a nitride film on one or both sides in contact with the floating gate 20, so that the floating gate 20 can be prevented from being oxidized. The second insulating film 22 is a film containing aluminum oxide (AlOx), hafnium oxide (HfOx), or tantalum oxide (TaOx), which is a material having a dielectric constant larger than that of the first insulating film 16. May be.

制御ゲート２４はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層２４ａと上記の金属層２４ｂの積層構造で制御ゲート２４を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層２４ａを設けることにより、第２の絶縁膜２２との密着性を向上させることができ、制御ゲート２４が第２の絶縁膜２２から剥離することを防ぐことができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、制御ゲート２４として用いれば、第２の絶縁膜２２との相乗効果により、第１の絶縁膜１６の厚さを厚くすることができる。 The control gate 24 is a metal selected from tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), chromium (Cr), niobium (Nb), or the like, or an alloy containing these metals as a main component. It is preferable to form with a material or a compound material. Alternatively, polycrystalline silicon to which an impurity element such as phosphorus is added can be used. Further, the control gate 24 may be formed by a laminated structure of one or more metal nitride layers 24a and the metal layer 24b. As the metal nitride, tungsten nitride, molybdenum nitride, or titanium nitride can be used. By providing the metal nitride layer 24a, the adhesion with the second insulating film 22 can be improved, and the control gate 24 can be prevented from being peeled off from the second insulating film 22. In addition, since a metal nitride such as tantalum nitride has a high work function, the thickness of the first insulating film 16 can be increased due to a synergistic effect with the second insulating film 22 when used as the control gate 24. .

図６に示す不揮発性メモリ素子の動作メカニズムを、図９に示すバンド図を参照して説明する。また図８に示す不揮発性メモリ素子の動作メカニズムを、図１０に示すバンド図を参照して説明する。以下に示すバンド図において、図６、図８と同じ要素には同じ符号を付している。 The operation mechanism of the nonvolatile memory element shown in FIG. 6 will be described with reference to a band diagram shown in FIG. The operation mechanism of the nonvolatile memory element shown in FIG. 8 will be described with reference to a band diagram shown in FIG. In the band diagram shown below, the same elements as those in FIGS. 6 and 8 are denoted by the same reference numerals.

図９は半導体膜１４、第１の絶縁膜１６、浮遊ゲート２０、第２の絶縁膜２２、制御ゲート２４が積層された状態を示している。図９は制御ゲート２４に電圧を印加していない場合であって、半導体膜１４のフェルミ準位Ｅｆと制御ゲート２４のフェルミ準位Ｅｆｍが等しい場合を示している。 FIG. 9 shows a state in which the semiconductor film 14, the first insulating film 16, the floating gate 20, the second insulating film 22, and the control gate 24 are stacked. FIG. 9 shows a case where no voltage is applied to the control gate 24 and the Fermi level Ef of the semiconductor film 14 and the Fermi level Efm of the control gate 24 are equal.

第１の絶縁膜１６を挟んで、半導体膜１４と浮遊ゲート２０は異なる材料で形成している。半導体膜１４のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と浮遊ゲート２０のバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４としてシリコン（１．１２ｅＶ）、浮遊ゲート２０をとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）を組み合わせることができる。なお、第１の絶縁膜１６は酸化シリコン層１６ａ（約８ｅＶ）と、当該酸化シリコン層の表面をプラズマ処理により窒化した窒素プラズマ処理層１６ｂ（約５ｅＶ）が積層された状態を示している。また、第２の絶縁膜２２も、浮遊ゲート２０側から、窒化シリコン層２２ａと酸化シリコン層２２ｂが積層された状態を示している。 The semiconductor film 14 and the floating gate 20 are formed of different materials with the first insulating film 16 interposed therebetween. The band gap Eg1 (energy difference between the lower end Ec of the conduction band and the upper end Ev of the valence band) of the semiconductor film 14 is different from the band gap Eg2 of the floating gate 20, and the latter band gap is combined to be small. For example, silicon (1.12 eV) can be combined as the semiconductor film 14, and germanium (0.72 eV) or silicon germanium (0.73 to 1.0 eV) can be combined as the floating gate 20. The first insulating film 16 shows a state in which a silicon oxide layer 16a (about 8 eV) and a nitrogen plasma processing layer 16b (about 5 eV) obtained by nitriding the surface of the silicon oxide layer by plasma processing are stacked. The second insulating film 22 also shows a state in which the silicon nitride layer 22a and the silicon oxide layer 22b are stacked from the floating gate 20 side.

第１の絶縁膜１６を挟んで、半導体膜１４と浮遊ゲート２０は異なる材料で形成している。この場合、半導体膜１４のバンドギャップと浮遊ゲート２０のバンドギャップは異なるものであり、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４をシリコン（１．１２ｅＶ）として、浮遊ゲート２０をゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）とすることができる。すなわち、半導体膜１４としてシリコンのバンドギャップＥｇ１と、浮遊ゲート２０としてゲルマニウムのバンドギャップＥｇ２は、Ｅｇ１＞Ｅｇ２の関係を満たしている。半導体膜１４とゲート電極２０のそれぞれについて上述の材料を用いて形成すれば、第１の絶縁膜１６により形成される半導体膜１４の電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と、第１の絶縁膜１６により形成される浮遊ゲート２０の電子に対するエネルギー障壁、すなわち第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。このような状況においては、半導体膜１４と浮遊ゲート２０の伝導帯底のエネルギーレベルのエネルギー差ΔＥが発生する。後述するように、このエネルギー差ΔＥは、半導体膜１４から浮遊ゲート２０に電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。 The semiconductor film 14 and the floating gate 20 are formed of different materials with the first insulating film 16 interposed therebetween. In this case, the band gap of the semiconductor film 14 and the band gap of the floating gate 20 are different, and the latter band gap is combined to be small. For example, the semiconductor film 14 can be silicon (1.12 eV), and the floating gate 20 can be germanium (0.72 eV) or silicon germanium (0.73 to 1.0 eV). That is, the silicon band gap Eg1 as the semiconductor film 14 and the germanium band gap Eg2 as the floating gate 20 satisfy the relationship of Eg1> Eg2. If each of the semiconductor film 14 and the gate electrode 20 is formed using the above-described material, the energy barrier against electrons of the semiconductor film 14 formed by the first insulating film 16, that is, the first barrier Be1 and the first insulating film 14 are formed. The energy barrier against electrons of the floating gate 20 formed by the film 16, that is, the second barrier Be2, has different values, and can have a relationship of Be2> Be1. In such a situation, an energy difference ΔE between the energy levels of the conduction band bottoms of the semiconductor film 14 and the floating gate 20 occurs. As will be described later, this energy difference ΔE acts in the direction of accelerating electrons when electrons are injected from the semiconductor film 14 into the floating gate 20 and contributes to lowering the write voltage.

また、図１０は半導体膜１４、第１の絶縁膜１６、浮遊ゲート２０、第２の絶縁膜２２、制御ゲート２４が積層された状態を示している。図１０は制御ゲート２４に電圧を印加していない場合であって、半導体膜１４のフェルミ準位Ｅｆと制御ゲート２４のフェルミ準位Ｅｆｍが等しい場合を示している。 FIG. 10 shows a state in which the semiconductor film 14, the first insulating film 16, the floating gate 20, the second insulating film 22, and the control gate 24 are stacked. FIG. 10 shows a case where no voltage is applied to the control gate 24 and the Fermi level Ef of the semiconductor film 14 and the Fermi level Efm of the control gate 24 are equal.

第１の絶縁膜１６を挟んで、半導体膜１４と浮遊ゲート２０の内、少なくとも第１の浮遊ゲート電極層２０ａは異なる材料で形成している。半導体膜１４のバンドギャップＥｇ１（伝導帯の下端Ｅｃと価電子帯の上端Ｅｖのエネルギー差）と第１の浮遊ゲート電極層２０ａのバンドギャップＥｇ２は異なるものとし、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４としてシリコン（１．１２ｅＶ）、第１の浮遊ゲート電極層２０ａとしてゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）を組み合わせることができる。また、第２の浮遊ゲート電極層２０ｂとして多結晶シリコンを用いた場合には、第１の浮遊ゲート電極層２０ａよりもバンドギャップが大きくなる。このバンドギャップの差は、第１の絶縁膜１６を通して第１の浮遊ゲート電極層２０ａに注入されたキャリアに対する障壁となる。それにより、注入されたキャリアが第２の絶縁膜２２側にリークすることや、第２の浮遊ゲート電極層２０ｂと第２の絶縁膜２２との界面にトラップされてしまうのを防ぐことができる。 Between the semiconductor film 14 and the floating gate 20, at least the first floating gate electrode layer 20a is formed of different materials with the first insulating film 16 interposed therebetween. The band gap Eg1 (energy difference between the lower end Ec of the conduction band and the upper end Ev of the valence band) of the semiconductor film 14 is different from the band gap Eg2 of the first floating gate electrode layer 20a, and the latter band gap is reduced. Are combined. For example, silicon (1.12 eV) can be combined as the semiconductor film 14, and germanium (0.72 eV) or silicon germanium (0.73 to 1.0 eV) can be combined as the first floating gate electrode layer 20a. When polycrystalline silicon is used as the second floating gate electrode layer 20b, the band gap is larger than that of the first floating gate electrode layer 20a. This difference in band gap becomes a barrier against carriers injected into the first floating gate electrode layer 20a through the first insulating film 16. Accordingly, the injected carriers can be prevented from leaking to the second insulating film 22 side or trapped at the interface between the second floating gate electrode layer 20b and the second insulating film 22. .

なお、第１の絶縁膜１６は酸化シリコン層１６ａ（約８ｅＶ）と、当該酸化シリコン層の表面をプラズマ処理により窒化処理した窒素プラズマ処理層１６ｂ（約５ｅＶ）が積層された状態を示している。また、第２の絶縁膜２２も、浮遊ゲート２０側から、窒化シリコン層２２ａと酸化シリコン層２２ｂが積層された状態を示している。 The first insulating film 16 shows a state in which a silicon oxide layer 16a (about 8 eV) and a nitrogen plasma processing layer 16b (about 5 eV) obtained by nitriding the surface of the silicon oxide layer by plasma processing are stacked. . The second insulating film 22 also shows a state in which the silicon nitride layer 22a and the silicon oxide layer 22b are stacked from the floating gate 20 side.

第１の絶縁膜１６を挟んで、半導体膜１４と第１の浮遊ゲート電極層２０ａは異なる材料で形成している。この場合、半導体膜１４のバンドギャップと第１の浮遊ゲート電極層２０ａのバンドギャップは異なるものであり、後者のバンドギャップは小さくなるように組み合わせている。例えば、半導体膜１４をシリコン（１．１２ｅＶ）として、第１の浮遊ゲート電極層２０ａをゲルマニウム（０．７２ｅＶ）又はシリコンゲルマニウム（０．７３〜１．０ｅＶ）とすることができる。すなわち、半導体膜１４としてシリコンのバンドギャップＥｇ１と、第１の浮遊ゲート電極層２０ａとしてゲルマニウムのバンドギャップＥｇ２は、Ｅｇ１＞Ｅｇ２の関係を満たしている。半導体膜１４と第１の浮遊ゲート電極層２０ａのそれぞれについて上述の材料を用いて形成すれば、第１の絶縁膜１６により形成される電子に対するエネルギー障壁、すなわち第１障壁Ｂｅ１と第２障壁Ｂｅ２は異なる値となり、Ｂｅ２＞Ｂｅ１の関係を持たせることができる。このような状況においては、半導体膜１４と第１の浮遊ゲート電極層２０ａの伝導帯底のエネルギーレベルのエネルギー差ΔＥが発生する。後述するように、このエネルギー差ΔＥは、半導体膜１４から第１の浮遊ゲート電極層２０ａに電子を注入するとき、電子を加速する方向に作用するので、書き込み電圧を低下させるのに寄与する。 The semiconductor film 14 and the first floating gate electrode layer 20a are formed of different materials with the first insulating film 16 interposed therebetween. In this case, the band gap of the semiconductor film 14 and the band gap of the first floating gate electrode layer 20a are different, and the latter band gap is combined to be small. For example, the semiconductor film 14 can be silicon (1.12 eV), and the first floating gate electrode layer 20a can be germanium (0.72 eV) or silicon germanium (0.73 to 1.0 eV). That is, the band gap Eg1 of silicon as the semiconductor film 14 and the band gap Eg2 of germanium as the first floating gate electrode layer 20a satisfy the relationship of Eg1> Eg2. If each of the semiconductor film 14 and the first floating gate electrode layer 20a is formed using the above-described materials, the energy barrier against electrons formed by the first insulating film 16, that is, the first barrier Be1 and the second barrier Be2 are used. Become different values, and a relationship of Be2> Be1 can be given. In such a situation, an energy difference ΔE between the energy levels of the conduction band bottoms of the semiconductor film 14 and the first floating gate electrode layer 20a occurs. As will be described later, this energy difference ΔE acts in the direction of accelerating the electrons when injecting the electrons from the semiconductor film 14 into the first floating gate electrode layer 20a, thereby contributing to a decrease in the write voltage.

比較のために、半導体膜と浮遊ゲートを同じ半導体材料で形成した場合のバンド図を図１１に示す。このバンド図は、半導体膜０１、第１の絶縁膜０２、浮遊ゲート０３、第２の絶縁膜０４、制御ゲート０５が順次積層された状態を示している。半導体膜０１と浮遊ゲート０３を同じシリコン材料で形成した場合でも、浮遊ゲート０３を薄く形成するとバンドギャップが異なってくる。図１１では、半導体膜０１のバンドギャップをＥｇ１、浮遊ゲート０３のバンドギャップをＥｇ２で示している。例えば、シリコンでは薄膜化すると、バンドギャップが単結晶シリコンウェハの１．１２ｅＶから１．４ｅＶ程度まで増大すると言われている。それにより、半導体膜０１と浮遊ゲート０３の間には、電子の注入を遮る方向に−ΔＥのエネルギー差が生じてしまう。このような状況では、半導体膜０１から浮遊ゲート０３に電子を注入するために高電圧が必要になってしまう。すなわち、書き込み電圧を下げるために、浮遊ゲート０３をバルクシリコン並に厚く形成するか、ｎ型不純物としてリンやヒ素を高濃度にドーピングする必要がある。このことは、従来の不揮発性メモリにおける欠陥である。 For comparison, FIG. 11 shows a band diagram in the case where the semiconductor film and the floating gate are formed of the same semiconductor material. This band diagram shows a state in which the semiconductor film 01, the first insulating film 02, the floating gate 03, the second insulating film 04, and the control gate 05 are sequentially stacked. Even when the semiconductor film 01 and the floating gate 03 are formed of the same silicon material, the band gap differs if the floating gate 03 is formed thin. In FIG. 11, the band gap of the semiconductor film 01 is represented by Eg1, and the band gap of the floating gate 03 is represented by Eg2. For example, when silicon is thinned, it is said that the band gap increases from 1.12 eV to 1.4 eV of a single crystal silicon wafer. As a result, an energy difference of −ΔE is generated between the semiconductor film 01 and the floating gate 03 in the direction of blocking electron injection. In such a situation, a high voltage is required to inject electrons from the semiconductor film 01 into the floating gate 03. In other words, in order to lower the write voltage, it is necessary to form the floating gate 03 as thick as bulk silicon or dope phosphorus or arsenic as an n-type impurity at a high concentration. This is a defect in the conventional nonvolatile memory.

ところで、浮遊ゲート２０に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。本実施例においてはＦ−Ｎ型トンネル電流を利用して浮遊ゲート２０に電子を注入する。Ｆ−Ｎ型トンネル電流を利用する場合、正の電圧を制御ゲート２４に印加して半導体膜１４からＦ−Ｎ型トンネル電流により電子を浮遊ゲート２０に注入する。 By the way, in order to inject electrons into the floating gate 20, there are a method using thermal electrons and a method using FN tunnel current. In this embodiment, electrons are injected into the floating gate 20 using an FN type tunnel current. When the FN type tunnel current is used, a positive voltage is applied to the control gate 24 and electrons are injected from the semiconductor film 14 into the floating gate 20 by the FN type tunnel current.

図１２（Ａ）はＦ−Ｎ型トンネル電流により浮遊ゲート２０に電子を注入するときの印加電圧を示している。制御ゲート２４に正の高電圧（１０Ｖ〜２０Ｖ）を印加すると共に、ソース領域１８ａとドレイン領域１８ｂは０Ｖとしておく。このときのバンド図は図１３に示すようになる。高電界により半導体膜１４の電子は第１の絶縁膜１６に注入され、Ｆ−Ｎ型トンネル電流が流れる。図９及び図１０で説明したように、半導体膜１４のバンドギャップＥｇ１と、浮遊ゲート２０のバンドギャップＥｇ２の関係は、Ｅｇ１＞Ｅｇ２である。この差が自己バイアスとして、半導体膜１４のチャネル形成領域より注入された電子を浮遊ゲートの方に加速するように作用する。それにより、電子の注入性を向上させることができる。 FIG. 12A shows an applied voltage when electrons are injected into the floating gate 20 by the FN type tunnel current. A positive high voltage (10V to 20V) is applied to the control gate 24, and the source region 18a and the drain region 18b are set to 0V. The band diagram at this time is as shown in FIG. Electrons in the semiconductor film 14 are injected into the first insulating film 16 by the high electric field, and an FN tunnel current flows. As described in FIGS. 9 and 10, the relationship between the band gap Eg1 of the semiconductor film 14 and the band gap Eg2 of the floating gate 20 is Eg1> Eg2. This difference acts as a self-bias so that electrons injected from the channel formation region of the semiconductor film 14 are accelerated toward the floating gate. Thereby, the electron injection property can be improved.

浮遊ゲート２０の伝導帯の底のエネルギーレベルは、半導体膜１４の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にある。そのため電子が浮遊ゲート２０に注入されるに当たっては、このエネルギー差に起因する内部電界が生じる。これは、上記したような半導体膜１４と浮遊ゲート２０の組み合わせによって実現する。すなわち、半導体膜１４から浮遊ゲート２０へ電子を注入しやすくなり、不揮発性メモリ素子における書き込み特性を向上させることができる。この作用は、熱電子を利用して浮遊ゲート２０に電子を注入する場合にも同様である。 The energy level of the bottom of the conduction band of the floating gate 20 is at a level lower by ΔE in terms of electronic energy than the energy level of the bottom of the conduction band of the semiconductor film 14. Therefore, when electrons are injected into the floating gate 20, an internal electric field is generated due to this energy difference. This is realized by the combination of the semiconductor film 14 and the floating gate 20 as described above. That is, it becomes easy to inject electrons from the semiconductor film 14 to the floating gate 20, and the write characteristics in the nonvolatile memory element can be improved. This effect is the same when electrons are injected into the floating gate 20 using thermal electrons.

浮遊ゲート２０に電子が保持されている間は、不揮発性メモリ素子のしきい値電圧は正の方向にシフトする。この状態を、データ”０”が書き込まれた状態とすることができる。図１４は、電荷保持状態のバンド図を示している。浮遊ゲート２０の電子は、第１の絶縁膜１６と第２の絶縁膜２２に挟まれていることにより、エネルギー的に閉じこめられた状態にある。浮遊ゲート２０に蓄積するキャリア（電子）によりポテンシャルエネルギーは上がるが、エネルギー障壁を超えるエネルギーが電子に付与されない限り浮遊ゲート２０から電子は放出されないことになる。また、浮遊ゲート２０の伝導帯の底のエネルギーレベルは、半導体膜１４の伝導帯の底のエネルギーレベルに対して電子エネルギー的にΔＥだけ低い準位にあり、電子に対してエネルギー的な障壁が浮遊ゲート２０により形成される。この障壁により、トンネル電流によって半導体膜１４に電子が流出してしまうのを防ぐことができる。すなわち、１５０℃の恒温で放置した場合においても高い信頼性が得られ、電荷保持特性を改善することができる。 While electrons are held in the floating gate 20, the threshold voltage of the nonvolatile memory element is shifted in the positive direction. This state can be a state in which data “0” is written. FIG. 14 shows a band diagram in the charge holding state. The electrons of the floating gate 20 are in a state of being confined in terms of energy by being sandwiched between the first insulating film 16 and the second insulating film 22. Although the potential energy is increased by carriers (electrons) accumulated in the floating gate 20, electrons are not emitted from the floating gate 20 unless energy exceeding the energy barrier is applied to the electrons. The energy level at the bottom of the conduction band of the floating gate 20 is at a level that is lower by ΔE in terms of electronic energy than the energy level at the bottom of the conduction band of the semiconductor film 14, and there is an energy barrier against electrons. It is formed by the floating gate 20. This barrier can prevent electrons from flowing into the semiconductor film 14 due to the tunnel current. That is, even when left at a constant temperature of 150 ° C., high reliability can be obtained and charge retention characteristics can be improved.

このデータ”０”の検出は、浮遊ゲート２０に電荷が保持されていない状態で不揮発性メモリ素子がオンとなるゲート電圧を印加したとき、不揮発性メモリ素子がオンしないことをセンス回路によって検出することで可能である。又は、図１２（Ｂ）に示すようにソース領域１８ａとドレイン領域１８ｂ間にバイアスを印加して、制御ゲート２４を０Ｖとしたときに不揮発性メモリ素子が導通するか否かで判断することができる。 This detection of data “0” is detected by the sense circuit that the nonvolatile memory element is not turned on when a gate voltage is applied to turn on the nonvolatile memory element in a state where no electric charge is held in the floating gate 20. Is possible. Alternatively, as shown in FIG. 12B, it is possible to determine whether or not the nonvolatile memory element becomes conductive when a bias is applied between the source region 18a and the drain region 18b and the control gate 24 is set to 0V. it can.

図１５（Ａ）は浮遊ゲート２０から電荷を放出させ、不揮発性メモリ素子からデータを消去する状態を示している。この場合、制御ゲート２４に負のバイアスを印加して、半導体膜１４と浮遊ゲート２０の間にＦ−Ｎ型トンネル電流を流すことにより行う。或いは、図１５（Ｂ）に示すように、制御ゲート２４に負のバイアスを印加し、ソース領域１８ａに正の高電圧を印加することにより、Ｆ−Ｎ型トンネル電流を発生させ、ソース領域１８ａ側に電子を引き抜いても良い。 FIG. 15A shows a state in which charges are released from the floating gate 20 and data is erased from the nonvolatile memory element. In this case, a negative bias is applied to the control gate 24 and an FN tunnel current is caused to flow between the semiconductor film 14 and the floating gate 20. Alternatively, as shown in FIG. 15B, by applying a negative bias to the control gate 24 and applying a positive high voltage to the source region 18a, an FN type tunnel current is generated, and the source region 18a. You may pull out electrons to the side.

図１６は、この消去状態のバンド図を示している。消去動作では、第１の絶縁膜１６を薄く形成することができるので、Ｆ−Ｎ型トンネル電流により浮遊ゲート２０の電子を半導体膜１４側に放出させることができる。また、半導体膜１４のチャネル形成領域から正孔が注入されやすく、浮遊ゲート２０に正孔を注入することにより、実質的な消去動作をすることができる。 FIG. 16 shows a band diagram in this erased state. In the erasing operation, since the first insulating film 16 can be formed thin, electrons of the floating gate 20 can be emitted to the semiconductor film 14 side by the FN type tunnel current. Further, holes are easily injected from the channel formation region of the semiconductor film 14, and a substantial erasing operation can be performed by injecting holes into the floating gate 20.

浮遊ゲート２０をゲルマニウム若しくはゲルマニウム化合物で形成することにより、第１の絶縁膜１６の厚さを薄くすることができる。それにより、トンネル電流によって第１の絶縁膜１６を介して電子を浮遊ゲート２０に電荷を注入することが容易となり、低電圧動作が可能となる。さらに、低エネルギーレベルで電荷を保存することが可能になり、電荷を安定した状態で保存できるという有意な効果を奏することができる。 By forming the floating gate 20 with germanium or a germanium compound, the thickness of the first insulating film 16 can be reduced. Accordingly, it becomes easy to inject electrons into the floating gate 20 through the first insulating film 16 by a tunnel current, and a low voltage operation is possible. Furthermore, it becomes possible to store electric charges at a low energy level, and a significant effect can be obtained that electric charges can be stored in a stable state.

本発明に係る不揮発性メモリでは、図９、図１０、図１３で示すように、半導体膜１４と浮遊ゲート２０の間でＥｇ１＞Ｅｇ２として自己バイアスが生じるように構成している。この関係は極めて重要であり、半導体膜のチャネル形成領域から浮遊ゲートにキャリアを注入するときに、注入しやすくするように作用する。すなわち、書き込み電圧の低電圧化を図ることができる。逆に浮遊ゲートからキャリアを放出させにくくしている。このことは、不揮発性メモリ素子の記憶保持特性を向上させるように作用する。また、浮遊ゲートとしてのゲルマニウム層にｎ型不純物をドーピングすることにより、伝導帯の底のエネルギーレベルをさらに下げることが出来、よりキャリアを浮遊ゲートに注入しやすくするように自己バイアスを作用させることができる。すなわち、書き込み電圧を下げ、不揮発性メモリ素子の記憶保持特性を向上させることができる。 The nonvolatile memory according to the present invention is configured such that self-bias is generated between the semiconductor film 14 and the floating gate 20 as Eg1> Eg2, as shown in FIGS. This relationship is extremely important and acts to facilitate injection when carriers are injected from the channel formation region of the semiconductor film into the floating gate. That is, the writing voltage can be lowered. On the contrary, it is difficult to release carriers from the floating gate. This acts to improve the storage retention characteristics of the nonvolatile memory element. In addition, by doping the germanium layer as a floating gate with an n-type impurity, the energy level at the bottom of the conduction band can be further lowered, and a self-bias is applied so that carriers can be more easily injected into the floating gate. Can do. That is, the write voltage can be lowered and the memory retention characteristics of the nonvolatile memory element can be improved.

以上説明したように、本発明に係る不揮発性メモリ素子は、半導体膜から浮遊ゲートへ電荷を注入しやすくすることができ、浮遊ゲートから電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることが可能となる。 As described above, the nonvolatile memory element according to the present invention can easily inject charges from the semiconductor film to the floating gate, and can prevent the charge from being lost from the floating gate. That is, when operating as a memory, high-efficiency writing can be performed at a low voltage, and charge retention characteristics can be improved.

本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。   This example can be implemented in combination with any of the other embodiments or examples shown in this specification.

本実施例では、不揮発性半導体記憶装置におけるメモリ部の等価回路図に関して図面を参照して説明する。   In this embodiment, an equivalent circuit diagram of a memory portion in a nonvolatile semiconductor memory device will be described with reference to the drawings.

図１７に示すメモリ部の等価回路図において、ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤ型セルＮＳ１が接続されている。複数のＮＡＮＤ型セルが集まってブロックＢＬＫを構成している。図１７で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。   In the equivalent circuit diagram of the memory portion shown in FIG. 17, a NAND cell NS1 in which a plurality of nonvolatile memory elements are connected in series is connected to the bit line BL. A plurality of NAND-type cells gather to constitute a block BLK. The block BLK1 shown in FIG. 17 has 32 word lines (word lines WL0 to WL31). The nonvolatile memory elements located in the same row of the block BLK1 are commonly connected to word lines corresponding to this row.

この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体膜３４で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤ型セルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体膜３６とＮＡＮＤ型セルの半導体膜３８を分離して形成しても良い。 In this case, since the select transistors S1 and S2 and the nonvolatile memory elements M0 to M31 are connected in series, they may be formed as a single semiconductor film 34. Accordingly, wiring for connecting the nonvolatile memory elements can be omitted, so that integration can be achieved. Further, it is possible to easily separate adjacent NAND cells. Further, the semiconductor film 36 of the select transistors S1 and S2 and the semiconductor film 38 of the NAND cell may be formed separately.

書込み動作では、ＮＡＮＤ型セルＮＳ１が消去状態、つまりＮＡＮＤ型セルＮＳ１の各不揮発性メモリ素子のしきい値を負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側の不揮発性メモリ素子Ｍ０から順に行う。不揮発性メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。 The write operation is executed after the NAND cell NS1 is in the erased state, that is, the threshold value of each nonvolatile memory element of the NAND cell NS1 is set to a negative voltage state. Writing is performed in order from the nonvolatile memory element M0 on the source line SL side. An example of writing to the non-volatile memory element M0 is as follows.

図１８（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、の不揮発性メモリ素子Ｍ０に繋がるワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択された不揮発性メモリ素子Ｍ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０と不揮発性メモリ素子Ｍ０のチャネル形成領域との間の電位差が大きいため、不揮発性メモリ素子Ｍ０の浮遊ゲートには前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、不揮発性メモリ素子Ｍ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。 In FIG. 18A, when "0" is written, for example, Vcc (power supply voltage) is applied to the selection gate line SG2 to turn on the selection transistor S2 and to set the bit line BL to 0 V (ground voltage). The selection gate line SG1 is set to 0V, and the selection transistor S1 is turned off. Next, the word line WL0 connected to the nonvolatile memory element M0 is set to the high voltage Vpgm (about 20V), and the other word lines are set to the intermediate voltage Vpass (about 10V). Since the voltage of the bit line BL is 0V, the potential of the channel formation region of the selected nonvolatile memory element M0 is 0V. Since the potential difference between the word line WL0 and the channel formation region of the nonvolatile memory element M0 is large, electrons are injected into the floating gate of the nonvolatile memory element M0 by the FN tunnel current as described above. As a result, the threshold voltage of the nonvolatile memory element M0 becomes positive (a state in which “0” is written).

一方”１”書込みをする場合は、図１８（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のゲート電圧がＶｔｈ（選択トランジスタＳ２のしきい値電圧）＞Ｖｃｃになると、選択トランジスタＳ２がカットオフする。従って、不揮発性メモリ素子Ｍ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、不揮発性メモリ素子Ｍ０のチャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧は昇圧されるが、”０”の書込みの場合と異なり、ワード線ＷＬ０と不揮発性メモリ素子Ｍ０のチャネル形成領域の間の電位差が小さい。したがって、不揮発性メモリ素子Ｍ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、不揮発性メモリ素子Ｍ０のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。 On the other hand, when “1” is written, the bit line BL is set to Vcc (power supply voltage), for example, as shown in FIG. Since the voltage of the selection gate line SG2 is Vcc, the selection transistor S2 is cut off when the gate voltage of the selection transistor S2 becomes Vth (threshold voltage of the selection transistor S2)> Vcc. Accordingly, the channel formation region of the nonvolatile memory element M0 is in a floating state. Next, when a high voltage Vpgm (20 V) is applied to the word line WL0 and an intermediate voltage Vpass (10 V) is applied to the other word lines, a nonvolatile memory element is formed by capacitive coupling between each word line and the channel formation region. The voltage of the channel formation region of M0 rises from Vcc-Vth to about 8V, for example. The voltage in the channel formation region is boosted, but unlike the case of writing “0”, the potential difference between the word line WL0 and the channel formation region of the nonvolatile memory element M0 is small. Therefore, electron injection due to the FN tunnel current does not occur in the floating gate of the nonvolatile memory element M0. Therefore, the threshold value of the nonvolatile memory element M0 is kept in a negative state (a state where “1” is written).

消去動作をする場合は、図１９（Ａ）に示すように、選択されたワード線（ＷＬ０）に負の高電圧（Ｖｅｒｓ）を印加し、非選択の不揮発性メモリ素子のワード線ＷＬ、選択ゲート線ＳＧ１、及び選択ゲート線ＳＧ２に電圧Ｖｏｎ（例えば３Ｖ）を印加し、ビット線ＢＬ及びソース線ＳＬに導通電圧Ｖｏｐｅｎ（０Ｖ）の電圧を印加する。そして上記実施の形態で説明したように、選択した不揮発性メモリ素子の浮遊ゲート中の電子を放出することができる。この結果、選択した不揮発性メモリ素子のしきい値電圧が負方向にシフトする。 When performing the erase operation, as shown in FIG. 19A, a negative high voltage (Vers) is applied to the selected word line (WL0), and the word line WL of the non-selected nonvolatile memory element is selected. A voltage Von (for example, 3 V) is applied to the gate line SG1 and the selection gate line SG2, and a voltage of the conduction voltage Vopen (0 V) is applied to the bit line BL and the source line SL. As described in the above embodiment, electrons in the floating gate of the selected nonvolatile memory element can be emitted. As a result, the threshold voltage of the selected nonvolatile memory element is shifted in the negative direction.

図１９（Ｂ）に示す読み出し動作では、読出しの選択がされた不揮発性メモリ素子Ｍ０に繋がるワード線ＷＬ０を電圧Ｖｒ（例えば０Ｖ）とし、非選択の不揮発性メモリ素子に繋がるワード線ＷＬ１〜ＷＬ３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図２０に示すように、選択不揮発性メモリ素子以外の不揮発性メモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされた不揮発性メモリ素子Ｍ０に電流が流れるか否かを検出する。つまり、不揮発性メモリ素子Ｍ０に記憶されたデータが”０”の場合、不揮発性メモリ素子Ｍ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、不揮発性メモリ素子Ｍ０はオンするので、ビット線ＢＬが放電する。 In the read operation shown in FIG. 19B, the word line WL0 connected to the nonvolatile memory element M0 selected for reading is set to the voltage Vr (for example, 0 V), and the word lines WL1 to WL31 connected to the non-selected nonvolatile memory elements are used. The selection gate lines SG1 and SG2 are set to a read intermediate voltage Vread that is slightly higher than the power supply voltage. That is, as shown in FIG. 20, nonvolatile memory elements other than the selected nonvolatile memory element function as transfer transistors. Thus, it is detected whether or not a current flows through the nonvolatile memory element M0 selected for reading. That is, when the data stored in the nonvolatile memory element M0 is “0”, the nonvolatile memory element M0 is off, and the bit line BL is not discharged. On the other hand, in the case of “1”, since the nonvolatile memory element M0 is turned on, the bit line BL is discharged.

図３１は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。メモリセルアレイ５２は、図１７で示すような構成を有している。周辺回路５４の構成は以下の通りである。 FIG. 31 shows an example of a circuit block diagram of a nonvolatile semiconductor memory device. In the nonvolatile semiconductor memory device, the memory cell array 52 and the peripheral circuit 54 are formed on the same substrate. The memory cell array 52 has a configuration as shown in FIG. The configuration of the peripheral circuit 54 is as follows.

ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。 A row decoder 62 for selecting a word line and a column decoder 64 for selecting a bit line are provided around the memory cell array 52. The address is sent to the control circuit 58 via the address buffer 56, and the internal row address signal and the internal column address signal are transferred to the row decoder 62 and the column decoder 64, respectively.

データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線Ｗやビット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータが入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保持され、コントロール回路５８からの制御により、データがランダムアクセスされ、データ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ７０を介して入力された後データバッファ６８に一旦保持され、コントロール回路５８の制御によりカラムデコーダ６４に転送される。 For writing and erasing data, a potential obtained by boosting the power supply potential is used. Therefore, a booster circuit 60 controlled by the control circuit 58 according to the operation mode is provided. The output of the booster circuit 60 is supplied to the word line W and the bit line BL via the row decoder 62 and the column decoder 64. The sense amplifier 66 receives the data output from the column decoder 64. Data read by the sense amplifier 66 is held in the data buffer 68, and the data is randomly accessed under the control of the control circuit 58 and output via the data input / output buffer 70. Write data is input via the data input / output buffer 70 and then temporarily held in the data buffer 68 and transferred to the column decoder 64 under the control of the control circuit 58.

本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。   This example can be implemented in combination with any of the other embodiments or examples shown in this specification.

本実施例では、不揮発性半導体記憶装置の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。   In this embodiment, an example of a nonvolatile semiconductor memory device will be described with reference to the drawings. Here, in the nonvolatile semiconductor memory device, an element such as a non-volatile memory element that constitutes a memory portion and a transistor that constitutes a logic portion that is provided on the same substrate as the memory portion and controls the memory portion. Are shown simultaneously.

本実施例で示すメモリ部の等価回路図は、上記実施例において示した図１７に示すように、選択トランジスタＳ１、Ｓ２の間に複数の不揮発性メモリ素子Ｍ０乃至Ｍ３１を有するＮＡＮＤ型セルＮＳ１が設けられている。図１７において、選択トランジスタＳ１、Ｓ２とＮＡＮＤ型セルＮＳ１により一つのメモリセルが形成されている。   In the equivalent circuit diagram of the memory portion shown in this embodiment, as shown in FIG. 17 shown in the above embodiment, a NAND type cell NS1 having a plurality of nonvolatile memory elements M0 to M31 between select transistors S1 and S2 is provided. Is provided. In FIG. 17, one memory cell is formed by the select transistors S1 and S2 and the NAND cell NS1.

選択トランジスタＳ１のゲート電極は第１の選択ゲート線ＳＧ１に接続され、ソース電極又はドレイン電極の一方はソース線ＳＬに接続され、他方は不揮発性メモリ素子Ｍ０のソース電極又はドレイン電極に接続されている。また、不揮発性メモリ素子Ｍ０乃至Ｍ３１のゲート電極はワード線ＷＬ０乃至ＷＬ３１に接続される。また、選択トランジスタＳ２のゲート電極は第２の選択ゲート線ＳＧ２に接続され、ソース電極又はドレイン電極の一方はビット線ＢＬに接続され、他方は不揮発性メモリ素子Ｍ３１のソース電極又はドレイン電極に接続されている。   The gate electrode of the selection transistor S1 is connected to the first selection gate line SG1, one of the source electrode or the drain electrode is connected to the source line SL, and the other is connected to the source electrode or the drain electrode of the nonvolatile memory element M0. Yes. The gate electrodes of the nonvolatile memory elements M0 to M31 are connected to the word lines WL0 to WL31. Further, the gate electrode of the selection transistor S2 is connected to the second selection gate line SG2, one of the source electrode and the drain electrode is connected to the bit line BL, and the other is connected to the source electrode or the drain electrode of the nonvolatile memory element M31. Has been.

なお、第１の選択ゲート線ＳＧ１は、メモリ部の各メモリセルにおけるソース線との接続を選択する配線である。また第２の選択ゲート線ＳＧ２は、メモリ部の各メモリセルにおける列方向を選択する配線である。   Note that the first selection gate line SG1 is a wiring that selects connection with a source line in each memory cell of the memory portion. The second selection gate line SG2 is a wiring that selects the column direction in each memory cell of the memory unit.

なお、メモリ部に設けられる選択トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきが小さいトランジスタを形成したい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が高いトランジスタを形成したい場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。   Note that since the selection transistor provided in the memory portion has a higher driving voltage than the transistor provided in the logic portion, the gate insulating film of the transistor provided in the memory portion and the transistor provided in the logic portion are formed with different thicknesses. It is preferable. For example, when it is desired to form a transistor with a small driving voltage and a small variation in threshold voltage, it is preferable to provide a thin film transistor with a thin gate insulating film. When a transistor with a large driving voltage and a high withstand voltage of the gate insulating film is desired. It is preferable to provide a thin film transistor having a thick gate insulating film.

従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁膜を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁膜を形成する場合に関して以下に図面を参照して説明する。なお、図２５〜２７は上面図を示し、図２１〜２４は図２５〜２７におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられるトランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子及びトランジスタについてビット線の伸張する方向を示し、Ｇ−Ｈ間はメモリ部に設けられる不揮発性メモリ素子についてワード線の伸張する方向を示している。また、本実施の形態では、Ａ−Ｂ間に設ける薄膜トランジスタをｐチャネル型、Ｃ−Ｄ間、Ｅ−Ｆ間に設ける薄膜トランジスタをｎチャネル型である場合に関して説明するが、本発明の不揮発性半導体記憶装置はこれに限られるものでない。   Therefore, in this embodiment, an insulating film having a small film thickness is formed for a transistor in the logic portion where the driving voltage is small and the threshold voltage variation is to be small, and the withstanding voltage of the gate insulating film is required because the driving voltage is large. A case where an insulating film having a large thickness is formed for a transistor in a memory portion will be described below with reference to the drawings. 25 to 27 are top views, and FIGS. 21 to 24 are cross-sectional views taken along lines AB, CD, EF, and GH in FIGS. A line between A and B and a line between C and D indicate transistors provided in the logic part, and a line between E and F indicates a direction in which a bit line extends for a nonvolatile memory element and a transistor provided in the memory part. A space between the non-volatile memory elements provided in the memory portion indicates a direction in which the word line extends. In this embodiment mode, a case where a thin film transistor provided between A and B is a p-channel type, a thin film transistor provided between C and D, and an EF is an n channel type will be described. The storage device is not limited to this.

まず、基板１００上に絶縁膜１０２を介して島状の半導体膜１０４、１０６、１０８、及び１１０を形成し、当該島状の半導体膜１０４、１０６、１０８、及び１１０を覆うように第１の絶縁膜１１２、１１４、１１６、及び１１８をそれぞれ形成する。そして、第１の絶縁膜１１２、１１４、１１６、及び１１８を覆うように不揮発性メモリ素子において浮遊ゲートとして機能する電荷蓄積層１２０を形成する（図２１（Ａ）参照）。島状の半導体膜１０４、１０６、１０８、及び１１０は、基板１００上にあらかじめ形成された絶縁膜１０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させた後に選択的にエッチングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザー結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を組み合わせた方法等により行うことができる。 First, island-shaped semiconductor films 104, 106, 108, and 110 are formed over the substrate 100 with the insulating film 102 interposed therebetween, and the first semiconductor film 104, 106, 108, and 110 is covered so as to cover the island-shaped semiconductor films 104, 106, 108, and 110. Insulating films 112, 114, 116, and 118 are formed, respectively. Then, a charge storage layer 120 functioning as a floating gate in the nonvolatile memory element is formed so as to cover the first insulating films 112, 114, 116, and 118 (see FIG. 21A). The island-shaped semiconductor films 104, 106, 108, and 110 are mainly composed of silicon (Si) using a sputtering method, an LPCVD method, a plasma CVD method, or the like over the insulating film 102 formed in advance on the substrate 100. An amorphous semiconductor film can be formed using a material (eg, Si x Ge 1-x ) or the like, and the amorphous semiconductor film can be crystallized and then selectively etched. The crystallization of the amorphous semiconductor film is performed by laser crystallization, thermal crystallization using an RTA or furnace annealing furnace, thermal crystallization using a metal element that promotes crystallization, or a combination of these methods. Can be performed.

また、レーザー光の照射によって半導体膜の結晶化若しくは再結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等がある。また、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＧｄＶＯ４レーザー、ＹＶＯ４レーザーなどのセラミックスレーザがある。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。 In the case where the semiconductor film is crystallized or recrystallized by laser light irradiation, an LD-excited continuous wave (CW) laser (YVO 4 , second harmonic (wavelength 532 nm)) is used as a laser light source. Can be used. The second harmonic is not particularly limited to the second harmonic, but the second harmonic is superior to higher harmonics in terms of energy efficiency. When the semiconductor film is irradiated with the CW laser, energy is continuously given to the semiconductor film. Therefore, once the semiconductor film is in a molten state, the molten state can be continued. Furthermore, the solid-liquid interface of the semiconductor film can be moved by scanning with a CW laser, and crystal grains that are long in one direction can be formed along the direction of this movement. The solid laser is used because the output stability is higher than that of a gas laser or the like, and stable processing is expected. Note that not only the CW laser but also a pulse laser having a repetition frequency of 10 MHz or more can be used. If a pulse laser with a high repetition frequency is used, the semiconductor film can always remain in a molten state if the laser pulse interval is shorter than the time from when the semiconductor film melts until it solidifies. A semiconductor film including crystal grains that are long in one direction can be formed. Other CW lasers and pulse lasers with a repetition frequency of 10 MHz or more can also be used. For example, examples of the gas laser include an Ar laser, a Kr laser, and a CO 2 laser. Examples of the solid-state laser include a YAG laser, a YLF laser, a YAlO 3 laser, a GdVO 4 laser, a KGW laser, a KYW laser, an alexandrite laser, a Ti: sapphire laser, a Y 2 O 3 laser, and a YVO 4 laser. Further, there are ceramic lasers such as YAG laser, Y 2 O 3 laser, GdVO 4 laser, and YVO 4 laser. Examples of the metal vapor laser include a helium cadmium laser. In addition, it is preferable to emit laser light in TEM 00 (single transverse mode) in a laser oscillator because energy uniformity of a linear beam spot obtained on the irradiated surface can be improved. In addition, a pulsed excimer laser may be used.

基板１００は、ガラス基板、石英基板、金属基板（例えばステンレス基板）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。   The substrate 100 is selected from a semiconductor substrate such as a glass substrate, a quartz substrate, a metal substrate (for example, a stainless steel substrate), a ceramic substrate, and a Si substrate. In addition, a substrate such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), or acrylic can be selected as the plastic substrate.

絶縁膜１０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１０２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁膜１０２を形成することによって、基板１００からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１００として石英を用いるような場合には絶縁膜１０２を省略してもよい。 The insulating film 102 is formed using silicon oxide, silicon nitride, silicon oxynitride (SiO x N y ) (x>y> 0), silicon nitride oxide (SiN x O y ) (x>) by a CVD method, a sputtering method, or the like. It is formed using an insulating material such as y> 0). For example, in the case where the insulating film 102 has a two-layer structure, a silicon nitride oxide film may be formed as the first insulating film and a silicon oxynitride film may be formed as the second insulating film. Alternatively, a silicon nitride film may be formed as the first insulating film, and a silicon oxide film may be formed as the second insulating film. In this manner, by forming the insulating film 102 functioning as a blocking layer, alkali metal such as Na or alkaline earth metal from the substrate 100 can be prevented from adversely affecting the element formed thereon. Note that the insulating film 102 may be omitted when quartz is used for the substrate 100.

なお、本実施例における基板１００上の島状の半導体膜を用いて形成するトランジスタは、薄膜トランジスタを形成するものとして説明するが本発明はこれに限定されない。例えば基板１００は、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。そのため、単結晶シリコンを用いて島状の半導体膜を形成し、トランジスタを形成することができる。   Note that the transistor formed using the island-shaped semiconductor film over the substrate 100 in this embodiment is described as a thin film transistor; however, the present invention is not limited to this. For example, the substrate 100 may be a single crystal Si substrate having n-type or p-type conductivity, a compound semiconductor substrate (GaAs substrate, InP substrate, GaN substrate, SiC substrate, sapphire substrate, ZnSe substrate, or the like), a bonding method, or SIMOX ( An SOI (Silicon on Insulator) substrate or the like manufactured using a Separation by Implanted Oxygen method can be used. Therefore, an island-shaped semiconductor film can be formed using single crystal silicon, whereby a transistor can be formed.

なお単結晶Ｓｉ基板、化合物半導体基板、又はＳＯＩ基板を用いる際には、素子分離領域は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。また、半導体基板に形成されたｐウェルは、半導体基板にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。   Note that when a single crystal Si substrate, a compound semiconductor substrate, or an SOI substrate is used, a selective oxidation method (LOCOS (Local Oxidation of Silicon) method), a trench isolation method, or the like can be used as appropriate for the element isolation region. The p well formed in the semiconductor substrate can be formed by selectively introducing an impurity element having p-type conductivity into the semiconductor substrate. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used.

第１の絶縁膜１１２、１１４、１１６、及び１１８は、半導体膜１０４、１０６、１０８、及び１１０の表面に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体膜１０４、１０６、１０８の表面に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜１０４、１０６、１０８、及び１１０上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第１の絶縁膜１１２、１１４、１１６、及び１１８を形成する。なお、プラズマＣＶＤ法やスパッタ法により形成してもよい。   The first insulating films 112, 114, 116, and 118 can be formed by performing heat treatment, plasma treatment, or the like on the surfaces of the semiconductor films 104, 106, 108, and 110. For example, by performing oxidation treatment, nitridation treatment, or oxynitridation treatment on the surface of the semiconductor films 104, 106, and 108 by high-density plasma treatment, an oxide film and nitride are formed on the semiconductor films 104, 106, 108, and 110, respectively. First insulating films 112, 114, 116, and 118 to be films or oxynitride films are formed. In addition, you may form by plasma CVD method or a sputtering method.

例えば、半導体膜１０４、１０６、１０８、及び１１０としてＳｉを主成分とする半導体膜を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁膜１１２、１１４、１１６、及び１１８として酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜が形成される。また、高密度プラズマ処理により半導体膜１０４、１０６、１０８、及び１１０の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体膜１０４、１０６、１０８、及び１１０に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸素と窒素を有する膜（以下、「酸窒化シリコン膜」と記す）が形成され、第１の絶縁膜１１２、１１４、１１６、及び１１８は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。 For example, in the case where a semiconductor film containing Si as a main component is used as the semiconductor films 104, 106, 108, and 110, oxidation treatment or nitridation treatment is performed by high-density plasma treatment, the first insulating films 112, 114, 116, And 118, a silicon oxide (SiO x ) film or a silicon nitride (SiN x ) film is formed. In addition, after performing oxidation treatment on the surfaces of the semiconductor films 104, 106, 108, and 110 by high-density plasma treatment, nitridation treatment may be performed by performing high-density plasma treatment again. In this case, a silicon oxide film is formed in contact with the semiconductor films 104, 106, 108, and 110, and a film containing oxygen and nitrogen (hereinafter referred to as a “silicon oxynitride film”) is formed over the silicon oxide film. The first insulating films 112, 114, 116, and 118 are films in which a silicon oxide film and a silicon oxynitride film are stacked.

ここでは、第１の絶縁膜１１２、１１４、１１６、及び１１８を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例えば、高密度プラズマ処理により半導体膜１０４、１０６、１０８、及び１１０に酸化処理を行い当該半導体膜１０４、１０６、１０８、及び１１０の表面に概略５ｎｍの酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により半導体膜１４上に３ｎｍ〜６ｎｍの厚さで酸化シリコン層１６ａを形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層１６ｂを設ける。ここでは、窒素雰囲気下でプラズマ処理を行うことによって、酸化シリコン層１６ａの表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有したシリコン（酸窒化シリコン）が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。 Here, the first insulating films 112, 114, 116, and 118 are formed with a thickness of 1 to 10 nm, preferably 1 to 5 nm. For example, the semiconductor films 104, 106, 108, and 110 are oxidized by high-density plasma treatment to form a silicon oxide film with a thickness of about 5 nm on the surfaces of the semiconductor films 104, 106, 108, and 110. Nitriding treatment is performed to form a nitrogen plasma treatment layer on or near the surface of the silicon oxide film. Specifically, first, the silicon oxide layer 16a is formed with a thickness of 3 nm to 6 nm on the semiconductor film 14 by plasma treatment in an oxygen atmosphere. Thereafter, a plasma treatment is performed in a nitrogen atmosphere to provide a nitrogen plasma treatment layer 16b having a high nitrogen concentration on or near the surface of the silicon oxide layer. Here, a plasma treatment is performed in a nitrogen atmosphere to form a structure in which nitrogen is contained at a ratio of 20 to 50 atomic% at a depth of approximately 1 nm from the surface of the silicon oxide layer 16a. In the nitrogen plasma treatment layer, silicon (silicon oxynitride) containing oxygen and nitrogen is formed. At this time, it is preferable that the oxidation treatment and the nitriding treatment by the high-density plasma treatment are continuously performed without being exposed to the atmosphere. By continuously performing the high-density plasma treatment, it is possible to prevent contamination from entering and improve production efficiency.

なお、高密度プラズマ処理により半導体膜を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体膜を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。 Note that in the case of oxidizing a semiconductor film by high-density plasma treatment, an atmosphere containing oxygen (for example, oxygen (O 2 ) or dinitrogen monoxide (N 2 O) and a rare gas (He, Ne, Ar, Kr) And at least one of Xe), oxygen, or dinitrogen monoxide and hydrogen (H 2 ) and a rare gas atmosphere. On the other hand, when a semiconductor film is nitrided by high-density plasma treatment, an atmosphere containing nitrogen (for example, an atmosphere containing nitrogen (N 2 ) and a rare gas (containing at least one of He, Ne, Ar, Kr, and Xe)) Under the nitrogen, hydrogen and rare gas atmosphere, or NH 3 and rare gas atmosphere).

希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁膜１１２、１１４、１１６、及び１１８は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁膜１１２、１１４、１１６、及び１１８にＡｒが含まれている場合がある。   As the rare gas, for example, Ar can be used. A gas in which Ar and Kr are mixed may be used. When the high-density plasma treatment is performed in a rare gas atmosphere, the first insulating films 112, 114, 116, and 118 are formed of at least one of rare gases (He, Ne, Ar, Kr, and Xe) used for the plasma treatment. In the case where Ar is used, the first insulating films 112, 114, 116, and 118 may contain Ar.

また、高密度プラズマ処理は、上記ガスの雰囲気中において、プラズマの電子密度が１×１０１１ｃｍ−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、プラズマの電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１００上に形成された被処理物（ここでは、半導体膜１０４、１０６、１０８、及び１１０）付近でのプラズマの電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被処理物を酸化または窒化することよって形成される酸化膜または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。 Further, the high-density plasma treatment is performed in the above gas atmosphere at a plasma electron density of 1 × 10 11 cm −3 or more and a plasma electron temperature of 1.5 eV or less. More specifically, the plasma electron density is 1 × 10 11 cm −3 to 1 × 10 13 cm −3 and the plasma electron temperature is 0.5 eV to 1.5 eV. Since the electron density of plasma is high and the plasma electron temperature in the vicinity of the object to be processed (here, the semiconductor films 104, 106, 108, and 110) formed on the substrate 100 is low, Damage due to plasma can be prevented. In addition, since the electron density of plasma is as high as 1 × 10 11 cm −3 or higher, an oxide film or a nitride film formed by oxidizing or nitriding an object to be processed using plasma treatment is a CVD method. Compared with a film formed by sputtering or the like, a film having excellent uniformity in film thickness and the like and a dense film can be formed. In addition, since the electron temperature of plasma is as low as 1.5 eV or less, oxidation or nitridation can be performed at a lower temperature than conventional plasma treatment or thermal oxidation. For example, even if the plasma treatment is performed at a temperature lower than 100 degrees below the strain point of the glass substrate, the oxidation or nitridation treatment can be sufficiently performed. As a frequency for forming plasma, a high frequency such as a microwave (eg, 2.45 GHz) can be used.

本実施例では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ２）、水素（Ｈ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。 In this embodiment, when an object to be processed is oxidized by high-density plasma treatment, a mixed gas of oxygen (O 2 ), hydrogen (H 2 ), and argon (Ar) is introduced. The mixed gas used here may be introduced with 0.1 to 100 sccm of oxygen, 0.1 to 100 sccm of hydrogen, and 100 to 5000 sccm of argon. Note that the mixed gas is preferably introduced at a ratio of oxygen: hydrogen: argon = 1: 1: 100. For example, oxygen may be introduced at 5 sccm, hydrogen at 5 sccm, and argon at 500 sccm.

また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０〜２０００ｓｃｃｍ、アルゴンを１００〜１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。 In addition, when performing nitriding treatment by high-density plasma treatment, a mixed gas of nitrogen (N 2 ) and argon (Ar) is introduced. The mixed gas used here may be introduced at 20 to 2000 sccm of nitrogen and 100 to 10,000 sccm of argon. For example, nitrogen may be introduced at 200 sccm and argon at 1000 sccm.

本実施例において、メモリ部に設けられた半導体膜１０８上に形成される第１の絶縁膜１１６は、後に完成する不揮発性メモリ素子において、第１の絶縁膜として機能する。従って、第１の絶縁膜１１６の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁膜１１６の膜厚が薄いほど、後に形成される浮遊ゲートに低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第１の絶縁膜１１２、１１４、１１６、及び１１８は、膜厚を薄く形成することが好ましい。   In this embodiment, the first insulating film 116 formed over the semiconductor film 108 provided in the memory portion functions as a first insulating film in a nonvolatile memory element completed later. Therefore, the thinner the first insulating film 116 is, the easier it is for the tunnel current to flow and the higher speed operation of the memory becomes possible. In addition, as the thickness of the first insulating film 116 is smaller, it is possible to accumulate charges at a low voltage in a floating gate formed later, so that power consumption of the nonvolatile semiconductor memory device can be reduced. . Therefore, the first insulating films 112, 114, 116, and 118 are preferably formed thin.

一般的に、半導体膜上に絶縁膜を薄く形成する方法として熱酸化法があるが、基板１００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第１の絶縁膜１１２、１１４、１１６、及び１１８を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁膜は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁膜を形成した場合には、半導体膜の端部の被覆が十分でなく、後に第１の絶縁膜１１６上に形成される導電膜等と半導体膜とが短絡する場合がある。従って、本実施例で示すように、高密度プラズマ処理により第１の絶縁膜１１２、１１４、１１６、及び１１８を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁膜より緻密な絶縁膜を形成することができ、また、半導体膜１０４、１０６、１０８、及び１１０の端部を第１の絶縁膜１１２、１１４、１１６、及び１１８で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、ＣＶＤ法やスパッタ法により第１の絶縁膜１１２、１１４、１１６、及び１１８を形成した場合には、絶縁膜を形成した後に高密度プラズマ処理を行い当該絶縁膜の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。   In general, there is a thermal oxidation method as a method for forming a thin insulating film over a semiconductor film. However, when a substrate having a sufficiently low melting point such as a glass substrate is used as the substrate 100, the first method is performed by the thermal oxidation method. It is very difficult to form the insulating films 112, 114, 116, and 118. In addition, an insulating film formed by a CVD method or a sputtering method includes defects inside the film, so that the film quality is not sufficient, and there is a problem that defects such as pinholes occur when the film thickness is thin. In addition, when an insulating film is formed by a CVD method or a sputtering method, the end portion of the semiconductor film is not sufficiently covered, and the conductive film and the like which are formed on the first insulating film 116 later and the semiconductor film are short-circuited. There is a case. Therefore, as shown in this embodiment, by forming the first insulating films 112, 114, 116, and 118 by high-density plasma treatment, an insulating film denser than an insulating film formed by a CVD method, a sputtering method, or the like. In addition, end portions of the semiconductor films 104, 106, 108, and 110 can be sufficiently covered with the first insulating films 112, 114, 116, and 118. As a result, high-speed operation and charge retention characteristics as a memory can be improved. Note that in the case where the first insulating films 112, 114, 116, and 118 are formed by a CVD method or a sputtering method, after the insulating film is formed, high-density plasma treatment is performed to oxidize or nitride the surface of the insulating film. It is preferable to perform treatment or oxynitridation treatment.

電荷蓄積層１２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等の膜で形成することができる。なお、本実施例においては特に、電荷蓄積層１２０をゲルマニウム（Ｇｅ）、シリコンゲルマニウム合金等のゲルマニウムを含む膜で形成することが好ましい。ここでは、電荷蓄積層１２０として、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ４）でプラズマＣＶＤ法を行うことにより、ゲルマニウムを主成分とする膜を１〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。上記実施例において示したように、半導体膜としてＳｉを主成分とする材料を用いて形成し、当該半導体膜上にトンネル絶縁膜として機能する第１の絶縁膜を介してＳｉよりエネルギーギャップの小さいゲルマニウムを含む膜を電荷蓄積層として設けた場合、半導体膜の電荷に対する絶縁膜により形成される第１の障壁に対して電荷蓄積層の電荷に対する絶縁膜により形成される第２の障壁がエネルギー的に高くなる。その結果、半導体膜から電荷蓄積層へ電荷を注入しやすくすることができ、電荷蓄積層から電荷が消失することを防ぐことができる。つまり、メモリとして動作する場合に、低電圧で高効率な書き込みをすることが出来、且つ電荷保持特性を向上させることができる。また、メモリ部に設けられた半導体膜１０８上に形成される電荷蓄積層１２０は、後に完成する不揮発性メモリ素子において、浮遊ゲートとして機能する。 The charge storage layer 120 can be formed of a film of silicon (Si), germanium (Ge), a silicon germanium alloy, or the like. In this embodiment, the charge storage layer 120 is preferably formed of a film containing germanium such as germanium (Ge) or a silicon germanium alloy. Here, as the charge storage layer 120, a film containing germanium as a main component is formed with a thickness of 1 to 20 nm, preferably 5 to 10 nm, by performing a plasma CVD method in an atmosphere containing a germanium element (for example, GeH 4 ). . As shown in the above embodiments, the semiconductor film is formed using a material mainly composed of Si, and has a smaller energy gap than Si through the first insulating film functioning as a tunnel insulating film on the semiconductor film. In the case where a film containing germanium is provided as the charge storage layer, the second barrier formed by the insulating film for the charge in the charge storage layer is energetically different from the first barrier formed by the insulating film for the charge in the semiconductor film. To be high. As a result, charges can be easily injected from the semiconductor film into the charge storage layer, and the charge can be prevented from disappearing from the charge storage layer. That is, when operating as a memory, high-efficiency writing can be performed at a low voltage, and charge retention characteristics can be improved. In addition, the charge storage layer 120 formed over the semiconductor film 108 provided in the memory portion functions as a floating gate in a nonvolatile memory element completed later.

なお、電荷蓄積層１２０として、窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムのうち、いずれか一層もしくは多層で形成してもよい。電荷蓄積層１２０を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、絶縁膜でありながらも窒化膜内における複数のトラップ順位で半導体膜よりトンネル絶縁膜を介して注入される電荷をトラップ（捕獲するともいう）することができる。すなわち、電荷蓄積層１２０を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、複数のトラップ順位で電荷をトラップすることができ、トンネル絶縁膜の一部に欠陥があったとしても一部の蓄積電荷が消失するのみであるため、電荷をトラップし続けることができる。そのためトンネル絶縁膜の膜厚をさらに薄く形成することができ、また電荷の保持という点においても信頼性の高い不揮発性メモリ素子を得ることができるため好適である。またさらには、電荷蓄積層１２０を窒化シリコン、窒化ゲルマニウム、窒化シリコンゲルマニウムで形成することにより、トンネル絶縁膜の膜厚を薄くすることができるため、不揮発性メモリ素子自体の微細化を容易にすることができるため好適である。 Note that the charge storage layer 120 may be formed of any one layer or multiple layers of silicon nitride, germanium nitride, and silicon germanium nitride. By forming the charge storage layer 120 from silicon nitride, germanium nitride, or silicon germanium nitride, it traps charges injected from the semiconductor film through the tunnel insulating film in a plurality of trap orders within the nitride film even though it is an insulating film. (Also known as capturing). That is, by forming the charge storage layer 120 with silicon nitride, germanium nitride, or silicon germanium nitride, charges can be trapped in a plurality of trap orders, and even if there is a defect in a part of the tunnel insulating film. Since only the stored charge disappears, the charge can be continuously trapped. Therefore, the thickness of the tunnel insulating film can be further reduced, and a highly reliable nonvolatile memory element can be obtained in terms of charge retention, which is preferable. Still further, since the charge storage layer 120 is formed of silicon nitride, germanium nitride, or silicon germanium, the thickness of the tunnel insulating film can be reduced, which facilitates miniaturization of the nonvolatile memory element itself. This is preferable.

次に、半導体膜１０４、１０６上に形成された、第１の絶縁膜１１２、１１４と電荷蓄積層１２０を選択的に除去し、半導体膜１０８、１１０上に形成された、第１の絶縁膜１１６、１１８と電荷蓄積層１２０を残存させる。ここでは、メモリ部に設けられた半導体膜１０８、１１０、第１の絶縁膜１１６、１１８、電荷蓄積層１２０を選択的にレジストで覆い、半導体膜１０４、１０６上に形成された、第１の絶縁膜１１２、１１４と電荷蓄積層１２０をエッチングすることによって選択的に除去する（図２１（Ｂ）参照）。   Next, the first insulating films 112 and 114 and the charge storage layer 120 formed on the semiconductor films 104 and 106 are selectively removed, and the first insulating film formed on the semiconductor films 108 and 110 is formed. 116 and 118 and the charge storage layer 120 are left. Here, the semiconductor films 108 and 110, the first insulating films 116 and 118, and the charge storage layer 120 provided in the memory portion are selectively covered with a resist, and the first films formed on the semiconductor films 104 and 106 are formed. The insulating films 112 and 114 and the charge storage layer 120 are selectively removed by etching (see FIG. 21B).

次に、半導体膜１０４、１０６と、半導体膜１０８、１１０の上方に形成された電荷蓄積層１２０の一部を覆うようにレジスト１２２を形成し、当該レジスト１２２に覆われていない電荷蓄積層１２０をエッチングして選択的に除去することによって、電荷蓄積層１２０の一部を残存させ、電荷蓄積層１２１を形成する（図２１（Ｃ）、図２５参照）。   Next, a resist 122 is formed so as to cover the semiconductor films 104 and 106 and part of the charge storage layer 120 formed above the semiconductor films 108 and 110, and the charge storage layer 120 not covered with the resist 122. Is selectively removed by etching to leave part of the charge storage layer 120 and form the charge storage layer 121 (see FIGS. 21C and 25).

次に、半導体膜１０４、１０６と、半導体膜１０８、１１０の上方に形成された第１の絶縁膜１１６、１１８と電荷蓄積層１２１を覆うように第２の絶縁膜１２８を形成する（図２２（Ａ）参照）。   Next, a second insulating film 128 is formed so as to cover the semiconductor films 104 and 106, the first insulating films 116 and 118 formed above the semiconductor films 108 and 110, and the charge storage layer 121 (FIG. 22). (See (A)).

第２の絶縁膜１２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて単層又は積層して形成する。例えば、第２の絶縁膜１２８を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５〜５０ｎｍの膜厚で形成する。また、第２の絶縁膜１２８を３層構造で設ける場合には、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成し、第３層目の絶縁膜として酸化窒化シリコン膜を形成する。また、他にも第２の絶縁膜１２８として、ゲルマニウムの酸化物又は窒化物を用いてもよい。また、第２の絶縁膜１２８は、第１の絶縁膜と比較して誘電率の大きい材料である酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）又は酸化タンタル（ＴａＯｘ）を含む膜を形成してもよい。 The second insulating film 128 is formed using silicon oxide, silicon nitride, silicon oxynitride (SiO x N y ) (x>y> 0), silicon nitride oxide (SiN x O y ) by a CVD method, a sputtering method, or the like. A single layer or a stacked layer is formed using an insulating material such as (x>y> 0). For example, in the case where the second insulating film 128 is provided as a single layer, a silicon oxynitride film or a silicon nitride oxide film is formed with a thickness of 5 to 50 nm by a CVD method. In the case where the second insulating film 128 is provided in a three-layer structure, a silicon oxynitride film is formed as the first insulating film, a silicon nitride film is formed as the second insulating film, A silicon oxynitride film is formed as a third-layer insulating film. Alternatively, germanium oxide or nitride may be used for the second insulating film 128. The second insulating film 128 is a film containing aluminum oxide (AlO x ), hafnium oxide (HfO x ), or tantalum oxide (TaO x ), which is a material having a higher dielectric constant than the first insulating film. It may be formed.

なお、半導体膜１０８の上方に形成された第２の絶縁膜１２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁膜として機能し、半導体膜１１０の上方に形成された第２の絶縁膜１２８は、後に完成する不揮発性メモリ素子においてゲート絶縁膜として機能する。   Note that the second insulating film 128 formed above the semiconductor film 108 functions as a control insulating film in a nonvolatile memory element to be completed later, and the second insulating film 128 formed above the semiconductor film 110 is It functions as a gate insulating film in a nonvolatile memory element to be completed later.

次に、半導体膜１０８、１１０の上方に形成された第２の絶縁膜１２８を覆うようにレジスト１３０を選択的に形成し、半導体膜１０４、１０６上に形成された第２の絶縁膜１２８をエッチングにより選択的に除去する（図２２（Ｂ）参照）。   Next, a resist 130 is selectively formed so as to cover the second insulating film 128 formed over the semiconductor films 108 and 110, and the second insulating film 128 formed over the semiconductor films 104 and 106 is formed. It is selectively removed by etching (see FIG. 22B).

次に、半導体膜１０４、１０６を覆うように第３の絶縁膜１３２、１３４をそれぞれ形成する（図２３（Ａ）参照）。   Next, third insulating films 132 and 134 are formed so as to cover the semiconductor films 104 and 106, respectively (see FIG. 23A).

第３の絶縁膜１３２、１３４は、上記第１の絶縁膜１１２、１１４、１１６、及び１１８の形成方法で示したいずれかの方法を用いて形成する。例えば、高密度プラズマ処理により半導体膜１０４、１０６の表面に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体膜１０４、１０６上にそれぞれシリコンの酸化膜、窒化膜又は酸窒化膜となる第３の絶縁膜１３２、１３４を形成する。   The third insulating films 132 and 134 are formed using any one of the methods described in the method for forming the first insulating films 112, 114, 116, and 118. For example, by performing oxidation treatment, nitridation treatment, or oxynitridation treatment on the surfaces of the semiconductor films 104 and 106 by high-density plasma treatment, a silicon oxide film, a nitride film, or an oxynitride film is formed on the semiconductor films 104 and 106, respectively. Third insulating films 132 and 134 are formed.

ここでは、第３の絶縁膜１３２、１３４を１〜２０ｎｍ、好ましくは１〜１０ｎｍで形成する。例えば、高密度プラズマ処理により半導体膜１０４、１０６に酸化処理を行い当該半導体膜１０４、１０６の表面に酸化シリコン膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化シリコン膜の表面又は表面の近傍に窒素プラズマ処理層を形成する。また、この場合、半導体膜１０８の上方に形成された第２の絶縁膜１２８の表面にも酸化処理又は窒化処理が行われ、酸化膜又は酸窒化膜が形成される。半導体膜１０４、１０６の上方に形成された第３の絶縁膜１３２、１３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。   Here, the third insulating films 132 and 134 are formed with a thickness of 1 to 20 nm, preferably 1 to 10 nm. For example, after oxidizing the semiconductor films 104 and 106 by high-density plasma treatment and forming a silicon oxide film on the surfaces of the semiconductor films 104 and 106, nitriding treatment is performed by high-density plasma treatment and the surface or surface of the silicon oxide film A nitrogen plasma treatment layer is formed in the vicinity of. In this case, the surface of the second insulating film 128 formed above the semiconductor film 108 is also oxidized or nitrided to form an oxide film or oxynitride film. The third insulating films 132 and 134 formed above the semiconductor films 104 and 106 function as a gate insulating film in a transistor to be completed later.

次に、半導体膜１０４、１０６の上方に形成された第３の絶縁膜１３２、１３４、半導体膜１０８の上方に形成された第２の絶縁膜１２８を覆うように導電膜を形成する（図２３（Ｂ）参照）。ここでは、導電膜として、導電膜１３６と導電膜１３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。   Next, a conductive film is formed so as to cover the third insulating films 132 and 134 formed above the semiconductor films 104 and 106 and the second insulating film 128 formed above the semiconductor film 108 (FIG. 23). (See (B)). Here, an example is shown in which a conductive film 136 and a conductive film 138 are sequentially stacked as the conductive film. Needless to say, the conductive film may be formed of a single layer or a stacked structure of three or more layers.

導電膜１３６、１３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。   The conductive films 136 and 138 are selected from tantalum (Ta), tungsten (W), titanium (Ti), molybdenum (Mo), aluminum (Al), copper (Cu), chromium (Cr), niobium (Nb), and the like. Or an alloy material or a compound material containing these elements as main components. Alternatively, a metal nitride film obtained by nitriding these elements can be used. In addition, a semiconductor material typified by polycrystalline silicon doped with an impurity element such as phosphorus can be used.

ここでは、導電膜１３６として窒化タンタルを用いて形成し、その上に導電膜１３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜１３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜１３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。   Here, the conductive film 136 is formed using tantalum nitride, and the conductive film 138 is formed using tungsten over the stacked structure. In addition, a single layer or stacked film selected from tungsten nitride, molybdenum nitride, or titanium nitride is used as the conductive film 136, and a single layer or stacked film selected from tantalum, molybdenum, or titanium is used as the conductive film 138. Can be used.

次に、積層して設けられた導電膜１３６、１３８を選択的にエッチングして除去することによって、半導体膜１０４、１０６、１０８、及び１１０の上方の一部に導電膜１３６、１３８を残存させ、それぞれゲート電極として機能する導電膜１４０、１４２、１４４、１４６を形成する（図２３（Ｃ）、図２６参照）。なお、メモリ部に設けられた半導体膜１０８の上方に形成される導電膜１４４は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電膜１４０、１４２、１４６は、後に完成するトランジスタにおいてゲート電極として機能する。   Next, the conductive films 136 and 138 provided in a stacked manner are selectively removed by etching, so that the conductive films 136 and 138 are left in portions above the semiconductor films 104, 106, 108, and 110. Then, conductive films 140, 142, 144, and 146 each functioning as a gate electrode are formed (see FIGS. 23C and 26). Note that the conductive film 144 formed over the semiconductor film 108 provided in the memory portion functions as a control gate in a nonvolatile memory element to be completed later. In addition, the conductive films 140, 142, and 146 function as gate electrodes in transistors that are completed later.

次に、半導体膜１０４を覆うようにレジスト１４８を選択的に形成し、当該レジスト１４８、導電膜１４２、１４４、１４６をマスクとして半導体膜１０６、１０８に不純物元素を導入することによって不純物領域を形成する（図２４（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。   Next, a resist 148 is selectively formed so as to cover the semiconductor film 104, and an impurity region is formed by introducing an impurity element into the semiconductor films 106 and 108 using the resist 148 and the conductive films 142, 144, and 146 as masks. (See FIG. 24A). As the impurity element, an impurity element imparting n-type conductivity or an impurity element imparting p-type conductivity is used. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. Here, phosphorus (P) is used as the impurity element.

図２４（Ａ）においては、不純物元素を導入することによって、半導体膜１０６にソース領域又はドレイン領域を形成する不純物領域１５２とチャネル形成領域１５０が形成される。また、半導体膜１０８には、ソース領域又はドレイン領域を形成する高濃度不純物領域１５６とＬＤＤ領域を形成する低濃度不純物領域１５８とチャネル形成領域１５４が形成される。また、半導体膜１０８には、ソース領域又はドレイン領域を形成する不純物領域１６２とチャネル形成領域１６０が形成される。   In FIG. 24A, an impurity element 152 and a channel formation region 150 which form a source region or a drain region are formed in the semiconductor film 106 by introducing an impurity element. In the semiconductor film 108, a high concentration impurity region 156 that forms a source region or a drain region, a low concentration impurity region 158 that forms an LDD region, and a channel formation region 154 are formed. Further, an impurity region 162 and a channel formation region 160 which form a source region or a drain region are formed in the semiconductor film 108.

また、半導体膜１０８に形成される低濃度不純物領域１５８は、図２４（Ａ）において導入された不純物元素が浮遊ゲートとして機能する電荷蓄積層１２１を突き抜けることによって形成される。従って、半導体膜１０８において、導電膜１４４及び電荷蓄積層１２１の双方と重なる領域にチャネル形成領域１５４が形成され、電荷蓄積層１２１と重なり導電膜１４４と重ならない領域に低濃度不純物領域１５８が形成され、電荷蓄積層１２１及び導電膜１４４の双方と重ならない領域に高濃度不純物領域１５６が形成される。   The low-concentration impurity region 158 formed in the semiconductor film 108 is formed by the impurity element introduced in FIG. 24A penetrating through the charge accumulation layer 121 functioning as a floating gate. Accordingly, in the semiconductor film 108, a channel formation region 154 is formed in a region overlapping with both the conductive film 144 and the charge storage layer 121, and a low-concentration impurity region 158 is formed in a region overlapping with the charge storage layer 121 and not overlapping with the conductive film 144. Thus, a high concentration impurity region 156 is formed in a region that does not overlap with both the charge storage layer 121 and the conductive film 144.

なお、電荷蓄積層１２１と導電膜１４４の双方の大きさを異ならせること及び電荷蓄積層１２１と導電膜１４４の双方の設ける位置をずらして形成することも可能である。そのため、不揮発性メモリ素子におけるｎ型を付与する不純物元素又はｐ型を付与する不純物元素の半導体膜への導入を選択的に行うこと、及び不純物元素の濃度を選択的に変えることができるため好適である。 Note that both the charge storage layer 121 and the conductive film 144 can have different sizes, and the charge storage layer 121 and the conductive film 144 can be formed at different positions. Therefore, an impurity element imparting n-type conductivity or an impurity element imparting p-type conductivity in a nonvolatile memory element can be selectively introduced into a semiconductor film, and the concentration of the impurity element can be selectively changed. It is.

次に、半導体膜１０６、１０８、１１０を覆うようにレジスト１６６を選択的に形成し、当該レジスト１６６、導電膜１４０をマスクとして半導体膜１０４に不純物元素を導入することによって不純物領域を形成する（図２４（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図２４（Ａ）で半導体膜１０６、１０８に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、半導体膜１０４にソース領域又はドレイン領域を形成する不純物領域１７０とチャネル形成領域１６８を形成される。   Next, a resist 166 is selectively formed so as to cover the semiconductor films 106, 108, and 110, and an impurity region is formed by introducing an impurity element into the semiconductor film 104 using the resist 166 and the conductive film 140 as a mask ( (See FIG. 24B). As the impurity element, an impurity element imparting n-type conductivity or an impurity element imparting p-type conductivity is used. As the impurity element exhibiting n-type, phosphorus (P), arsenic (As), or the like can be used. As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. Here, an impurity element (eg, boron (B)) having a conductivity type different from that of the impurity element introduced into the semiconductor films 106 and 108 in FIG. 24A is introduced. As a result, an impurity region 170 and a channel formation region 168 that form a source region or a drain region are formed in the semiconductor film 104.

次に、第２の絶縁膜１２８、第３の絶縁膜１３２、１３４、導電膜１４０、１４２、１４４、１４６を覆うように絶縁膜１７２を形成し、当該絶縁膜１７２上に半導体膜１０４、１０６、１０８にそれぞれ形成された不純物領域１５２、１６２、１７０と電気的に接続する導電膜１７４を形成する（図２４（Ｃ）、図２７参照）。   Next, an insulating film 172 is formed so as to cover the second insulating film 128, the third insulating films 132 and 134, and the conductive films 140, 142, 144, and 146, and the semiconductor films 104 and 106 are formed over the insulating film 172. , 108 are formed, and conductive films 174 that are electrically connected to the impurity regions 152, 162, and 170 respectively formed are formed (see FIGS. 24C and 27).

絶縁膜１７２は、ＣＶＤ法やスパッタ法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。 The insulating film 172 is formed by silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ) (x> y), silicon nitride oxide (SiN x O y ) by CVD or sputtering. ) (X> y) or other insulating film having oxygen or nitrogen, or a film containing carbon such as DLC (Diamond Like Carbon), an organic material such as epoxy, polyimide, polyamide, polyvinylphenol, benzocyclobutene, or acrylic, or a siloxane resin It can be provided in a single layer or laminated structure made of a siloxane material such as. Note that the siloxane material corresponds to a material including a Si—O—Si bond. Siloxane has a skeleton structure formed of a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) is used. A fluoro group can also be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent.

導電膜１７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層構造で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料に相当する。導電膜１７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。   The conductive film 174 is formed by a CVD method, a sputtering method, or the like by aluminum (Al), tungsten (W), titanium (Ti), tantalum (Ta), molybdenum (Mo), nickel (Ni), platinum (Pt), copper ( Cu), gold (Au), silver (Ag), manganese (Mn), neodymium (Nd), carbon (C), silicon (Si), or an alloy material containing these elements as a main component or The compound material is formed in a single layer or a laminated structure. The alloy material containing aluminum as a main component corresponds to, for example, a material containing aluminum as a main component and containing nickel, or an alloy material containing aluminum as a main component and containing nickel and one or both of carbon and silicon. The conductive film 174 has, for example, a stacked structure of a barrier film, an aluminum silicon (Al—Si) film, and a barrier film, or a stacked structure of a barrier film, an aluminum silicon (Al—Si) film, a titanium nitride (TiN) film, and a barrier film. Adopt it. Note that the barrier film corresponds to a thin film formed of titanium, titanium nitride, molybdenum, or molybdenum nitride. Aluminum and aluminum silicon are optimal materials for forming the conductive film 174 because they have low resistance and are inexpensive. In addition, when an upper layer and a lower barrier layer are provided, generation of hillocks of aluminum or aluminum silicon can be prevented. In addition, when a barrier film made of titanium, which is a highly reducing element, is formed, even if a thin natural oxide film is formed on the crystalline semiconductor film, the natural oxide film is reduced, and the crystalline semiconductor film is excellent. Contact can be made.

本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。   This example can be implemented in combination with any of the other embodiments or examples shown in this specification.

本実施例では、上述した本発明の不揮発性半導体記憶装置を備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。   In this embodiment, an application example of a semiconductor device including the above-described nonvolatile semiconductor memory device of the present invention and capable of inputting and outputting data without contact will be described with reference to the drawings. A semiconductor device in which data can be input / output without contact is also referred to as an RFID tag, an ID tag, an IC tag, an IC chip, an RF tag, a wireless tag, an electronic tag, or a wireless chip depending on the application.

半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図２８（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０に出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。   The semiconductor device 800 has a function of exchanging data without contact, and controls a high frequency circuit 810, a power supply circuit 820, a reset circuit 830, a clock generation circuit 840, a data demodulation circuit 850, a data modulation circuit 860, and other circuits. A control circuit 870, a memory circuit 880, and an antenna 890 are provided (FIG. 28A). The high frequency circuit 810 is a circuit that receives a signal from the antenna 890 and outputs the signal received from the data modulation circuit 860 to the antenna 890, and the power supply circuit 820 is a circuit that generates a power supply potential from the received signal, and a reset circuit 830. Is a circuit that generates a reset signal, the clock generation circuit 840 is a circuit that generates various clock signals based on the reception signal input from the antenna 890, and the data demodulation circuit 850 demodulates the reception signal to control the circuit 870. The data modulation circuit 860 is a circuit that modulates the signal received from the control circuit 870. As the control circuit 870, for example, a code extraction circuit 910, a code determination circuit 920, a CRC determination circuit 930, and an output unit circuit 940 are provided. The code extraction circuit 910 is a circuit that extracts a plurality of codes included in the instruction sent to the control circuit 870, and the code determination circuit 920 compares the extracted code with a code corresponding to a reference. The CRC determination circuit 930 is a circuit that detects the presence or absence of a transmission error or the like based on the determined code.

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０で変調され、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明の不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の不揮発性の半導体記憶装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。   Next, an example of operation of the above-described semiconductor device will be described. First, a radio signal is received by the antenna 890. The wireless signal is sent to the power supply circuit 820 via the high frequency circuit 810, and a high power supply potential (hereinafter referred to as VDD) is generated. VDD is supplied to each circuit included in the semiconductor device 800. The signal sent to the data demodulation circuit 850 via the high frequency circuit 810 is demodulated (hereinafter, demodulated signal). Further, a signal and a demodulated signal that have passed through the reset circuit 830 and the clock generation circuit 840 via the high frequency circuit 810 are sent to the control circuit 870. The signal sent to the control circuit 870 is analyzed by the code extraction circuit 910, the code determination circuit 920, the CRC determination circuit 930, and the like. Then, information on the semiconductor device stored in the memory circuit 880 is output in accordance with the analyzed signal. The output semiconductor device information is encoded through the output unit circuit 940. Further, the encoded information of the semiconductor device 800 is modulated by the data modulation circuit 860 and transmitted on the radio signal by the antenna 890. Note that a low power supply potential (hereinafter referred to as VSS) is common in the plurality of circuits included in the semiconductor device 800, and VSS can be GND. Further, the nonvolatile semiconductor memory device of the present invention can be applied to the memory circuit 880. Since the nonvolatile semiconductor memory device of the present invention can reduce the drive voltage, it is possible to extend the distance at which data can be communicated without contact.

このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。   As described above, by transmitting a signal from the reader / writer to the semiconductor device 800 and receiving the signal transmitted from the semiconductor device 800 by the reader / writer, the data of the semiconductor device can be read.

また、半導体装置８００は、各回路への電力の供給を電磁波の整流化及び平滑化により行う半導体装置としてもよいし、バッテリーを搭載して電磁波によりバッテリーを充電し各回路に電力の供給を行う半導体装置としてもよい。   The semiconductor device 800 may be a semiconductor device that supplies electric power to each circuit by rectifying and smoothing electromagnetic waves, or is equipped with a battery to charge the battery with electromagnetic waves and supply electric power to each circuit. A semiconductor device may be used.

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２８（Ｂ））。品物３２２０に設けられた半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２８（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。   Next, an example of a usage pattern of a semiconductor device capable of inputting and outputting data without contact will be described. A reader / writer 3200 is provided on a side surface of the portable terminal including the display portion 3210, and a semiconductor device 3230 is provided on a side surface of the article 3220 (FIG. 28B). When a reader / writer 3200 is held over a semiconductor device 3230 provided in an item 3220, information about the product, such as a description of the product, such as the raw material and origin of the item, inspection results for each production process, distribution history, etc., on the display unit 3210 Is displayed. Further, when the product 3260 is conveyed by a belt conveyor, the product 3260 can be inspected using the reader / writer 3240 and the semiconductor device 3250 provided in the product 3260 (FIG. 28C). In this manner, by using a semiconductor device in the system, information can be easily acquired, and high functionality and high added value are realized.

また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、カメラ（ビデオカメラ、デジタルカメラ等）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２９に示す。   In addition, the nonvolatile semiconductor memory device of the present invention can be used for electronic devices in various fields equipped with a memory. For example, as an electronic device to which the nonvolatile semiconductor memory device of the present invention is applied, a camera (video camera, digital camera, etc.), a goggle type display (head mounted display), a navigation system, an acoustic playback device (car audio, audio component, etc.) A recording medium such as a computer, a game machine, a portable information terminal (mobile computer, cellular phone, portable game machine, electronic book, etc.), an image playback device (specifically a DVD (digital versatile disc)) equipped with a recording medium And a device having a display capable of reproducing and displaying the image). Specific examples of these electronic devices are shown in FIGS.

図２９（Ａ）、（Ｂ）は、デジタルカメラを示している。図２９（Ｂ）は、図２９（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッター２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。メモリ２１１６は、不揮発性の半導体記憶装置を用いることで、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることができる。   29A and 29B show a digital camera. FIG. 29B is a diagram showing the back side of FIG. This digital camera includes a housing 2111, a display portion 2112, a lens 2113, operation keys 2114, a shutter 2115, and the like. In addition, a removable nonvolatile memory 2116 is provided, and data captured by the digital camera is stored in the memory 2116. The memory 2116 can use the data erasing method of the NAND nonvolatile memory of the present invention by using a nonvolatile semiconductor memory device.

また、図２９（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。メモリ２１２５は、不揮発性の半導体記憶装置を用いることで、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることができる。   FIG. 29C illustrates a mobile phone, which is a typical example of a mobile terminal. This mobile phone includes a housing 2121, a display portion 2122, operation keys 2123, and the like. In addition, the mobile phone includes a removable nonvolatile memory 2125, and data such as a phone number of the mobile phone, video, music data, and the like can be stored in the memory 2125 and played back. The memory 2125 can use the NAND nonvolatile memory data erasing method of the present invention by using a nonvolatile semiconductor memory device.

また、図２９（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図２９（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、不揮発性の半導体記憶装置を用いることで、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることができる。また、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。   FIG. 29D illustrates a digital player, which is a typical example of an audio device. A digital player shown in FIG. 29D includes a main body 2130, a display portion 2131, a memory portion 2132, an operation portion 2133, an earphone 2134, and the like. Note that headphones or wireless earphones can be used instead of the earphones 2134. The memory portion 2132 can use the NAND nonvolatile memory data erasing method of the present invention by using a nonvolatile semiconductor memory device. Further, by using a NAND nonvolatile memory having a recording capacity of 20 to 200 gigabytes (GB) and operating the operation unit 2133, video and audio (music) can be recorded and reproduced. Note that the display unit 2131 can reduce power consumption by displaying white characters on a black background. This is particularly effective in a portable audio device. Note that the nonvolatile semiconductor memory device provided in the memory portion 2132 may be removable.

また、図２９（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、不揮発性の半導体記憶装置を用いることで、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法を用いることができる。また、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。   FIG. 29E illustrates an electronic book (also referred to as electronic paper). This electronic book includes a main body 2141, a display portion 2142, operation keys 2143, and a memory portion 2144. Further, a modem may be incorporated in the main body 2141 or a configuration in which information can be transmitted and received wirelessly may be employed. The memory portion 2144 can use the data erasing method of the NAND nonvolatile memory of the present invention by using a nonvolatile semiconductor memory device. Further, by using a NAND-type nonvolatile memory having a recording capacity of 20 to 200 gigabytes (GB) and operating the operation key 2143, video and audio (music) can be recorded and reproduced. Note that the nonvolatile semiconductor memory device provided in the memory portion 2144 may be removable.

以上の様に、本発明のＮＡＮＤ型不揮発性メモリのデータ消去方法の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。   As described above, the applicable range of the data erasing method of the NAND nonvolatile memory according to the present invention is extremely wide, and it can be used for electronic devices in various fields as long as it has a memory.

なお、本実施例は、本明細書中の実施の形態及び他の実施例のいかなる記載とも自由に組み合わせて実施することが可能である。   Note that this embodiment can be freely combined with any description in the embodiment mode and other embodiments in this specification.

本発明の構成に説明する回路図。FIG. 10 is a circuit diagram illustrating a structure of the present invention. 本発明のデータ消去方法を説明するための回路図。The circuit diagram for demonstrating the data erasing method of this invention. 本発明のデータ消去方法の利点を説明するための図。The figure for demonstrating the advantage of the data erasing method of this invention. 本発明のデータ消去方法におけるデコーダの構成を示す図。The figure which shows the structure of the decoder in the data erasing method of this invention. 本発明のデータ消去方法におけるデコーダの走査信号に関する図。The figure regarding the scanning signal of the decoder in the data erasing method of this invention. 本発明に用いられる不揮発性メモリセルの断面図。Sectional drawing of the non-volatile memory cell used for this invention. 本発明に用いられる不揮発性メモリに関する装置図。The apparatus figure regarding the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリセルの断面図。Sectional drawing of the non-volatile memory cell used for this invention. 本発明に用いられる不揮発性メモリを説明するための図。The figure for demonstrating the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリを説明するための図。The figure for demonstrating the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリを説明するための図。The figure for demonstrating the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリを説明するための図。The figure for demonstrating the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリを説明するための図。The figure for demonstrating the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリを説明するための図。The figure for demonstrating the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリを説明するための図。The figure for demonstrating the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリを説明するための図。The figure for demonstrating the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリの回路図。The circuit diagram of the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリの回路図。The circuit diagram of the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリの回路図。The circuit diagram of the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリを説明するための図。The figure for demonstrating the non-volatile memory used for this invention. 本発明に用いられる不揮発性メモリセルの断面図。Sectional drawing of the non-volatile memory cell used for this invention. 本発明に用いられる不揮発性メモリセルの断面図。Sectional drawing of the non-volatile memory cell used for this invention. 本発明に用いられる不揮発性メモリセルの断面図。Sectional drawing of the non-volatile memory cell used for this invention. 本発明に用いられる不揮発性メモリセルの断面図。Sectional drawing of the non-volatile memory cell used for this invention. 本発明に用いられる不揮発性メモリセルの上面図。The top view of the non-volatile memory cell used for this invention. 本発明に用いられる不揮発性メモリセルの上面図。The top view of the non-volatile memory cell used for this invention. 本発明に用いられる不揮発性メモリセルの上面図。The top view of the non-volatile memory cell used for this invention. 本発明に用いられる不揮発性メモリを具備する半導体装置について説明する図。6A and 6B illustrate a semiconductor device including a nonvolatile memory used in the present invention. 本発明に用いられる不揮発性メモリを具備する電子機器について説明する図。6A and 6B illustrate electronic devices each including a nonvolatile memory used in the present invention. 従来例について不揮発性メモリの断面図。Sectional drawing of a non-volatile memory about a prior art example. 本発明の不揮発性メモリを説明するためのブロック図。FIG. 3 is a block diagram for explaining a nonvolatile memory of the present invention.

符号の説明Explanation of symbols

０１ 半導体膜
０２ 絶縁膜
０３ 浮遊ゲート
０４ 絶縁膜
０５ 制御ゲート
１０ 基板
１１ Ｅｇ
１２ 絶縁膜
１４ 半導体膜
１６ 絶縁膜
１８ 不純物領域
２０ 浮遊ゲート
２２ 絶縁膜
２４ 制御ゲート
２６ ゲート
３１ 不揮発性メモリ素子
３４ 半導体膜
３６ 半導体膜
３８ 半導体膜
４０ 半導体膜
５２ メモリセルアレイ
５４ 周辺回路
５６ アドレスバッファ
５８ コントロール回路
６０ 昇圧回路
６２ ロウデコーダ
６４ カラムデコーダ
６６ センスアンプ
６８ データバッファ
７０ データ入出力バッファ
８０ アンテナ
８２ 誘電体板
８４ ガス供給部
８６ 排気口
８８ 支持台
９０ 温度制御部
９２ マイクロ波供給部
９４ プラズマ
９１００ 選択トランジスタ
１００ 基板
９１０１ 不揮発性メモリ素子
１０１ 基板
９１０２ 不揮発性メモリ素子
１０２ 絶縁膜
９１０３ 不揮発性メモリ素子
１０４ 半導体膜
１０６ 半導体膜
９１０８ 不揮発性メモリ素子
１０８ 半導体膜
１１０ 半導体膜
１１２ 絶縁膜
１１６ 絶縁膜
９１１８ ＮＡＮＤ型セル
１２０ 電荷蓄積層
１２１ 電荷蓄積層
１２２ レジスト
１２８ 絶縁膜
１３０ レジスト
１３２ 絶縁膜
１３６ 導電膜
１３８ 導電膜
１４０ 導電膜
１４２ 導電膜
１４４ 導電膜
１４８ レジスト
１５０ チャネル形成領域
１５２ 不純物領域
１５４ チャネル形成領域
１５６ 不純物領域
１５６ 高濃度不純物領域
１５８ 低濃度不純物領域
１６０ チャネル形成領域
１６２ 不純物領域
１６６ レジスト
１６８ チャネル形成領域
１６ａ 酸化シリコン層
１６ｂ 窒素プラズマ処理層
１７０ 不純物領域
１７２ 絶縁膜
１７４ 導電膜
１８ａ ソース領域
１８ｂ ドレイン領域
２００ デコーダ
２０１ 電圧変換回路
２０２ ロジック回路
２０３ ロジック回路
２０ａ 浮遊ゲート電極層
２０ｂ 浮遊ゲート電極層
２２ａ 窒化シリコン層
２２ｂ 酸化シリコン層
２４ａ 金属窒化物層
２４ｂ 金属層
８００ 半導体装置
８１０ 高周波回路
８２０ 電源回路
８３０ リセット回路
８４０ クロック発生回路
８５０ データ復調回路
８６０ データ変調回路
８７０ 制御回路
８８０ 記憶回路
８９０ アンテナ
９１０ コード抽出回路
９２０ コード判定回路
９３０ ＣＲＣ判定回路
９４０ 出力ユニット回路
１２２５ メモリ
２００Ａ 期間
２００Ｂ 期間
２１１１ 筐体
２１１２ 表示部
２１１３ レンズ
２１１４ 操作キー
２１１５ シャッター
２１１６ メモリ
２１２１ 筐体
２１２２ 表示部
２１２３ 操作キー
２１２５ メモリ
２１３０ 本体
２１３１ 表示部
２１３２ メモリ部
２１３３ 操作部
２１３４ イヤホン
２１４１ 本体
２１４２ 表示部
２１４３ 操作キー
２１４４ メモリ部
３００１ Ｐウェル
３００２ Ｐウェル
３２００ リーダ／ライタ
３２１０ 表示部
３２２０ 品物
３２３０ 半導体装置
３２４０ リーダ／ライタ
３２５０ 半導体装置
３２６０ 商品
５００１ Ｐウェル
５００２ Ｐウェル
９２００ デコーダ
９２０１ 電圧変換回路
９２０２ ロジック回路
９２０３ ロジック回路 01 Semiconductor film 02 Insulating film 03 Floating gate 04 Insulating film 05 Control gate 10 Substrate 11 Eg
12 Insulating film 14 Semiconductor film 16 Insulating film 18 Impurity region 20 Floating gate 22 Insulating film 24 Control gate 26 Gate 31 Non-volatile memory element 34 Semiconductor film 36 Semiconductor film 38 Semiconductor film 40 Semiconductor film 52 Memory cell array 54 Peripheral circuit 56 Address buffer 58 Control circuit 60 Booster circuit 62 Row decoder 64 Column decoder 66 Sense amplifier 68 Data buffer 70 Data input / output buffer 80 Antenna 82 Dielectric plate 84 Gas supply part 86 Exhaust port 88 Support base 90 Temperature control part 92 Microwave supply part 94 Plasma 9100 Select transistor 100 Substrate 9101 Nonvolatile memory element 101 Substrate 9102 Nonvolatile memory element 102 Insulating film 9103 Nonvolatile memory element 104 Semiconductor film 106 Semiconductor film 9108 Nonvolatile memory element 108 Conductive film 110 Semiconductor film 112 Insulating film 116 Insulating film 9118 NAND type cell 120 Charge storage layer 121 Charge storage layer 122 Resist 128 Insulating film 130 Resist 132 Insulating film 136 Conductive film 138 Conductive film 140 Conductive film 142 Conductive film 144 Conductive film 148 Resist 150 channel formation region 152 impurity region 154 channel formation region 156 impurity region 156 high concentration impurity region 158 low concentration impurity region 160 channel formation region 162 impurity region 166 resist 168 channel formation region 16a silicon oxide layer 16b nitrogen plasma treatment layer 170 impurity region 172 Insulating film 174 Conductive film 18a Source region 18b Drain region 200 Decoder 201 Voltage conversion circuit 202 Logic circuit 203 Logic circuit 20a Floating gate electrode layer 20b Floating gate Electrode layer 22a silicon nitride layer 22b silicon oxide layer 24a metal nitride layer 24b metal layer 800 semiconductor device 810 high frequency circuit 820 power supply circuit 830 reset circuit 840 clock generation circuit 850 data demodulation circuit 860 data modulation circuit 870 control circuit 880 storage circuit 890 Antenna 910 Code extraction circuit 920 Code determination circuit 930 CRC determination circuit 940 Output unit circuit 1225 Memory 200A period 200B period 2111 Case 2112 Display unit 2113 Lens 2114 Operation key 2115 Shutter 2116 Memory 2121 Case 2122 Display unit 2123 Operation key 2125 Memory 2130 Main unit 2131 Display unit 2132 Memory unit 2133 Operation unit 2134 Earphone 2141 Main unit 2142 Display unit 2143 Operation key 2144 Memory 3001 P-well 3002 P-well 3200 reader / writer 3210 display unit 3220 article 3230 semiconductor device 3240 reader / writer 3250 semiconductor device 3260 Product 5001 P-well 5002 P-well 9200 decoder 9201 voltage conversion circuit 9202 logic circuit 9203 logic circuit

Claims (7)

ビット線と、ソース線と、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、
選択トランジスタと、を有し、
前記不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した前記電荷蓄積層上の制御ゲートを有し、
前記ＮＡＮＤ型セルの一方の端子は、前記選択トランジスタを介して、前記ビット線に接続され、
前記ＮＡＮＤ型セルの他方の端子は、前記ソース線に接続されたＮＡＮＤ型不揮発性メモリのデータ消去方法であって、
前記ＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリにおける前記電荷蓄積層に格納された電荷の放出は、前記ビット線、前記ソース線、及び前記制御ゲートに電位を印加することにより行われることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。 A bit line, a source line,
A NAND type cell having a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series;
A selection transistor, and
The nonvolatile memory has a charge storage layer on the semiconductor film via a first insulating film and a control gate on the charge storage layer via a second insulating film,
One terminal of the NAND cell is connected to the bit line through the selection transistor,
The other terminal of the NAND cell is a data erasing method of a NAND nonvolatile memory connected to the source line,
Release of the charge stored in the charge storage layer in any one of the nonvolatile memories in the NAND cell is performed by applying a potential to the bit line, the source line, and the control gate. A method for erasing data in a NAND-type nonvolatile memory. ビット線と、ソース線と、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、
選択トランジスタと、を有し、
前記不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した前記電荷蓄積層上の制御ゲートを有し、
前記ＮＡＮＤ型セルの一方の端子は、前記選択トランジスタを介して、前記ビット線に接続され、
前記ＮＡＮＤ型セルの他方の端子は、前記ソース線に接続されたＮＡＮＤ型不揮発性メモリのデータ消去方法であって、
前記ＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリにおける前記電荷蓄積層に格納された電荷の放出は、当該不揮発性メモリにおけるソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行われることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。 A bit line, a source line,
A NAND type cell having a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series;
A selection transistor, and
The nonvolatile memory has a charge storage layer on the semiconductor film via a first insulating film and a control gate on the charge storage layer via a second insulating film,
One terminal of the NAND cell is connected to the bit line through the selection transistor,
The other terminal of the NAND cell is a data erasing method of a NAND nonvolatile memory connected to the source line,
The discharge of the charge stored in the charge storage layer in any one of the nonvolatile memories in the NAND cell is performed by applying a potential to the source terminal, the drain terminal, and the control gate in the nonvolatile memory. A data erasing method for a NAND-type non-volatile memory. ビット線と、ソース線と、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続された第１のＮＡＮＤ型セルと、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続された第２のＮＡＮＤ型セルと、
第１の選択トランジスタと、第２の選択トランジスタと、を有し、
前記不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した前記電荷蓄積層上の制御ゲートを有し、
前記第１のＮＡＮＤ型セルの一方の端子は、前記第１の選択トランジスタを介して、前記ビット線に接続され、
前記第１のＮＡＮＤ型セルの他方の端子は、前記ソース線に接続され、
前記第２のＮＡＮＤ型セルの一方の端子は、前記第２の選択トランジスタを介して、前記ビット線に接続され、
前記第２のＮＡＮＤ型セルの他方の端子は、前記ソース線に接続され、
前記第１のＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリ及び前記第２のＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリにおける前記電荷蓄積層に格納された電荷の放出は、前記ビット線、前記ソース線、及び前記制御ゲート電極に電位を印加することにより行われることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。 A bit line, a source line,
A first NAND type cell having a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series;
A second NAND type cell having a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series;
A first selection transistor and a second selection transistor;
The nonvolatile memory has a charge storage layer on the semiconductor film via a first insulating film and a control gate on the charge storage layer via a second insulating film,
One terminal of the first NAND type cell is connected to the bit line via the first selection transistor,
The other terminal of the first NAND type cell is connected to the source line,
One terminal of the second NAND cell is connected to the bit line via the second selection transistor,
The other terminal of the second NAND type cell is connected to the source line,
Release of the charge stored in the charge storage layer in any one of the non-volatile memories in the first NAND type cell and any one of the non-volatile memories in the second NAND type cell is performed by the bit line. A method for erasing data in a NAND-type nonvolatile memory, which is performed by applying a potential to the source line and the control gate electrode. ビット線と、ソース線と、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続された第１のＮＡＮＤ型セルと、
複数の不揮発性メモリを有し、複数の前記不揮発性メモリが直列に接続された第２のＮＡＮＤ型セルと、
第１の選択トランジスタと、第２の選択トランジスタと、を有し、
前記不揮発性メモリは、第１の絶縁膜を介した半導体膜上の電荷蓄積層と、第２の絶縁膜を介した前記電荷蓄積層上の制御ゲートを有し、
前記第１のＮＡＮＤ型セルの一方の端子は、前記第１の選択トランジスタを介して、前記ビット線に接続され、
前記第１のＮＡＮＤ型セルの他方の端子は、前記ソース線に接続され、
前記第２のＮＡＮＤ型セルの一方の端子は、前記第２の選択トランジスタを介して、前記ビット線に接続され、
前記第２のＮＡＮＤ型セルの他方の端子は、前記ソース線に接続され、
前記第１のＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリ及び前記第２のＮＡＮＤ型セルにおけるいずれか一の前記不揮発性メモリにおける前記電荷蓄積層に格納された電荷の放出は、当該第１のＮＡＮＤ型セルにおける不揮発性メモリ及び当該第２のＮＡＮＤ型セルにおける不揮発性メモリにおけるソース端子、ドレイン端子、及び制御ゲートに電位を印加することにより行われることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。 A bit line, a source line,
A first NAND type cell having a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series;
A second NAND type cell having a plurality of nonvolatile memories, wherein the plurality of nonvolatile memories are connected in series;
A first selection transistor and a second selection transistor;
The nonvolatile memory has a charge storage layer on the semiconductor film via a first insulating film and a control gate on the charge storage layer via a second insulating film,
One terminal of the first NAND type cell is connected to the bit line via the first selection transistor,
The other terminal of the first NAND type cell is connected to the source line,
One terminal of the second NAND cell is connected to the bit line via the second selection transistor,
The other terminal of the second NAND type cell is connected to the source line,
The discharge of the charge stored in the charge storage layer in any one of the nonvolatile memories in the first NAND type cell and in any one of the nonvolatile memories in the second NAND type cell is the first The NAND type nonvolatile memory is characterized by being applied by applying potentials to a source terminal, a drain terminal, and a control gate in the nonvolatile memory in the NAND type cell and the nonvolatile memory in the second NAND type cell. Data erasure method. 請求項３または４において、前記電荷蓄積層に格納された電荷の放出は、前記第１のＮＡＮＤ型セル及び前記第２のＮＡＮＤ型セルにおける同じビットのワード線に対応する不揮発性メモリにおける電荷蓄積層に格納された電荷の放出を行うことを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。 5. The discharge of charge stored in the charge storage layer according to claim 3, wherein the charge stored in the nonvolatile memory corresponding to the word line of the same bit in the first NAND type cell and the second NAND type cell is discharged. A method for erasing data in a NAND type nonvolatile memory, wherein the charge stored in the layer is discharged. 請求項１乃至５のいずれか一において、前記電荷蓄積層は、ゲルマニウムを含む材料で構成されることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。 6. The NAND nonvolatile memory data erasing method according to claim 1, wherein the charge storage layer is made of a material containing germanium. 請求項１乃至６のいずれか一において、前記電荷蓄積層は、シリコン及びゲルマニウムを含む窒化物を含む材料で構成されることを特徴とするＮＡＮＤ型不揮発性メモリのデータ消去方法。 7. The method for erasing data in a NAND nonvolatile memory according to claim 1, wherein the charge storage layer is made of a material containing a nitride containing silicon and germanium.
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