JP2007281453A - Semiconductor field effect transistor, and method for manufacturing same - Google Patents

Semiconductor field effect transistor, and method for manufacturing same Download PDF

Info

Publication number
JP2007281453A
JP2007281453A JP2007070988A JP2007070988A JP2007281453A JP 2007281453 A JP2007281453 A JP 2007281453A JP 2007070988 A JP2007070988 A JP 2007070988A JP 2007070988 A JP2007070988 A JP 2007070988A JP 2007281453 A JP2007281453 A JP 2007281453A
Authority
JP
Japan
Prior art keywords
semiconductor
field effect
effect transistor
insulating film
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007070988A
Other languages
Japanese (ja)
Inventor
Hiroyuki Sazawa
洋幸 佐沢
Hajime Okumura
元 奥村
Shuichi Yagi
修一 八木
Mitsutoshi Shimizu
三聡 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Sumitomo Chemical Co Ltd
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST, Sumitomo Chemical Co Ltd filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority to JP2007070988A priority Critical patent/JP2007281453A/en
Publication of JP2007281453A publication Critical patent/JP2007281453A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a gallium nitride based field effect transistor that is excellent in current hysteresis characteristics and is capable of decreasing a forward gate leak. <P>SOLUTION: In the gallium nitride based field effect transistor 100 having a gate insulating film 108, a part or the whole of a material composing the gate insulating film 108 is a dielectric with dielectric constant of 9 or more and 22 or less, and a heterojunction is composed of a semiconductor crystal layer A104 that contacts the gate insulating film 108, and a semiconductor crystal layer B103 that adjoins the semiconductor crystal A104 and has electron affinity bigger than that of the semiconductor crystal layer A104. It is preferable that a part or the whole of the material composing the gate insulating film 108 is designed to contain hafnium oxide such as HfO<SB>2</SB>, HfAlO, HfAlON or HfSiO. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体電界効果トランジスタ、半導体集積回路及びそれらの製造方法に関する。   The present invention relates to a semiconductor field effect transistor, a semiconductor integrated circuit, and a manufacturing method thereof.

電界効果トランジスタは増幅器、スイッチなどの電子部品として広く使われており、電流の経路（チャネル）の形態によりいくつかに分類される。一形態に２次元電子ガス（２ＤＥＧ）を利用したものがあるが、２ＤＥＧを利用した電界効果トランジスタは２ＤＥＧを形成する界面の形態により２種に分かれる。一つは酸化膜/半導体結晶界面に形成したものであり、もうひとつは同系の半導体結晶/半導体結晶界面に形成したものである。前者の代表例としてＳｉ−ＭＯＳ電界効果トランジスタがあり、後者の代表例としてＧａＮ系の高電子移動度電界効果トランジスタ（ＧａＮ−ＨＥＭＴ）がある。   Field effect transistors are widely used as electronic components such as amplifiers and switches, and are classified into several types according to the form of a current path (channel). Although one type uses a two-dimensional electron gas (2DEG), a field effect transistor using 2DEG is divided into two types depending on the form of the interface forming the 2DEG. One is formed at the oxide film / semiconductor crystal interface, and the other is formed at the same semiconductor crystal / semiconductor crystal interface. A typical example of the former is a Si-MOS field effect transistor, and a typical example of the latter is a GaN-based high electron mobility field effect transistor (GaN-HEMT).

Ｓｉ−ＭＯＳ電界効果トランジスタは、ゲートバイアスを制御することにより、Ｓｉ酸化膜/ Ｓｉ半導体結晶界面に極性の反転したチャネルを形成する構成となっており、ゲートバイアスを順方向（ｎ型チャネルであれば正の電圧）に印加すれば、酸化膜の耐圧の範囲内において、より多くのキャリアを該界面に誘起することができ、より高い電流密度を得ることができるという優れた面を有している。しかし、電子が結晶系の異なる界面を走行するため、界面の結晶格子の乱れによる散乱を受け、十分な電子走行速度が得られず、高周波信号の増幅や高速なスイッチイングには限界があるという問題点を有している。   The Si-MOS field effect transistor is configured to form a channel with reversed polarity at the Si oxide film / Si semiconductor crystal interface by controlling the gate bias. If applied to a positive voltage), more carriers can be induced at the interface within the range of the breakdown voltage of the oxide film, and a higher current density can be obtained. Yes. However, since electrons travel through different interfaces of the crystal system, they are scattered by the disorder of the crystal lattice at the interface, and sufficient electron travel speed cannot be obtained, and there is a limit to amplification of high-frequency signals and high-speed switching. Has a problem.

一方、ＧａＮ−ＨＥＭＴの場合には、親和力の異なる同系の半導体結晶であるＡｌＧａＮ層とＧａＮ層とを接合することにより、その接合界面にキャリアを誘起しチャネルを形成する構成となっている。この界面は同系結晶のヘテロ接合界面であるため、電子の散乱は小さく、高い電子走行速度が実現できるため、高周波信号の増幅や高速なスイッチイングに適している。しかし、ＧａＮ−ＨＥＭＴの場合、順方向ゲートバイアスを印加することにより、ドレイン電流密度を向上させることはほぼ不可能である。それは同系の結晶間では電子親和力の差が小さいため、誘起されたキャリアが容易に電子親和力の小さい結晶を通り抜けてゲート電極に流れこむ、所謂ゲートリークを生じるためである。この問題点を改善するため、ＡｌＧａＮ層のＡｌ組成を増やすことによりＡｌＧａＮ層とＧａＮ層との電子親和力の差を大きくする手法が公知である（非特許文献１）。順方向ゲートリークを低減する他の手法として、半導体結晶層に接して該半導体結晶層よりも小さな電子親和力を有する材料による膜を積層する手法も公知である（非特許文献２）。
Masataka higashiwaki et al., Japanese journal of applied physics, Vol44.No16,2005 Narihiko maeda et al., applied physics letter 87,073504,2005 On the other hand, in the case of GaN-HEMT, an AlGaN layer and a GaN layer, which are similar semiconductor crystals having different affinities, are joined to induce carriers at the joining interface to form a channel. Since this interface is a heterojunction interface of similar crystals, electron scattering is small and a high electron traveling speed can be realized, which is suitable for amplification of high-frequency signals and high-speed switching. However, in the case of GaN-HEMT, it is almost impossible to improve the drain current density by applying a forward gate bias. This is because the difference in electron affinity between similar crystals is small, and so-called gate leakage occurs in which induced carriers easily pass through the crystal with low electron affinity and flow into the gate electrode. In order to improve this problem, a technique for increasing the difference in electron affinity between the AlGaN layer and the GaN layer by increasing the Al composition of the AlGaN layer is known (Non-Patent Document 1). As another method for reducing the forward gate leakage, a method of stacking a film made of a material having an electron affinity smaller than that of the semiconductor crystal layer is also known (Non-patent Document 2).
Masataka higashiwaki et al., Japanese journal of applied physics, Vol44.No16,2005 Narihiko maeda et al., Applied physics letter 87,073504,2005

しかし、ＡｌＧａＮ層のＡｌ組成を増やす方法によると、界面での合金散の増加や界面の格子不整合拡大による結晶性の悪化などの問題点を生じ、期待されるほどの効果は挙げられない。   However, according to the method of increasing the Al composition of the AlGaN layer, problems such as an increase in alloy dispersion at the interface and deterioration of crystallinity due to the expansion of lattice mismatch at the interface occur, and the expected effect cannot be obtained.

また、半導体結晶層に接して該半導体結晶層よりも小さな電子親和力を有する材料による膜を積層する手法によると、逆方向のリーク電流は大きく低減できたが、順方向のリーク電流を下げる効果は充分ではなく、そのため十分な順方向ゲートバイアスは印加できず、実用には限界があった。   Also, according to the method of laminating a film made of a material having an electron affinity smaller than that of the semiconductor crystal layer in contact with the semiconductor crystal layer, the reverse leakage current can be greatly reduced, but the effect of reducing the forward leakage current is Therefore, a sufficient forward gate bias cannot be applied, and there is a limit to practical use.

このように、従来技術によると、高い電子走行速度、高い利得、高いドレイン電流密度を兼ね備えた電界効果トランジスタを作製することは困難であった。   Thus, according to the prior art, it has been difficult to produce a field effect transistor having a high electron traveling speed, a high gain, and a high drain current density.

本発明の目的は、従来技術における上述の問題を解決することができる、高性能のガリウムナイトライド系電界効果トランジスタを提供することにある。   An object of the present invention is to provide a high-performance gallium nitride field effect transistor that can solve the above-mentioned problems in the prior art.

本発明の他の目的は、電流ヒステリシス特性が良好で順方向ゲートリークを低減させることができる、ガリウムナイトライド系電界効果トランジスタを提供することにある。   Another object of the present invention is to provide a gallium nitride field effect transistor that has good current hysteresis characteristics and can reduce forward gate leakage.

本発明の他の目的は、高い電子速度、高い利得、高いドレイン電流密度を実現することができるガリウムナイトライド系電界効果トランジスタを提供することにある。   Another object of the present invention is to provide a gallium nitride field effect transistor capable of realizing a high electron velocity, a high gain, and a high drain current density.

上記課題を解決するため、本発明による電界効果トランジスタは、ガリウムナイトライド系の半導体結晶層Ａと半導体結晶層Ｂとの間のヘテロ界面に誘起されたキャリアをチャネルとしており、半導体結晶層Ａとゲート電極との間にゲート絶縁膜を設け、該ゲート絶縁膜の材料の少なくとも一部に酸化ハフニウムを含むようにしたものである。   In order to solve the above problems, a field effect transistor according to the present invention uses carriers induced at a heterointerface between a gallium nitride semiconductor crystal layer A and a semiconductor crystal layer B as a channel. A gate insulating film is provided between the gate electrode and at least a part of the material of the gate insulating film contains hafnium oxide.

請求項１の発明によれば、ゲート絶縁膜を有するガリウムナイトライド系電界効果トランジスタであって、該ゲート絶縁膜に接する半導体結晶層Ａと、該半導体結晶Ａよりも大きな電子親和力を有しており該半導体結晶層Ａに近接して設けられた半導体結晶層Ｂとから構成されるヘテロ接合を有しており、該ゲート絶縁膜を構成する材料の一部もしくは全部が比誘電率９以上２２以下の誘電体であることを特徴とする半導体電界効果トランジスタが提案される。   According to the first aspect of the present invention, there is provided a gallium nitride field effect transistor having a gate insulating film, wherein the semiconductor crystal layer A is in contact with the gate insulating film, and has a higher electron affinity than the semiconductor crystal A. And has a heterojunction composed of a semiconductor crystal layer B provided close to the semiconductor crystal layer A, and a part or all of the material constituting the gate insulating film has a relative dielectric constant of 9 or more and 22 A semiconductor field effect transistor characterized by the following dielectric is proposed.

請求項２の発明によれば、請求項１の発明において、前記半導体結晶層Ａが、Ａｌx Ｉｎy Ｇａ(1-x-y) Ｎ系結晶（０≦ｘ、ｙ≦１、ｘ＋ｙ≦１）である半導体電界効果トランジスタが提案される。 According to the invention of claim 2, in the invention of claim 1, the semiconductor crystal layer A is an Al x In y Ga (1-xy) N-based crystal (0 ≦ x, y ≦ 1, x + y ≦ 1). A semiconductor field effect transistor is proposed.

請求項３の発明によれば、請求項１又２の発明において、前記ゲート絶縁膜を構成する材料の一部または全部が酸化ハフニウムを含む半導体電界効果トランジスタが提案される。   According to a third aspect of the invention, there is proposed a semiconductor field effect transistor according to the first or second aspect of the invention, wherein a part or all of the material constituting the gate insulating film contains hafnium oxide.

請求項４の発明によれば、請求項１、２又は３の発明において、前記ゲート絶縁膜を構成する材料の一部または全部がＨｆx Ａｌ1-x Ｏy （０＜ｘ＜１、１≦ｙ≦２）を含む半導体電界効果トランジスタが提案される。 According to a fourth aspect of the present invention, in the first, second, or third aspect of the present invention, part or all of the material constituting the gate insulating film is Hf x Al 1-x O y (0 <x <1, 1 A semiconductor field effect transistor including ≦ y ≦ 2) is proposed.

請求項５の発明によれば、請求項１、２、３又は４の発明において、前記半導体層Ａのゲート下部の厚さが、前記半導体層Ａの他の部位の厚さより薄くなっている半導体電界効果トランジスタが提案される。   According to the invention of claim 5, in the invention of claim 1, 2, 3, or 4, the thickness of the lower part of the gate of the semiconductor layer A is thinner than the thickness of other parts of the semiconductor layer A A field effect transistor is proposed.

請求項６の発明によれば、請求項１〜５のいずれかに記載の半導体電界効果トランジスタが構成要素となっていることを特徴とする半導体集積回路が提案される。   According to the invention of claim 6, there is proposed a semiconductor integrated circuit characterized in that the semiconductor field effect transistor according to any one of claims 1 to 5 is a constituent element.

請求項７の発明によれば、請求項１〜５のいずれかに記載の半導体電界効果トランジスタの製造方法において、ゲート絶縁膜を形成した後、３００℃以上で熱処理を加えることを特徴とする半導体電界効果トランジスタの製造方法が提案される。   According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor field effect transistor according to any one of the first to fifth aspects, a heat treatment is performed at 300 ° C. or higher after forming the gate insulating film. A method of manufacturing a field effect transistor is proposed.

請求項８の発明によれば、請求項７の発明において、前記熱処理がゲート電極の形成後に実施される半導体電界効果トランジスタの製造方法が提案される。   According to an eighth aspect of the present invention, there is proposed a method for manufacturing a semiconductor field effect transistor according to the seventh aspect of the present invention, wherein the heat treatment is performed after the formation of the gate electrode.

請求項９の発明によれば、請求項７又は８の発明において、前記半導体層Ａのゲート下部の厚さを前記半導体層Ａの他の部位の厚さより薄くする工程をさらに含む半導体電界効果トランジスタの製造方法が提案される。   According to a ninth aspect of the present invention, in the seventh or eighth aspect of the present invention, the semiconductor field effect transistor further comprises a step of making the thickness of the lower part of the gate of the semiconductor layer A thinner than the thickness of the other part of the semiconductor layer A. A manufacturing method is proposed.

請求項１０の発明によれば、請求項１、２、３、４、５、７、８又は９に記載の半導体電界効果トランジスタの製造方法であって、ゲート金属又はゲート絶縁膜が接する半導体層の表面を、少なくとも塩素系ガスを含むプラズマに暴露する工程を含むことを特徴とする半導体電界効果トランジスタの製造方法が提案される。   According to a tenth aspect of the present invention, there is provided a method for manufacturing a semiconductor field effect transistor according to the first, second, third, fourth, fifth, seventh, eighth or ninth aspect, wherein the semiconductor layer is in contact with a gate metal or a gate insulating film. A method for manufacturing a semiconductor field effect transistor is proposed, which includes a step of exposing the surface of the substrate to a plasma containing at least a chlorine-based gas.

請求項１１の発明によれば、請求項６に記載の半導体集積回路の製造方法において、前記ゲート絶縁膜を形成した後、３００℃以上で熱処理を加えることを特徴とする半導体集積回路の製造方法が提案される。   According to the invention of claim 11, in the method of manufacturing a semiconductor integrated circuit according to claim 6, after the gate insulating film is formed, a heat treatment is performed at 300 ° C. or higher. Is proposed.

請求項１２の発明によれば、請求項１１に記載の発明において、前記熱処理が、ゲート電極の形成後に実施される半導体集積回路の製造方法が提案される。   According to a twelfth aspect of the invention, there is proposed a method of manufacturing a semiconductor integrated circuit according to the eleventh aspect of the invention, wherein the heat treatment is performed after the formation of the gate electrode.

請求項１３の発明によれば、請求項１１又は１２に記載の発明において、前記半導体層Ａのゲート下部の厚さを前記半導体層Ａの他の部位の厚さより薄くする工程をさらに含む半導体集積回路の製造方法が提案される。   According to a thirteenth aspect of the present invention, in the semiconductor device according to the eleventh or twelfth aspect, the semiconductor integrated circuit further includes a step of making the thickness of the lower portion of the gate of the semiconductor layer A thinner than the thickness of other portions of the semiconductor layer A. A circuit manufacturing method is proposed.

請求項１４の発明によれば、請求項６、１１、１２又は１３に記載の半導体集積回路の製造方法であって、ゲート金属またはゲート絶縁膜が接する半導体層表面を少なくとも塩素系ガスを含むプラズマに暴露することを特徴とする半導体集積回路の製造方法が提案される。   According to a fourteenth aspect of the present invention, there is provided the semiconductor integrated circuit manufacturing method according to the sixth, eleventh, twelfth or thirteenth aspect of the present invention, wherein the semiconductor layer surface in contact with the gate metal or the gate insulating film is plasma containing at least a chlorine-based gas. A method for manufacturing a semiconductor integrated circuit is proposed, which is characterized by exposure to the following.

本発明によれば、チャネル層が電子の散乱の小さな同系の半導体結晶層界面に形成されることにより高い移動度を有し、かつ最適な誘電率をもつゲート絶縁膜が結晶層表面に配されることにより、大きな順方向ゲートバイアスが印加でき、それにより極めて大きなドレイン電流密度を実現した高性能の電界効果トランジスタを提供することができ、その工業的な意義はきわめて大きい。   According to the present invention, a gate insulating film having a high mobility and an optimum dielectric constant is disposed on the surface of the crystal layer by forming the channel layer at the interface of the semiconductor crystal layer with the same electron scattering property. Thus, a high-performance field effect transistor that can apply a large forward gate bias and thereby realize a very large drain current density can be provided, and its industrial significance is extremely great.

以下、図面を参照して本発明の実施の形態の一例につき詳細に説明する。
図１は、本発明による電界効果トランジスタの実施の形態の一例の断面図である。本実施の形態では、下地基板１０１上に、本発明による、ゲート絶縁膜を有するガリウムナイトライド系電界効果トランジスタであるＧａＮ−ＨＥＭＴを複数形成してなる、半導体集積回路の場合を例にとって説明するが、本発明はＧａＮ−ＨＥＭＴに限定されるものではなく、また半導体集積回路に限定されるものでもない。 Hereinafter, an example of an embodiment of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a cross-sectional view of an example of an embodiment of a field effect transistor according to the present invention. In this embodiment mode, a case of a semiconductor integrated circuit in which a plurality of GaN-HEMTs, which are gallium nitride field effect transistors having a gate insulating film according to the present invention, are formed over a base substrate 101 will be described as an example. However, the present invention is not limited to the GaN-HEMT, and is not limited to the semiconductor integrated circuit.

図１に示す半導体集積回路１は、下地基板１０１上に本発明による電界効果トランジスタ１００が複数形成されて成っているが、図１では、簡単化のため、電界効果トランジスタ１００は１つだけ示されている。半導体集積回路１には、電界効果トランジスタ１００以外の各種デバイスが設けられていても良いことは勿論であるが、電界効果トランジスタ１００のみを複数設けた構成であってもよい。ここでは、電界効果トランジスタ１０１は、ガリウムナイトライド系電界効果トランジスタであるＧａＮ−ＨＥＭＴとして構成されている。   The semiconductor integrated circuit 1 shown in FIG. 1 includes a plurality of field effect transistors 100 according to the present invention formed on a base substrate 101. In FIG. 1, only one field effect transistor 100 is shown for simplicity. Has been. Of course, various devices other than the field effect transistor 100 may be provided in the semiconductor integrated circuit 1, but a configuration in which only a plurality of field effect transistors 100 are provided may be employed. Here, the field effect transistor 101 is configured as a GaN-HEMT which is a gallium nitride field effect transistor.

以下、図１を参照しながら、１つの電界効果トランジスタ１００に着目してその構成、動作につき説明するが、図示していない他の電界効果トランジスタについても同様である。電界効果トランジスタ１００は、下地基板１０１の上に緩衝層１０２が形成されて成る基板上に形成されている。   Hereinafter, the configuration and operation of one field effect transistor 100 will be described with reference to FIG. 1, but the same applies to other field effect transistors not shown. The field effect transistor 100 is formed on a substrate in which a buffer layer 102 is formed on a base substrate 101.

下地基板１０１としては、ＳｉＣ基板、サファイヤ基板、Ｓｉ基板、ＧａＮ基板など、下地基板１０１上に形成されるエピタキシャル層との間で格子乗数差が小さいか又は殆ど無い単結晶基板を用いることができる。下地基板１０１は、半絶縁性のものが好ましいが、導電性のものであっても使用できる。様々なサイズのものが市販されているが大きさに制限は無い。また、様々なオフ角度およびオフ方位のものが市販されているがこれらにも制限はなく、どのようなものでも使用できる。下地基板１０１の面方位は極性面でも無極性面でも制限無く使用できる。このように、下地基板１０１は市販されているものを使用することができる。   As the base substrate 101, a single crystal substrate having a small or almost no lattice multiplier difference with an epitaxial layer formed on the base substrate 101, such as a SiC substrate, a sapphire substrate, a Si substrate, or a GaN substrate, can be used. . The base substrate 101 is preferably semi-insulating, but may be used even if it is conductive. Various sizes are available on the market, but there is no limit on the size. Various off-angles and off-azimuths are commercially available, but there is no limitation on them, and any one can be used. The surface orientation of the base substrate 101 can be used with no limitation on whether it is a polar surface or a nonpolar surface. As described above, a commercially available substrate can be used as the base substrate 101.

下地基板１０１の上に設けられている緩衝層１０２は、下地基板１０１の上に設けられる各種の半導体結晶層と下地基板１０１との間の格子定数差に因り生じるひずみの緩和や、下地基板１０１に含まれている不純物の影響を防止するなどの目的で導入されている。緩衝層１０２の材料としてはＡｌＮ、ＡｌＧａＮ、ＧａＮなどが使用できる。緩衝層１０２は、下地基板１０１上にこれらの材料をＭＯＶＰＥ法、ＭＢＥ法、ＨＶＰＥ法などにより積層して形成することができる。使用する原料は各成長方法に適した原料が市販されているのでこれを用いるのがよい。緩衝層１０２の厚みに特に制限は無いが通常３０００Åから２０μｍの範囲である。   The buffer layer 102 provided on the base substrate 101 reduces strain caused by a difference in lattice constant between the various semiconductor crystal layers provided on the base substrate 101 and the base substrate 101, and the base substrate 101. It has been introduced for the purpose of preventing the influence of impurities contained in. As the material of the buffer layer 102, AlN, AlGaN, GaN or the like can be used. The buffer layer 102 can be formed by stacking these materials on the base substrate 101 by the MOVPE method, the MBE method, the HVPE method, or the like. As the raw material to be used, since a raw material suitable for each growth method is commercially available, it is preferable to use this. Although there is no restriction | limiting in particular in the thickness of the buffer layer 102, Usually, it is the range of 3000 to 20 micrometers.

緩衝層１０２の上には、半導体結晶層Ｂ１０３が形成されており、半導体結晶層Ｂ１０３の上には別の半導体結晶層Ａ１０４が形成されている。半導体結晶層Ａ１０４はゲート絶縁膜１０８に接しており、半導体結晶層Ａ１０４よりも大きな電子親和力を有しており半導体結晶層Ａ１０４に近接して設けられた半導体結晶層Ｂ１０３とによりヘテロ接合が構成されている。図１に示される例では、半導体結晶層Ｂ１０３の一方の面は半導体結晶層Ａ１０４の一方の面と直接接する構成となっており、ゲートバイアス印加時に半導体結晶層Ｂ１０３と半導体結晶層Ａ１０４との界面であって半導体結晶層Ｂ１０３側にチャネルを形成することができるようになっている。   A semiconductor crystal layer B103 is formed on the buffer layer 102, and another semiconductor crystal layer A104 is formed on the semiconductor crystal layer B103. The semiconductor crystal layer A104 is in contact with the gate insulating film 108, has a higher electron affinity than the semiconductor crystal layer A104, and forms a heterojunction with the semiconductor crystal layer B103 provided close to the semiconductor crystal layer A104. ing. In the example shown in FIG. 1, one surface of the semiconductor crystal layer B103 is in direct contact with one surface of the semiconductor crystal layer A104, and the interface between the semiconductor crystal layer B103 and the semiconductor crystal layer A104 when a gate bias is applied. Thus, a channel can be formed on the semiconductor crystal layer B103 side.

上記チャネルが形成されるようにするため、半導体結晶層Ｂ１０３は、半導体結晶層Ａ１０４よりも電子親和力が大きくなるようにすることが必要である。以下に、上記チャネルを構成するために設けられている、２つの半導体結晶層Ｂ１０３、及び半導体結晶層Ａ１０４について詳しく説明する。   In order to form the channel, the semiconductor crystal layer B103 needs to have higher electron affinity than the semiconductor crystal layer A104. Hereinafter, the two semiconductor crystal layers B103 and the semiconductor crystal layer A104 provided to constitute the channel will be described in detail.

半導体結晶層Ｂ１０３の材料としてはＧａＮを使用することができる。半導体結晶層Ｂ１０３の積層は、緩衝層１０２の場合と同様に、ＭＯＶＰＥ法、ＭＢＥ法、ＨＶＰＥ法などを使用して行うことができる。使用する原料は、緩衝層１０２の場合と同様に、各成長方法に応じて原料が市販されているのでこれを用いることができる。半導体結晶層Ｂ１０３の厚みは、特に制限は無いが３０００Åから５μｍの範囲であり、より好ましくは５０００Åから３μｍの範囲であり、さらに好ましくは７００Åから２μｍの範囲である。   GaN can be used as the material of the semiconductor crystal layer B103. The semiconductor crystal layer B103 can be stacked using the MOVPE method, the MBE method, the HVPE method, or the like, as in the case of the buffer layer 102. The raw material to be used can be used since the raw material is commercially available according to each growth method, as in the case of the buffer layer 102. The thickness of the semiconductor crystal layer B103 is not particularly limited, but is in the range of 3000 to 5 μm, more preferably in the range of 5000 to 3 μm, and still more preferably in the range of 700 to 2 μm.

半導体結晶層Ａ１０４は、半導体結晶層Ｂ１０３上にＡｌＧａＮもしくはＡｌＩｎＧａＮを結晶成長させて形成することができ、半導体結晶層Ｂ１０３の結晶成長方法は、半導体結晶層Ｂ１０３の場合と同様である。半導体結晶層Ａ１０４として、ＡｌＧａＮを結晶成長させると、半導体結晶層Ｂ１０３と半導体結晶層Ａ１０４との間で格子定数差が生じ、これによりピエゾ電界を発生させ、界面であって半導体結晶層Ｂ１０３側（ＧａＮ層側）にフリーキャリアを誘起させることができる。   The semiconductor crystal layer A104 can be formed by crystal growth of AlGaN or AlInGaN on the semiconductor crystal layer B103, and the crystal growth method of the semiconductor crystal layer B103 is the same as that of the semiconductor crystal layer B103. When AlGaN is grown as the semiconductor crystal layer A104, a lattice constant difference is generated between the semiconductor crystal layer B103 and the semiconductor crystal layer A104, thereby generating a piezo electric field, which is an interface at the side of the semiconductor crystal layer B103 ( Free carriers can be induced on the GaN layer side).

一方、半導体結晶層Ａ１０４としてＡｌＩｎＧａＮを結晶成長させると、ＡｌとＩｎとの組成比を調整し半導体結晶層Ｂ１０３、及び半導体結晶層Ａ１０４を格子整合させることにより、ピエゾ電界が発生するのを防ぎ、ゲートバイアスゼロにおいてフリーキャリアが発生せずチャネルが形成されない状態、すなわちＥ−ｍｏｄｅ動作する電界効果トランジスタを作製することができる。   On the other hand, when AlInGaN is grown as the semiconductor crystal layer A104, the composition ratio of Al and In is adjusted, and the semiconductor crystal layer B103 and the semiconductor crystal layer A104 are lattice-matched to prevent the generation of a piezoelectric field, A field effect transistor can be manufactured in a state where free carriers are not generated at zero gate bias and a channel is not formed, that is, an E-mode operation.

本発明による電界効果トランジスタの半導体結晶層Ａ１０４は、いずれでもよいが、いずれの場合であっても、ゲートバイアス印加時に半導体結晶層Ｂ１０３と半導体結晶層Ａ１０４との界面の半導体結晶層Ｂ１０３側にチャネルが形成されるように、半導体結晶層Ｂ１０３は導体結晶層Ａ１０４よりも電子親和力が大きくなるように材料系および組成を選択することが重要である。   The semiconductor crystal layer A104 of the field effect transistor according to the present invention may be any, but in any case, a channel is formed on the semiconductor crystal layer B103 side of the interface between the semiconductor crystal layer B103 and the semiconductor crystal layer A104 when a gate bias is applied. It is important to select a material system and a composition so that the semiconductor crystal layer B103 has an electron affinity higher than that of the conductor crystal layer A104.

半導体結晶層Ａ１０４において、そのＡｌの組成は、半導体結晶層Ｂ１０３に比べて半導体結晶層Ａ１０４が十分小さな電子親和力となるよう、大きくすることが好ましい。しかし、先に述べたとおり、Ａｌの組成を大きくするとＡｌＧａＮ層の結晶性の劣化が起こり、得られた電界効果トランジスタの性能の低下や動作不良を起こすことなどから、これらの要因を勘案して最適値を選ぶことが必要である。このような事情から、Ａｌの組成の範囲としては通常０．１から０．６が好ましく、より好ましくは０．１５から０．５の範囲であり、さらに好ましくは０．２から０．４の範囲である。   In the semiconductor crystal layer A104, the Al composition is preferably increased so that the semiconductor crystal layer A104 has a sufficiently small electron affinity compared to the semiconductor crystal layer B103. However, as described above, if the Al composition is increased, the crystallinity of the AlGaN layer is deteriorated, and the performance of the obtained field-effect transistor is deteriorated or malfunctions. It is necessary to choose the optimum value. For these reasons, the Al composition range is usually preferably 0.1 to 0.6, more preferably 0.15 to 0.5, and still more preferably 0.2 to 0.4. It is a range.

半導体結晶層Ａ１０４の積層は、緩衝層１０２や半導体結晶層Ｂ１０３の場合と同様に、ＭＯＶＰＥ法、ＭＢＥ法、ＨＶＰＥ法などを使用して行うことができる。使用する原料は各成長方法に応じて原料が市販されているのでこれを用いるのが好ましい。半導体結晶層Ａ１０４の厚みは、特に制限は無いが、３０Åから６００Åの範囲であり、より好ましくは１００Åから５００Åの範囲であり、さらに好ましくは１５０Åから４００Åの範囲である。   The semiconductor crystal layer A104 can be stacked using the MOVPE method, the MBE method, the HVPE method, or the like, similarly to the buffer layer 102 and the semiconductor crystal layer B103. Since the raw material to be used is commercially available according to each growth method, it is preferable to use this. The thickness of the semiconductor crystal layer A104 is not particularly limited, but is in the range of 30 to 600 mm, more preferably in the range of 100 to 500 mm, and still more preferably in the range of 150 to 400 mm.

本実施の形態では、半導体結晶層Ａ１０４を単層とした。しかし、半導体結晶層Ａ１０４を弾性変形限界内の厚みを持つＧａＮ層とＡｌＧａＮ層との繰り返し積層構造や、ＩｎＧａＮとＡｌＧａＮとの繰り返し積層構造としてもよい。   In this embodiment mode, the semiconductor crystal layer A104 is a single layer. However, the semiconductor crystal layer A104 may have a repeated stacked structure of a GaN layer and an AlGaN layer having a thickness within the elastic deformation limit, or a repeated stacked structure of InGaN and AlGaN.

半導体結晶層Ａ１０４上には、ソース電極１０５およびドレイン電極１０６が形成されているほか、ゲート絶縁膜１０８を介してゲート電極１０９が形成されている。符号１０７で示されるのは、素子分離のための分離層であり、分離層１０７を設けることによって、基板上に、上記した層構造を有する複数の電界効果トランジスタ１００が相互に電気的に干渉しないようにして形成されている。   On the semiconductor crystal layer A 104, a source electrode 105 and a drain electrode 106 are formed, and a gate electrode 109 is formed via a gate insulating film 108. Reference numeral 107 denotes an isolation layer for element isolation. By providing the isolation layer 107, the plurality of field effect transistors 100 having the above-described layer structure on the substrate do not interfere electrically with each other. It is formed in this way.

ゲート絶縁膜１０８を設けることにより、ゲート電極１０９に順方向バイアス電圧を印加したときのリーク電流を小さくできるので、大きな順方向電圧を印加することができるようになる。この場合、ゲート絶縁膜１０８の膜厚を厚くする程、リーク電流を小さく抑えることができるが、ゲート絶縁膜１０８の膜厚が厚くなると、ゲート絶縁膜１０８と半導体結晶層Ａ１０４との界面に電子の中間準位が形成されやすく、電流ヒステリシスを起こす。   By providing the gate insulating film 108, a leakage current when a forward bias voltage is applied to the gate electrode 109 can be reduced, so that a large forward voltage can be applied. In this case, the leakage current can be suppressed as the thickness of the gate insulating film 108 is increased. However, when the thickness of the gate insulating film 108 is increased, electrons are formed at the interface between the gate insulating film 108 and the semiconductor crystal layer A104. The intermediate level is easily formed, causing current hysteresis.

そこで、本発明者は、ガリウムナイトライド系電界効果トランジスタのゲート絶縁膜の材料につき鋭意検討した結果、ゲート絶縁膜の材料として酸化ハフニウムを含む材料を使用することにより、電流ヒステリシスの発生を抑えて、順方向バイアス電圧印加時のリーク電流を小さくできる、高性能のガリウムナイトライド系電界効果トランジスタを実現できることを見出した。   Therefore, as a result of intensive studies on the material of the gate insulating film of the gallium nitride field effect transistor, the present inventor has suppressed the generation of current hysteresis by using a material containing hafnium oxide as the material of the gate insulating film. The present inventors have found that a high-performance gallium nitride field effect transistor that can reduce the leakage current when a forward bias voltage is applied can be realized.

半導体結晶層Ａ１０４上にゲート絶縁膜１０８として比誘電率９より大きく２２以下の誘電体を形成する。この範囲を逸脱した場合、順方向リーク電流を効果的に抑止できない。比誘電率９以上２２以下の誘電体であれば効果があるが、この範囲においてもゲートリーク低減には１３から１８の範囲がより好ましい。誘電率が９より大きく２２以下である材料としてはＣｒ2 Ｏ3 、ＣｕＯ、ＦｅＯ、ＰｂＣＯ3 、ＰｂＣｌ2 、ＰｂＳＯ4 、ＳｎＯ2 、ＺｒＯ2 、ＺｒＳｉＯ4 、Ｔａ2 Ｏ5 、ＴｉＯ2 、ＢａＴｉＯ、ＨｆＳｉＯ2 、ＨｆＡｌＯ、Ｌａ2 Ｏ3 、ＣａＨｆＯ、ＨｆＡｌＯＮなどがある。これらの材料系はいずれも効果があるが、駆動時の電流ヒステリシスの少なさなどからＬａ2 Ｏ3 、ＣｕＯ、ＺｒＳｉＯ4 、ＨｆＳｉＯ2 、ＨｆＯ2 、ＨｆＡｌＯ、ＣａＨｆＯがより好ましく、ＨｆＯ2 、ＨｆＡｌＯＮ、ＨｆＡｌＯ、ＨｆＳｉＯがさらに好ましく、もっとも好ましくはＨｆＡｌＯである。 On the semiconductor crystal layer A104, a dielectric having a dielectric constant greater than 9 and less than or equal to 22 is formed as a gate insulating film. When deviating from this range, the forward leakage current cannot be effectively suppressed. A dielectric having a relative dielectric constant of 9 or more and 22 or less is effective, but even in this range, the range of 13 to 18 is more preferable for reducing gate leakage. Materials having a dielectric constant greater than 9 and less than or equal to 22 include Cr 2 O 3 , CuO, FeO, PbCO 3 , PbCl 2 , PbSO 4 , SnO 2 , ZrO 2 , ZrSiO 4 , Ta 2 O 5 , TiO 2 , BaTiO, There are HfSiO 2 , HfAlO, La 2 O 3 , CaHfO, HfAlON, and the like. All of these material systems are effective, but La 2 O 3 , CuO, ZrSiO 4 , HfSiO 2 , HfO 2 , HfAlO, and CaHfO are more preferable, and HfO 2 , HfAlON, HfAlO and HfSiO are more preferable, and HfAlO is most preferable.

これらの材料の結晶系はリークが小さいことなどの理由から、ゲート絶縁膜１０８として用いるのにアモルファスもしくは単結晶が好ましく、製膜の容易さなどからアモルファスであることがより好ましい。   The crystal system of these materials is preferably amorphous or single crystal for use as the gate insulating film 108 for reasons such as small leakage, and more preferably amorphous for ease of film formation.

このように、ゲート絶縁膜１０８を構成する材料の一部また全部が酸化ハフニウムを含む場合、例えば、ゲート絶縁膜を構成する材料の一部または全部がＨｆx Ａｌ1-x Ｏy （０＜ｘ＜１、１≦ｙ≦２）を含む場合、リーク電流を効果的に減少させることができ、その調節を可能にすることができる。 As described above, when part or all of the material forming the gate insulating film 108 contains hafnium oxide, for example, part or all of the material forming the gate insulating film is Hf x Al 1-x O y (0 < When x <1, 1 ≦ y ≦ 2), the leakage current can be effectively reduced and the adjustment can be made possible.

ゲート絶縁膜１０８は上記材料と他の材料との積層構造としても良い。例えば、電流コラプス現象を抑制できる絶縁膜として知られるＳｉＮを、ゲート絶縁膜１０８に用いることができるとして例示した上記材料との間に、１ｎｍから１０ｎｍの膜厚で挿入するようにした積層構造を採用することができる。この場合において、組み合わせる絶縁膜材料の種類に制限は無い。厚みとしては、効果的なリーク電流抑制と相互コンダクタンス、ヒステリシスなどを勘案して、３ｎｍから４０ｎｍの範囲が好ましく、５ｎｍから３０ｎｍの範囲がより好ましく、７ｎｍから２０ｎｍがもっとも好ましい。   The gate insulating film 108 may have a stacked structure of the above material and another material. For example, a stacked structure in which SiN, which is known as an insulating film capable of suppressing the current collapse phenomenon, is inserted with a thickness of 1 nm to 10 nm between the above materials exemplified as being usable for the gate insulating film 108. Can be adopted. In this case, there is no limitation on the type of insulating film material to be combined. The thickness is preferably in the range of 3 nm to 40 nm, more preferably in the range of 5 nm to 30 nm, and most preferably in the range of 7 nm to 20 nm in consideration of effective leakage current suppression, mutual conductance, hysteresis, and the like.

また、半導体結晶層Ｂ１０３及び又は半導体結晶層Ａ１０４の一部をエッチングにより除去した構造（リセス構造）としてもよい。これにより、電界効果トランジスタの利得を向上させたり、閾値電圧を正になるよう調整することによりＥ−ｍｏｄｅ動作させることが可能である。   Alternatively, a structure (recess structure) in which part of the semiconductor crystal layer B103 and / or the semiconductor crystal layer A104 is removed by etching may be used. Thus, the E-mode operation can be performed by improving the gain of the field effect transistor or adjusting the threshold voltage to be positive.

ゲート絶縁膜１０８の形成法としては、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、蒸着法、スパッタリング法などが利用できる。   As a method for forming the gate insulating film 108, a thermal CVD method, a plasma CVD method, an ALCVD method, an MOCVD method, an MBE method, an evaporation method, a sputtering method, or the like can be used.

これらの手法でゲート絶縁膜１０８を形成した後、アニール処理することにより、電流ヒステリシスを低減させることができる。したがって、図１に示す半導体集積回路１を製造する場合、または図１に示す構成の電界効果トランジスタ１００を単体で製造する場合、その電流ヒステリシス特性を改善させるために、ゲート絶縁膜１０８を形成した後、アニール処理するのが効果的である。   After forming the gate insulating film 108 by these methods, the current hysteresis can be reduced by annealing. Therefore, when the semiconductor integrated circuit 1 shown in FIG. 1 is manufactured, or when the field effect transistor 100 having the configuration shown in FIG. 1 is manufactured alone, the gate insulating film 108 is formed in order to improve the current hysteresis characteristics. Thereafter, it is effective to perform an annealing treatment.

このアニール処理は、ゲート絶縁膜１０８の形成後からデバイス封止までの間の適宜のタイミングで実施すればよい。該アニール処理は３００℃以上の温度でかつゲート絶縁膜１０８の耐熱性の範囲内（アモルファス維持できる範囲）で実施するが、通常は３００℃から９００℃の範囲である。アニール処理温度を３００℃〜９００℃の範囲で行うことにより、アニール処理をしない場合に比べて、その電流ヒステリシス特性をより一層改善させることができる。アニール処理時間は特に制限は無いが、効果と工業的効率性の兼ね合いの観点から１０秒から６０分の範囲が好ましい。雰囲気は窒素および／あるいはＡｒが好ましく、より好ましくは窒素である。   This annealing process may be performed at an appropriate timing between the formation of the gate insulating film 108 and the device sealing. The annealing treatment is performed at a temperature of 300 ° C. or higher and within the heat resistance range of the gate insulating film 108 (a range in which the amorphous state can be maintained), but is usually in the range of 300 ° C. to 900 ° C. By performing the annealing temperature in the range of 300 ° C. to 900 ° C., the current hysteresis characteristics can be further improved as compared with the case where the annealing is not performed. The annealing treatment time is not particularly limited, but is preferably in the range of 10 seconds to 60 minutes from the viewpoint of balance between effects and industrial efficiency. The atmosphere is preferably nitrogen and / or Ar, more preferably nitrogen.

ゲート絶縁膜１０８の上に形成されるゲート電極１０９、ソース電極１０５、ドレイン電極１０６の材料としては、通常のＧａＮ−ＨＥＭＴデバイスで使用する材料、および手法がそのまま利用できる。すなわち、ゲート電極１０８の材料としては、Ｎｉ／Ａｕ、Ｐｔなどである。ソース電極１０５、ドレイン電極１０６の材料としてはＴｉ／Ａｌ、Ｔｉ／Ｍｏなどである。それらの形成は、スパッタリング法、蒸着法、ＣＶＤ法などを用いることができる。   As materials for the gate electrode 109, the source electrode 105, and the drain electrode 106 formed on the gate insulating film 108, materials and methods used in ordinary GaN-HEMT devices can be used as they are. That is, the material of the gate electrode 108 is Ni / Au, Pt, or the like. The material of the source electrode 105 and the drain electrode 106 is Ti / Al, Ti / Mo, or the like. Their formation can be performed by sputtering, vapor deposition, CVD, or the like.

アニール処理はゲート電極形成後に実施しても良い。その場合、ヒステリシスが低減できかつゲート電極材料にダメージを与えない温度範囲で実施する。このような温度範囲はゲート電極材料の耐熱性との兼ね合いで決定されるが、一般的には３００から６００の範囲である。   The annealing process may be performed after the gate electrode is formed. In that case, the process is performed in a temperature range in which hysteresis can be reduced and the gate electrode material is not damaged. Such a temperature range is determined in consideration of the heat resistance of the gate electrode material, but is generally in the range of 300 to 600.

上記において、本発明を実施の形態の一例に基づいて説明したが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の技術的範囲はこれらの実施の形態に限定されない。本発明の技術的範囲は、特許請求の範囲によって示され、さらに特許請求の範囲の記載と均等の意味及びその範囲内でのすべての変形を含むものである。   In the above, the present invention has been described based on an example of the embodiment. However, the embodiment of the present invention disclosed above is merely an example, and the technical scope of the present invention is limited to these embodiments. It is not limited. The technical scope of the present invention is defined by the scope of claims, and further includes the meaning equivalent to the description of the scope of claims and all modifications within the scope.

以下に実施例を示して本発明をさらに詳細に説明するが、以下に示す実施例はあくまで例示であって、本発明はこれにより制限されるものではない。   The present invention will be described in more detail with reference to the following examples. However, the examples shown below are merely examples, and the present invention is not limited thereto.

（実施例１）
図１に示した構成のＧａＮ−ＨＥＭＴを以下のようにして作成した。
下地基板１０１として用意された半絶縁性のＳｉＣ基板を硫酸と過酸化水素水の混合液で洗浄処理した後、ＭＯＣＶＤ炉中で６００℃に加熱し、キャリアガスとして水素を６０ＳＬＭ、アンモニアを４０ＳＬＭ、恒温槽温度３０℃に設定した容器からＴＭＡを４０ｓｃｃｍ流し、ＡｌＮを緩衝層１０２として５００Å成長した。 Example 1
A GaN-HEMT having the configuration shown in FIG. 1 was prepared as follows.
A semi-insulating SiC substrate prepared as the base substrate 101 is cleaned with a mixed solution of sulfuric acid and hydrogen peroxide solution, and then heated to 600 ° C. in a MOCVD furnace, and hydrogen is 60 SLM, ammonia is 40 SLM as a carrier gas, TMA was flowed at 40 sccm from a container set to a constant temperature bath temperature of 30 ° C., and AlN was grown as a buffer layer 102 to grow 500 kg.

ついで下地基板１０１の温度を１１５０℃に変更し、ＴＭＡ流量を０ｓｃｃｍにしたのち、恒温槽温度３０℃に設定した容器からＴＭＧを４０ｓｃｃｍ流し、緩衝層１０２上にＧａＮ層を半導体結晶層Ｂ１０３として２μｍ積層した。   Next, the temperature of the base substrate 101 is changed to 1150 ° C., the TMA flow rate is set to 0 sccm, TMG is flowed from a container set to a constant temperature bath temperature of 30 ° C., and 40 μcm of TMG is flown over the buffer layer 102 as a semiconductor crystal layer B103 to 2 μm Laminated.

ついでＴＭＧの流量を１００ｓｃｃｍに変更し、高温槽温度３０℃の容器からＴＭＡを３３ｓｃｃｍ流し、Ａｌ組成０．２０のｕｄ−ＡｌＧａＮを半導体結晶層Ａ１０４として４００Å成長した。ついで下地基板１０１を室温付近まで降温した後、反応炉より取り出した。   Next, the flow rate of TMG was changed to 100 sccm, TMA was flown from a vessel having a high temperature bath temperature of 30 ° C., and 33 μcm of ud-AlGaN having an Al composition of 0.20 was grown as a semiconductor crystal layer A104. Next, after the temperature of the base substrate 101 was lowered to near room temperature, it was taken out from the reaction furnace.

その後、ホトリソグラフィー法でソース電極およびドレイン電極形状にレジスト開口を形成し、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ金属膜を２００Å／１５００Å／２５０Å／５００Åの厚みにＥＢ蒸着法で積層した。ついでリフトオフ法により開口部以外の金属膜を除去しソース電極１０５とドレイン電極１０６を形成した。引き続きオーミック性を上げるため窒素雰囲気中にて８００℃で３０秒間ＲＴＡ処理をした。   Thereafter, resist openings were formed in the shape of the source electrode and the drain electrode by a photolithography method, and a Ti / Al / Ni / Au metal film was laminated to a thickness of 200 / 1,500 / 250/500 by EB vapor deposition. Subsequently, the metal film other than the opening was removed by a lift-off method to form the source electrode 105 and the drain electrode 106. Subsequently, RTA treatment was performed at 800 ° C. for 30 seconds in a nitrogen atmosphere in order to improve ohmic properties.

基板を取り出し、ホトリソグラフィー法によりレジストパターンを形成した後、これをマスクとし、Ｎ+ イオンのイオン打ち込みにより、３０００Åの深さまで分離層１０７を形成した。Ｎ+ イオンのｄｏｓｅ量は、２×１０14／ｃｍ2 とした。イオン打ち込み後、レジストを除去した。 After the substrate was taken out and a resist pattern was formed by photolithography, the separation layer 107 was formed to a depth of 3000 mm by using this as a mask and ion implantation of N + ions. The dose amount of N + ions was 2 × 10 14 / cm 2 . After the ion implantation, the resist was removed.

その後、ホトリソグラフィー法により、ゲート絶縁膜を形成する領域にレジスト開口を設けた後、開口部を希釈したＨＣｌ水溶液で洗浄した。スパッタリング装置に移し、ＲＦスパッタリング法により、Ｈｆ0.6 Ａｌ0.4 Ｏ2 を堆積した。膜厚について、８ｎｍ（サンプル１）、１６ｎｍ（サンプル２）、２４ｎｍ（サンプル３）の３水準のサンプルを作製した。下地基板１０１をスパッタリングするガスとしてＡｒを用いた。スパッタ電力は０．４８ｋＷとした。スパッタリング時の反応炉圧力は０．４５Ｐａとした。スパッタリングターゲットとしてはＨｆ0.6 Ａｌ0.4 Ｏ2 の焼結体を用いた。その後、リフトオフによりゲート絶縁膜１０８を形成した。 Thereafter, a resist opening was provided in a region where a gate insulating film was to be formed by photolithography, and the opening was then washed with a diluted HCl aqueous solution. Transferred to a sputtering apparatus, an RF sputtering method to deposit the Hf 0.6 Al 0.4 O 2. Regarding the film thickness, samples of three levels of 8 nm (sample 1), 16 nm (sample 2), and 24 nm (sample 3) were produced. Ar was used as a gas for sputtering the base substrate 101. The sputtering power was 0.48 kW. The reactor pressure during sputtering was 0.45 Pa. As a sputtering target, a sintered body of Hf 0.6 Al 0.4 O 2 was used. Thereafter, a gate insulating film 108 was formed by lift-off.

ついで、同じくホトリソグラフィー法にてゲート電極形状の開口を形成した後、Ｎｉ／Ａｕ金属膜を２００Å／１０００Åの厚みに電子ビーム蒸着法で形成し、ソース電極と同様の手法でリフトオフし、ゲート電極１０９を形成した。   Next, after forming a gate electrode-shaped opening by the same photolithography method, a Ni / Au metal film is formed to a thickness of 200 mm / 1000 mm by electron beam evaporation, and lifted off by the same method as the source electrode. 109 was formed.

ついで、以上のように処理された下地基板１０１をアニール炉に移し、窒素中にて５００℃で３０分アニールした。   Next, the base substrate 101 treated as described above was transferred to an annealing furnace and annealed in nitrogen at 500 ° C. for 30 minutes.

このようにしてゲート長２μｍ、ゲート幅３０μｍであるが、ゲート絶縁膜の厚さのみが異なる３つのＧａＮ−ＨＥＭＴ、ＧａＮ−ＨＥＭＴ１（ゲート絶縁膜８ｎｍ）、ＧａＮ−ＨＥＭＴ２（ゲート絶縁膜１６ｎｍ）、ＧａＮ−ＨＥＭＴ３（ゲート絶縁膜２４ｎｍ）を作製した。   In this way, three GaN-HEMTs, GaN-HEMT1 (gate insulating film 8 nm), GaN-HEMT2 (gate insulating film 16 nm), which have a gate length of 2 μm and a gate width of 30 μm but differ only in the thickness of the gate insulating film, GaN-HEMT3 (gate insulating film 24 nm) was produced.

ＧａＮ−ＨＥＭＴ１について同一の加工プロセスで作製したショットキーダイオードについてＣＶ測定を行い、ゲート絶縁膜の比誘電率を求めたところ、１６であった。   CV measurement was performed on the Schottky diode manufactured by the same processing process for GaN-HEMT1, and the relative dielectric constant of the gate insulating film was determined to be 16.

以上のようにして作製された、ＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２、及びＧａＮ−ＨＥＭＴ３のそれぞれにつき、ドレイン電極接地で２端子という条件で、ゲート電流密度―ゲート電圧特性を測定した。この測定結果を図３に示す。   For each of the GaN-HEMT1, GaN-HEMT2, and GaN-HEMT3 produced as described above, the gate current density-gate voltage characteristics were measured under the condition that the drain electrode is grounded and has two terminals. The measurement results are shown in FIG.

さらに、ＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２、及びＧａＮ−ＨＥＭＴ３のそれぞれにつき、ソース電極接地で３端子という条件で、ドレイン電流密度の遷移特性を測定した。この際、ドレイン電極には２０Ｖのバイアスを印加した。この測定結果を図４に示す。   Furthermore, the transition characteristics of the drain current density were measured for each of GaN-HEMT1, GaN-HEMT2, and GaN-HEMT3 under the condition that the source electrode is grounded and three terminals. At this time, a bias of 20 V was applied to the drain electrode. The measurement results are shown in FIG.

ＧａＮ−ＨＥＭＴ１のドレイン電流密度−ドレイン電圧曲線のヒステリシス特性を測定した。この際、ゲート電極には−２Ｖを印加した。この測定結果を図６に示す。   The hysteresis characteristic of the drain current density-drain voltage curve of GaN-HEMT1 was measured. At this time, −2 V was applied to the gate electrode. The measurement results are shown in FIG.

（比較例１）
図２に比較例として作製したＧａＮ−ＨＥＭＴを含む半導体集積回路の断面概略図を示す。図１に示した本発明の一実施形態と図２に示す比較例との構造上の違いは、比較例にあっては、各電界効果トランジスタにゲート絶縁膜が設けられていないことであり、その他の構造は両者とも同じである。図２において、２０１は下地基板、２０２は緩衝層、２０３は半導体結晶層Ｂ、２０４は半導体結晶層Ａ、２０５はソース電極、２０６はドレイン電極、２０７は分離層、２０８はゲート電極である。 (Comparative Example 1)
FIG. 2 is a schematic cross-sectional view of a semiconductor integrated circuit including a GaN-HEMT manufactured as a comparative example. The structural difference between the embodiment of the present invention shown in FIG. 1 and the comparative example shown in FIG. 2 is that the gate insulating film is not provided in each field effect transistor in the comparative example. The other structures are the same for both. In FIG. 2, 201 is a base substrate, 202 is a buffer layer, 203 is a semiconductor crystal layer B, 204 is a semiconductor crystal layer A, 205 is a source electrode, 206 is a drain electrode, 207 is a separation layer, and 208 is a gate electrode.

実施例１と同様の手法で、ＳｉＣ基板を下地基板２０１とし、その上にＡｌＮ層を緩衝層２０２として５００Åの厚さに形成し、、ＧａＮ層を半導体結晶層Ｂ２０３として２μｍの厚さに形成し、Ａｌ組成０．２０のｕｄ−ＡｌＧａＮ層を半導体結晶層Ａ２０４として４００Å厚に形成した。つぎに、上述のように処理された下地基板２０１を室温付近まで降温した後、反応炉よりエピタキシャル基板として取り出した。   In the same manner as in Example 1, a SiC substrate is used as a base substrate 201, an AlN layer is formed as a buffer layer 202 to a thickness of 500 mm, and a GaN layer is formed as a semiconductor crystal layer B203 to a thickness of 2 μm. Then, a ud-AlGaN layer having an Al composition of 0.20 was formed as a semiconductor crystal layer A204 with a thickness of 400 mm. Next, after the temperature of the base substrate 201 processed as described above was lowered to near room temperature, it was taken out from the reactor as an epitaxial substrate.

反応炉より取り出したエピタキシャル基板に、実施例１と同じ手法でソース電極２０５ドレイン電極２０６、分離層２０７を形成した後、ゲート絶縁膜を積層せず、リソグラフィー法でゲート電極形状に開口を形成し、開口部を希釈したＨＣｌ水溶液で洗浄した。ついで実施例１と同じ手法で、ゲート電極２０８を形成した。このようにしてゲート長２μｍ、ゲート幅３０μｍのＧａＮ−ＨＥＭＴ４を作成した。   After the source electrode 205, the drain electrode 206, and the separation layer 207 are formed on the epitaxial substrate taken out from the reaction furnace by the same method as in Example 1, an opening is formed in the gate electrode shape by the lithography method without stacking the gate insulating film. The opening was washed with diluted aqueous HCl. Next, the gate electrode 208 was formed by the same method as in Example 1. In this way, a GaN-HEMT 4 having a gate length of 2 μm and a gate width of 30 μm was produced.

このＧａＮ−ＨＥＭＴ４につき、ドレイン電極接地で２端子の条件で、ゲート電流密度―ゲート電圧特性を測定した。この測定結果が図３に示されている。   For this GaN-HEMT4, the gate current density-gate voltage characteristics were measured under the condition of two terminals with the drain electrode grounded. The measurement results are shown in FIG.

また、ＧａＮ−ＨＥＭＴ４につき、ソース電極接地で３端子の条件で、ドレイン電流密度の遷移特性を測定した。この際、ドレイン電極には２０Ｖのバイアスを印加した。この測定結果が図４に示されている。   Further, for GaN-HEMT4, the transition characteristics of the drain current density were measured under the condition of three terminals with the source electrode grounded. At this time, a bias of 20 V was applied to the drain electrode. The measurement results are shown in FIG.

（比較例２）
実施例１と同様の手法で、下地基板２０１としてのＳｉＣ基板上に、ＡｌＮの緩衝層２０２を５００Å、ＧａＮの半導体結晶層Ｂ２０３を２μｍ、Ａｌ組成０．２０のｕｄ−ＡｌＧａＮの半導体結晶層Ａ２０４を４００Å、順次成長した。 (Comparative Example 2)
In the same manner as in Example 1, on the SiC substrate as the base substrate 201, the AlN buffer layer 202 is 500 mm, the GaN semiconductor crystal layer B203 is 2 μm, and the ud-AlGaN semiconductor crystal layer A204 is Al composition 0.20. 400 liters of growth.

ついで、以上のように処理された下地基板２０１に、実施例１と同じ手法で分離層２０７、ソース電極２０５、ドレイン電極２０６、ゲート絶縁膜（厚み８ｎｍ）、ゲート電極２０８を形成した後、所要の電極を形成した。アニール処理は行わなかった。このようにしてゲート長２μｍ、ゲート幅３０μｍのＧａＮ−ＨＥＭＴ５を作製した。   Next, the separation layer 207, the source electrode 205, the drain electrode 206, the gate insulating film (thickness 8 nm), and the gate electrode 208 are formed on the base substrate 201 processed as described above in the same manner as in Example 1, and then required. The electrode was formed. Annealing treatment was not performed. In this way, a GaN-HEMT5 having a gate length of 2 μm and a gate width of 30 μm was produced.

ＧａＮ−ＨＥＭＴ５のドレイン電流密度−ドレイン電圧曲線のヒステリシス特性を測定した。この際、ゲート電極には−２Ｖを印加した。この測定結果を図５に示す。   The hysteresis characteristic of the drain current density-drain voltage curve of GaN-HEMT5 was measured. At this time, −2 V was applied to the gate electrode. The measurement results are shown in FIG.

図３を参照すると、実施例１で作製したＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２、ＧａＮ−ＨＥＭＴ３は、比較例１のＧａＮ−ＨＥＭＴ４と比べて、大幅にゲート電流が低減された。特に順方向のゲートバイアス印加時のゲート電流の抑制効果が著しく改善されたことが判る。図３から明らかなように、ＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２では＋８Ｖまで、ＧａＮ−ＨＥＭＴ３では＋９Ｖまで順方向の電圧の印加幅を拡大できた。   Referring to FIG. 3, the gate current of GaN-HEMT1, GaN-HEMT2, and GaN-HEMT3 produced in Example 1 was significantly reduced as compared with GaN-HEMT4 of Comparative Example 1. In particular, it can be seen that the effect of suppressing the gate current when applying a forward gate bias is remarkably improved. As can be seen from FIG. 3, the forward voltage application width can be expanded to + 8V for GaN-HEMT1 and GaN-HEMT2, and to + 9V for GaN-HEMT3.

一方、ＧａＮ−ＨＥＭＴ４ではゲート電圧が０Ｖを超えると、大きなリーク電流が発生するため、０Ｖより大きなゲート電圧を印加することが出来なかった。   On the other hand, in the GaN-HEMT4, when the gate voltage exceeds 0V, a large leak current is generated, so that a gate voltage higher than 0V cannot be applied.

図４を参照すると、実施例１のＧａＮ−ＨＥＭＴ１、ＧａＮ−ＨＥＭＴ２、ＧａＮ−ＨＥＭＴ３の各最大ドレイン電流密度を、比較例１のＧａＮ−ＨＥＭＴ４のそれと比べた場合、ＧａＮ−ＨＥＭＴ１で約９５％、ＧａＮ−ＨＥＭＴ２で１０５％、ＧａＮ−ＨＥＭＴ３で１１５％向上した。   Referring to FIG. 4, when each maximum drain current density of GaN-HEMT1, GaN-HEMT2, and GaN-HEMT3 of Example 1 is compared with that of GaN-HEMT4 of Comparative Example 1, it is about 95% in GaN-HEMT1. GaN-HEMT2 improved by 105% and GaN-HEMT3 improved by 115%.

図６における実施例１のＧａＮ−ＨＥＭＴ１のドレイン電流密度―ドレイン電圧曲線の掃引方向を変えた場合の差は、図５に示されたＧａＮ−ＨＥＭＴ４におけるそれと比べて大幅に小さく、アニール処理によりヒステリシスが大幅に低減したことが確認できた。   The difference when the sweep direction of the drain current density-drain voltage curve of the GaN-HEMT 1 of Example 1 in FIG. 6 is changed is significantly smaller than that in the GaN-HEMT 4 shown in FIG. It was confirmed that was significantly reduced.

（実施例２）
図７に示した構成のＧａＮ−ＨＥＭＴを以下のようにして作成した。なお、図７の各部のうち、図１の各部に対応する部分には同一の符号を付してある。実施例１に示したと同様の手法で下地基板１０１の洗浄から、Ｎ＋打ち込みまでを行い、ついで実施例１と同様の手法でゲート絶縁膜を形成する領域にレジスト開口を設けた。 (Example 2)
A GaN-HEMT having the configuration shown in FIG. 7 was prepared as follows. In addition, the same code | symbol is attached | subjected to the part corresponding to each part of FIG. 1 among each part of FIG. From the cleaning of the base substrate 101 to N + implantation by the same method as shown in Example 1, a resist opening was provided in the region where the gate insulating film was formed by the same method as in Example 1.

その後、基板をＩＣＰプラズマ装置に移し、アルゴン、２塩化メタン（ＣＨ２Ｃｌ２）、塩素の混合ガスの放電ガス（プラズマ）で開口部に露出した半導体基板をエッチングした。すなわち、ゲート金属またはゲート絶縁膜が接する半導体層である半導体結晶層Ａ１０４の表面を少なくとも塩素系ガスを含むプラズマに暴露することによりエッチングした。その際、ゲート絶縁膜１０８を設ける部分の半導体結晶層Ａ１０４の厚さが、半導体結晶層Ａ１０４のその他の部分の厚さよりも薄くなるようにエッチングを行った。このようなエッチング工程により、半導体結晶層Ａ１０４のゲート下部の厚さを半導体結晶層Ａ１０４の他の部位の厚さより薄くする工程を施し、結局、半導体結晶層Ｂ１０３のゲート電極１０９の配設位置に凹部を形成した。   Thereafter, the substrate was transferred to an ICP plasma apparatus, and the semiconductor substrate exposed to the opening was etched with a discharge gas (plasma) of a mixed gas of argon, dichloromethane (CH2Cl2), and chlorine. That is, etching was performed by exposing the surface of the semiconductor crystal layer A104, which is a semiconductor layer in contact with the gate metal or the gate insulating film, to plasma containing at least a chlorine-based gas. At that time, etching was performed so that the thickness of the semiconductor crystal layer A104 in the portion where the gate insulating film 108 is provided is thinner than the thickness of the other portion of the semiconductor crystal layer A104. By such an etching process, a step of making the thickness of the lower part of the gate of the semiconductor crystal layer A104 thinner than the thickness of the other part of the semiconductor crystal layer A104 is performed. As a result, at the position where the gate electrode 109 of the semiconductor crystal layer B103 is provided. A recess was formed.

その後、基板をＩＣＰプラズマ装置から取り出し、基板を取り出した後、実施例１に示した同様の手法でゲート絶縁膜、ゲート電極を形成し、その後実施例１に示したと同様の処理を行い、ＧａＮ−ＨＥＭＴ５を作製した。したがって、実施例２の場合には、図７に示されるように、ゲート絶縁膜１０８は半導体結晶層Ａ１０４のゲート電極１０９の配設位置に形成された凹部内に形成され、凹部内のゲート絶縁膜１０８の上にゲート電極１０９が形成されている。図７の例では、ゲート電極１０９の下部は凹部内に形成され、ゲート電極１０９の上部は半導体結晶層Ａ１０４の表面から突出した形態となっている。   Thereafter, the substrate is taken out from the ICP plasma apparatus, and after taking out the substrate, a gate insulating film and a gate electrode are formed by the same method as shown in Example 1, and then the same processing as shown in Example 1 is performed, -HEMT5 was produced. Therefore, in the case of Example 2, as shown in FIG. 7, the gate insulating film 108 is formed in the recess formed at the position where the gate electrode 109 of the semiconductor crystal layer A104 is disposed, and the gate insulation in the recess is formed. A gate electrode 109 is formed on the film 108. In the example of FIG. 7, the lower portion of the gate electrode 109 is formed in the recess, and the upper portion of the gate electrode 109 is projected from the surface of the semiconductor crystal layer A104.

このようにして得られた実施例２のＧａＮ−ＨＥＭＴのドレイン電流密度の遷移特性を評価した。ゲート電圧０Ｖにおいてドレイン電流密度がゼロを示した（真性エンハンスメントモード）。閾値電圧は＋１．９Ｖであった。また、最大電流密度はゲート電圧＋３．６Ｖにおいて２７３ｍＡ／ｍｍであり、真性エンハンスメントモードを特性を有するＧａＮ−ＨＥＭＴとしては非常に大きな値を示した。   The transition characteristics of the drain current density of the GaN-HEMT of Example 2 obtained in this way were evaluated. The drain current density was zero at a gate voltage of 0 V (intrinsic enhancement mode). The threshold voltage was + 1.9V. Further, the maximum current density was 273 mA / mm at a gate voltage of +3.6 V, and showed a very large value as a GaN-HEMT having the characteristic of the intrinsic enhancement mode.

本発明の一実施形態を示す概略断面図。1 is a schematic sectional view showing an embodiment of the present invention. 比較例のデバイスの概略断面図。The schematic sectional drawing of the device of a comparative example. 実施例１と比較例１とのゲート電流密度―ゲート電圧特性を示す図。The figure which shows the gate current density-gate voltage characteristic of Example 1 and Comparative Example 1. 実施例１と比較例１とのドレイン電流密度の遷移特性を示す図。The figure which shows the transition characteristic of the drain current density of Example 1 and Comparative Example 1. 比較例２のドレイン電流−ドレイン電圧曲線のヒステリシス特性を示す図。The figure which shows the hysteresis characteristic of the drain current-drain voltage curve of the comparative example 2. 実施例１のドレイン電流−ドレイン電圧曲線のヒステリシス特性を示す図。FIG. 4 is a diagram illustrating hysteresis characteristics of a drain current-drain voltage curve according to the first embodiment. 実施例２のデバイスの概略断面図。FIG. 4 is a schematic cross-sectional view of a device according to Example 2.

符号の説明Explanation of symbols

１０１、２０１ 下地基板
１０２、２０２ 緩衝層
１０３、２０３ 半導体結晶層Ｂ
１０４、２０４ 半導体結晶層Ａ
１０５、２０５ ソース電極
１０６、２０６ ドレイン電極
１０７、２０７ 分離層
１０８ ゲート絶縁膜
１０９、２０８ ゲート電極 101, 201 Base substrate 102, 202 Buffer layer 103, 203 Semiconductor crystal layer B
104, 204 Semiconductor crystal layer A
105, 205 Source electrode 106, 206 Drain electrode 107, 207 Separation layer 108 Gate insulating film 109, 208 Gate electrode

Claims (14)

ゲート絶縁膜を有するガリウムナイトライド系電界効果トランジスタであって、
該ゲート絶縁膜に接する半導体結晶層Ａと、該半導体結晶Ａよりも大きな電子親和力を有しており該半導体結晶層Ａに近接して設けられた半導体結晶層Ｂとから構成されるヘテロ接合を有しており、
該ゲート絶縁膜を構成する材料の一部もしくは全部が比誘電率９以上２２以下の誘電体である
ことを特徴とする半導体電界効果トランジスタ。 A gallium nitride field effect transistor having a gate insulating film,
A heterojunction comprising a semiconductor crystal layer A in contact with the gate insulating film and a semiconductor crystal layer B having a higher electron affinity than the semiconductor crystal A and provided in the vicinity of the semiconductor crystal layer A Have
A semiconductor field effect transistor, wherein a part or all of a material constituting the gate insulating film is a dielectric having a relative dielectric constant of 9 or more and 22 or less. 前記半導体結晶層Ａが、Ａｌx Ｉｎy Ｇａ(1-x-y) Ｎ系結晶（０≦ｘ、ｙ≦１、ｘ＋ｙ≦１）である請求項１に記載の半導体電界効果トランジスタ。 The semiconductor field effect transistor according to claim 1, wherein the semiconductor crystal layer A is an Al x In y Ga (1-xy) N-based crystal (0 ≦ x, y ≦ 1, x + y ≦ 1). 前記ゲート絶縁膜を構成する材料の一部または全部が酸化ハフニウムを含む請求項１又２に記載の半導体電界効果トランジスタ。   3. The semiconductor field effect transistor according to claim 1, wherein a part or all of a material constituting the gate insulating film contains hafnium oxide. 前記ゲート絶縁膜を構成する材料の一部または全部がＨｆx Ａｌ1-x Ｏy （０＜ｘ＜１、１≦ｙ≦２）を含む請求項１、２又は３に記載の半導体電界効果トランジスタ。 4. The semiconductor field effect according to claim 1, wherein a part or all of a material constituting the gate insulating film includes Hf x Al 1-x O y (0 <x <1, 1 ≦ y ≦ 2). Transistor. 前記半導体層Ａのゲート下部の厚さが、前記半導体層Ａの他の部位の厚さより薄くなっている請求項１、２、３又は４に記載の半導体電界効果トランジスタ。   5. The semiconductor field effect transistor according to claim 1, wherein a thickness of a lower portion of the gate of the semiconductor layer A is thinner than thicknesses of other portions of the semiconductor layer A. 6. 請求項１〜５のいずれかに記載の半導体電界効果トランジスタが構成要素となっていることを特徴とする半導体集積回路。   6. A semiconductor integrated circuit comprising the semiconductor field effect transistor according to claim 1 as a constituent element. 請求項１〜５のいずれかに記載の半導体電界効果トランジスタの製造方法において、ゲート絶縁膜を形成した後、３００℃以上で熱処理を加えることを特徴とする半導体電界効果トランジスタの製造方法。   6. The method of manufacturing a semiconductor field effect transistor according to claim 1, wherein a heat treatment is applied at 300 [deg.] C. or higher after forming the gate insulating film. 前記熱処理がゲート電極の形成後に実施される請求項７に記載の半導体電界効果トランジスタの製造方法。   The method of manufacturing a semiconductor field effect transistor according to claim 7, wherein the heat treatment is performed after forming the gate electrode. 前記半導体層Ａのゲート下部の厚さを前記半導体層Ａの他の部位の厚さより薄くする工程をさらに含む請求項７又は８に記載の半導体電界効果トランジスタの製造方法。   9. The method of manufacturing a semiconductor field effect transistor according to claim 7, further comprising a step of making a thickness of a lower part of the gate of the semiconductor layer A thinner than a thickness of another part of the semiconductor layer A. 10. 請求項１、２、３、４、５、７、８又は９に記載の半導体電界効果トランジスタの製造方法であって、ゲート金属又はゲート絶縁膜が接する半導体層の表面を、少なくとも塩素系ガスを含むプラズマに暴露する工程を含むことを特徴とする半導体電界効果トランジスタの製造方法。   10. The method of manufacturing a semiconductor field effect transistor according to claim 1, wherein the surface of the semiconductor layer in contact with the gate metal or the gate insulating film is at least chlorine-based gas. A method for producing a semiconductor field effect transistor, comprising the step of exposing to a plasma containing the semiconductor field effect transistor. 請求項６に記載の半導体集積回路の製造方法において、前記ゲート絶縁膜を形成した後、３００℃以上で熱処理を加えることを特徴とする半導体集積回路の製造方法。   7. The method for manufacturing a semiconductor integrated circuit according to claim 6, wherein after the gate insulating film is formed, heat treatment is performed at 300 [deg.] C. or higher. 請求項１１に記載の半導体集積回路の製造方法において、前記熱処理が、ゲート電極の形成後に実施される半導体集積回路の製造方法。   12. The method of manufacturing a semiconductor integrated circuit according to claim 11, wherein the heat treatment is performed after forming the gate electrode. 前記半導体層Ａのゲート下部の厚さを前記半導体層Ａの他の部位の厚さより薄くする工程をさらに含む請求項１１又は１２に記載の半導体集積回路の製造方法。   13. The method of manufacturing a semiconductor integrated circuit according to claim 11, further comprising a step of making a thickness of a lower portion of the gate of the semiconductor layer A thinner than a thickness of another portion of the semiconductor layer A. 請求項６、１１、１２又は１３に記載の半導体集積回路の製造方法であって、ゲート金属またはゲート絶縁膜が接する半導体層表面を少なくとも塩素系ガスを含むプラズマに暴露することを特徴とする半導体集積回路の製造方法。   14. The method of manufacturing a semiconductor integrated circuit according to claim 6, 11, 12 or 13, wherein the surface of the semiconductor layer in contact with the gate metal or the gate insulating film is exposed to plasma containing at least a chlorine-based gas. A method of manufacturing an integrated circuit.
JP2007070988A 2006-03-17 2007-03-19 Semiconductor field effect transistor, and method for manufacturing same Pending JP2007281453A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007070988A JP2007281453A (en) 2006-03-17 2007-03-19 Semiconductor field effect transistor, and method for manufacturing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006073610 2006-03-17
JP2007070988A JP2007281453A (en) 2006-03-17 2007-03-19 Semiconductor field effect transistor, and method for manufacturing same

Publications (1)

Publication Number Publication Date
JP2007281453A true JP2007281453A (en) 2007-10-25

Family

ID=38682540

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007070988A Pending JP2007281453A (en) 2006-03-17 2007-03-19 Semiconductor field effect transistor, and method for manufacturing same

Country Status (1)

Country Link
JP (1) JP2007281453A (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147363A (en) * 2006-12-08 2008-06-26 Sharp Corp Nitride semiconductor device
WO2009104299A1 (en) * 2008-02-22 2009-08-27 住友電気工業株式会社 Semiconductor device and method for manufacturing semiconductor device
JP2009238956A (en) * 2008-03-26 2009-10-15 Sumitomo Chemical Co Ltd Semiconductor device and method of manufacturing the same
JP2011091394A (en) * 2009-10-02 2011-05-06 Imec Method for manufacturing low defect interface between dielectric, and group iii/v compound
JP2011233695A (en) * 2010-04-27 2011-11-17 Sharp Corp NORMALLY-OFF TYPE GaN-BASED FIELD EFFECT TRANSISTOR
JP2016051775A (en) * 2014-08-29 2016-04-11 豊田合成株式会社 MIS type semiconductor device
CN106505102A (en) * 2016-12-12 2017-03-15 英诺赛科（珠海）科技有限公司 High mobility gallium nitride semiconductor device and preparation method thereof
JP2019121785A (en) * 2017-12-27 2019-07-22 ローム株式会社 Semiconductor device and method for manufacturing the same
WO2024075391A1 (en) * 2022-10-06 2024-04-11 ローム株式会社 Nitride semiconductor device

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303820A (en) * 2002-04-10 2003-10-24 Matsushita Electric Ind Co Ltd Method of manufacturing semiconductor device
JP2004311869A (en) * 2003-04-10 2004-11-04 Mitsubishi Electric Corp Nitride semiconductor type field effect transistor and its manufacturing method
JP2005064317A (en) * 2003-08-18 2005-03-10 Semiconductor Leading Edge Technologies Inc Semiconductor device
JP2005243678A (en) * 2004-02-24 2005-09-08 Renesas Technology Corp Method of manufacturing semiconductor device
WO2006001369A1 (en) * 2004-06-24 2006-01-05 Nec Corporation Semiconductor device
JP2006032552A (en) * 2004-07-14 2006-02-02 Toshiba Corp Semiconductor device containing nitride
JP2006032596A (en) * 2004-07-15 2006-02-02 Mitsui Eng & Shipbuild Co Ltd Method for manufacturing gate insulating film
JP2006066503A (en) * 2004-08-25 2006-03-09 Matsushita Electric Ind Co Ltd Semiconductor device and manufacturing method thereof
JP2006245317A (en) * 2005-03-03 2006-09-14 Fujitsu Ltd Semiconductor device and its manufacturing method

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003303820A (en) * 2002-04-10 2003-10-24 Matsushita Electric Ind Co Ltd Method of manufacturing semiconductor device
JP2004311869A (en) * 2003-04-10 2004-11-04 Mitsubishi Electric Corp Nitride semiconductor type field effect transistor and its manufacturing method
JP2005064317A (en) * 2003-08-18 2005-03-10 Semiconductor Leading Edge Technologies Inc Semiconductor device
JP2005243678A (en) * 2004-02-24 2005-09-08 Renesas Technology Corp Method of manufacturing semiconductor device
WO2006001369A1 (en) * 2004-06-24 2006-01-05 Nec Corporation Semiconductor device
JP2006032552A (en) * 2004-07-14 2006-02-02 Toshiba Corp Semiconductor device containing nitride
JP2006032596A (en) * 2004-07-15 2006-02-02 Mitsui Eng & Shipbuild Co Ltd Method for manufacturing gate insulating film
JP2006066503A (en) * 2004-08-25 2006-03-09 Matsushita Electric Ind Co Ltd Semiconductor device and manufacturing method thereof
JP2006245317A (en) * 2005-03-03 2006-09-14 Fujitsu Ltd Semiconductor device and its manufacturing method

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008147363A (en) * 2006-12-08 2008-06-26 Sharp Corp Nitride semiconductor device
WO2009104299A1 (en) * 2008-02-22 2009-08-27 住友電気工業株式会社 Semiconductor device and method for manufacturing semiconductor device
JP2009238956A (en) * 2008-03-26 2009-10-15 Sumitomo Chemical Co Ltd Semiconductor device and method of manufacturing the same
JP2011091394A (en) * 2009-10-02 2011-05-06 Imec Method for manufacturing low defect interface between dielectric, and group iii/v compound
JP2011233695A (en) * 2010-04-27 2011-11-17 Sharp Corp NORMALLY-OFF TYPE GaN-BASED FIELD EFFECT TRANSISTOR
JP2016051775A (en) * 2014-08-29 2016-04-11 豊田合成株式会社 MIS type semiconductor device
CN106505102A (en) * 2016-12-12 2017-03-15 英诺赛科（珠海）科技有限公司 High mobility gallium nitride semiconductor device and preparation method thereof
CN106505102B (en) * 2016-12-12 2024-05-03 英诺赛科（珠海）科技有限公司 High mobility gallium nitride semiconductor device and method for manufacturing the same
JP2019121785A (en) * 2017-12-27 2019-07-22 ローム株式会社 Semiconductor device and method for manufacturing the same
WO2024075391A1 (en) * 2022-10-06 2024-04-11 ローム株式会社 Nitride semiconductor device

Similar Documents

Publication Publication Date Title
US20110012110A1 (en) Semiconductor field effect transistor and method for fabricating the same
JP5697456B2 (en) Field effect transistor and power control device
JP5487550B2 (en) Field effect semiconductor device and manufacturing method thereof
US7709859B2 (en) Cap layers including aluminum nitride for nitride-based transistors
TWI431770B (en) Semiconductor device and method for manufacturing the same
JP5749580B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5041701B2 (en) Heterojunction field effect transistor
JP5688556B2 (en) Field effect transistor
JP2007281453A (en) Semiconductor field effect transistor, and method for manufacturing same
JP5495257B2 (en) Group III nitride field effect transistor and method of manufacturing the same
US8330187B2 (en) GaN-based field effect transistor
JP2010153493A (en) Field-effect semiconductor device and method of fabrication
JP2010232377A (en) Semiconductor device
CN105336789A (en) GaN-based field effect transistor with high quality MIS structure and preparation method of GaN-based field effect transistor
JP5546104B2 (en) GaN-based field effect transistor
US8969917B2 (en) Semiconductor device and method for manufacturing same
JP6343807B2 (en) Field effect transistor and manufacturing method thereof
JP2011171440A (en) Group iii nitride-based hetero field-effect transistor
JP2006286698A (en) Electronic device and power converter
US20180374942A1 (en) Semiconductor device and method for manufacturing the same
JP4607506B2 (en) Semiconductor device
JP2008243927A (en) Field-effect transistor and manufacturing method therefor
JP4748501B2 (en) High electron mobility transistor
JP2010287594A (en) Field effect transistor
JP2010153748A (en) Method of manufacturing field effect semiconductor device

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7426

Effective date: 20070319

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20070322

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091021

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120312

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120315

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120314

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120723

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120731

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130122