JP2007280498A - レーザパワー制御方法 - Google Patents

Abstract

【課題】マルチパルス部の設定デューティ比に関わらず、ピーク値を精度よく制御できるレーザパワー制御装置を提供する。
【解決手段】データ記録領域の直前に設けられたテスト発光区間においては、光記録パルスのマルチパルス列と同一の周期で、記録光パルスのマルチパルス列のデューティ比にかかわらず、所定のデューティ比でテスト用のマルチパルスを生成し、テスト用のマルチパルスを受光して電気信号に変換した光検出信号と、記録光パルスの目標パワー値に相当する基準値との誤差を求め、誤差を抑圧するようにフィードバック制御し、記録光パルスにおいて半導体レーザに流れる電流値を目標パワー値に相当する値になるように制御する。
【選択図】図４

Description

本発明は光ディスク上にデータ信号に応じたマーク領域を記録するために発光する半導体レーザの記録光パワーの制御方法及び光パワーの制御装置に関する。

光ディスクに高密度に情報を記録する際には、歪みのない記録マークを形成するために、記録膜へ照射させるレーザ光をピークパワーとボトムパワーで強度変調された光パルスとすることにより、加熱と冷却を繰り返してマークを形成する方法が一般に行われている。

多数回上書き記録したディスクの再生信号品質を維持するためには、光パルスのピークパワーを正しいパワーに制御する必要がある。一方、光パルスの各パワー値の制御については、光パルスの変調周波数が例えばＤＶＤの４倍速で１００ＭＨｚ以上であるのに対し、各パワー値をモニタする受光素子の帯域は一般には５０ＭＨｚ程度となるため、ピークパワーを直接検出することができない。

この課題に対し、従来の光ディスクのレーザ制御装置では、光パルスのマルチパルス部の平均パワー値を検出し、この平均パワー値からピークパワーを推定し、推定されたピークパワーと目標値が等しくなるように制御する方法があった（例えば、特許文献１参照）。

従来の方法によれば、データ記録領域手前のテスト発光区間において、ボトムパワーの一定値発光と、通常のデータ記録時と同じデューティー比（ｄ）かつボトムパワーとピークパワーで強度変調されたマルチパルス発光を含む光パルスを生成する。この光パルスを受光素子で受光し電流に変換し、電流−電圧変換回路で電圧に変換し、受光波形を得る。この受光波形から、ボトムＤＣ値（Ｂｄｃ）と、マルチパルス部の平均値（Ｍ）を取得する。演算プロセッサにより、取得したボトムＤＣ値（Ｂｄｃ）と、マルチパルス部の平均値（Ｍ）と、さらにマルチパルス部のデューティ比（ｄ）を用い、未知数であるマルチパルス部のピーク値（Ｐ）を次式から求める。

Ｍ＝Ｐ×ｄ＋Ｂｄｃ×（１−ｄ）
より、
Ｐ＝｛Ｍ−Ｂｄｃ×（１−ｄ）｝／ｄ （数式１）
このような方法により、ピークパワー値を推定し、目標値との誤差を抑圧するように半導体レーザへの駆動電流を制御することにより光パルスのピークパワーを所望値に制御することが可能である。

また、光パルスのデューティ比（ｄ）については、光ディスクの種類（メーカ、記録倍速を含む）毎に最適な記録特性が得られるようにパルス幅の値が異なっている。これに対応するために、記録パルスの生成については、複数の遅延素子が多段接続された回路に基準クロックを入力し、選択的に出力することにより、５０％のデューティ比を基準として前後に幅を変更する方法があった（例えば、特許文献２参照）。
特開２００２−２０３３２０号公報 特開２０００−２７６７３６号公報

しかしながら、前記従来の構成には問題点がある。青色レーザを光源に用いた高密度記録の場合や、多層ディスクに場合にはピークパワーより高い精度が要求される。一方、記録パルス生成においては遅延素子の設定に対する誤差や温度変動によるずれがあり、パルス幅の誤差を有しているが、高倍速化によりマルチパルス部のパルス幅が細くなるほどパルス幅の誤差の影響が大きくなり、マルチパルス部においてデューティ比の設定に対する誤差が増大する。光パルスのデューティ比が設定デューティ比ｄに対しずれている一方で、演算プロセッサは設定デューティ比ｄのままピークパワーを演算するため、検出したピークパワーに誤差が生ずるという課題が発生する。例えば、チャネルクロックが１３２ＭＨｚの場合、マルチパルスの周期Ｔｗは７．５８ｎｓとなる。デューティ比４０％のパルス幅は３．０３ｎｓとなる。このデューティ比を生成するために遅延素子を使用した場合、遅延素子の設定に対するずれや温度変動でトータル０．３ｎｓ程度のずれが発生する場合が発明者の実験であった。この場合、設定に対するデューティー比の誤差は約１０％となる。ピークパワーの検出において、上述の数式１に基づき平均値（Ｍ）をデューティ比（ｄ）で除算するため、デューティ比の誤差がそのままピークパワーの誤差となり、例えば２層ディスクなど記録パワーの許容度（パワーマージン）が小さい場合には記録後の再生信号品質の劣化を招く。

本発明は、前記課題を解決するもので、遅延素子の影響を受けないようにすることでピークパワーを精度よく制御できるレーザパワー制御方法を提供することを目的とする。

上述の課題を解決するために、本発明においてはデータ記録領域手前のテスト発光区間において生成するマルチパルスのデューティ比を通常のデータ記録時とは個別に設定可能なハードウェアを追加し、遅延素子の影響を受けないデューティ比で光パルスを生成出来るようにして、この光パルスを受光素子で受光しマルチパルス部の平均値を取得し、ピークパワーを推定するようにしている。このようにすることでピークパワーの検出精度を向上させることにより制御精度を向上させている。

請求項１記載の発明は、レーザパワー光ディスクのデータ記録領域に記録マークを形成するための少なくともマルチパルスを含む第１の光パルスの各パワー値を制御する方法であって、前記データ記録領域の直前に設けられたテスト発光区間においては、前記第１の光パルスのマルチパルスと同一の周期であってかつデューティ比の異なるマルチパルスを含む第２の光パルスを生成し、前記第２の光パルスを受光して電気信号に変換した光検出信号と、前記第１の光パルスの目標パワー値に相当する基準値との誤差を求め、誤差を抑圧するように半導体レーザに流れる電流値を制御することを特徴とするレーザパワー制御方法である。

請求項３記載の発明は、光ディスクのデータ記録領域に記録マークを形成するための少なくともマルチパルスを含む第１の光パルスの各パワー値を制御する装置であって、前記データ記録領域の直前に設けられたテスト発光区間においては、前記第１の光パルスのマルチパルスと同一の周期であってかつデューティ比の異なるマルチパルスを含む第２の光パルスを生成する手段と、前記第２の光パルスを受光して電気信号に変換した光検出信号を生成する手段と、前記光検出信号と前記第１の光パルスの目標パワー値に相当する基準値との誤差を求め、誤差を抑圧するように半導体レーザに流れる電流値を制御する手段と、を備えたことを特徴とするレーザパワー制御装置である。

本発明のレーザパワー制御方法によれば、マルチパルス部の設定デューティ比に関わらず、データ記録領域手前のテスト発光区間において生成するマルチパルスのデューティ比を遅延素子の影響を受けない光パルスを生成出来るようにして、この光パルスを受光素子で受光しマルチパルス部の平均値を取得し、ピークパワーを推定するようにしているので、ピークパワーの検出精度を向上させることにより制御精度を向上させることができる。

以下、本発明に係るレーザパワー制御方法の実施形態を添付の図面を参照して詳細に説明する。
＜１．光ディスク装置の構成＞
図１は本発明に係る光ディスク装置の構成を示すブロック図である。図１において、ディスクモータ１０２は、光ディスク１０１を所定の回転数で回転させる。光ヘッド１０３は、図示していないが半導体レーザ、光学系、光検出器等を内蔵しており、半導体レーザより発光されたレーザ光が光学系により集光されて光ディスク１０１の記録面に光スポットを照射することにより、データの記録再生を行う。また記録面からの反射光は、光ヘッド１０３内の光学系により集光された後、光検出器で電流に変換され、さらに増幅器１０４で電圧変換及び増幅され、再生信号として出力される。

サーボ制御部１０５は、ディスクモータ１０２の回転制御、光ヘッド１０３を光ディスク１０１の半径方向に移動させる移送制御、記録面に光スポットの焦点を合わせるためのフォーカス制御、トラックの中心に光スポットをトラッキングさせるためのトラッキング制御を行う。なお、フォーカス制御及びトラッキング制御には、増幅器１０４の出力である再生信号のうち、フォーカス誤差信号（光ディスク１０１の記録面と略垂直な方向における記録面からの光スポットのずれを示す電気信号）及びトラッキング誤差信号（光ディスク１０１の記録面上での所定トラックからの光スポットのずれを示す電気信号）を用いる。

再生信号処理部１０６は、増幅器１０４の出力である再生信号から、光ディスク１０１に記録されたデータに相当する信号成分を取り出し、取り出した信号を２値化し、２値化データと基準クロックから、内蔵のＰＬＬ（Phase Locked Loopの略：位相同期ループ）によりリードクロックとリードクロックに同期したリードデータを生成する。

レーザ制御部１０８は、アドレス及びデータの再生時には再生用のパワーで、記録時には記録用のパワーで、光ヘッド１０３に内蔵される半導体レーザが発光するようにレーザ駆動信号を発生する。

フォーマットエンコーダ／デコーダ１０７は、再生信号処理部１０６から出力されたリードクロックとリードデータより、光ディスク１０１に記録されたアドレス情報を再生し、再生されたアドレス位置を基準として光ディスク１０１のセクタに同期したタイミングで記録再生に必要となる各タイミング信号を発生供給する役割を有する。たとえば、再生信号処理部１０６へアドレスまたはデータの２値化・ＰＬＬ処理に必要なリードゲート等のタイミング信号を出力したり、レーザ駆動部１０８へは記録時に、記録用のパワーの発光を許可するライトゲート等のタイミング信号を出力することにより、正しいタイミングでデータの記録再生を行うことが可能となる。

また、フォーマットエンコーダ／デコーダ１０７は、記録時には、ホストインタフェース１０９を通じて装置外部から供給されるユーザデータに誤り訂正符号等の冗長データを付加し、所定のフォーマットに従い変調したビット系列を、さらに内蔵の記録パルス生成部１１１で所定の記録パルス信号に加工し、レーザ制御部１０８へ出力する。また再生時には、再生信号処理部１０６より出力されたリードクロックとリードデータより、光ディスク１０１に記録されたアドレス情報及びデータの復調・誤り訂正処理を行い、訂正後のデータをホストインタフェース１０９を通じて装置外部へ送信する。

またフォーマットエンコーダ／デコーダ１０７には、記録パルス位置補正部１１２及び遅延量測定部１１３が内蔵されている。記録パルス位置補正部１１２は、記録パルス生成部１１１により生成される記録パルス信号の位置に関する設定を行い、記録パルス信号の特定のエッジ位置を可変にする。遅延量測定部１１３は、記録パルス生成部１１１によるパルスの遅延量を測定する役割を持っている。

システム制御部１１０は、本装置全体、すなわち、ホストインタフェース１０９を通じて装置外部から供給されるコマンド（命令）を解釈して、光ディスク１０１の所定のセクタに対して、データの記録・再生がなされるように、サーボ制御部１０５、再生信号処理部１０６、フォーマットエンコーダ／デコーダ１０７、レーザ駆動部１０８、及びホストインタフェース１０９等の装置各部の動作を制御する。
＜２．レーザパワー制御装置の構成＞
図２は半導体レーザ制御部の構成を説明する図である。

レーザ駆動部４０はパルス電流源４１〜４４から構成され、半導体レーザ１に多値レベルのパルス電流を供給することにより、光パルスを生成する。パルス電流源４４は、入力される電流値Ｉｐと記録パルス２０６ｃの論理に応じてピーク電流値（Ｉｐ）を出力する。同様に、パルス電流源４３は、入力される電流値Ｉｅと記録パルス２０６ｂの論理に応じてバイアス電流値（Ｉｅ）を出力する。パルス電流源４２は、入力される電流値Ｉｃと記録パルス２０６ａの論理に応じてクーリング電流値（Ｉｃ）を出力する。パルス電流源４１は、入力される電流値Ｉｂと記録ゲート２０６ｄの論理に応じてボトム電流値（Ｉｂ）を出力する。ここで、記録ゲート２０６ｄの論理は記録中には常時Ｈレベルであるため、記録中は常時ボトム電流Ｉｂが出力されることになる。

ここでレーザ駆動部４０の動作について図３を用いてより詳細に述べる。

図３は、記録パルス生成部１１１による記録パルス２０６ａ、２０６ｂ、２０６ｃの発生タイミング例、並びに半導体レーザ１の発光波形例、それに伴い光ディスク上に形成される記録マークについて、模式的に説明する図である。

図３において、時間は左から右の方向に流れるとし、変調データ２０８は記録パルス生成部１１１への入力であり、図では６Ｔマークに相当する波形を示している。パルス基準クロック３０１は、その周期が１チャネルビットの時間長となるクロックであり、記録パルス生成部１１１における記録パルス生成処理の基準として用いられる。各記録パルス２０６ａ、２０６ｂ、２０６ｃは、変調データ２０８とパルス基準クロック３０１のタイミングに応じて、図３に示すようなタイミングで生成される。半導体レーザ１の発光波形は、各記録パルス２０６ａ、２０６ｂ、２０６ｃのタイミングに応じて、図に示すような形状となる。

１つのマーク（本例の場合６Ｔマーク）を記録するための発光波形は、複数のパルス部に分割されており、時間的に早い方から順に、ファーストパルス部、マルチパルス部、ラストパルス部、クーリングパルス部と呼ぶ。相変化型光ディスクなど熱により記録膜に変化を与えるような記録方式においては、本例のように時系列的に複数のパルス部により１つの記録マークを形成する方法が有効であることが知られている。例えば、マルチパルス部は高いパワーと低いパワーを断続的に与えることで、従来技術で述べたように比較的長いマークを記録する場合にマークの形状が涙滴型になるのを防ぐ。また、クーリングパルス部は、次のマークを記録する際の熱の影響を遮断する役割を果たしている。

一方、図３において発光波形の縦方向、即ち振幅は、レーザの発光パワーを示しており、そのパワー値は低い順に、ボトムパワー、クーリングパワー、バイアスパワー、ピークパワーの４種類に分けられる。相変化記録の場合、バイアスパワーに相当するパワーを照射することにより記録膜の相を結晶化し、ピークパワーに相当するパワーを照射することにより記録膜の相をアモルファス化する。基本的にピークパワーの照射によりアモルファス化した部分を記録マークと呼んでいる。また、ボトムパワーやクーリングパワーは記録膜に与える熱を一時的に小さくする。

次に、この４種類のパワーと、図２にて説明したレーザ駆動部４０の動作との関係について説明する。まず、ボトムパワーは、記録パルス２０６ａ、２０６ｂ、２０６ｃの論理を全てＬｏレベルにすることで実現される。このとき、電流源４１の出力電流Ｉｂのみが半導体レーザ２０１に供給され、ボトムパワー（Ｐｂ）で半導体レーザ１が発光する。

クーリングパワーは、記録パルス２０６ａをＨ（High）レベル、記録パルス２０６ｂ、２０６ｃをＬレベルにすることで実現できる。このとき、電流源４２の出力電流と、電流源４１の出力電流との合計（Ｉｃ＋Ｉｂ）が半導体レーザ２０１へ供給され、クーリングパワー（Ｐｃ）で半導体レーザ１が発光する。

バイアスパワーは、記録パルス２０６ａ、２０６ｂをＨレベル、記録パルス２０６ｃをＬレベルにすることで実現できる。このとき、電流源４３、４２、４１の出力電流の合計（Ｉｅ＋Ｉｃ＋Ｉｂ）が半導体レーザ１へ供給され、バイアスパワー（Ｐｅ）で半導体レーザ１が発光する。

ピークパワーは、記録パルス２０６ａ、２０６ｂ、２０６ｃを全てＨレベルにすることで実現できる。このとき、４つの電流源４４、４３、４２、４１の全ての出力電流の合計が半導体レーザ１へ供給され、ピークパワー（Ｐｐ）で発光する。

また、ファーストパルス立ち上がり位置（以下「ＳＦＰ」という。）、ファーストパルス立ち下がり位置（以下「ＥＦＰ」という。）、マルチパルス幅（以下「ＭＰＷ」という。）、ラストパルス立ち上がり位置（以下「ＳＬＰ」という。）、ラストパルス立ち下がり位置（以下「ＥＬＰ」という。）、及びクーリングパルス立ち上がり位置（以下「ＥＣＰ」という。）は、後述する記録パルス２０６ａ、２０６ｂ、２０６ｃのタイミングによりそれぞれ独立に変更することができる。

また、マルチパルス部の各パルス（以下「マルチパルス」という。）のデューティ比については、マルチパルスの立ち上がりタイミングをパルス基準クロック３０１の立ち上がりのタイミングに同期させ、マルチパルスの立ち下がり位置をマルチパルス幅設定値ＭＰＷにより可変にすることができる。例えば、マルチパルス幅設定値ＭＰＷ＝０のときにマルチパルスのデューティ比が５０％、即ち、図３のレーザ発光波形で、ピークパワーの発光時間とボトムパワーの発光時間が１対１になるように設定値を決めると、０を中心とする所定の整数範囲でＭＰＷの設定を行うことにより、５０％のデューティ比に対して前後に幅を変更することができる。

このように、記録パルスの位置またはデューティ比を変化させることを一般に「記録補償」と呼び、記録パルスの位置またはデューティ比の変化量を「記録補償量」と呼ぶ。この記録補償により記録マーク間の熱干渉等の影響を低減し記録密度を高めようという試みは、既に行われている。
＜３．光パルスの各パワー値の制御方法＞
次に、光パルスの各パワー（ボトムパワー、クーリングパワー、バイアスパワー、ピークパワー）を所望のパワー値に制御する方法について、図２のレーザ制御装置の構成図と図４の波形を用いながら述べる。ここでは、記録トラック上の各セクターの先頭に設けられたＡＬＰＣ（Automatic Laser Power Control）領域をテスト発光区間として利用した例について示す。

図４に示すように、ＡＬＰＣ領域において、ボトムパワーの一定値発光と、クーリングパワーの一定値発光とバイアスパワーの一定値発光と、マルチパルス発光で構成されるテスト発光パターンが生成される。テスト発光パターンにおける各パルス電流源４１から４４の電流値（Ｉｂ、Ｉｃ、Ｉｅ、Ｉｐ）は、演算プロセッサ２５において光パルスの各パワーが所望値となるような予想値が下記のように設定される。制御目標値であるピークパワー設定値（Ｐｒｅｆ）、バイアスパワー設定値（Ｅｒｅｆ）、クーリング設定値（Ｃｒｅｆ）ボトムパワー設定値（Ｂｒｅｆ）は演算プロセッサ（ＤＳＰ）２５に予め記録されている。電流変換係数をＫ、レーザのしきい値電流をＩｔｈとすると、Ｉｂ、Ｉｃ、Ｉｅ、Ｉｐの初期値Ｉｂ＿０、Ｉｃ＿０、Ｉｅ＿０、Ｉｐ＿０は各パワー値の差分に相当する電流値であるため、下記のように設定される。

Ｉｂ ＝ Ｉｂ＿０ ＝ Ｉｔｈ＋Ｋ（Ｂｒｅｆ）
Ｉｃ ＝ Ｉｃ＿０ ＝ Ｋ（Ｃｒｅｆ−Ｂｒｅｆ）
Ｉｅ ＝ Ｉｅ＿０ ＝ Ｋ（Ｅｒｅｆ−Ｂｒｅｆ）
Ｉｐ ＝ Ｉｐ＿０ ＝ Ｋ（Ｐｒｅｆ−Ｅｒｅｆ）
さらに記録パルス生成手段により記録ゲート２０６ｄ、記録パルス２０６ａ、記録パルス２０６ｂ、記録パルス２０６ｃが各々図３（ｇ）、（ｈ）、（ｉ）、（ｊ）に示すような波形で入力されることにより実現される。ここでは、実際の記録領域でのマルチパルス部のデューティ比が２５％と細い場合にも、テスト発光区間のマルチパルス発光部ではデューティ比が５０％となるように記録パルス２０６ａ、記録パルス２０６ｂ、記録パルス２０６ｃが入力される。

上記のような方法で生成された光パルスのテスト発光パターンを、発光レベルをモニタする光検出器２で受光し光電流に変換し、電流−電圧変換器３で電圧波形に変換する。

次に、電圧変換された受光波形をサンプルホールド回路（ＳＨ１、ＳＨ２、ＳＨ３）に入力する。サンプルホールド回路１１（ＳＨ１）は、図４に示すように発光波形に応じて決定されたサンプリングパルスＳ１のタイミングで、テスト発光区間のボトムＤＣ値（Ｐｂ）をサンプルホールドする。サンプルホールド回路１２（ＳＨ２）は、サンプリングパルスＳ２のタイミングで、テスト発光区間のクーリングＤＣ値（Ｐｃ）をサンプルホールドする。サンプルホールド回路１３（ＳＨ３）は、サンプリングパルスＳ３のタイミングで、テスト発光区間のバイアス値（Ｐｅ）をサンプルホールドする。

また、電圧変換された受光波形をローパスフイルター（ＬＰＦ）１５に入力する。ローパスフイルター１５は、ピークパワーとボトムパワーとの間でパルス発光されたマルチパルス部分の平均値を検出するために平滑化可能な遮断周波数特性に設定する。

次に、ローパスフイルター（ＬＰＦ）１５の出力をサンプルホールド回路１４（ＳＨ４）に入力する。サンプルホールド回路ＳＨ４では、発光波形に応じて決定されたサンプリングパルスＳ４のタイミングで、テスト発光区間のマルチパルス平均値（Ｐａ）をサンプルホールドする。

次に、サンプルホールド回路ＳＨ１、ＳＨ２、ＳＨ３、ＳＨ４の各々の出力をＡＤコンバータＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４に入力し、デジタルデータに変換する。そして変換されたデジタルデータを、演算プロセッサ（ＤＳＰ）２５に、各々ボトムＤＣ値データ（Ｐｂ）、クーリングＤＣ値データ（Ｐｃ）、バイアス値ＤＣ値データ（Ｐｅ）、マルチパルス平均値データ（Ｐａ）として入力する
次に、演算プロセッサ（ＤＳＰ）２５の動作について説明する。テスト発光区間では、検出した４種のパワー値と、光パルスの目標パワー値に相当する基準値と比較して、半導体レーザ１に流すピーク電流値Ｉｐ、バイアス電流値Ｉｅ、クーリング電流値Ｉｃ、ボトム電流値Ｉｂが目標パワー値になるように比較演算を行う。

ピーク値を得るには、取得したマルチパルスの平均値（Ｐａ）から変換する必要がある。ピーク値（Ｐｐ）を未知数とすると、以下の式を演算することにより、未知数Ｐｐが求まる。

Ｐａ＝Ｐｐ×ｄ＋Ｐｂ×（１−ｄ）より、
Ｐｐ＝｛Ｐａ−Ｐｂ・（１−ｄ）｝／ｄ・・・・・・（数式２）
そして求めたピーク値（Ｐｐ）、バイアス値（Ｐｅ）、クーリング値（Ｐｃ）、ボトム値（Ｐｂ）を各パワー目標値（Ｐｒｅｆ）、（Ｅｒｅｆ）、（Ｃｒｅｆ）、（Ｂｒｅｆ）と比較し、その差分値ΔＰ、ΔＥ、ΔＣ、ΔＢを各々演算する。

ΔＢ＝Ｂ−Ｂｒｅｆ
ΔＣ＝Ｐｃ−Ｃｒｅｆ
ΔＥ＝Ｐｅ−Ｅｒｅｆ
ΔＰ＝Ｐｐ−Ｐｒｅｆ
上述の演算によって求まった差分値ΔＰ、ΔＥ、ΔＣ、ΔＢと、電流変換係数Ｋと、各パルス電流源の初期値（Ｉｐ＿０、Ｉｅ＿０、Ｉｃ＿０、Ｉｂ＿０、）を用いて、以下のような演算をすると、差分値ΔＰ、ΔＥ、ΔＣ、ΔＢが、所定値、例えばゼロに収束するように制御できる。

Ｉｂ＝ Ｋ×ΔＢ＋Ｉｂ＿０
Ｉｃ＝ Ｋ×ΔＣ＋Ｉｃ＿０
Ｉｅ＝ Ｋ×ΔＥ＋Ｉｅ＿０
Ｉｐ＝ Ｋ×ΔＰ＋Ｉｐ＿０
演算プロセッサ（ＤＳＰ）２５より出力されたボトム電流値（Ｉｂ）、バイアス電流値（Ｉｅ）、クーリング電流値（Ｉｃ）、ピーク電流値（Ｉｐ）の演算データは、各々ＤＡコンバータ（ＤＡ１、ＤＡ２、ＤＡ３、ＤＡ４）に入力され、アナログの電流値に変換される。そして、パルス電流源４１、４２、４３、４４に入力され、記録ゲート２０６ｄと記録パルス２０６ａ、記録パルス２０６ｂ、２０６ｃに応じて、半導体レーザ１をパルス駆動する。

従来よりパルスのデューティ比については、光ディスクの種類（メーカ、記録倍速を含む）毎に最適な記録特性が得られるようにパルス幅ＭＰＷの値が異なっている。これに対応するために、マルチパルスの生成において複数の遅延素子が多段接続された回路に基準クロックを入力し、選択的に出力することにより、５０％のデューティ比を基準として前後に幅を変更している（詳細は後述する。）。このような構成のため、デューティ比が５０％から離れるパルス幅のときほど、遅延素子の設定に対する精度や温度変動の影響が大きくなり、マルチパルス部のデューティ比が設定デューティ比ｄに対してずれる影響が大きくなる。光パルスのデューティ比が設定デューティ比ｄに対しずれている一方で、演算プロセッサは設定デューティ比ｄのままピーク値を演算するため、ピーク値に誤差が生ずるという課題が発生する。例えば、チャネルクロックが１３２ＭＨｚの場合、マルチパルスの周期Ｔｗは７．５８ｎｓとなる。デューティ比４０％のパルス幅は３．０３ｎｓとなる。このデューティ比を生成するために遅延素子を使用した場合、遅延素子の設定に対するずれや温度変動でトータル０．３ｎｓ程度のずれが発生する場合が発明者の実験であった。この場合、設定に対するパルス幅のずれは約１０％となる。ピークパワーの検出において、上述の数式２に基づき平均値（Ｐａ）をデューティ比（ｄ）で除算するため、パルス幅のずれがそのままピークパワーのずれとなり、ひいてはディスクへの記録特性の劣化を招く。

本発明の特徴は、実際のユーザデータ記録領域でのマルチパルス部のデューティ比にかかわらず、テスト発光区間のマルチパルス発光部ではデューティ比が５０％となるテスト発光パターンでレーザパワーを制御するところにある。

本発明のレーザ制御方法においては、実際のユーザデータ記録領域でのマルチパルス部のデューティ比にかかわらず、テスト発光区間のマルチパルス発光部ではデューティ比が５０％となるテスト発光パターンを生成するため、記録パルス生成部の遅延素子の影響を受けない、基準クロックと等しいデューティ比が５０％の光パルスが生成される。したがって光パルスのデューティ比と演算プロセッサの設定デューティ比ｄが等しいので、ピーク値の演算に誤差が生じず、ピークパワーの制御精度を向上させることができる。
＜４．記録パルス生成部の構成＞
図５は、記録パルス生成部１１１の内部構成例を示すブロック図である。また、図７は、図５に示す内部構成を持つ記録パルス生成部１１１を用いて、変調データ２０８から記録パルス２０６ａ，２０６ｂ，２０６ｃを生成するまでの具体的動作例を説明するための信号タイミング図である。なお、図７ではランレングスが２から１０の範囲で制限された変調規則を用いてＰＷＭ記録を行う場合で、６Ｔマークを記録する際の波形例を示している。

図５において、パルスタイミング生成部５０１は、別ブロックより供給される変調データ２０８を受けて、ファーストパルス始端基準タイミング５１１ａ、ファーストパルス終端基準タイミング５１２ａ、マルチパルス基準タイミング５１３ａ、ラストパルス始端基準タイミング５１４ａ、ラストパルス終端／クーリングパルス始端基準タイミング５１５ａ、クーリングパルス終端基準タイミング５１６ａを生成し、出力する。また、テスト発光区間のみHレベルとなるテストモード信号６００aを生成し、出力する。

クロック遅延部５０２は、変調データ２０８に同期したクロック５１０（１周期が１チャネルビット）を入力とし、記録パルス位置補正部１１２より設定されるＳＦＰ、ＥＦＰ、第１のＭＰＷ、第２のＭＰＷ、ＳＬＰ、ＥＬＰ、ＥＣＰに基づいて８種類の遅延クロック、即ち、ファーストパルス始端位置基準クロック５１１ｂ、ファーストパルス終端位置基準クロック５１２ｂ、マルチパルス始端基準クロック５１３ｂ、第１のマルチパルス終端基準クロック５１３ｃ、第２のマルチパルス終端基準クロック６００ｃ、ラストパルス始端位置基準クロック５１４ｂ、ラストパルス終端位置／クーリングパルス始端位置基準クロック５１５ｂ、クーリングパルス終端位置基準クロック５１６ｂを出力する。

なお、ここでマルチパルス始端基準クロック５１３ｂは、マルチパルス部の立ち上がりエッジ位置を規定すると同時に全てのパルスエッジの基準となるクロック信号であり、ＳＦＰ、ＥＦＰ、ＭＰＷ、ＳＬＰ、ＥＬＰ、ＥＣＰの各設定値はマルチパルス始端基準クロック５１３ｂとの時間関係に基づいて規定される。

また、図７に示しているように、ファーストパルス始端基準タイミング５１１ａは変調データ２０８の立ち上がりエッジから第１波目のマルチパルス始端基準クロック５１３ｂの立ち上がりエッジより一周期分のＨレベルを有するパルス信号である。

ファーストパルス終端基準タイミング５１２ａは、図７に示すように、変調データ２０８の立ち上がりエッジから第２波目のマルチパルス始端基準クロック５１３ｂの立ち上がりエッジより１周期分のＨレベルを有するパルス信号である。

マルチパルス基準タイミング５１３ａは、図７に示すように、変調データ２０８の立ち上がりエッジから第３波目のマルチパルス始端基準クロック５１３ｂの立ち上がりエッジより第５波目のマルチパルス始端基準クロック５１３ｂの立ち上がりエッジまでの期間Ｈレベルとなるゲート信号である。但し、上記は６Ｔマークに対応した場合であり、より一般的に説明すると、ＭＴマーク（Ｍは３から１１までの整数）に対するマルチパルス基準タイミング５１３ａは、変調データ２０８の立ち上がりエッジから第３波目のマルチパルス始端基準クロック５１３ｂの立ち上がりエッジより、（Ｍ−４）チャネルビット周期の期間Ｈレベルとなる。但し、Ｍ＝３、４の場合、即ち３Ｔマークもしくは４Ｔマークの場合のマルチパルス基準タイミング５１２ａはＬレベルのままである。

また、ラストパルス始端基準タイミング５１４ａ、ラストパルス終端／クーリングパルス始端基準タイミング５１５ａ、及びクーリングパルス終端基準タイミング５１６ａは、図７に示すように、変調データ２０８の立ち上がりエッジから、マルチパルス始端基準クロック５１３ｂのそれぞれ、第４波目立ち下がりエッジ、第５波目立ち上がりエッジ、第６波目立ち下がりエッジ、より１周期分のＨレベルを有するパルス信号である。但し、上記は６Ｔマークに対応した場合であり、より一般的に説明すると、ＭＴマーク（Ｍは３から１１までの整数）に対するラストパルス始端基準タイミング５１４ａ、ラストパルス終端／クーリングパルス始端基準タイミング５１５ａ、クーリングパルス終端基準タイミング５１６ａは、変調データ２０８の立ち上がりエッジから、マルチパルス始端基準クロック５１３ｂのそれぞれ、第（Ｍ−２）波目の立ち下がりエッジ、第（Ｍ−１）波目の立ち上がりエッジ、第Ｍ波目の立ち下がりエッジ、より１周期分のＨレベルを有するパルス信号である。

ファーストパルス始端基準タイミング５１１ａとファーストパルス始端位置基準クロック５１１ｂはそれぞれＤフリップフロップ５０３ａのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ａのＱ出力はファーストパルス始端位置信号５１１ｃとなる。

ファーストパルス終端基準タイミング５１２ａとファーストパルス終端位置基準クロック５１２ｂはそれぞれＤフリップフロップ５０３ｂのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ｂのＱ反転出力はファーストパルス終端位置信号５１２ｃとなる。

ラストパルス始端基準タイミング５１４ａとラストパルス始端位置基準クロック５１４ｂはそれぞれＤフリップフロップ５０３ｃのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ｃのＱ出力はラストパルス始端位置信号５１４ｃとなる
ラストパルス終端／クーリングパルス始端基準タイミング５１５ａとラストパルス終端位置／クーリングパルス始端基準クロック５１５ｂはそれぞれＤフリップフロップ５０３ｄのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ｄのＱ反転出力はラストパルス終端位置信号５１５ｃとなり、Ｑ出力はクーリングパルス始端位置信号５１５ｄとなる。

クーリングパルス終端基準タイミング５１６ａとクーリングパルス終端位置基準クロック５１６ｂはそれぞれＤフリップフロップ５０３ｅのＤ入力及びクロック入力に接続され、Ｄフリップフロップ５０３ｅのＱ反転出力はクーリングパルス終端位置信号５１６ｃとなる。

ファーストパルス始端位置信号５１１ｃとファーストパルス終端位置信号５１２ｃはそれぞれＤフリップフロップ５０５ａのクロック入力及びリセット入力に接続される。またＤフリップフロップ５０５ａのＤ入力はＨレベルに固定されている。これにより、Ｄフリップフロップ５０５ａのＱ出力であるファーストパルス信号５１７は、図７に示すように、ファーストパルス終端位置信号５１２ｃがＨレベルのときのファーストパルス始端位置信号５１１ｃの立ち上がりエッジでＨレベルに立ち上がり、ファーストパルス終端位置信号５１２ｃの立ち下がりエッジでＬレベルに立ち下がる。

マルチパルス基準タイミング５１３ａと、マルチパルス始端基準クロック５１３ｂと、第１のマルチパルス終端基準クロック５１３ｃは論理素子５０４ａに入力される。論理素子５０４ａは、第１のＭＰＷが正の数のときには、マルチパルス始端基準クロック５１３ｂと第１のマルチパルス終端基準クロック５１３ｃの論理和をとった信号とマルチパルス基準タイミング５１３ａとの論理積をとり、第１のマルチパルス信号５１８ａとして出力する。また論理素子５０４ａは、第１のＭＰＷが負の数のときには、マルチパルス始端基準クロック５１３ｂと第１のマルチパルス終端基準クロック５１３ｃの論理積をとった信号とマルチパルス基準タイミング５１３ａとの論理積をとり第１のマルチパルス信号５１８ａとして出力する。

さらにマルチパルス基準タイミング５１３ａと、マルチパルス始端基準クロック５１３ｂと、第２のマルチパルス終端基準クロック６００ｃは論理素子５０４ｂに入力される。図８に示すように、論理素子５０４ｂは、第２のＭＰＷが正の数のときには、マルチパルス始端基準クロック５１３ｂと第２のマルチパルス終端基準クロック６００ｃの論理和をとった信号とマルチパルス基準タイミング５１３ａとの論理積をとり、第２のマルチパルス信号５１８ｂとして出力する。また論理素子５０４ｂは、第２のＭＰＷが負の数のときには、マルチパルス始端基準クロック６００ｃと第２のマルチパルス終端基準クロック５１３ｃの論理積をとった信号とマルチパルス基準タイミング５１３ａとの論理積をとり第２のマルチパルス信号５１８ｂとして出力する。

第１のマルチパルス信号５１８ａと第２のマルチパルス信号５１８ｂと、テストモード信号６００ａは選択部５０４ｃに入力される。テストモード信号６００ａは、上述の図４で説明したテスト発光区間においてはＨレベルとなり、その他の領域（ユーザデータ記録領域など）ではＬレベルとなる信号である。選択部５０４ｃは、テストモード信号６００ａがＬレベルの時は第１のマルチパルス信号５１８ａを選択し、テストモード信号６００ａがＨレベルの時は第２のマルチパルス信号５１８ｂを選択して、マルチパルス信号５１８として出力する。

ラストパルス始端位置信号５１４ｃとラストパルス終端位置信号５１５ｃはそれぞれＤフリップフロップ５０５ｂのクロック入力及びリセット入力に接続される。またＤフリップフロップ５０５ｂのＤ入力は、Ｈレベルに固定されている。これにより、Ｄフリップフロップ５０５ｂのＱ出力であるラストパルス信号５１９は、図７に示すように、ラストパルス終端位置信号５１５ｃがＨレベルのときのラストパルス始端位置信号５１４ｃの立ち上がりエッジでＨレベルに立ち上がり、ラストパルス終端位置信号５１５ｃの立ち下がりエッジでＬレベルに立ち下がる。

クーリングパルス始端位置信号５１５ｄとクーリングパルス終端位置信号５１６ｃはそれぞれＤフリップフロップ５０５ｃのクロック入力及びリセット入力に接続される。またＤフリップフロップ５０５ｃのＤ入力は、Ｈレベルに固定されている。これにより、Ｄフリップフロップ５０５ｃのＱ出力であるクーリングパルス信号５２０は、図７に示すように、クーリングパルス終端位置信号５１６ｃがＨレベルのときのクーリングパルス始端位置信号５１５ｄの立ち上がりエッジでＨレベルに立ち上がり、クーリングパルス終端位置信号５１６ｃの立ち下がりエッジでＬレベルに立ち下がる。

上述したようにして生成されたファーストパルス信号５１７、マルチパルス信号５１８、ラストパルス信号５１９、クーリングパルス信号５２０は、パルス合成部５０６に入力される。パルス合成部５０６は上述の４種類の信号から３本の記録パルス２０６ａ、２０６ｂ、２０６ｃを合成し出力する。合成された記録パルス２０６ａ，２０６ｂ，２０６ｃの波形例を図７に示す。

クロック遅延部５０２は、図４に示した記録パルス生成部１１１に使用されている各パルス遅延部と同様に、インバータ素子もしくはバッファ素子の多段接続、電圧制御型遅延素子を用いることで構成できる。
＜５．クロック遅延部の構成＞
図６はインバータ素子を用いて構成したクロック遅延部５０２の内部構成例を示すブロック図である。図６において、インバータ素子６０１が複数段直列に接続されており、その初段のインバータ素子６０１に外部入力であるクロック５１０が接続されている。インバータ素子６０１の段数は、記録パルス２０６ａ、２０６ｂ、２０６ｃの各エッジ位置の可変範囲を満足する遅延量が少なくとも得られる段数とする。例えば、記録パルス２０６ａ、２０６ｂ、２０６ｃの各エッジ位置の可変範囲が±１０ナノ秒であり、インバータ素子６０１の２段分の遅延量が０．５ナノ秒であるとすると、２０÷０．５＝４０となり、インバータ素子６０１は少なくとも８０段必要となる。

選択部６０２は各インバータ素子６０１の出力の一部もしくは全てに接続されており、選択信号５１９に従い前記各インバータ素子６０１の出力のうちいずれか１つを選択して出力する。選択部６０２は遅延量の異なるクロックの種類分必要であり、図５に示した記録パルス生成部１１１に内蔵される場合、８種類の遅延量の異なるクロック（ファーストパルス始端位置基準クロック５１１ｂ、ファーストパルス終端位置基準クロック５１２ｂ、マルチパルス始端基準クロック５１３ｂ、第１のマルチパルス終端基準クロック５１３ｃ、第２のマルチパルス終端基準クロック６００ｃ、ラストパルス始端位置基準クロック５１４ｂ、ラストパルス終端／クーリングパルス始端位置基準クロック５１５ｂ、クーリングパルス終端位置基準クロック５１６ｂ）が必要なため、選択部６０２は８個設けられている。

選択信号５１９は、複数種類の設定信号からなり、その内訳は、ファーストパルス始端位置設定ＳＦＰに相当する選択信号５１９ａ、ファーストパルス終端位置設定ＥＦＰに相当する選択信号５１９ｂ、マルチパルス始端位置さらには記録パルスの各エッジ可変範囲の基準位置を決定する選択信号５１９ｃ、第１のマルチパルス幅設定ＭＰＷに相当する選択信号５１９ｄ、第２のマルチパルス幅設定ＭＰＷに相当する選択信号５１９ｈ、ラストパルス始端位置設定ＳＬＰに相当する選択信号５１９ｅ、ラストパルス終端位置設定ＥＬＰに相当する選択信号５１９ｆ、クーリングパルス終端位置設定ＥＣＰに相当する選択信号５１９ｇとからなる。

上述のように、クロック遅延部５０２は、入力クロックを順々に遅延させていくためのインバータ素子６０１と、各インバータ素子の出力を選択する選択部６０２とを組み合わせることで容易に構成できる。また、記録補償量の分解能である、記録パルスの最小調整ステップは、およそインバータ素子２個分を通過する遅延時間に相当する。

本発明の記録パルス生成部の特徴は、マルチパルス部のデューティ比をユーザデータ記録領域とテスト発光区間で個別に生成可能なハードウェア（図5の論理素子504ｂと選択部504ｃ）を追加したところにある。ユーザデータ記録領域では光ディスクの記録に使用される第１のデューティ比を設定し、テスト発光区間では第２のデューティ比を設定している。そして実際の運用としては、第２のＭＰＷを０に設定することにより、第２のマルチパルス終端基準クロック６００ｃは遅延素子を通過しない信号が選択される。その結果論理素子５０４ｂから出力される第２のマルチパルス信号は遅延素子の影響を受けない基準クロックのままのデューティ比を有する信号となる。したがって、テスト発光区間のデューティ比は設定に対するずれは温度変動がない正確な５０％のデューティ比となる。これによってテスト発光区間の光パルスのデューティ比と演算プロセッサの設定デューティ比ｄ（数式2における設定デューティ比ｄ）が等しいので、ピーク値の演算に誤差が生じず、ピークパワーの制御精度を向上させることができる。

本発明にかかるレーザパワー制御装置は、マルチパルス部の設定デューティ比に関わらず、ピーク値を精度よく制御できるため、ＤＶＤの記録再生装置等として有用である。

本発明に関わる光ディスク装置の主要構成図 本発明におけるレーザパワー制御部の主要構成図 本発明に関わる記録パルスの形状、半導体レーザの発光波形、および形成される記録マークに一例を説明するための模式図 本発明におけるレーザ制御部の主要部の信号波形図 本発明における記録パルス生成部の主要構成図 本発明におけるクロック遅延部の主要構成図 本発明における記録パルス生成部の主要部の、ユーザデータ記録領域での信号波形図 本発明における記録パルス生成部の主要部の、テスト発光区間の信号波形図

符号の説明

１ レーザ
２ 受光素子
３ 電流―電圧変換回路
１１ サンプルホールド回路ＳＨ０
１２ サンプルホールド回路ＳＨ１
１３ サンプルホールド回路ＳＨ２
１４ サンプルホールド回路ＳＨ３
１５ ローパスフィルタ
２１ ＡＤ変換回路ＡＤ１
２２ ＡＤ変換回路ＡＤ２
２３ ＡＤ変換回路ＡＤ３
２４ ＡＤ変換回路ＡＤ４
２５ 演算プロセッサ（デジタルシグナルプロセッサ）
１１１ 記録パルス生成部
３１ ＤＡ変換回路ＤＡ１
３２ ＤＡ変換回路ＤＡ２
３３ ＤＡ変換回路ＤＡ３
３４ ＤＡ変換回路ＤＡ４
４０ レーザ駆動回路
４１ ボトム電流源
４２ クーリング電流源
４３ バイアス電流源
４４ ピーク電流源

Claims (3)

1. 光ディスクのデータ記録領域に記録マークを形成するための少なくともマルチパルスを含む第１の光パルスの各パワー値を制御する方法であって、
   前記データ記録領域の直前に設けられたテスト発光区間においては、前記第１の光パルスのマルチパルスと同一の周期であってかつデューティ比の異なるマルチパルスを含む第２の光パルスを生成し、
   前記第２の光パルスを受光して電気信号に変換した光検出信号と、前記第１の光パルスの目標パワー値に相当する基準値との誤差を求め、誤差を抑圧するように半導体レーザに流れる電流値を制御することを特徴とするレーザパワー制御方法。
2. 前記第２の光パルスのマルチパルスのデューティ比は、ほぼ５０％であることを特徴とする請求項１に記載のレーザパワー制御方法。
3. 光ディスクのデータ記録領域に記録マークを形成するための少なくともマルチパルスを含む第１の光パルスの各パワー値を制御する装置であって、
   前記データ記録領域の直前に設けられたテスト発光区間においては、前記第１の光パルスのマルチパルスと同一の周期であってかつデューティ比の異なるマルチパルスを含む第２の光パルスを生成する手段と、
   前記第２の光パルスを受光して電気信号に変換した光検出信号を生成する手段と、
   前記光検出信号と前記第１の光パルスの目標パワー値に相当する基準値との誤差を求め、誤差を抑圧するように半導体レーザに流れる電流値を制御する手段と、
   を備えたことを特徴とするレーザパワー制御装置。

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