JP2007276191A - 画像形成装置 - Google Patents

Abstract

【課題】ＶＣＳＥＬ等の多数の発光点を有するレーザを採用した場合であっても、露光装置に画像データを転送するための伝送信号線数を大幅に減らすことができる画像形成装置を提供する。
【解決手段】画像処理基板５１０には、画像データをシリアル化するためのパラレル／シリアル変換部５１１が設けられ、露光装置５２０には、シリアル化されて伝送されてきた画像データを元に戻すためのシリアル／パラレル変換部５２１が設けられる。上位装置から入力された画像データは、画像処理基板５１０に実装されている画像処理デバイス５１２によって所定の画像処理が行われた後に、パラレル／シリアル変換部５１１によってシリアル化される。シリアル化された画像データは、ケーブル等で露光装置５２０に伝送され、露光装置５２０において、シリアル／パラレル変換部５２１によってパラレルデータとされた後に、レーザ駆動信号としてレーザ駆動部５２２に渡される。
【選択図】図５

Description

本発明は、プリンタ、複写機、ファクシミリ等の画像形成装置に関し、特に、画像形成装置を構成する構成要素間での画像データの伝送に関する。

電子写真方式の画像形成装置には、帯電、潜像形成、現像、転写、定着、クリーニング、除電などの各電子写真プロセスを実行するためのユニットが設けられており、これらの各ユニットは、主制御基板によって制御されている。このような画像形成装置では、まず、形成しようとする画像のデータに基づいて、半導体レーザから射出したレーザビームを、高速回転するポリゴンミラーなどで偏向して、感光体ドラムなどの像担持体表面を露光走査する。そして、露光走査により像担持体表面に形成された静電潜像をトナーなどの現像剤を用いて可視像化した後、可視像化された像を記録紙に転写している。

また、レーザとしては多くの場合、端面発光レーザが用いられており、この場合、１〜４本のレーザビームによって像形成を行なっている。そして、この端面発光レーザによって、通常600dpi程度の解像度を達成している。さらに、このレーザでＰＷＭを行なうことで消点灯タイミングを変え、あたかもより解像度の高いレーザを使った如く、高画質を実現する技術も知られている。一方、ＶＣＳＥＬ（Vertical-Cavity-Surface-Emitting Laser）では、ビーム数が飛躍的に増加して、例えば、３２本となっており、このＶＣＳＥＬを採用することにより、高生産性、高画質を実現することが可能となる。

ところで、ＶＣＳＥＬを駆動するための駆動信号、つまり、画像データを生成している画像処理基板から出力される信号は、現状ではパラレル信号として伝送されている。そのため３２ビームＶＣＳＥＬの場合、３２ビット分の信号線が必要となる。更に、実際のところ、信号は、伝送速度や伝送距離を考慮して画像処理基板に実装された画像処理デバイスから差動信号として出力されているため、信号の線数は、６４本にもなってしまう。このような多数の信号線は、画像処理基板に多くの制約を生じさせることとなる。画像処理デバイスから一斉に出力された３２ビットの画像信号は、ケーブルを経由してレーザ露光装置の受信デバイスに、同時に到達することが最も望ましいが、そのためには、画像処理基板において画像処理デバイスの出力端子からコネクタまでの各信号線の長さがすべて等しくなるように配線を行なわなければならない（なお、受信側ついても同様）。例えば、最長配線に長さを揃えるため、短い配線は、ジグザグに配線して意図的に長くさせること（ミアンダ配線）が必要となる。また、信号間の干渉を防ぐために配線の間は一定の距離をあけることも必要となる。すなわち、配線のために、多くの基板面積が必要となることになる。そのため、基板サイズが拡大することになってコストアップにつながるし、装置内のレイアウトや装置の大きさにも影響が出てくることになる。

また、コストダウンを実現する方法として、ひとつのデバイスに複数の機能を詰め込んでワンチップ化することが考えられるが、画像データを出力する画像処理基板側のデバイスや、当該画像データを受信するレーザ露光装置側のデバイスに、ＶＣＳＥＬ複数個（例えば、２個又は４個）分の機能を収めることを考えたとき、ピン数が増大し、パッケージが相当に大きくなってしまうことになる。

また、画像処理デバイスが搭載されている画像処理基板とレーザ露光装置とは、通常、なにかしらのケーブルによって接続されているが、このケーブルについては、差動信号を伝送させるため、特性インピーダンスが考慮された導体のケーブル仕様とする必要がある。６４本の信号線を通すにはケーブルが硬く太くなってしまい、コストも高くなる。このようなケーブルを、一般オフィス向け等の原価コストが重視される画像形成装置に使うことは難しい。そのため、比較的安価なフレシキブル・フラット・ケーブル（ＦＦＣ）が利用されるケースが多い。しかしながら、このケーブルでは、画像形成装置で必要とされる伝送距離において、前述した特性インピーダンスの性能を安定して引き出すことは難しく、伝送した信号波形に歪みや伝送損失を生じさせる。このため、将来に向けた画像形成装置の高生産化、高画質化には向いているとは言い難い。特性インピーダンスを確保するためＦＦＣでは、信号線と平行にＧＮＤ線が設けられている。そのため３２ビットＶＣＳＥＬ１個につき、６４本の信号線、ＧＮＤ線を含めた幅広いＦＦＣを使い伝送するか、もしくは複数本に分配して伝送することが必要になる。その結果、ＶＣＳＥＬを複数個使う画像形成装置においては、配線レイアウトや作業性の悪化が無視できなくなる。

前述してきたとおり３２ビームＶＣＳＥＬを採用したときは、高生産性、高画質化には非常に有効であるが、レーザを消点灯させるための画像データを伝送する手段には多くの課題が生じてくる。

一方で、例えば３２ビームＶＣＳＥＬ搭載の画像形成装置と同じ性能スペック（プロセススピード、生産性、ポリゴンミラーの回転数など）を有する画像形成装置を、従来の端面発光レーザ（600dpi）４本で実現するには、レーザの消点灯速度を概略ビーム数（８倍）だけ速くしなければ潜像形成が間に合わなくなる。そのため、端面発光レーザにおいて伝送線路の数を減らすためにシリアル化を行おうとしても、面発光レーザのケースよりも、伝送速度を高速化させるためのハードルは高く、難しいことになる。

なお、特開２００１−１９９０９９号公報には、種々の画像処理を行う画像処理基板を含む印字処理部から、半導体レーザの駆動信号を生成するレーザ制御装置にシリアル画像データを転送する画像形成装置が開示されている。また、特開２００１−１６３８２号公報には、内部インタフェースとして、高速シリアルインターフェースを使用したデジタル複写機が開示されている。
特開２００１−１９９０９９号公報 特開２００１−１６３８２号公報

本発明の目的は、ＶＣＳＥＬ等の多数の発光点を有するレーザを採用した場合であっても、露光装置に画像データを転送するための伝送信号線数を大幅に減らすことができる画像形成装置を提供することにある。

本発明に係る画像形成装置は、複数の発光点がマトリックス状に配置されたレーザを有する露光部と、前記複数の発光点を消点灯させるための画像データを生成する画像処理部とを備え、前記画像処理部は、前記画像データを前記露光部に送る際、副走査方向に並ぶ複数の発光点で構成される発光点列毎に、各発光点列に対応する画像データを束ねてシリアル化することを特徴とする。

この場合において、前記画像処理部は、前記各発光点列に対応する画像データを伝送する各チャンネル毎に、画像データの出力タイミングを調整する調整手段を備えるようにしてもよい。

また、前記調整手段は、画像データを生成しているクロック信号の位相調整を行う位相調整部を備えるようにしてもよい。更に、前記位相調整部は、位相調整量を変更するようにしてもよい。

また、前記調整手段は、画像データを生成しているクロック信号の周期単位で、画像データを遅延させることができる遅延部を備えるようにしてもよい。更に、前記遅延部は、遅延量を変更することができるようにしてもよい。

また、以上の場合において、前記露光部が有するレーザは、例えば、面発光レーザ（ＶＣＳＥＬ）である。

本発明によれば、ＶＣＳＥＬ等の多数の発光点を有するレーザを採用した場合であっても、露光装置に画像データを転送するための伝送信号線数を大幅に減らすことが可能となる。

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。

図１は、本発明が適用される画像形成装置の構成を示すブロック図である。

同図に示すように、本発明が適用される画像形成装置１００は、インタフェースボード１１０と、画像処理基板１２０Ａ，１２０Ｂと、露光装置１３０Ｙ，１３０Ｍ，１３０Ｃ，１３０Ｋと、制御基板１４０とで構成されている。また、画像形成装置１００は、上位装置であるコントローラ１５０と接続されている。

インタフェースボード１１０は、コントローラ１５０と画像形成装置１００との画像データのやり取りを制御するものである。

画像処理基板１２０Ａ，１２０Ｂは、コントローラ１５０からインタフェースボード１１０を介して渡される画像データに対して所定の画像処理を行うものである。画像処理基板１２０Ａ，１２０Ｂには、画像処理を行うための画像処理デバイスが２個実装されている。本実施形態では、１個の画像処理デバイスで、各ＶＣＳＥＬ用のデータを生成しており、各画像処理デバイスが、各露光装置１３０Ｙ，１３０Ｍ，１３０Ｃ，１３０Ｋと接続されている。

露光装置１３０Ｙ，１３０Ｍ，１３０Ｃ，１３０Ｋは、それぞれ、画像処理基板１２０Ａ，１２０Ｂから渡されるＹ（イエロー）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）各色の画像データに基づいて、感光体ドラムを露光走査するレーザ光を発生するものである。露光装置１３０Ｙ，１３０Ｍ，１３０Ｃ，１３０Ｋでは、レーザとしてＶＣＳＥＬを採用している。以下では、ビーム数が３２の場合について説明するが、ビーム数は３２に限られない。

制御基板１４０は、画像形成装置１００の動作を制御するものであり、メモリ等を備える。

コントローラ１５０から画像データがインタフェースボード１１０を介して画像処理基板１２０Ａ，１２０Ｂに入力されると、画像処理基板１２０Ａ，１２０Ｂにおいて所定の画像処理がされた後、２値化されて、露光装置１３０Ｙ，１３０Ｍ，１３０Ｃ，１３０Ｋにレーザ駆動信号として出力される。

図２は、画像処理デバイスの機能構成を示す図である。

同図に示すように、画像処理デバイス２００は、プロセスコントロール部２１０と、階調処理部２２０と、レジストレーションコントロール部２３０と、多値／２値変換部２４０と、各種補正処理部２５０とを備える。画像処理デバイス２００は、画像データを差動信号として出力する。

図３は、露光装置の構成を示す図である。

同図に示すように、露光装置３００は、レーザ３１０と、ポリゴンミラー３２０と、ｆΘレンズ３３０とを備える。レーザ３１０から出力されたレーザ光は、回転するポリゴンミラー３２０で反射され、ｆΘレンズ３３０を介して、感光体ドラム３４０を露光走査して静電潜像を形成する。

図４は、３２ビームＶＣＳＥＬの発光点の配置を示す図である。

同図に示すように、３２ビームＶＣＳＥＬ４００は、主走査方向（同図における横方向）に、４ビット、副走査方向（同図における縦方向）に８ビットの配列で構成されている。すなわち、副走査方向に直線状に並ぶ８つの発光点で構成される４つの発光点列（第１列〜第４列）によって構成されており、第１列から第４列までの列間は、ビデオクロックで２０〜５０クロック分程度離れている。なお、ビデオクロックは、画像形成装置によって異なる。

図５は、本実施形態における画像処理基板から露光装置への画像データの伝送方式を説明するための図である。同図に示すように、画像処理基板５１０には、画像データをシリアル化するためのパラレル／シリアル変換部（Ｐ／Ｓ変換部）５１１が設けられ、露光装置５２０には、シリアル化されて伝送されてきた画像データを元に戻すためのシリアル／パラレル変換部（Ｓ／Ｐ変換部）５２１が設けられる。そして、Ｐ／Ｓ変換部５１１とＳ／Ｐ変換部５２１とは、高速シリアルインターフェースによって接続される。コントローラから入力された画像データは、画像処理基板５１０に実装されている画像処理デバイス５１２によって所定の画像処理が行われた後に、Ｐ／Ｓ変換部５１１によってシリアル化される。シリアル化された画像データは、ケーブル等で露光装置５２０に伝送され、露光装置５２０において、Ｓ／Ｐ変換部５２１によってパラレルデータとされた後に、レーザ駆動信号としてレーザ駆動部５２２に渡される。

図６は、図５に示したＰ／Ｓ変換部５１１とＳ／Ｐ変換部５２１の構成を示す図である。本実施形態では、画像データは８ビット単位でシリアル化を行う。

同図に示すように、Ｐ／Ｓ変換部５１１は、８Ｂ１０Ｂエンコーダ６１１と、シリアライザ６１２と、ＰＬＬ６１３と、位相調整部（PhaseShift）６１４と、ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ）メモリ６１５と、送信バッファ６１６とを備える。また、Ｓ／Ｐ変換部５２１は、デシリアライザ６２１と、８Ｂ１０Ｂデコーダ６２２と、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）６２３と、受信バッファ６２４と、カンマ検出６２５と、ＦＩＦＯメモリ６２６とを備える。

昨今のデジタルカラー画像形成装置では、高生産性、高解像度対応のため画像データの基本速度となるビデオクロックの周波数は徐々に高くなってきている。シリアル化した場合に伝送帯域が高いと、より具体的にはＧＨｚ帯になるようなケースでは、変調符号しないと安定した伝送品質を確保することができない。そのため、本実施形態では、ＤＣバランスが良い８Ｂ１０Ｂ符号化技術を取り入れている。すなわち、画像データは８ビット毎に、８Ｂ１０Ｂエンコーダ６１１によって、ビデオクロックを基づいて符号化されて、１０ビットデータに変換される。そして、この１０ビットデータが、シリアライザ６１２によってシリアルデータに変換されて出力される。

また、Ｐ／Ｓ変換部５１１は、ビデオクロックを逓倍するためのＰＬＬ６１３と共に、位相調整部６１４を備えている。位相調整部６１４は、入力されるビデオクロックの１／ｋ（例えば、１／２５６）毎の位相調整が可能であり、本実施形態では、位相調整部６１４によってチャンネル毎に位相の微調整を行う。ところが、前述したようにＶＣＳＥＬ列間は、ビデオクロックの２０〜５０クロック程度もあるため、ビデオクロックの１／２５６単位の微細調整だけでは調整範囲が狭いことになる。そこで、本実施形態では、ビデオクロック単位で画像データを出力遅延させる遅延回路（図１０参照）を設けて、位相調整によるビデオクロック×ｎ／２５６との組み合わせで、粗調整と微調整を可能にする。粗調整では、最も早く潜像形成を行う発光点列に対応する画像データに対して、それ以降に潜像形成を行う発光点列に対応する画像データの出力タイミングを、ビデオクロック単位で遅らせる。

従来の画像処理デバイスでは、ビデオクロックの立上りもしくは立下りエッジで調整させていたため、最小調整＝ビデオクロック周波数×１／２倍となり、画像形成装置から要求される値に近づけられないという問題があった。例えば、ビデオクロック＝８０ＭＨｚとしたとき、最大微調整範囲＝１２．５ｎｓ×１／２＝６．２５ｎｓとなる。一方、本実施形態では、高速シリアルインタフェースで使用する位相調整部６１４を調整用として使うことで、ビデオクロック×１／２５６＝４８．８ｐｓ単位で調整が可能になる。

Ｐ／Ｓ変換部５１１から出力されてＳ／Ｐ変換部５２１によって受信されたシリアルデータは、デシリアライザ６２１によってパラレルデータに変換された後、８Ｂ１０Ｂデコーダ６２２によって８ビット毎に復号されて、元の画像データが復元される。

図７及び図８は、本実施形態において画像データを画像処理基板から露光装置に伝送する際の画像データの流れを説明するための図である。図７は、送信側（画像処理基板）の画像データの流れを示し、図８は、受信側（露光装置）の画像データの流れを示す図である。

本実施形態では、ＶＣＳＥＬの第１列の８ビット、第２列の８ビット、第３列の８ビット及び第４列の８ビットをそれぞれ束ねてシリアル化する。すなわち、図７に示すように、ＶＣＳＥＬの第１列に対応する画像データＤ１，Ｄ５，Ｄ９，Ｄ１３，Ｄ１７，Ｄ２１，Ｄ２５，Ｄ２９を束ねて、８Ｂ１０Ｂエンコーダ７１０によって１０ビットデータに符号化し、シリアライザ７２０によってシリアルデータに変換してチャンネルＣｈ１によって露光装置に伝送する。同様に、ＶＣＳＥＬの第２列に対応する画像データＤ２，Ｄ６，Ｄ１０，Ｄ１４，Ｄ１８，Ｄ２２，Ｄ２６，Ｄ３０を束ねて８Ｂ１０Ｂ符号化した後にシリアル化して、チャンネルＣｈ２によって露光装置に伝送し、ＶＣＳＥＬの第３列に対応する画像データＤ３，Ｄ７，Ｄ１１，Ｄ１５，Ｄ１９，Ｄ２３，Ｄ２７，Ｄ３１を束ねて８Ｂ１０Ｂ符号化した後にシリアル化して、チャンネルＣｈ３によって露光装置に伝送し、ＶＣＳＥＬの第４列に対応する画像データＤ４，Ｄ８，Ｄ１２，Ｄ１６，Ｄ２０，Ｄ２４，Ｄ２８，Ｄ３２を束ねて８Ｂ１０Ｂ符号化した後にシリアル化して、チャンネルＣｈ４によって露光装置に伝送する。このような束ね方をすることで、ＶＣＳＥＬの列間を潜像において調整することが可能になる。

一方、図８に示すように、Ｃｈ１によって伝送されてきたシリアルデータは、デシリアライザ８１０によって１０ビットパラレルデータに変換された後に、８Ｂ１０Ｂデコーダ８２０によって復号されて元の画像データＤ１，Ｄ５，Ｄ９，Ｄ１３，Ｄ１７，Ｄ２１，Ｄ２５，Ｄ２９が復元される。同様に、Ｃｈ２によって伝送されてきたシリアルデータは、１０ビットパラレルデータに変換された後に、８Ｂ１０Ｂ復号されて元の画像データＤ２，Ｄ６，Ｄ１０，Ｄ１４，Ｄ１８，Ｄ２２，Ｄ２６，Ｄ３０が復元され、Ｃｈ３によって伝送されてきたシリアルデータは、１０ビットパラレルデータに変換された後に、８Ｂ１０Ｂ復号されて元の画像データＤ３，Ｄ７，Ｄ１１，Ｄ１５，Ｄ１９，Ｄ２３，Ｄ２７，Ｄ３１が復元され、Ｃｈ４によって伝送されてきたシリアルデータは、１０ビットパラレルデータに変換された後に、８Ｂ１０Ｂ復号されて元の画像データＤ４，Ｄ８，Ｄ１２，Ｄ１６，Ｄ２０，Ｄ２４，Ｄ２８，Ｄ３２が復元される。

図９は、３２ビームＶＣＳＥＬが感光体ドラムに縦線の潜像を形成する場合の各チャンネルの出力タイミングを説明するための図である。同図（ａ）は、３２ビームＶＣＳＥＬの発光点の配置と、感光体ドラムに潜像形成されて用紙に転写される縦線との関係を示す図であり、同図（ｂ）は、Ｃｈ１〜Ｃｈ４において、レーザを点灯させるための画像データを送信するタイミングを示すタイミングチャートである。同図に示すように、画像データは、潜像形成タイミングが早い発光点列の順に（すなわち、Ｃｈ４，Ｃｈ３，Ｃｈ２，Ｃｈ１の順で）順次送られるが、Ｃｈ１〜Ｃｈ４のチャンネル間は、画像形成装置のポリゴンミラーの回転速度やプロセススピードによって決定されることになる。

図１０は、本実施形態における位相調整を説明するための図である。

画像データをシリアライザ１０１１〜１０１４によってパラレルデータからシリアルデータに変換するとき、ＰＬＬ１０２１〜１０２４で逓倍したクロックでシリアルデータを生成する。本実施形態では、８Ｂ１０Ｂ符号化された１０ビットのデータをシリアル化するため、ビデオクロックを１０逓倍したクロックがＰＬＬ内部で生成される。そして１０逓倍クロックに同期して１０ビットデータがシリアル化される。

また、本実施形態では、位相調整部１０３１〜１０３４によって各チャンネル毎に位相の微調整が行われると共に、遅延回路１０４１〜１０４４によって、各チャンネル毎に、ビデオクロック単位で画像データが出力遅延される。各位相調整部１０３１〜１０３４における位相調整量及び各遅延回路１０４１〜１０４４における遅延量は、それぞれ適当な値に変更・設定することができる。これにより、ビーム間ギャップ補正が可能となる。

以上説明したように、本実施形態においては、画像処理基板（画像処理デバイス）と露光装置とを高速シリアルインタフェースで接続しているので、レーザとしてＶＣＳＥＬを採用することによってレーザ本数が従来より飛躍的に増えた場合であっても、画像データを転送するための伝送信号線数を大幅に減らすことが可能となる。その結果、信号の配線による基板の制約が大幅に軽減されるし、複数色の機能等を１チップ化する場合にも、ピン数の問題を解消することが可能となり、また、パッケージも小さいサイズを選択することが可能となる。更に、伝送ケーブルの課題が解決され、伝送品質の改善、作業性改善、コストダウンなどが図れる。

更に、ＶＣＳＥＬの発光点の配置に応じて定まる所定のレーザ駆動信号群を束ねてシリアル伝送することで、ビーム間ギャップの粗調・微調を行うことが可能となる。その結果、従来よりも精度よくビーム間ギャップを調整することが可能となり、更なる高解像度化に対応することができるようになる。

本発明が適用される画像形成装置の構成を示すブロック図である。 画像処理デバイスの機能構成を示す図である。 露光装置の構成を示す図である。 ３２ビームＶＣＳＥＬの発光点の配置を示す図である。 本実施形態における画像処理基板から露光装置への画像データの伝送方式を説明するための図である。 Ｐ／Ｓ変換部５１１及びＳ／Ｐ変換部５２１の構成を示す図である。 本実施形態において画像データを画像処理基板から露光装置に伝送する際の画像データの流れを説明するための図である（送信側）。 本実施形態において画像データを画像処理基板から露光装置に伝送する際の画像データの流れを説明するための図である（受信側）。 ３２ビームＶＣＳＥＬが感光体ドラムに縦線の潜像を形成する場合の各チャンネルの出力タイミングを説明するための図である。 本実施形態における位相調整を説明するための図である。

符号の説明

１００ 画像形成装置
１１０ インタフェースボード
１２０Ａ，１２０Ｂ 画像処理基板
１３０Ｙ，１３０Ｍ，１３０Ｃ，１３０Ｋ 露光装置
１４０ 制御基板
１５０ コントローラ
２００ 画像処理デバイス
２１０ プロセスコントロール部
２２０ 階調処理部
２３０ レジストレーションコントロール部
２４０ 多値／２値変換部
２５０ 各種補正処理部
３００ 露光装置
３１０ レーザ
３２０ ポリゴンミラー
３３０ ｆΘレンズ
３４０ 感光体ドラム
４００ ３２ビームＶＣＳＥＬ
５１０ 画像処理基板
５１１ パラレル／シリアル変換部
５１２ 画像処理デバイス
５２０ 露光装置
５２１ シリアル／パラレル変換部
５２２ レーザ駆動部
６１１ ８Ｂ１０Ｂエンコーダ
６１２ シリアライザ
６１３ ＰＬＬ
６１４ 位相調整部
６１５ ＦＩＦＯメモリ
６１６ 送信バッファ
６２１ デシリアライザ
６２２ ８Ｂ１０Ｂデコーダ
６２３ ＣＤＲ
６２４ 受信バッファ
６２５ カンマ検出
６２６ ＦＩＦＯメモリ
７１０ ８Ｂ１０Ｂエンコーダ
７２０ シリアライザ
８１０ デシリアライザ
８２０ ８Ｂ１０Ｂデコーダ
１０１１〜１０１４ シリアライザ
１０２１〜１０２４ ＰＬＬ
１０３１〜１０３４ 位相調整部
１０４１〜１０４４ 遅延回路

Claims (7)

1. 複数の発光点がマトリックス状に配置されたレーザを有する露光部と、
   前記複数の発光点を消点灯させるための画像データを生成する画像処理部と
   を備え、
   前記画像処理部は、前記画像データを前記露光部に送るときに、副走査方向に並ぶ複数の発光点で構成される発光点列毎に、各発光点列に対応する画像データを束ねてシリアル化する
   ことを特徴とする画像形成装置。
2. 前記画像処理部は、前記各発光点列に対応する画像データを伝送する各チャンネル毎に、
   画像データの出力タイミングを調整する調整手段を備える
   ことを特徴とする請求項１に記載の画像形成装置。
3. 前記調整手段は、画像データを生成しているクロック信号の位相調整を行う位相調整部を備える
   ことを特徴とする請求項２に記載の画像形成装置。
4. 前記位相調整部は、位相調整量を変更することができる
   ことを特徴とする請求項３に記載の画像形成装置。
5. 前記調整手段は、画像データを生成しているクロック信号の周期単位で、画像データを遅延させることができる遅延部を備える
   ことを特徴とする請求項２〜４のいずれか一項に記載の画像形成装置。
6. 前記遅延部は、遅延量を変更することができる
   ことを特徴とする請求項５に記載の画像形成装置。
7. 前記露光部が有するレーザは、面発光レーザ（ＶＣＳＥＬ）である
   ことを特徴とする請求項１〜６のいずれか一項に記載の画像形成装置。

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