JP2007274458A - アナログ/デジタル変換回路、および信号処理回路 - Google Patents
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Abstract
【課題】 入力アナログ信号を増幅してデジタル信号に変換し、かつ、ノイズの影響を抑えることが可能なアナログ/デジタル変換回路を提供する。
【解決手段】 複数のアナログ/デジタル変換ブロックを縦列に接続して構成したパイプライン型のアナログ/デジタル変換回路120において、最終段のアナログ/デジタル変換ブロックを除く少なくとも初段のアナログ/デジタル変換ブロック11、12、13は増幅器としての機能を備え、外部から入力された制御信号CTLによって増幅器として動作するよう切り替えられる。、増幅器としての機能を備えたアナログ/デジタル変換ブロック11,12,13を制御信号CTLによって増幅器としての機能させた場合、この増幅器として機能させたアナログ/デジタル変換ブロックよりも後段のアナログ/デジタル変換ブロックから出力されたデータを用いてデジタル信号を生成する。
【選択図】 図1
【解決手段】 複数のアナログ/デジタル変換ブロックを縦列に接続して構成したパイプライン型のアナログ/デジタル変換回路120において、最終段のアナログ/デジタル変換ブロックを除く少なくとも初段のアナログ/デジタル変換ブロック11、12、13は増幅器としての機能を備え、外部から入力された制御信号CTLによって増幅器として動作するよう切り替えられる。、増幅器としての機能を備えたアナログ/デジタル変換ブロック11,12,13を制御信号CTLによって増幅器としての機能させた場合、この増幅器として機能させたアナログ/デジタル変換ブロックよりも後段のアナログ/デジタル変換ブロックから出力されたデータを用いてデジタル信号を生成する。
【選択図】 図1
Description
本発明は、アナログ/デジタル変換回路と信号処理回路に関し、特にパイプライン型のアナログ/デジタル変換回路とそれを用いた信号処理回路に関する。
携帯電話等の携帯機器に、CCD(Charge Coupled Device)やCMOS(Complementally Metal Oxide Semiconductor)センサといったイメージセンサが搭載されるようになり、その画素数は百万画素を超え、今後もさらに増加していく傾向にある。このような状況において、イメージセンサからの出力信号を処理するアナログフロントエンド(AFE:Analog Front End)回路には、処理の低消費電力化と高精度化の両立が求められている。
非特許文献1には、イメージセンサ用のAFE回路として、色の階調性を高めるため、イメージセンサからの入力信号を、その振幅に応じてゲインを可変にして増幅する機能を備えているものが開示されている。すなわち、このAFE回路は、入力信号が一定期間小さい場合はゲインを大きくして信号振幅を調整(増幅)し、後段のアナログ/デジタル(A/D:Analog/Digital)変換回路の分解能を引き出す。
Y. Fujimoto et al, "A Switched-Capacitor Variable Gain Amplifier for CCD Image Sensor Interface System", ESSCIRC 2002, pp.363-366, 2002
Y. Fujimoto et al, "A Switched-Capacitor Variable Gain Amplifier for CCD Image Sensor Interface System", ESSCIRC 2002, pp.363-366, 2002
非特許文献1に開示されたAFE回路は、A/D変換前にアナログ信号を増幅する可変増幅回路を用いる必要があるが、可変増幅回路はノイズの発生源となりやすく、画質の劣化を招く、という問題があった。
本発明はこうした課題に鑑みてなされたものであり、その目的は、入力アナログ信号を増幅してデジタル信号に変換し、かつ、ノイズの影響を抑えることの可能なアナログ/デジタル変換回路を提供することにある。
本発明のある態様は、アナログ/デジタル変換回路に関する。この回路は、複数のアナログ/デジタル変換ブロックを縦列に接続して構成したパイプライン型のアナログ/デジタル変換回路であり、最終段のアナログ/デジタル変換ブロックを除く少なくとも初段のアナログ/デジタル変換ブロックは増幅器としての機能を備え、外部から入力された制御信号によって増幅器として動作するよう切り替えられるとともに、増幅器としての機能を備えたアナログ/デジタル変換ブロックを制御信号によって増幅器として機能させた場合、この増幅器として機能させたアナログ/デジタル変換ブロックよりも後段のアナログ/デジタル変換ブロックから出力されたデータを用いてデジタル信号を生成する。
この態様によれば、外部の制御信号によって増幅器としての機能を有するアナログ/デジタル変換ブロックを増幅器として機能させ、増幅器として機能させたアナログ/デジタル変換ブロックよりも後段のアナログ/デジタル変換ブロックの出力データを用いてデジタル信号を生成することができるので、入力アナログ信号を増幅させてデジタル信号に変換することができる。また、外部からの制御信号によって、すべてのアナログ/デジタル変換ブロックを通常のアナログ/デジタル変換ブロックとして動作するように制御すれば、初段のアナログ/デジタル変換ブロックから所望のビット数に対応したアナログ/デジタル変換ブロックの出力データを用いてデジタル信号を生成することができる。これにより、ノイズの発生源である増幅器を経由することがないため、ノイズを抑えながら入力アナログ信号をデジタル信号に変換することが可能となる。
この態様において、前記デジタル信号のビット数に対応したアナログ/デジタル変換ブロックの出力データを用いて前記デジタル信号を生成してもよい。この態様に係るアナログ/デジタル変換回路は、一部のアナログ/デジタル変換ブロックを増幅器としての機能も持たせるために、生成するデジタル信号のビット精度よりも多くのアナログ/デジタル変換ブロックを必要とする。したがって、このアナログ/デジタル変換回路はアナログ/デジタル変換ブロックの個数に応じた分解能を有するが、前記デジタル信号のビット数に対応したアナログ/デジタル変換ブロックの出力データを用いて前記デジタル信号を生成すれば、変換精度はデジタル信号のビット数だけあればよい。このため、アナログ/デジタル変換回路のに用いるオペアンプ自身の利得や精度、オペアンプに接続する入力容量および帰還容量をアナログ/デジタル変換回路の分解能に合わせて大きくする必要がなく、低消費電力化を図ることができる。
また、増幅器としての機能を備えたアナログ/デジタル変換ブロックは、アナログ/デジタル変換ブロックに入力されたアナログ信号をデジタル信号に変換するサブアナログ/デジタル変換器と、サブアナログ/デジタル変換器によって求められたデジタル信号に対応したアナログ信号を出力するサブD/A変換器と、アナログ/デジタル変換ブロックに入力されたアナログ信号をサンプリングして増幅し、保持するサンプルホールド回路と、サンプルホールド回路で保持したアナログ信号からサブD/A変換器より出力されたアナログ信号を減算する減算器と、を備え、制御信号の値に基づいてサブD/A変換器から出力されるアナログ信号を所定の大きさに固定し、減算器にて記サンプルホールド回路で増幅されたアナログ信号から所定の大きさに固定されたアナログ信号を減算してもよい。
これにより、アナログ/デジタル変換ブロックに入力されたアナログ信号を増幅した上で、制御信号の値に基づいてサブD/A変換部で生成された所定の大きさだけレベルシフトさせることができる。したがって、入力したアナログ信号を増幅後、所望の電圧範囲を取り出して次段のアナログ/デジタル変換ブロックに出力することができる。また、この増幅器としての機能を備えたアナログ/デジタル変換ブロックを構成は、一般的なアナログ/デジタル変換ブロックの構成に対し、制御信号の値に基づいてサブD/A変換器から出力されるアナログ信号の大きさを固定にする構成を追加したものであるので、増幅器としての機能を備えたアナログ/デジタル変換ブロックを容易に構成することができる。
また、複数のアナログ/デジタル変換ブロックのうち一のアナログ/デジタル変換ブロックの基準電圧範囲がVR1、分解能がNビットであり、次段のアナログ/デジタル変換ブロックの基準電圧範囲がVR2の場合、一のアナログ/デジタル変換ブロックに含まれるサンプルホールド回路の増幅率が(VR2/VR1)×2A(AはNを小数点以下を切り捨てた整数)であってもよい。
本発明の別の態様は、信号処理回路に関する。この回路は、本発明の一態様であるアナログ/デジタル変換回路と、アナログ/デジタル変換回路から出力されたデジタル信号の取るデータの範囲を判定し、このデータの範囲に基づいてアナログ/デジタル変換回路に含まれる少なくとも1つのアナログ/デジタル変換ブロックを増幅器として動作させるか否かを制御する制御信号を生成するデータ判定部と、を備える。
この態様によれば、アナログ/デジタル変換回路によってアナログ信号から変換されたデジタル信号をもとに、デジタル信号の取るデータの範囲を判定することにより、アナログ信号が変動する電圧の範囲を予測することができる。そして、この判定結果に基づき、増幅器としての機能を有するアナログ/デジタル変換ブロックを、アナログ/デジタル変換ブロックとして機能させるか、増幅器として機能させるかを制御することで、アナログ信号が変動する電圧の範囲にアナログ/デジタル変換回路の分解能を合わせることが可能となる。
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明によれば、アナログ/デジタル変換回路において入力アナログ信号を増幅してデジタル信号に変換し、かつ、ノイズの影響を抑えることができる。
以下、本発明の好適な実施の形態をもとに説明する。この実施の形態は、イメージセンサ(例えばCCD)のアナログ出力信号に対して所定の処理を施し、デジタル信号に変換するアナログフロントエンド回路に関する。
図1は、本発明の実施の形態に係るアナログフロントエンド(AFE:Analog Front End)回路100の回路図である。AFE回路100は、相関2重サンプリング(CDS: Correlated Double Sampling)回路110と、アナログ/デジタル(A/D)変換回路120と、データ判定部130とを備えている。
CDS回路110は、イメージセンサからの出力信号を受け、その信号から画像信号に相当する電圧を取り出し、これをアナログ画像信号として出力する。
A/D変換回路120は、CDS回路110より出力されたアナログ画像信号を10ビットのデジタル信号に変換する。また、A/D変換回路120は、入力されたアナログ画像信号のうち所定の電圧範囲に含まれる信号を抽出し、抽出した信号の範囲内でA/D変換を行う機能も有する。
A/D変換回路120は、パイプライン構成のA/D変換回路であり、13ステージのA/D変換ブロックが縦列接続されたA/D変換ブロック群10と、デジタル出力部20とを備える。
A/D変換ブロック群10に含まれるA/D変換ブロックは、第1A/D変換ブロック、第2A/D変換ブロック、および第3A/D変換ブロックの3つの種類に分類される。初段から3段のA/D変換ブロック11〜13は第3A/D変換ブロックによって構成され、最終段のA/D変換ブロック17は第2A/D変換ブロックによって構成される。その他のA/D変換ブロック14〜16は、第1A/D変換ブロックによって構成される。以下、第1A/D変換ブロック14、第2A/D変換ブロック17、第3A/D変換ブロック11の構成について説明する。
図2(a)は、第1A/D変換ブロック14の構成を示した図である。第1A/D変換ブロック14は、第1サブA/D変換器31と、サブD/A変換器32と、サンプルホールド回路33と、減算器34とを含む。
第1サブA/D変換器31は、1.5ビットの分解能を持ち、第1A/D変換ブロック14に入力されたアナログ信号から出力データ(DL,DM,DH)を生成する。出力データ(DL,DM,DH)は、入力アナログ信号が、どの電圧範囲にあるかを示すものである。具体的には、第1A/D変換ブロックに入力されるアナログ信号の電圧範囲を−VR〜+VRとした場合、入力アナログ信号がおよそ−VR以上−VR/4以下の場合、出力データとして(DL,DM,DH)=(1,0,0)を出力し、入力アナログ信号がおよそ−VR/4以上+VR/4以下の場合(DL,DM,DH)=(0,1,0)を出力し、入力アナログ信号がおよそ+VR/4以上+VR以下の場合(DL,DM,DH)=(0,0,1)を出力する。出力データ(DL,DM,DH)は、サブD/A変換器32のほか、デジタル出力部20にも出力される。
サブD/A変換器32は、第1サブA/D変換器31の出力データ(DL,DM,DH)を受けて、所定の電圧をアナログ信号として出力する。すなわち、第1サブA/D変換器31の出力データ(DL,DM,DH)が(1,0,0)の場合、電圧−VRを出力し、出力データ(DL,DM,DH)が(0,1,0)の場合、電圧±0を出力し、出力データ(DL,DM,DH)が(0,0,1)の場合、+電圧VRを出力する。サブD/A変換器32の出力は、減算器34の減算値入力端子に入力される。
サンプルホールド回路33は、第1A/D変換ブロック14に入力されたアナログ信号をサンプリングし、少なくとも第1サブA/D変換器31およびサブD/A変換器32の処理にかかる時間だけ保持しておく。また、サンプルホールド回路33は、入力アナログ信号を2倍に増幅する機能も有している。サンプルホールド回路33で2倍に増幅されて保持されたアナログ信号は、減算器34の被減算値入力端子に入力される。
減算器34は、サンプルホールド回路33より入力されたアナログ信号から、サブD/A変換器32より入力されたアナログ信号を減算する。第1A/D変換ブロック14は減算器34の結果を次段のA/D変換ブロックに対して出力する。
図2(b)は、第1A/D変換ブロック14に対する入力アナログ信号と、第1サブA/D変換器31の出力データ(DL,DM,DH)および減算器34から出力された出力アナログ信号との関係を示した図である。グラフの縦軸は出力アナログ信号の大きさ、横軸は入力アナログ信号の大きさを表しており、電圧範囲はそれぞれ−VR〜+VRである。
入力アナログ信号がおよそ−VR以上−VR/4以下である場合、第1A/D変換ブロック14は、出力データとして(DL,DM,DH)=(1,0,0)を出力した上で、−VR〜+VR/2の範囲のアナログ信号に変換して出力する。また、入力アナログ信号がおよそ−VR/4以上+VR/4以下である場合、第1A/D変換ブロック14は、出力データとして(DL,DM,DH)=(0,1,0)を出力した上で、−VR/2〜+VR/2の範囲のアナログ信号に変換して出力する。また、入力アナログ信号がおよそ+VR/4〜+VRである場合、第1A/D変換ブロック14は、出力データとして(DL,DM,DH)=(0,0,1)を出力した上で、−VR/2〜+VRの範囲のアナログ信号に変換して出力する。
第1A/D変換ブロック15は、第1A/D変換ブロック14から出力されたアナログ信号を受けて、第1A/D変換ブロック14と同様の構成により、出力データ(DL,DM,DH)と出力アナログ信号を生成する。同様に、第1A/D変換ブロック16も前段のA/D変換ブロックから出力されたアナログ信号を受けて、第1A/D変換ブロック14と同様の構成により、出力データ(DL,DM,DH)と出力アナログ信号を生成する。
第1A/D変換ブロック15、16は、図2(a)に示した第1A/D変換ブロック14と同様の構成を備えている。ただし、サブA/D変換部の分解能やサンプルホールド回路の増幅率はそれぞれ異なっていてもよい。また、それぞれに求められる精度が異なるため、それぞれトランジスタや容量の大きさを異ならせてもよい。一般的には前段のA/D変換ブロックのほうが高い精度が求められるため、前段のA/D変換ブロックがより大きなトランジスタや容量を用いて構成されてもよい。
図3は、第2A/D変換ブロック17の構成を示した図である。第2A/D変換ブロック17は、第2サブA/D変換器35を備えている。図3の第2サブA/D変換器35は1.5ビットの分解能を持つA/D変換器で、第1A/D変換器31と同様の構成を備えている。なお、第2サブA/D変換器35は、第1A/D変換器と異なる分解能や精度をもっていてもよい。
図4(a)は、第3A/D変換ブロック11の構成を示した図である。第3A/D変換ブロック11の構成は、第1A/D変換ブロック14の第1サブA/D変換器31を第3サブA/D変換器36に置き換えたものである。その他のサブD/A変換器32、サンプルホールド回路33、減算器34は、第1A/D変換ブロック14と同じであるため、説明を省略する。
第3サブA/D変換器36は、第1サブA/D変換器31と同様に1.5ビットの分解能を持ち、第3A/D変換ブロック11に入力されたアナログ信号から出力データ(DL,DM,DH)を生成する。また、第3サブA/D変換器36には、後述するデータ判定部120で生成された2ビットの制御信号CTL1が入力され、制御信号CTL1の値によって出力データ(DL,DM,DH)の値が入力アナログ信号の大きさに関係なく固定となるよう制御される。
例えば、制御信号CTL1が「00」の場合、出力データ(DL,DM,DH)を(1,0,0)として出力する。また、制御信号CTL1が「01」の場合は、出力データ(DL,DM,DH)=(0,1,0)、制御信号CTL1が「10」の場合は、出力データ(DL,DM,DH)=(0,0,1)として出力する。制御信号CTL1が「11」の場合は、第1サブA/D変換器31と同様に、入力アナログ信号の大きさに応じて出力データ(DL,DM,DH)の大きさを決定する。
サブD/A変換器32、サンプルホールド回路33および減算器34は、制御信号CTL1の値に関係なく、第1A/D変換ブロックのものと同様の動作を行う。ただし、制御信号CTL1によって第3サブA/D変換器36の出力データ(DL,DM,DH)が固定された場合、サブD/A変換器32も出力データ(DL,DM,DH)に応じた所定の電圧がアナログ信号として出力されることになる。すなわち、第3サブA/D変換器36の入力アナログ信号の大きさにかかわらず、制御信号CTL1が「11」以外の値を示している場合は、サブD/A変換器32から一定の大きさのアナログ信号が出力される。
したがって、制御信号CTL1が「11」以外の値を示した場合、減算器34の減算値側端子には一定の大きさのアナログ信号が入力されることになり、減算器34はレベルシフト回路として動作する。
図4(b)は、制御信号CTL1によって出力データ(DL,DM,DH)の値が固定された場合の、第3A/D変換ブロック11に対する入力アナログ信号と、第1サブA/D変換器31の出力データ(DL,DM,DH)および減算器34から出力された出力アナログ信号との関係を示した図である。図4(b)において、縦軸は出力アナログ信号の大きさ、横軸は入力アナログ信号の大きさを表しており、電圧範囲はそれぞれ−VR〜+VRである。
例えば、出力データ(DL,DM,DH)が(1,0,0)に固定された場合、およそ−VR以上±0以下の入力アナログ信号が−VR〜VRに変換されて出力される。また、出力データ(DL,DM,DH)が(0,1,0)に固定された場合におよそ−VR/2以上+VR/2以下の入力アナログ信号が、(0,0,1)に固定された場合におよそ±0以上VR以下の入力アナログ信号が、それぞれ−VR〜VRに変換されて出力される。
これは、およそ−VR以上±0の範囲の入力アナログ信号、およそ−VR/2以上+VR/2以下の入力アナログ信号、あるいはおよそ±0以上VR以下の入力アナログ信号が、それぞれ2倍に増幅されたうえで、+VR,±0,−VRだけレベルシフトされて出力されていることと等価である。すなわち、第3A/D変換ブロック11は、制御信号CTL1により、所定の電圧範囲の入力アナログ信号を2倍に増幅し、所定の大きさだけレベルシフトして出力することができる。
第3A/D変換ブロック12、13も第3A/D変換ブロック11と同様の構成を持ち、第3A/D変換ブロック12には制御信号CTL2が、第3A/D変換ブロック13には制御信号CTL3が入力されている。したがって、制御信号CTL1とCTL2によって、第3A/D変換ブロック11および12の出力データ(DL,DM,DH)を固定にすれば、CDS110からの入力アナログ信号がレベルシフトされながら4倍に増幅され、また、制御信号CTL1、CTL2、CTL3によって第3A/D変換ブロック11〜13の出力データ(DL,DM,DH)を固定にすれば、CDS110からの入力アナログ信号がレベルシフトされながら8倍に増幅される。
ただし、サブA/D変換部の分解能やサンプルホールド回路の増幅率はそれぞれ異なっていてもよい。また、それぞれに求められる精度が異なるため、それぞれトランジスタや容量の大きさを異ならせてもよい。一般的には前段のA/D変換ブロックのほうが高い精度が求められるため、前段のA/D変換ブロックがより大きなトランジスタや容量を用いて構成されてもよい。また、サブA/D変換部の分解能やサンプルホールド回路の増幅率にあわせて、制御信号CTLの値と固定値(DL,DM,DH)との関係を異ならせてもよい。
デジタル出力部20は、第1A/D変換ブロックおよび第2A/D変換ブロックからの出力データ(DL,DM,DH)及び第3A/D変換ブロックの出力データDに基づいて、10ビットのデジタル信号を生成する。
この際、第3A/D変換ブロック11、12、13の制御信号CTL1、CTL2、CTL3がそれぞれ「11」である場合、すなわち、第3A/D変換ブロック11、12、13が、それぞれ入力アナログ信号の大きさに応じて出力データ(DL,DM,DH)を決定している場合は、初段の第3A/D変換ブロック11から10ステージ分のA/D変換ブロックの出力を参照して、10ビットのデジタル信号を生成する。
また、第3A/D変換ブロック11の制御信号CTL1が「11」以外の値で、第3A/D変換ブロック12、13の制御信号CTL2、CTL3がそれぞれ「11」である場合、第3A/D変換ブロック11は2倍の増幅器として機能しているため、デジタル出力部20は第3A/D変換ブロック12から10ステージ分のA/D変換ブロックの出力を参照して10ビットのデジタル信号を生成する。
また、第3A/D変換ブロック11、12の制御信号CTL1、CTL2がそれぞれ「11」以外の値で、第3A/D変換ブロック13の制御信号CTL3が「11」である場合、第3A/D変換ブロック11、12はそれぞれ2倍の増幅器として機能しているため、デジタル出力部20は第3A/D変換ブロック13から10ステージ分のA/D変換ブロックの出力を参照して10ビットのデジタル信号を生成する。
また、第3A/D変換ブロック11、12、13の制御信号CTL1、CTL2、CTL3がそれぞれ「11」以外の値である場合、第3A/D変換ブロック11、12、13はそれぞれ2倍の増幅器として機能しているため、デジタル出力部20は第1A/D変換ブロックから10ステージ分のA/D変換ブロックの出力を参照して10ビットのデジタル信号を生成する。
デジタル信号の各ビットは、参照するA/D変換ブロックの1ステージずつと対応付けられ、対応するA/D変換ブロックの出力データにしたがって、各ビットの値が決定される。デジタル信号のMSBは、参照するA/D変換ブロックのうち、CDS回路110に一番近いA/D変換ブロックと対応付けられ、デジタル信号のLSBは、参照するA/D変換ブロックのうち、CDS回路110から一番遠いA/D変換ブロックと対応付けられる。
デジタル信号のあるビットが、第1A/D変換ブロックまたは第3A/D変換ブロックに対応する場合、その出力データ(DL,DM,DH)が(1,0,0)であれば、そのビットは「0」として決定され、出力データ(DL,DM,DH)が(0,0,1)であれば、そのビットは「1」として決定される。(DL,DM,DH)が(0,1,0)の場合は、次段のA/D変換ブロックが対応するビットの値に決定される。
デジタル信号のあるビットが第2A/D変換ブロックに対応する場合、出力データDが「0」であれば、そのビットは「0」として決定され、出力データDが「1」であれば、そのビットは「1」として決定される。
データ判定部130は、デジタル出力部20から出力された10ビットのデジタル信号の値を所定の期間解析し、所定の期間にデジタル信号が示した値の範囲とレベルを判定する。ここで所定の期間とは、時間単位で区切られた期間であってもよいし、所定の動作を行っている期間であってもよい。例えば、イメージセンサから読み出され、デジタル信号に変換された1画面分の画像データを解析する期間であってもよい。
以上のように構成された本実施の形態に係るAFE回路100の動作について説明する。AFE回路100の初期状態において、制御信号CTL1、CTL2、CTL3の値は「11」に設定されている。すなわち、3つの第1A/D変換ブロック11、12、13はすべて通常のA/D変換ブロックとして機能する。
イメージセンサから出力された信号は、CDS回路110に入力される。CDS回路110は、入力信号から画像信号に相当する電圧を取り出し、アナログ画像信号としてA/D変換回路120に出力する。A/D変換回路120は、アナログ画像信号を10ビットのデジタル信号に変換する。
このとき、A/D変換回路120は、制御信号CTL1、CTL2、CTL3の値にしたがって、第1A/D変換ブロック11,12,13の動作を制御し、入力信号をそのままA/D変換するか、もしくはレベルシフトしながら2〜8倍に入力信号を増幅した上でA/D変換を行う。A/D変換された10ビットのデジタル信号はデータ判定部130にも入力され、ここで所定の期間内にデジタル信号が示した値の範囲を判定する。
ここで、データ判定部130の動作を5つに分けて説明する。
(制御信号CTL1、CTL2、CTL3の値がすべて「11」の場合)
データ判定部130は、所定の期間においてデジタル信号が示した出力範囲が512コードを超える場合、制御信号CTL1、CTL2、CTL3の全ての値は「11」を保持して最初の状態に戻る。デジタル信号が示した出力範囲が512コード以下となる場合、第1A/D変換ブロックの制御信号CTL1の設定値「11」を解除し、「00」「01」「10」のいずれかに設定して最初の状態に戻る。
データ判定部130は、所定の期間においてデジタル信号が示した出力範囲が512コードを超える場合、制御信号CTL1、CTL2、CTL3の全ての値は「11」を保持して最初の状態に戻る。デジタル信号が示した出力範囲が512コード以下となる場合、第1A/D変換ブロックの制御信号CTL1の設定値「11」を解除し、「00」「01」「10」のいずれかに設定して最初の状態に戻る。
この際、テジタル信号の信号範囲内に値としておよそ383(すなわちアナログ信号レベルのおよそ−VR/4に相当する電圧)を含み、かつ、およそ639(すなわちアナログ信号レベルのおよそVR/4に相当する電圧)を含まない場合は、CTL1を「00」に設定する。また同様に、およそ383を含み、かつおよそ639を含む場合は、CTL1を「01」に設定する。またさらに同様に、およそ383を含まず、かつおよそ639を含む場合は、CTL1を「10」に設定する。
(制御信号CTL1の値が「11」以外で、CTL2、CTL3の値が「11」の場合)
データ判定部130は、所定の期間においてデジタル信号が示した出力範囲が512コードを超える場合、制御信号CTL1、CTL2、CTL3の全ての値を保持して最初の状態に戻る。また、デジタル信号が示した出力範囲が512コード以下となる場合、第2A/D変換ブロックの制御信号CTL2の設定値「11」を解除し、「00」「01」「10」のいずれかに設定して最初の状態に戻る。
データ判定部130は、所定の期間においてデジタル信号が示した出力範囲が512コードを超える場合、制御信号CTL1、CTL2、CTL3の全ての値を保持して最初の状態に戻る。また、デジタル信号が示した出力範囲が512コード以下となる場合、第2A/D変換ブロックの制御信号CTL2の設定値「11」を解除し、「00」「01」「10」のいずれかに設定して最初の状態に戻る。
この際、テジタル信号の信号範囲内に値としておよそ383を含み、かつおよそ639を含まない場合は、CTL2を「00」に設定する。また、およそ383を含み、かつおよそ639を含む場合は、CTL2を「01」に設定する。また、およそ383を含まず、かつおよそ639を含む場合は、CTL2を「10」に設定する。
(制御信号CTL1、CTL2の値が「11」以外で、CTL3の値が「11」の場合)
データ判定部130は、所定の期間においてデジタル信号が示した出力範囲が512コードを超える場合、制御信号CTL1、CTL2、CTL3の全ての値を保持して最初の状態に戻る。また、デジタル信号が示した出力範囲が512コード以下となる場合、第3A/D変換ブロックの制御信号CTL3の設定値「11」を解除し、「00」「01」「10」のいずれかに設定して最初の状態に戻る。
データ判定部130は、所定の期間においてデジタル信号が示した出力範囲が512コードを超える場合、制御信号CTL1、CTL2、CTL3の全ての値を保持して最初の状態に戻る。また、デジタル信号が示した出力範囲が512コード以下となる場合、第3A/D変換ブロックの制御信号CTL3の設定値「11」を解除し、「00」「01」「10」のいずれかに設定して最初の状態に戻る。
この際、テジタル信号の信号範囲内に値としておよそ383を含み、かつおよそ639を含まない場合は、CTL3を「00」に設定する。またおよそ383を含み、かつおよそ639を含む場合は、CTL3を「01」に設定する。またおよそ383を含まず、かつおよそ639を含む場合は、CTL3を「10」に設定する。
(デジタル信号が「0」の値を頻出する場合)
データ判定部130は、MSBを出力しているA/D変換ブロックの直前段にあるA/D変換ブロックの制御信号CTLx(x=1,2,3いずれか)の値を、「10」であれば「01」に、「01」にあれば「00」に変更する。それでも「0」の値を頻出した場合、さらに前段へ1段さかのぼってこれと同様の処理を行い、「0」の値が頻出しなくなるまでくりかえす。
データ判定部130は、MSBを出力しているA/D変換ブロックの直前段にあるA/D変換ブロックの制御信号CTLx(x=1,2,3いずれか)の値を、「10」であれば「01」に、「01」にあれば「00」に変更する。それでも「0」の値を頻出した場合、さらに前段へ1段さかのぼってこれと同様の処理を行い、「0」の値が頻出しなくなるまでくりかえす。
(デジタル信号が「1023」の値を頻出する場合)
データ判定部130は、MSBを出力しているA/D変換ブロックの直前段にあるA/D変換ブロックの制御信号CTLx(x=1,2,3いずれか)の値を、「00」であれば「01」に、「01」にあれば「10」に変更する。それでも「1023」の値を頻出した場合、さらに前段へ1段さかのぼってこれと同様の処理を行い、「1023」の値が頻出しなくなるまでくりかえす。
データ判定部130は、MSBを出力しているA/D変換ブロックの直前段にあるA/D変換ブロックの制御信号CTLx(x=1,2,3いずれか)の値を、「00」であれば「01」に、「01」にあれば「10」に変更する。それでも「1023」の値を頻出した場合、さらに前段へ1段さかのぼってこれと同様の処理を行い、「1023」の値が頻出しなくなるまでくりかえす。
以上、実施の形態に係るAFE回路100の構成および動作について説明した。本実施の形態に係るAFE回路100によれば、以下のような作用効果を享受することができる。
(1) 複数のA/D変換ブロックを縦列接続させたパイプラン構造のA/D変換回路120は、初段から3段目までのA/D変換ブロックが、利得が2倍の増幅器としての機能を有しており、増幅器としての機能を有するA/D変換ブロックを増幅器として機能させ、増幅器として機能させたA/D変換ブロックよりも後段のA/D変換ブロックの出力データを用いてデジタル信号を生成する。これにより、入力アナログ信号を増幅させた上でデジタル信号に変換することができる。また、AFE回路100において入力アナログ信号を増幅させる必要がない場合、初段のA/D変換ブロックから必要なビット数に対応したA/D変換ブロックの出力データを用いてデジタル信号を生成することができる。したがって、ノイズの発生源となる増幅器を通す必要がないため、入力アナログ信号を高精度にデジタル信号に変換することができる。
(2) A/D変換回路130は、必要なビット数に対応したA/D変換ブロックの出力データを用いてデジタル信号を生成するので、A/D変換回路120は13ビットの分解能を持つが、変換精度は10ビットでよい。このため、A/D変換回路120のサンプルホールド回路33内に用いるオペアンプ自身のゲインや精度、オペアンプに接続する入力容量および帰還容量を大きくする必要がなく、低消費電力化を図ることができる。
(3) 初段から3段目までのA/D変換ブロックが増幅器として機能してる場合、制御信号の値によって減算器の減算値側端子に入力されるアナログ信号を所定の電圧に固定されるため、このA/D変換ブロックはレベルシフト機能も有している。これにより、入力されたアナログ信号から所望の電圧範囲を取り出して増幅することが可能となる。
(4) データ判別部130によって、デジタル信号の取るデータの範囲を判定することにより、アナログ信号が変動する電圧の範囲とレベルを予測することができる。そして、この判定結果に基づき、増幅器としての機能を有するA/D変換ブロックを、A/D変換ブロックとして機能させるか、増幅器として機能させるかを制御することで、アナログ信号が変動する電圧の範囲にA/D変換回路の分解能を合わせることが可能となる。
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
たとえば、実施の形態において、それぞれのA/D変換ブロックに含まれるサブA/D変換器として、分解能が1.5ビットもしくは1ビットのA/D変換器を用いる例を示したが、少なくとも1つのステージに含まれるA/D変換器を2ビットもしくはそれ以上のビット分解能を持つA/D変換器を用いてもよい。2ビットの分解能を持つA/D変換器を用いた場合、同じA/D変換ブロックのサンプルホールド回路の増幅率は4倍になるようにしてもよい。また、あるA/D変換ブロックの基準電圧範囲がVR1、分解能がNビットであり、次段のA/D変換ブロックの基準電圧範囲がVR2の場合、そのA/D変換ブロックに含まれるサンプルホールド回路の増幅率が(VR2/VR1)×2Aとなるようにしてもよい。ここで、AはNを小数点以下切捨てた整数である。
実施の形態では、A/D変換回路120で変換したデジタル信号のビット数を10ビットとしたが、これに限るものではない。デジタル信号のビット数は、後段に設けられるデジタル信号処理回路で必要とされるビット数以上になるようにしてもよい。
また、A/D変換ブロック群に含まれるA/D変換ブロックを13ステージとし、増幅器としての機能を有するA/D変換ブロックを3ステージとしたが、これに限るものではない。増幅器としての機能を有するA/D変換ブロックのステージ数は、A/D変換回路120で求められる増幅率によって決定してもよい。また、A/D変換ブロック群に含まれるA/D変換ブロックの数は、A/D変換回路120で変換するデジタル信号のビット数とA/D変換回路120で求められる増幅率によって決定してもよい。
実施の形態では、第3A/D変換ブロック11のサブA/D変換器36に制御信号CTL1を入力し、制御信号CTL1の値によって、入力アナログ信号の大きさに関らず出力データ(DL,DM,DH)を固定する例を示したが、制御信号CTL1をサブD/A変換器32に入力し、制御信号CTL1の値によって、サブA/D変換器36の出力データの値に関らず所定の大きさのアナログ信号を出力するようにしてもよい。また、第3A/D変換ブロック12、13も同様に構成してもよい。
実施の形態では、データ判定部130において、制御信号CTL1、CTL2、CTL3を順または逆順に設定するが、デジタル信号の示す範囲から、これらの制御信号を1回で設定するようにしてもよい。
また、実施の形態では、イメージセンサのアナログ出力信号を処理するAFE回路について説明したが、これに限るものではなく、アナログ信号をデジタル信号に変換する信号処理回路であれば、本発明の範囲に含まれる。この場合、CDS回路110を設けなくてもよい。
10 A/D変換ブロック群
11、12、13 第3A/D変換ブロック
14、15、16 第1A/D変換ブロック
17 第2A/D変換ブロック
20 データ出力部
31 第1サブA/D変換器
32 サブD/A変換器
33 サンプルホールド回路
34 減算器
35 第2サブA/D変換器
36 第3サブA/D変換器
100 AFE回路
120 A/D変換回路
130 データ判定部
11、12、13 第3A/D変換ブロック
14、15、16 第1A/D変換ブロック
17 第2A/D変換ブロック
20 データ出力部
31 第1サブA/D変換器
32 サブD/A変換器
33 サンプルホールド回路
34 減算器
35 第2サブA/D変換器
36 第3サブA/D変換器
100 AFE回路
120 A/D変換回路
130 データ判定部
Claims (5)
- 複数のアナログ/デジタル変換ブロックを縦列に接続して構成したパイプライン型のアナログ/デジタル変換回路において、
最終段のアナログ/デジタル変換ブロックを除く少なくとも初段のアナログ/デジタル変換ブロックは増幅器としての機能を備え、外部から入力された制御信号によって増幅器として動作するよう切り替えられるとともに、
前記増幅器としての機能を備えたアナログ/デジタル変換ブロックを前記制御信号によって増幅器として機能させた場合、この増幅器として機能させたアナログ/デジタル変換ブロックよりも後段のアナログ/デジタル変換ブロックから出力されたデータを用いてデジタル信号を生成することを特徴とするアナログ/デジタル変換回路。 - 前記デジタル信号のビット数に対応したアナログ/デジタル変換ブロックの出力データを用いて前記デジタル信号を生成することを特徴とする請求項1に記載のアナログ/デジタル変換回路。
- 前記増幅器としての機能を備えたアナログ/デジタル変換ブロックは、
アナログ/デジタル変換ブロックに入力されたアナログ信号をデジタル信号に変換するサブアナログ/デジタル変換器と、
前記サブアナログ/デジタル変換器によって求められたデジタル信号に対応したアナログ信号を出力するサブD/A変換器と、
前記アナログ/デジタル変換ブロックに入力されたアナログ信号をサンプリングして増幅し、保持するサンプルホールド回路と、
前記サンプルホールド回路で保持したアナログ信号から前記サブD/A変換器より出力されたアナログ信号を減算する減算器と、を備え、
前記制御信号の値に基づいて前記サブD/A変換器から出力されるアナログ信号を所定の大きさに固定し、前記減算器にて前記サンプルホールド回路で増幅されたアナログ信号から前記所定の大きさに固定されたアナログ信号を減算することを特徴とする請求項1又は2に記載のアナログ/デジタル変換回路。 - 前記複数のアナログ/デジタル変換ブロックのうち一のアナログ/デジタル変換ブロックの基準電圧範囲がVR1、分解能がNビットであり、次段のアナログ/デジタル変換ブロックの基準電圧範囲がVR2の場合、前記一のアナログ/デジタル変換ブロックに含まれるサンプルホールド回路の増幅率が(VR2/VR1)×2A(AはNを小数点以下を切り捨てた整数)であることを特徴とする請求項3に記載のアナログ/デジタル変換回路。
- 請求項1〜4のいずれかに記載のアナログ/デジタル変換回路と、
前記アナログ/デジタル変換回路から出力されたデジタル信号の取るデータの範囲を判定し、このデータの範囲に基づいて前記制御信号を生成するデータ判定部と、
を備えた信号処理回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006098982A JP2007274458A (ja) | 2006-03-31 | 2006-03-31 | アナログ/デジタル変換回路、および信号処理回路 |
US11/693,561 US7456776B2 (en) | 2006-03-31 | 2007-03-29 | Analog-to-digital converter circuit and signal processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006098982A JP2007274458A (ja) | 2006-03-31 | 2006-03-31 | アナログ/デジタル変換回路、および信号処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007274458A true JP2007274458A (ja) | 2007-10-18 |
Family
ID=38558054
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006098982A Pending JP2007274458A (ja) | 2006-03-31 | 2006-03-31 | アナログ/デジタル変換回路、および信号処理回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7456776B2 (ja) |
JP (1) | JP2007274458A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010044838A2 (en) * | 2008-10-13 | 2010-04-22 | National Semiconductor Coropration | Continuous synchronization for multiple adcs |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3153271B2 (ja) * | 1991-07-05 | 2001-04-03 | 株式会社日立製作所 | Ad変換器 |
US6489904B1 (en) * | 2001-07-27 | 2002-12-03 | Fairchild Semiconductor Corporation | Pipeline analog-to-digital converter with on-chip digital calibration |
DE102004026150B4 (de) * | 2004-05-28 | 2007-01-25 | Advanced Micro Devices, Inc., Sunnyvale | Pipeline-ADC mit variabler Genauigkeit für WLAN-Kommunikationsgeräte |
JP4529007B2 (ja) * | 2004-09-02 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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-
2006
- 2006-03-31 JP JP2006098982A patent/JP2007274458A/ja active Pending
-
2007
- 2007-03-29 US US11/693,561 patent/US7456776B2/en active Active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010044838A2 (en) * | 2008-10-13 | 2010-04-22 | National Semiconductor Coropration | Continuous synchronization for multiple adcs |
WO2010044838A3 (en) * | 2008-10-13 | 2010-07-22 | National Semiconductor Coropration | Continuous synchronization for multiple adcs |
US7948423B2 (en) | 2008-10-13 | 2011-05-24 | National Semiconductor Corporation | Continuous synchronization for multiple ADCs |
Also Published As
Publication number | Publication date |
---|---|
US7456776B2 (en) | 2008-11-25 |
US20070229339A1 (en) | 2007-10-04 |
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