JP2007274458A - アナログ／デジタル変換回路、および信号処理回路 - Google Patents

Abstract

【課題】 入力アナログ信号を増幅してデジタル信号に変換し、かつ、ノイズの影響を抑えることが可能なアナログ／デジタル変換回路を提供する。
【解決手段】 複数のアナログ／デジタル変換ブロックを縦列に接続して構成したパイプライン型のアナログ／デジタル変換回路１２０において、最終段のアナログ／デジタル変換ブロックを除く少なくとも初段のアナログ／デジタル変換ブロック１１、１２、１３は増幅器としての機能を備え、外部から入力された制御信号ＣＴＬによって増幅器として動作するよう切り替えられる。、増幅器としての機能を備えたアナログ／デジタル変換ブロック１１，１２，１３を制御信号ＣＴＬによって増幅器としての機能させた場合、この増幅器として機能させたアナログ／デジタル変換ブロックよりも後段のアナログ／デジタル変換ブロックから出力されたデータを用いてデジタル信号を生成する。
【選択図】 図１

Description

本発明は、アナログ／デジタル変換回路と信号処理回路に関し、特にパイプライン型のアナログ／デジタル変換回路とそれを用いた信号処理回路に関する。

携帯電話等の携帯機器に、ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementally Metal Oxide Semiconductor）センサといったイメージセンサが搭載されるようになり、その画素数は百万画素を超え、今後もさらに増加していく傾向にある。このような状況において、イメージセンサからの出力信号を処理するアナログフロントエンド（ＡＦＥ：Analog Front End）回路には、処理の低消費電力化と高精度化の両立が求められている。

非特許文献１には、イメージセンサ用のＡＦＥ回路として、色の階調性を高めるため、イメージセンサからの入力信号を、その振幅に応じてゲインを可変にして増幅する機能を備えているものが開示されている。すなわち、このＡＦＥ回路は、入力信号が一定期間小さい場合はゲインを大きくして信号振幅を調整（増幅）し、後段のアナログ／デジタル（Ａ／Ｄ:Analog/Digital）変換回路の分解能を引き出す。
Y. Fujimoto et al, "A Switched-Capacitor Variable Gain Amplifier for CCD Image Sensor Interface System", ESSCIRC 2002, pp.363-366, 2002

非特許文献１に開示されたＡＦＥ回路は、Ａ／Ｄ変換前にアナログ信号を増幅する可変増幅回路を用いる必要があるが、可変増幅回路はノイズの発生源となりやすく、画質の劣化を招く、という問題があった。

本発明はこうした課題に鑑みてなされたものであり、その目的は、入力アナログ信号を増幅してデジタル信号に変換し、かつ、ノイズの影響を抑えることの可能なアナログ／デジタル変換回路を提供することにある。

本発明のある態様は、アナログ／デジタル変換回路に関する。この回路は、複数のアナログ／デジタル変換ブロックを縦列に接続して構成したパイプライン型のアナログ／デジタル変換回路であり、最終段のアナログ／デジタル変換ブロックを除く少なくとも初段のアナログ／デジタル変換ブロックは増幅器としての機能を備え、外部から入力された制御信号によって増幅器として動作するよう切り替えられるとともに、増幅器としての機能を備えたアナログ／デジタル変換ブロックを制御信号によって増幅器として機能させた場合、この増幅器として機能させたアナログ／デジタル変換ブロックよりも後段のアナログ／デジタル変換ブロックから出力されたデータを用いてデジタル信号を生成する。

この態様によれば、外部の制御信号によって増幅器としての機能を有するアナログ／デジタル変換ブロックを増幅器として機能させ、増幅器として機能させたアナログ／デジタル変換ブロックよりも後段のアナログ／デジタル変換ブロックの出力データを用いてデジタル信号を生成することができるので、入力アナログ信号を増幅させてデジタル信号に変換することができる。また、外部からの制御信号によって、すべてのアナログ／デジタル変換ブロックを通常のアナログ／デジタル変換ブロックとして動作するように制御すれば、初段のアナログ／デジタル変換ブロックから所望のビット数に対応したアナログ／デジタル変換ブロックの出力データを用いてデジタル信号を生成することができる。これにより、ノイズの発生源である増幅器を経由することがないため、ノイズを抑えながら入力アナログ信号をデジタル信号に変換することが可能となる。

この態様において、前記デジタル信号のビット数に対応したアナログ／デジタル変換ブロックの出力データを用いて前記デジタル信号を生成してもよい。この態様に係るアナログ／デジタル変換回路は、一部のアナログ／デジタル変換ブロックを増幅器としての機能も持たせるために、生成するデジタル信号のビット精度よりも多くのアナログ／デジタル変換ブロックを必要とする。したがって、このアナログ／デジタル変換回路はアナログ／デジタル変換ブロックの個数に応じた分解能を有するが、前記デジタル信号のビット数に対応したアナログ／デジタル変換ブロックの出力データを用いて前記デジタル信号を生成すれば、変換精度はデジタル信号のビット数だけあればよい。このため、アナログ／デジタル変換回路のに用いるオペアンプ自身の利得や精度、オペアンプに接続する入力容量および帰還容量をアナログ／デジタル変換回路の分解能に合わせて大きくする必要がなく、低消費電力化を図ることができる。

また、増幅器としての機能を備えたアナログ／デジタル変換ブロックは、アナログ／デジタル変換ブロックに入力されたアナログ信号をデジタル信号に変換するサブアナログ／デジタル変換器と、サブアナログ／デジタル変換器によって求められたデジタル信号に対応したアナログ信号を出力するサブＤ／Ａ変換器と、アナログ／デジタル変換ブロックに入力されたアナログ信号をサンプリングして増幅し、保持するサンプルホールド回路と、サンプルホールド回路で保持したアナログ信号からサブＤ／Ａ変換器より出力されたアナログ信号を減算する減算器と、を備え、制御信号の値に基づいてサブＤ／Ａ変換器から出力されるアナログ信号を所定の大きさに固定し、減算器にて記サンプルホールド回路で増幅されたアナログ信号から所定の大きさに固定されたアナログ信号を減算してもよい。

これにより、アナログ／デジタル変換ブロックに入力されたアナログ信号を増幅した上で、制御信号の値に基づいてサブＤ／Ａ変換部で生成された所定の大きさだけレベルシフトさせることができる。したがって、入力したアナログ信号を増幅後、所望の電圧範囲を取り出して次段のアナログ／デジタル変換ブロックに出力することができる。また、この増幅器としての機能を備えたアナログ／デジタル変換ブロックを構成は、一般的なアナログ／デジタル変換ブロックの構成に対し、制御信号の値に基づいてサブＤ／Ａ変換器から出力されるアナログ信号の大きさを固定にする構成を追加したものであるので、増幅器としての機能を備えたアナログ／デジタル変換ブロックを容易に構成することができる。

また、複数のアナログ／デジタル変換ブロックのうち一のアナログ／デジタル変換ブロックの基準電圧範囲がＶＲ１、分解能がＮビットであり、次段のアナログ／デジタル変換ブロックの基準電圧範囲がＶＲ２の場合、一のアナログ／デジタル変換ブロックに含まれるサンプルホールド回路の増幅率が（ＶＲ２／ＶＲ１）×２^Ａ（ＡはＮを小数点以下を切り捨てた整数）であってもよい。

本発明の別の態様は、信号処理回路に関する。この回路は、本発明の一態様であるアナログ／デジタル変換回路と、アナログ／デジタル変換回路から出力されたデジタル信号の取るデータの範囲を判定し、このデータの範囲に基づいてアナログ／デジタル変換回路に含まれる少なくとも１つのアナログ／デジタル変換ブロックを増幅器として動作させるか否かを制御する制御信号を生成するデータ判定部と、を備える。

この態様によれば、アナログ／デジタル変換回路によってアナログ信号から変換されたデジタル信号をもとに、デジタル信号の取るデータの範囲を判定することにより、アナログ信号が変動する電圧の範囲を予測することができる。そして、この判定結果に基づき、増幅器としての機能を有するアナログ／デジタル変換ブロックを、アナログ／デジタル変換ブロックとして機能させるか、増幅器として機能させるかを制御することで、アナログ信号が変動する電圧の範囲にアナログ／デジタル変換回路の分解能を合わせることが可能となる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、アナログ／デジタル変換回路において入力アナログ信号を増幅してデジタル信号に変換し、かつ、ノイズの影響を抑えることができる。

以下、本発明の好適な実施の形態をもとに説明する。この実施の形態は、イメージセンサ（例えばＣＣＤ）のアナログ出力信号に対して所定の処理を施し、デジタル信号に変換するアナログフロントエンド回路に関する。

図１は、本発明の実施の形態に係るアナログフロントエンド（ＡＦＥ：Analog Front End）回路１００の回路図である。ＡＦＥ回路１００は、相関２重サンプリング（ＣＤＳ： Correlated Double Sampling）回路１１０と、アナログ／デジタル（Ａ／Ｄ）変換回路１２０と、データ判定部１３０とを備えている。

ＣＤＳ回路１１０は、イメージセンサからの出力信号を受け、その信号から画像信号に相当する電圧を取り出し、これをアナログ画像信号として出力する。

Ａ／Ｄ変換回路１２０は、ＣＤＳ回路１１０より出力されたアナログ画像信号を１０ビットのデジタル信号に変換する。また、Ａ／Ｄ変換回路１２０は、入力されたアナログ画像信号のうち所定の電圧範囲に含まれる信号を抽出し、抽出した信号の範囲内でＡ／Ｄ変換を行う機能も有する。

Ａ／Ｄ変換回路１２０は、パイプライン構成のＡ／Ｄ変換回路であり、１３ステージのＡ／Ｄ変換ブロックが縦列接続されたＡ／Ｄ変換ブロック群１０と、デジタル出力部２０とを備える。

Ａ／Ｄ変換ブロック群１０に含まれるＡ／Ｄ変換ブロックは、第１Ａ／Ｄ変換ブロック、第２Ａ／Ｄ変換ブロック、および第３Ａ／Ｄ変換ブロックの３つの種類に分類される。初段から３段のＡ／Ｄ変換ブロック１１〜１３は第３Ａ／Ｄ変換ブロックによって構成され、最終段のＡ／Ｄ変換ブロック１７は第２Ａ／Ｄ変換ブロックによって構成される。その他のＡ／Ｄ変換ブロック１４〜１６は、第１Ａ／Ｄ変換ブロックによって構成される。以下、第１Ａ／Ｄ変換ブロック１４、第２Ａ／Ｄ変換ブロック１７、第３Ａ／Ｄ変換ブロック１１の構成について説明する。

図２（ａ）は、第１Ａ／Ｄ変換ブロック１４の構成を示した図である。第１Ａ／Ｄ変換ブロック１４は、第１サブＡ／Ｄ変換器３１と、サブＤ／Ａ変換器３２と、サンプルホールド回路３３と、減算器３４とを含む。

第１サブＡ／Ｄ変換器３１は、１．５ビットの分解能を持ち、第１Ａ／Ｄ変換ブロック１４に入力されたアナログ信号から出力データ（ＤＬ，ＤＭ，ＤＨ）を生成する。出力データ（ＤＬ，ＤＭ，ＤＨ）は、入力アナログ信号が、どの電圧範囲にあるかを示すものである。具体的には、第１Ａ／Ｄ変換ブロックに入力されるアナログ信号の電圧範囲を−ＶＲ〜＋ＶＲとした場合、入力アナログ信号がおよそ−ＶＲ以上−ＶＲ／４以下の場合、出力データとして（ＤＬ，ＤＭ，ＤＨ）＝（１，０，０）を出力し、入力アナログ信号がおよそ−ＶＲ／４以上＋ＶＲ／４以下の場合（ＤＬ，ＤＭ，ＤＨ）＝（０，１，０）を出力し、入力アナログ信号がおよそ＋ＶＲ／４以上＋ＶＲ以下の場合（ＤＬ，ＤＭ，ＤＨ）＝（０，０，１）を出力する。出力データ（ＤＬ，ＤＭ，ＤＨ）は、サブＤ／Ａ変換器３２のほか、デジタル出力部２０にも出力される。

サブＤ／Ａ変換器３２は、第１サブＡ／Ｄ変換器３１の出力データ（ＤＬ，ＤＭ，ＤＨ）を受けて、所定の電圧をアナログ信号として出力する。すなわち、第１サブＡ／Ｄ変換器３１の出力データ（ＤＬ，ＤＭ，ＤＨ）が（１，０，０）の場合、電圧−ＶＲを出力し、出力データ（ＤＬ，ＤＭ，ＤＨ）が（０，１，０）の場合、電圧±０を出力し、出力データ（ＤＬ，ＤＭ，ＤＨ）が（０，０，１）の場合、＋電圧ＶＲを出力する。サブＤ／Ａ変換器３２の出力は、減算器３４の減算値入力端子に入力される。

サンプルホールド回路３３は、第１Ａ／Ｄ変換ブロック１４に入力されたアナログ信号をサンプリングし、少なくとも第１サブＡ／Ｄ変換器３１およびサブＤ／Ａ変換器３２の処理にかかる時間だけ保持しておく。また、サンプルホールド回路３３は、入力アナログ信号を２倍に増幅する機能も有している。サンプルホールド回路３３で２倍に増幅されて保持されたアナログ信号は、減算器３４の被減算値入力端子に入力される。

減算器３４は、サンプルホールド回路３３より入力されたアナログ信号から、サブＤ／Ａ変換器３２より入力されたアナログ信号を減算する。第１Ａ／Ｄ変換ブロック１４は減算器３４の結果を次段のＡ／Ｄ変換ブロックに対して出力する。

図２（ｂ）は、第１Ａ／Ｄ変換ブロック１４に対する入力アナログ信号と、第１サブＡ／Ｄ変換器３１の出力データ（ＤＬ，ＤＭ，ＤＨ）および減算器３４から出力された出力アナログ信号との関係を示した図である。グラフの縦軸は出力アナログ信号の大きさ、横軸は入力アナログ信号の大きさを表しており、電圧範囲はそれぞれ−ＶＲ〜＋ＶＲである。

入力アナログ信号がおよそ−ＶＲ以上−ＶＲ／４以下である場合、第１Ａ／Ｄ変換ブロック１４は、出力データとして（ＤＬ，ＤＭ，ＤＨ）＝（１，０，０）を出力した上で、−ＶＲ〜＋ＶＲ／２の範囲のアナログ信号に変換して出力する。また、入力アナログ信号がおよそ−ＶＲ／４以上＋ＶＲ／４以下である場合、第１Ａ／Ｄ変換ブロック１４は、出力データとして（ＤＬ，ＤＭ，ＤＨ）＝（０，１，０）を出力した上で、−ＶＲ／２〜＋ＶＲ／２の範囲のアナログ信号に変換して出力する。また、入力アナログ信号がおよそ＋ＶＲ／４〜＋ＶＲである場合、第１Ａ／Ｄ変換ブロック１４は、出力データとして（ＤＬ，ＤＭ，ＤＨ）＝（０，０，１）を出力した上で、−ＶＲ／２〜＋ＶＲの範囲のアナログ信号に変換して出力する。

第１Ａ／Ｄ変換ブロック１５は、第１Ａ／Ｄ変換ブロック１４から出力されたアナログ信号を受けて、第１Ａ／Ｄ変換ブロック１４と同様の構成により、出力データ（ＤＬ，ＤＭ，ＤＨ）と出力アナログ信号を生成する。同様に、第１Ａ／Ｄ変換ブロック１６も前段のＡ／Ｄ変換ブロックから出力されたアナログ信号を受けて、第１Ａ／Ｄ変換ブロック１４と同様の構成により、出力データ（ＤＬ，ＤＭ，ＤＨ）と出力アナログ信号を生成する。

第１Ａ／Ｄ変換ブロック１５、１６は、図２（ａ）に示した第１Ａ／Ｄ変換ブロック１４と同様の構成を備えている。ただし、サブＡ／Ｄ変換部の分解能やサンプルホールド回路の増幅率はそれぞれ異なっていてもよい。また、それぞれに求められる精度が異なるため、それぞれトランジスタや容量の大きさを異ならせてもよい。一般的には前段のＡ／Ｄ変換ブロックのほうが高い精度が求められるため、前段のＡ／Ｄ変換ブロックがより大きなトランジスタや容量を用いて構成されてもよい。

図３は、第２Ａ／Ｄ変換ブロック１７の構成を示した図である。第２Ａ／Ｄ変換ブロック１７は、第２サブＡ／Ｄ変換器３５を備えている。図３の第２サブＡ／Ｄ変換器３５は１．５ビットの分解能を持つＡ／Ｄ変換器で、第１Ａ／Ｄ変換器３１と同様の構成を備えている。なお、第２サブＡ／Ｄ変換器３５は、第１Ａ／Ｄ変換器と異なる分解能や精度をもっていてもよい。

図４（ａ）は、第３Ａ／Ｄ変換ブロック１１の構成を示した図である。第３Ａ／Ｄ変換ブロック１１の構成は、第１Ａ／Ｄ変換ブロック１４の第１サブＡ／Ｄ変換器３１を第３サブＡ／Ｄ変換器３６に置き換えたものである。その他のサブＤ／Ａ変換器３２、サンプルホールド回路３３、減算器３４は、第１Ａ／Ｄ変換ブロック１４と同じであるため、説明を省略する。

第３サブＡ／Ｄ変換器３６は、第１サブＡ／Ｄ変換器３１と同様に１．５ビットの分解能を持ち、第３Ａ／Ｄ変換ブロック１１に入力されたアナログ信号から出力データ（ＤＬ，ＤＭ，ＤＨ）を生成する。また、第３サブＡ／Ｄ変換器３６には、後述するデータ判定部１２０で生成された２ビットの制御信号ＣＴＬ１が入力され、制御信号ＣＴＬ１の値によって出力データ（ＤＬ，ＤＭ，ＤＨ）の値が入力アナログ信号の大きさに関係なく固定となるよう制御される。

例えば、制御信号ＣＴＬ１が「００」の場合、出力データ（ＤＬ，ＤＭ，ＤＨ）を（１，０，０）として出力する。また、制御信号ＣＴＬ１が「０１」の場合は、出力データ（ＤＬ，ＤＭ，ＤＨ）＝（０，１，０）、制御信号ＣＴＬ１が「１０」の場合は、出力データ（ＤＬ，ＤＭ，ＤＨ）＝（０，０，１）として出力する。制御信号ＣＴＬ１が「１１」の場合は、第１サブＡ／Ｄ変換器３１と同様に、入力アナログ信号の大きさに応じて出力データ（ＤＬ，ＤＭ，ＤＨ）の大きさを決定する。

サブＤ／Ａ変換器３２、サンプルホールド回路３３および減算器３４は、制御信号ＣＴＬ１の値に関係なく、第１Ａ／Ｄ変換ブロックのものと同様の動作を行う。ただし、制御信号ＣＴＬ１によって第３サブＡ／Ｄ変換器３６の出力データ（ＤＬ，ＤＭ，ＤＨ）が固定された場合、サブＤ／Ａ変換器３２も出力データ（ＤＬ，ＤＭ，ＤＨ）に応じた所定の電圧がアナログ信号として出力されることになる。すなわち、第３サブＡ／Ｄ変換器３６の入力アナログ信号の大きさにかかわらず、制御信号ＣＴＬ１が「１１」以外の値を示している場合は、サブＤ／Ａ変換器３２から一定の大きさのアナログ信号が出力される。

したがって、制御信号ＣＴＬ１が「１１」以外の値を示した場合、減算器３４の減算値側端子には一定の大きさのアナログ信号が入力されることになり、減算器３４はレベルシフト回路として動作する。

図４（ｂ）は、制御信号ＣＴＬ１によって出力データ（ＤＬ，ＤＭ，ＤＨ）の値が固定された場合の、第３Ａ／Ｄ変換ブロック１１に対する入力アナログ信号と、第１サブＡ／Ｄ変換器３１の出力データ（ＤＬ，ＤＭ，ＤＨ）および減算器３４から出力された出力アナログ信号との関係を示した図である。図４（ｂ）において、縦軸は出力アナログ信号の大きさ、横軸は入力アナログ信号の大きさを表しており、電圧範囲はそれぞれ−ＶＲ〜＋ＶＲである。

例えば、出力データ（ＤＬ，ＤＭ，ＤＨ）が（１，０，０）に固定された場合、およそ−ＶＲ以上±０以下の入力アナログ信号が−ＶＲ〜ＶＲに変換されて出力される。また、出力データ（ＤＬ，ＤＭ，ＤＨ）が（０，１，０）に固定された場合におよそ−ＶＲ／２以上＋ＶＲ／２以下の入力アナログ信号が、（０，０，１）に固定された場合におよそ±０以上ＶＲ以下の入力アナログ信号が、それぞれ−ＶＲ〜ＶＲに変換されて出力される。

これは、およそ−ＶＲ以上±０の範囲の入力アナログ信号、およそ−ＶＲ／２以上＋ＶＲ／２以下の入力アナログ信号、あるいはおよそ±０以上ＶＲ以下の入力アナログ信号が、それぞれ２倍に増幅されたうえで、＋ＶＲ，±０，−ＶＲだけレベルシフトされて出力されていることと等価である。すなわち、第３Ａ／Ｄ変換ブロック１１は、制御信号ＣＴＬ１により、所定の電圧範囲の入力アナログ信号を２倍に増幅し、所定の大きさだけレベルシフトして出力することができる。

第３Ａ／Ｄ変換ブロック１２、１３も第３Ａ／Ｄ変換ブロック１１と同様の構成を持ち、第３Ａ／Ｄ変換ブロック１２には制御信号ＣＴＬ２が、第３Ａ／Ｄ変換ブロック１３には制御信号ＣＴＬ３が入力されている。したがって、制御信号ＣＴＬ１とＣＴＬ２によって、第３Ａ／Ｄ変換ブロック１１および１２の出力データ（ＤＬ，ＤＭ，ＤＨ）を固定にすれば、ＣＤＳ１１０からの入力アナログ信号がレベルシフトされながら４倍に増幅され、また、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３によって第３Ａ／Ｄ変換ブロック１１〜１３の出力データ（ＤＬ，ＤＭ，ＤＨ）を固定にすれば、ＣＤＳ１１０からの入力アナログ信号がレベルシフトされながら８倍に増幅される。

ただし、サブＡ／Ｄ変換部の分解能やサンプルホールド回路の増幅率はそれぞれ異なっていてもよい。また、それぞれに求められる精度が異なるため、それぞれトランジスタや容量の大きさを異ならせてもよい。一般的には前段のＡ／Ｄ変換ブロックのほうが高い精度が求められるため、前段のＡ／Ｄ変換ブロックがより大きなトランジスタや容量を用いて構成されてもよい。また、サブＡ／Ｄ変換部の分解能やサンプルホールド回路の増幅率にあわせて、制御信号ＣＴＬの値と固定値（ＤＬ，ＤＭ，ＤＨ）との関係を異ならせてもよい。

デジタル出力部２０は、第１Ａ／Ｄ変換ブロックおよび第２Ａ／Ｄ変換ブロックからの出力データ（ＤＬ，ＤＭ，ＤＨ）及び第３Ａ／Ｄ変換ブロックの出力データＤに基づいて、１０ビットのデジタル信号を生成する。

この際、第３Ａ／Ｄ変換ブロック１１、１２、１３の制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３がそれぞれ「１１」である場合、すなわち、第３Ａ／Ｄ変換ブロック１１、１２、１３が、それぞれ入力アナログ信号の大きさに応じて出力データ（ＤＬ，ＤＭ，ＤＨ）を決定している場合は、初段の第３Ａ／Ｄ変換ブロック１１から１０ステージ分のＡ／Ｄ変換ブロックの出力を参照して、１０ビットのデジタル信号を生成する。

また、第３Ａ／Ｄ変換ブロック１１の制御信号ＣＴＬ１が「１１」以外の値で、第３Ａ／Ｄ変換ブロック１２、１３の制御信号ＣＴＬ２、ＣＴＬ３がそれぞれ「１１」である場合、第３Ａ／Ｄ変換ブロック１１は２倍の増幅器として機能しているため、デジタル出力部２０は第３Ａ／Ｄ変換ブロック１２から１０ステージ分のＡ／Ｄ変換ブロックの出力を参照して１０ビットのデジタル信号を生成する。

また、第３Ａ／Ｄ変換ブロック１１、１２の制御信号ＣＴＬ１、ＣＴＬ２がそれぞれ「１１」以外の値で、第３Ａ／Ｄ変換ブロック１３の制御信号ＣＴＬ３が「１１」である場合、第３Ａ／Ｄ変換ブロック１１、１２はそれぞれ２倍の増幅器として機能しているため、デジタル出力部２０は第３Ａ／Ｄ変換ブロック１３から１０ステージ分のＡ／Ｄ変換ブロックの出力を参照して１０ビットのデジタル信号を生成する。

また、第３Ａ／Ｄ変換ブロック１１、１２、１３の制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３がそれぞれ「１１」以外の値である場合、第３Ａ／Ｄ変換ブロック１１、１２、１３はそれぞれ２倍の増幅器として機能しているため、デジタル出力部２０は第１Ａ／Ｄ変換ブロックから１０ステージ分のＡ／Ｄ変換ブロックの出力を参照して１０ビットのデジタル信号を生成する。

デジタル信号の各ビットは、参照するＡ／Ｄ変換ブロックの１ステージずつと対応付けられ、対応するＡ／Ｄ変換ブロックの出力データにしたがって、各ビットの値が決定される。デジタル信号のＭＳＢは、参照するＡ／Ｄ変換ブロックのうち、ＣＤＳ回路１１０に一番近いＡ／Ｄ変換ブロックと対応付けられ、デジタル信号のＬＳＢは、参照するＡ／Ｄ変換ブロックのうち、ＣＤＳ回路１１０から一番遠いＡ／Ｄ変換ブロックと対応付けられる。

デジタル信号のあるビットが、第１Ａ／Ｄ変換ブロックまたは第３Ａ／Ｄ変換ブロックに対応する場合、その出力データ（ＤＬ，ＤＭ，ＤＨ）が（１，０，０）であれば、そのビットは「０」として決定され、出力データ（ＤＬ，ＤＭ，ＤＨ）が（０，０，１）であれば、そのビットは「１」として決定される。（ＤＬ，ＤＭ，ＤＨ）が（０，１，０）の場合は、次段のＡ／Ｄ変換ブロックが対応するビットの値に決定される。

デジタル信号のあるビットが第２Ａ／Ｄ変換ブロックに対応する場合、出力データＤが「０」であれば、そのビットは「０」として決定され、出力データＤが「１」であれば、そのビットは「１」として決定される。

データ判定部１３０は、デジタル出力部２０から出力された１０ビットのデジタル信号の値を所定の期間解析し、所定の期間にデジタル信号が示した値の範囲とレベルを判定する。ここで所定の期間とは、時間単位で区切られた期間であってもよいし、所定の動作を行っている期間であってもよい。例えば、イメージセンサから読み出され、デジタル信号に変換された１画面分の画像データを解析する期間であってもよい。

以上のように構成された本実施の形態に係るＡＦＥ回路１００の動作について説明する。ＡＦＥ回路１００の初期状態において、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３の値は「１１」に設定されている。すなわち、３つの第１Ａ／Ｄ変換ブロック１１、１２、１３はすべて通常のＡ／Ｄ変換ブロックとして機能する。

イメージセンサから出力された信号は、ＣＤＳ回路１１０に入力される。ＣＤＳ回路１１０は、入力信号から画像信号に相当する電圧を取り出し、アナログ画像信号としてＡ／Ｄ変換回路１２０に出力する。Ａ／Ｄ変換回路１２０は、アナログ画像信号を１０ビットのデジタル信号に変換する。

このとき、Ａ／Ｄ変換回路１２０は、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３の値にしたがって、第１Ａ／Ｄ変換ブロック１１，１２，１３の動作を制御し、入力信号をそのままＡ／Ｄ変換するか、もしくはレベルシフトしながら２〜８倍に入力信号を増幅した上でＡ／Ｄ変換を行う。Ａ／Ｄ変換された１０ビットのデジタル信号はデータ判定部１３０にも入力され、ここで所定の期間内にデジタル信号が示した値の範囲を判定する。

ここで、データ判定部１３０の動作を５つに分けて説明する。

（制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３の値がすべて「１１」の場合）
データ判定部１３０は、所定の期間においてデジタル信号が示した出力範囲が５１２コードを超える場合、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３の全ての値は「１１」を保持して最初の状態に戻る。デジタル信号が示した出力範囲が５１２コード以下となる場合、第１Ａ／Ｄ変換ブロックの制御信号ＣＴＬ１の設定値「１１」を解除し、「００」「０１」「１０」のいずれかに設定して最初の状態に戻る。

この際、テジタル信号の信号範囲内に値としておよそ３８３（すなわちアナログ信号レベルのおよそ−ＶＲ／４に相当する電圧）を含み、かつ、およそ６３９（すなわちアナログ信号レベルのおよそＶＲ／４に相当する電圧）を含まない場合は、ＣＴＬ１を「００」に設定する。また同様に、およそ３８３を含み、かつおよそ６３９を含む場合は、ＣＴＬ１を「０１」に設定する。またさらに同様に、およそ３８３を含まず、かつおよそ６３９を含む場合は、ＣＴＬ１を「１０」に設定する。

（制御信号ＣＴＬ１の値が「１１」以外で、ＣＴＬ２、ＣＴＬ３の値が「１１」の場合）
データ判定部１３０は、所定の期間においてデジタル信号が示した出力範囲が５１２コードを超える場合、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３の全ての値を保持して最初の状態に戻る。また、デジタル信号が示した出力範囲が５１２コード以下となる場合、第２Ａ／Ｄ変換ブロックの制御信号ＣＴＬ２の設定値「１１」を解除し、「００」「０１」「１０」のいずれかに設定して最初の状態に戻る。

この際、テジタル信号の信号範囲内に値としておよそ３８３を含み、かつおよそ６３９を含まない場合は、ＣＴＬ２を「００」に設定する。また、およそ３８３を含み、かつおよそ６３９を含む場合は、ＣＴＬ２を「０１」に設定する。また、およそ３８３を含まず、かつおよそ６３９を含む場合は、ＣＴＬ２を「１０」に設定する。

（制御信号ＣＴＬ１、ＣＴＬ２の値が「１１」以外で、ＣＴＬ３の値が「１１」の場合）
データ判定部１３０は、所定の期間においてデジタル信号が示した出力範囲が５１２コードを超える場合、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３の全ての値を保持して最初の状態に戻る。また、デジタル信号が示した出力範囲が５１２コード以下となる場合、第３Ａ／Ｄ変換ブロックの制御信号ＣＴＬ３の設定値「１１」を解除し、「００」「０１」「１０」のいずれかに設定して最初の状態に戻る。

この際、テジタル信号の信号範囲内に値としておよそ３８３を含み、かつおよそ６３９を含まない場合は、ＣＴＬ３を「００」に設定する。またおよそ３８３を含み、かつおよそ６３９を含む場合は、ＣＴＬ３を「０１」に設定する。またおよそ３８３を含まず、かつおよそ６３９を含む場合は、ＣＴＬ３を「１０」に設定する。

（デジタル信号が「０」の値を頻出する場合）
データ判定部１３０は、ＭＳＢを出力しているＡ／Ｄ変換ブロックの直前段にあるＡ／Ｄ変換ブロックの制御信号ＣＴＬｘ（ｘ＝１，２，３いずれか）の値を、「１０」であれば「０１」に、「０１」にあれば「００」に変更する。それでも「０」の値を頻出した場合、さらに前段へ１段さかのぼってこれと同様の処理を行い、「０」の値が頻出しなくなるまでくりかえす。

（デジタル信号が「１０２３」の値を頻出する場合）
データ判定部１３０は、ＭＳＢを出力しているＡ／Ｄ変換ブロックの直前段にあるＡ／Ｄ変換ブロックの制御信号ＣＴＬｘ（ｘ＝１，２，３いずれか）の値を、「００」であれば「０１」に、「０１」にあれば「１０」に変更する。それでも「１０２３」の値を頻出した場合、さらに前段へ１段さかのぼってこれと同様の処理を行い、「１０２３」の値が頻出しなくなるまでくりかえす。

以上、実施の形態に係るＡＦＥ回路１００の構成および動作について説明した。本実施の形態に係るＡＦＥ回路１００によれば、以下のような作用効果を享受することができる。

（１） 複数のＡ／Ｄ変換ブロックを縦列接続させたパイプラン構造のＡ／Ｄ変換回路１２０は、初段から３段目までのＡ／Ｄ変換ブロックが、利得が２倍の増幅器としての機能を有しており、増幅器としての機能を有するＡ／Ｄ変換ブロックを増幅器として機能させ、増幅器として機能させたＡ／Ｄ変換ブロックよりも後段のＡ／Ｄ変換ブロックの出力データを用いてデジタル信号を生成する。これにより、入力アナログ信号を増幅させた上でデジタル信号に変換することができる。また、ＡＦＥ回路１００において入力アナログ信号を増幅させる必要がない場合、初段のＡ／Ｄ変換ブロックから必要なビット数に対応したＡ／Ｄ変換ブロックの出力データを用いてデジタル信号を生成することができる。したがって、ノイズの発生源となる増幅器を通す必要がないため、入力アナログ信号を高精度にデジタル信号に変換することができる。

（２） Ａ／Ｄ変換回路１３０は、必要なビット数に対応したＡ／Ｄ変換ブロックの出力データを用いてデジタル信号を生成するので、Ａ／Ｄ変換回路１２０は１３ビットの分解能を持つが、変換精度は１０ビットでよい。このため、Ａ／Ｄ変換回路１２０のサンプルホールド回路３３内に用いるオペアンプ自身のゲインや精度、オペアンプに接続する入力容量および帰還容量を大きくする必要がなく、低消費電力化を図ることができる。

（３） 初段から３段目までのＡ／Ｄ変換ブロックが増幅器として機能してる場合、制御信号の値によって減算器の減算値側端子に入力されるアナログ信号を所定の電圧に固定されるため、このＡ／Ｄ変換ブロックはレベルシフト機能も有している。これにより、入力されたアナログ信号から所望の電圧範囲を取り出して増幅することが可能となる。

（４） データ判別部１３０によって、デジタル信号の取るデータの範囲を判定することにより、アナログ信号が変動する電圧の範囲とレベルを予測することができる。そして、この判定結果に基づき、増幅器としての機能を有するＡ／Ｄ変換ブロックを、Ａ／Ｄ変換ブロックとして機能させるか、増幅器として機能させるかを制御することで、アナログ信号が変動する電圧の範囲にＡ／Ｄ変換回路の分解能を合わせることが可能となる。

以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

たとえば、実施の形態において、それぞれのＡ／Ｄ変換ブロックに含まれるサブＡ／Ｄ変換器として、分解能が１．５ビットもしくは１ビットのＡ／Ｄ変換器を用いる例を示したが、少なくとも１つのステージに含まれるＡ／Ｄ変換器を２ビットもしくはそれ以上のビット分解能を持つＡ／Ｄ変換器を用いてもよい。２ビットの分解能を持つＡ／Ｄ変換器を用いた場合、同じＡ／Ｄ変換ブロックのサンプルホールド回路の増幅率は４倍になるようにしてもよい。また、あるＡ／Ｄ変換ブロックの基準電圧範囲がＶＲ１、分解能がＮビットであり、次段のＡ／Ｄ変換ブロックの基準電圧範囲がＶＲ２の場合、そのＡ／Ｄ変換ブロックに含まれるサンプルホールド回路の増幅率が（ＶＲ２／ＶＲ１）×２^Ａとなるようにしてもよい。ここで、ＡはＮを小数点以下切捨てた整数である。

実施の形態では、Ａ／Ｄ変換回路１２０で変換したデジタル信号のビット数を１０ビットとしたが、これに限るものではない。デジタル信号のビット数は、後段に設けられるデジタル信号処理回路で必要とされるビット数以上になるようにしてもよい。

また、Ａ／Ｄ変換ブロック群に含まれるＡ／Ｄ変換ブロックを１３ステージとし、増幅器としての機能を有するＡ／Ｄ変換ブロックを３ステージとしたが、これに限るものではない。増幅器としての機能を有するＡ／Ｄ変換ブロックのステージ数は、Ａ／Ｄ変換回路１２０で求められる増幅率によって決定してもよい。また、Ａ／Ｄ変換ブロック群に含まれるＡ／Ｄ変換ブロックの数は、Ａ／Ｄ変換回路１２０で変換するデジタル信号のビット数とＡ／Ｄ変換回路１２０で求められる増幅率によって決定してもよい。

実施の形態では、第３Ａ／Ｄ変換ブロック１１のサブＡ／Ｄ変換器３６に制御信号ＣＴＬ１を入力し、制御信号ＣＴＬ１の値によって、入力アナログ信号の大きさに関らず出力データ（ＤＬ，ＤＭ，ＤＨ）を固定する例を示したが、制御信号ＣＴＬ１をサブＤ／Ａ変換器３２に入力し、制御信号ＣＴＬ１の値によって、サブＡ／Ｄ変換器３６の出力データの値に関らず所定の大きさのアナログ信号を出力するようにしてもよい。また、第３Ａ／Ｄ変換ブロック１２、１３も同様に構成してもよい。

実施の形態では、データ判定部１３０において、制御信号ＣＴＬ１、ＣＴＬ２、ＣＴＬ３を順または逆順に設定するが、デジタル信号の示す範囲から、これらの制御信号を１回で設定するようにしてもよい。

また、実施の形態では、イメージセンサのアナログ出力信号を処理するＡＦＥ回路について説明したが、これに限るものではなく、アナログ信号をデジタル信号に変換する信号処理回路であれば、本発明の範囲に含まれる。この場合、ＣＤＳ回路１１０を設けなくてもよい。

実施の形態に係るＡＦＥ回路の構成図である。 図２（ａ）は、図１の第１Ａ／Ｄ変換ブロックの構成図、図２（ｂ）は第１Ａ／Ｄ変換ブロックの入力アナログ信号と出力アナログ信号との関係を示した図である。 図１の第２Ａ／Ｄ変換ブロックの構成図である。 図４（ａ）は、図１の第３Ａ／Ｄ変換ブロックの構成図、図４（ｂ）は制御信号ＣＴＬの値が「１１」以外の場合における第３Ａ／Ｄ変換ブロックの入力アナログ信号と出力アナログ信号との関係を示した図である。

符号の説明

１０ Ａ／Ｄ変換ブロック群
１１、１２、１３ 第３Ａ／Ｄ変換ブロック
１４、１５、１６ 第１Ａ／Ｄ変換ブロック
１７ 第２Ａ／Ｄ変換ブロック
２０ データ出力部
３１ 第１サブＡ／Ｄ変換器
３２ サブＤ／Ａ変換器
３３ サンプルホールド回路
３４ 減算器
３５ 第２サブＡ／Ｄ変換器
３６ 第３サブＡ／Ｄ変換器
１００ ＡＦＥ回路
１２０ Ａ／Ｄ変換回路
１３０ データ判定部

Claims (5)

1. 複数のアナログ／デジタル変換ブロックを縦列に接続して構成したパイプライン型のアナログ／デジタル変換回路において、
   最終段のアナログ／デジタル変換ブロックを除く少なくとも初段のアナログ／デジタル変換ブロックは増幅器としての機能を備え、外部から入力された制御信号によって増幅器として動作するよう切り替えられるとともに、
   前記増幅器としての機能を備えたアナログ／デジタル変換ブロックを前記制御信号によって増幅器として機能させた場合、この増幅器として機能させたアナログ／デジタル変換ブロックよりも後段のアナログ／デジタル変換ブロックから出力されたデータを用いてデジタル信号を生成することを特徴とするアナログ／デジタル変換回路。
2. 前記デジタル信号のビット数に対応したアナログ／デジタル変換ブロックの出力データを用いて前記デジタル信号を生成することを特徴とする請求項１に記載のアナログ／デジタル変換回路。
3. 前記増幅器としての機能を備えたアナログ／デジタル変換ブロックは、
   アナログ／デジタル変換ブロックに入力されたアナログ信号をデジタル信号に変換するサブアナログ／デジタル変換器と、
   前記サブアナログ／デジタル変換器によって求められたデジタル信号に対応したアナログ信号を出力するサブＤ／Ａ変換器と、
   前記アナログ／デジタル変換ブロックに入力されたアナログ信号をサンプリングして増幅し、保持するサンプルホールド回路と、
   前記サンプルホールド回路で保持したアナログ信号から前記サブＤ／Ａ変換器より出力されたアナログ信号を減算する減算器と、を備え、
   前記制御信号の値に基づいて前記サブＤ／Ａ変換器から出力されるアナログ信号を所定の大きさに固定し、前記減算器にて前記サンプルホールド回路で増幅されたアナログ信号から前記所定の大きさに固定されたアナログ信号を減算することを特徴とする請求項１又は２に記載のアナログ／デジタル変換回路。
4. 前記複数のアナログ／デジタル変換ブロックのうち一のアナログ／デジタル変換ブロックの基準電圧範囲がＶＲ１、分解能がＮビットであり、次段のアナログ／デジタル変換ブロックの基準電圧範囲がＶＲ２の場合、前記一のアナログ／デジタル変換ブロックに含まれるサンプルホールド回路の増幅率が（ＶＲ２／ＶＲ１）×２^Ａ（ＡはＮを小数点以下を切り捨てた整数）であることを特徴とする請求項３に記載のアナログ／デジタル変換回路。
5. 請求項１〜４のいずれかに記載のアナログ／デジタル変換回路と、
   前記アナログ／デジタル変換回路から出力されたデジタル信号の取るデータの範囲を判定し、このデータの範囲に基づいて前記制御信号を生成するデータ判定部と、
   を備えた信号処理回路。

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