JP2007273554A - Structure and manufacturing method of semiconductor capacitive element - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor capacitive element having sufficient ferroelectric characteristics, and its manufacturing method. <P>SOLUTION: Proldem aboves is solved by unifying the ferroelectric and a lower electrode interface. In other words, the semiconductor capacitive element includes a lower electrode formed by laminating a plurality of predetermined electrode materials, a side wall formed on the side wall of one part of the lower electrode, a dielectric layer formed on the lower electrode and an upper electrode formed on the dielectric layer. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体容量素子、特に金属酸化物誘電体を用いたキャパシタ構造とその製造方法に関する。   The present invention relates to a semiconductor capacitor, particularly a capacitor structure using a metal oxide dielectric, and a method for manufacturing the capacitor structure.

これまでに実用化されている強誘電体を用いた半導体装置は、いずれも、プレーナー型と呼ばれる構造を有している。これは、強誘電体キャパシタの下部電極がＰＬ線になっており、上部電極がセルトランジスタの拡散層と電気的に接続されている構造である。この構造では、セルトランジスタ直上にキャパシタを作れないため、１つのセルがトランジスタ領域とキャパシタ領域とに分かれており、微細化には適さなかった。微細化を図るために、強誘電体キャパシタの上部電極をプレート線とし（あるいは、プレート線と電気的に接続し）、下部電極をトランジスタの拡散層と電気的に接続したスタック型構造が提案されている。スタック型キャパシタによれば、セルトランジスタの直上にキャパシタを形成できるため、大幅なセルサイズの縮小が可能となる。   Any semiconductor device using a ferroelectric material that has been put to practical use has a structure called a planar type. This is a structure in which the lower electrode of the ferroelectric capacitor is a PL line, and the upper electrode is electrically connected to the diffusion layer of the cell transistor. In this structure, since a capacitor cannot be formed immediately above the cell transistor, one cell is divided into a transistor region and a capacitor region, and is not suitable for miniaturization. In order to achieve miniaturization, a stacked structure has been proposed in which the upper electrode of the ferroelectric capacitor is a plate line (or is electrically connected to the plate line) and the lower electrode is electrically connected to the diffusion layer of the transistor. ing. According to the stack type capacitor, since the capacitor can be formed immediately above the cell transistor, the cell size can be greatly reduced.

特開２００３−７８１１１号公報には、スタック型キャパシタの一例が示されている。
特開２００３−７８１１１号公報 Japanese Patent Application Laid-Open No. 2003-78111 shows an example of a stack type capacitor.
JP 2003-78111 A

キャパシタサイズそのものの縮小は、スイッチング電荷量の低下につながり、ＤＲＡＭと同様に、キャパシタ有効面積の増加が必要不可欠である。そのため、キャパシタを立体構造にする方法が提案されている。下部電極を積層構造とすることにより、実効的なキャパシタ面積を増加させることが可能になる。
しかし、この構造では、強誘電体膜が積層下部電極と種々の界面を共有することになり、十分な強誘電体特性を得ることができない。これは、結晶膜である強誘電体膜が下地電極の結晶構造に依存するためである。 Reduction of the capacitor size itself leads to a reduction in switching charge amount, and it is essential to increase the effective area of the capacitor as in the case of DRAM. Therefore, a method for forming a capacitor with a three-dimensional structure has been proposed. By making the lower electrode a laminated structure, it is possible to increase the effective capacitor area.
However, in this structure, the ferroelectric film shares various interfaces with the laminated lower electrode, and sufficient ferroelectric characteristics cannot be obtained. This is because the ferroelectric film which is a crystal film depends on the crystal structure of the base electrode.

本発明は上記のような状況に鑑みてなされたものであり、十分な強誘電体特性を有する半導体容量素子及びその製造方法を提供することを目的とする。   The present invention has been made in view of the above situation, and an object thereof is to provide a semiconductor capacitor element having sufficient ferroelectric characteristics and a method for manufacturing the same.

上記のような目的は、強誘電体と下部電極との界面を単一とすることにより達成される。金属酸化物強誘電体（以下、強誘電体）及び金属酸化物常誘電体（以下、高誘電体：比誘電率が１０程度以上の常誘電体とする。）は、何れも酸化物結晶膜であり、下地依存性を有する。本発明は、強誘電体膜を使用した半導体装置及び高誘電体膜を使用した半導体装置の双方に同様の効果をもたらすため、以後、強誘電体膜を使用した場合を例にとって説明する。   The above object can be achieved by making the interface between the ferroelectric and the lower electrode as a single unit. Both metal oxide ferroelectrics (hereinafter referred to as ferroelectrics) and metal oxide paraelectrics (hereinafter referred to as high dielectrics: paraelectrics having a relative dielectric constant of about 10 or more) are oxide crystal films. And has a dependency on the ground. Since the present invention brings about the same effect in both the semiconductor device using the ferroelectric film and the semiconductor device using the high dielectric film, the case where the ferroelectric film is used will be described below as an example.

強誘電体膜を使用した半導体装置において、その強誘電体膜としては、Ｂｉ層状化合物であるＳｒＢｉ２Ｔａ２Ｏ９（以下、この物質の組成を変えたもの及び、Ｎｂに代表される添加物を加えた（置換した）一連の化合物群を「ＳＢＴ」と総称する。）や、チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ１−ｘＴｉＸ）Ｏ３（以下、この化合物の組成を変えたもの及び、ＬａやＣａ等の添加物を加えた一連の化合物群を「ＰＺＴ」と総称する。）を用いたものが現在実用化されている。また、検討段階の強誘電体材料としては、ＢＬＴと呼ばれるチタン酸ビスマスにランタンを添加したものや、以上に述べた強誘電体材料にその他の誘電体材料を固溶したもの等があるが、いずれの場合も酸化物結晶として強誘電体特性を示すという点で共通しており、本発明によって同等の効果を得ることができる。 In a semiconductor device using a ferroelectric film, the ferroelectric film includes a Bi layered compound, SrBi 2 Ta 2 O 9 (hereinafter, a material whose composition is changed, and an additive typified by Nb). A series of compound groups to which (or substituted) is added is generically referred to as “SBT”), lead zirconate titanate: Pb (Zr1-xTiX) O 3 (hereinafter, the composition of this compound is changed, and La And a series of compound groups to which additives such as Ca and the like are added are collectively referred to as “PZT”). In addition, as a ferroelectric material in the examination stage, there are a material obtained by adding lanthanum to bismuth titanate called BLT, a material obtained by dissolving other dielectric materials in the ferroelectric material described above, and the like. Both cases are common in that they exhibit ferroelectric properties as oxide crystals, and equivalent effects can be obtained by the present invention.

本発明の第１の態様に係る半導体容量素子は、所定の電極材料を複数積層して形成される下部電極と；前記下部電極の一部の側壁に形成されるサイドウォールと；前記下部電極上に形成される誘電体層と；前記誘電体層上に形成される上部電極とを備えている。   The semiconductor capacitor according to the first aspect of the present invention includes: a lower electrode formed by laminating a plurality of predetermined electrode materials; a side wall formed on a part of a side wall of the lower electrode; A dielectric layer formed on the dielectric layer; and an upper electrode formed on the dielectric layer.

上記のような構造の半導体容量素子の製造方法においては、絶縁膜上に、前記下部電極を構成する最上層（ｎ層）以外の層を積層形成する工程と；前記積層された電極層（１〜（ｎ−１）層）をパターニングすることにより所定の形状に成形する工程と；前記パターニングされた電極層の側面にサイドウォールを形成する工程と；前記パターニングされた電極層の上面及び前記サイドウォール上に、前記最上層（ｎ層）を形成する工程と；前記下部電極を構成する前記最上層（ｎ層）の上に前記誘電体層を形成する工程と；前記誘電体層上に前記上部電極を形成する工程とを含む。   In the method for manufacturing a semiconductor capacitor having the above structure, a step of forming a layer other than the uppermost layer (n layer) constituting the lower electrode on the insulating film; and the stacked electrode layer (1 (N-1) layer) to be patterned into a predetermined shape; forming a sidewall on the side surface of the patterned electrode layer; and the upper surface and the side of the patterned electrode layer Forming the uppermost layer (n layer) on the wall; forming the dielectric layer on the uppermost layer (n layer) constituting the lower electrode; and Forming an upper electrode.

前記サイドウォールが、前記下部電極の下端よりも下方まで延びている構造とすることができる。この場合、前記サイドウォールの下端は、前記下部電極の下端よりも０．１μｍ以上下方まで形成することが好ましい。この場合の製造方法は、絶縁膜上に、前記下部電極を構成する最上層（ｎ層）以外の層を積層形成する工程と；前記積層された電極層（１〜（ｎ−１）層）をパターニングすることにより所定の形状に成形すると同時に、前記絶縁膜の表面を研削する工程と；前記パターニングされた電極層の側面及び、前記研削によって露出した前記絶縁膜の側面にサイドウォールを形成する工程と；記パターニングされた電極層の上面及び前記サイドウォール上に、前記最上層（ｎ層）を形成する工程と；前記下部電極を構成する前記最上層（ｎ層）上に前記誘電体層を形成する工程と；前記誘電体層上に前記上部電極を形成する工程とを含む。   The sidewall may have a structure extending below the lower end of the lower electrode. In this case, it is preferable that the lower end of the sidewall is formed 0.1 μm or more below the lower end of the lower electrode. In this case, the manufacturing method includes a step of forming a layer other than the uppermost layer (n layer) constituting the lower electrode on the insulating film; and the stacked electrode layers (1 to (n-1) layers). Forming a predetermined shape by patterning and simultaneously grinding the surface of the insulating film; forming side walls on the side surfaces of the patterned electrode layer and the side surfaces of the insulating film exposed by the grinding Forming the uppermost layer (n layer) on the upper surface of the patterned electrode layer and the sidewall; and the dielectric layer on the uppermost layer (n layer) constituting the lower electrode And forming the upper electrode on the dielectric layer.

好ましくは、前記サイドウォール上に、前記下部電極の一部を構成する層をさらに形成する。また、前記サイドウォール上に形成される前記層は、（１１１）面が優先配向する材質とすることが好ましい。   Preferably, a layer constituting a part of the lower electrode is further formed on the sidewall. Further, the layer formed on the sidewall is preferably made of a material in which the (111) plane is preferentially oriented.

上記のように、本発明においては、下部電極と誘電体層との界面が一つとなり、十分且つ安定的な誘電体特性を得ることが可能となる。また、サイドウォールを下部電極下端よりもさらに下方に延ばし、その表面に下部電極の最上層を形成した場合には、下部電極と誘電体層との接触面積、すなわち、実効キャパシタ面積が増加し、容量素子としての基本性能を向上させることが可能となる。   As described above, in the present invention, there is only one interface between the lower electrode and the dielectric layer, and sufficient and stable dielectric characteristics can be obtained. In addition, when the sidewall is further extended below the lower end of the lower electrode and the uppermost layer of the lower electrode is formed on the surface, the contact area between the lower electrode and the dielectric layer, that is, the effective capacitor area increases, It becomes possible to improve the basic performance as a capacitive element.

以下、本発明を実施するための最良の形態について、実施例を用いて詳細に説明する。図１は、本発明の第一実施例に係る半導体容量素子の構造を示す断面図である。本実施例に係る半導体容量素子は、トランジスタを形成した半導体基板上に形成される。シリコン基板１１０上にはシリコン酸化膜１１８が形成される。シリコン基板１１０には、素子分離領域１１２、拡散領域（ソース／ドレイン領域）１１４、ゲート電極１１６が形成されている。シリコン酸化膜１１８にはタングステン（Ｗ）からなるプラグ電極１２０が、柱状に成形されている。このプラグ電極１２０は、拡散領域１１４と後に説明する下部電極とを接続する。プラグ電極１２０は、タングステンの他に、ドープされたポリシリコンによって成形することができる。プラグ電極１２０は、既知のＣＶＤ法により形成後、ＣＭＰもしくはエッチバック法により、コンタクトホール内のみに電極形成する。   Hereinafter, the best mode for carrying out the present invention will be described in detail using embodiments. FIG. 1 is a sectional view showing the structure of a semiconductor capacitor according to the first embodiment of the present invention. The semiconductor capacitor according to this example is formed on a semiconductor substrate on which a transistor is formed. A silicon oxide film 118 is formed on the silicon substrate 110. In the silicon substrate 110, an element isolation region 112, a diffusion region (source / drain region) 114, and a gate electrode 116 are formed. A plug electrode 120 made of tungsten (W) is formed in a columnar shape on the silicon oxide film 118. The plug electrode 120 connects the diffusion region 114 and a lower electrode described later. The plug electrode 120 can be formed of doped polysilicon in addition to tungsten. The plug electrode 120 is formed only in the contact hole by CMP or etchback after being formed by a known CVD method.

本実施例に係る半導体容量素子は、下部電極（１２２，１２４，１２６，１３０）と；強誘電体膜１３２と；上部電極１３４とを備えている。上部電極１３４上には層間絶縁膜１３６が形成されている。また、上部電極１３４にはプレート線１３８が接続されている。   The semiconductor capacitor according to this example includes a lower electrode (122, 124, 126, 130); a ferroelectric film 132; and an upper electrode 134. An interlayer insulating film 136 is formed on the upper electrode 134. A plate line 138 is connected to the upper electrode 134.

以下、図２〜図６を参照しながら、本実施例の半導体容量素子の製造工程について説明する。まず、図２（Ａ）に示すように、シリコン酸化膜１１８内にプラグ電極１２０が形成されたものを用意する。次に、図２（Ｂ）に示すように、既知のスパッタ法、もしくはＣＶＤ法によって、シリコン酸化膜１１８上に窒化チタンアルミ（ＴｉＡｌＮ）膜１２２を形成する。   Hereinafter, the manufacturing process of the semiconductor capacitor of the present embodiment will be described with reference to FIGS. First, as shown in FIG. 2A, a silicon oxide film 118 in which a plug electrode 120 is formed is prepared. Next, as shown in FIG. 2B, a titanium nitride aluminum (TiAlN) film 122 is formed on the silicon oxide film 118 by a known sputtering method or CVD method.

次に、図３（Ａ）に示すように、ＴｉＡｌＮ膜１２２上に既知のスパッタ法、もしくはＣＶＤ法によってＩｒ膜１２４を形成する。次に、図３（Ｂ）に示すように、Ｉｒ膜１２４の上に、既知のスパッタ法、もしくはＣＶＤ法によってＩｒＯｘ膜１２６を形成する。   Next, as shown in FIG. 3A, an Ir film 124 is formed on the TiAlN film 122 by a known sputtering method or a CVD method. Next, as shown in FIG. 3B, an IrOx film 126 is formed on the Ir film 124 by a known sputtering method or CVD method.

その後、フォトマスクを用いて下部電極のパターン加工を実施する（図４（Ａ）参照）。すなわち、３層の膜１２２，１２４，１２６を所望の電極形状に成形する。次に、図４（Ｂ）に示すように、パターン加工された電極積層構造部１２２，１２４，１２６の表面及びシリコン酸化膜１１８の表面に、サイドウォールとなる膜１２８を形成する。この膜１２８は、アルミナ膜、タンタル酸化物膜、シリコン酸化膜、シリコン窒化膜、窒化チタン膜、窒化チタンアルミ（ＴｉＡｌＮ）膜、等の種々の金属膜と安定な界面が保持できることが必要要件である。機能的には、電気抵抗は金属的でも絶縁的でもよい。膜１２８は、例えば、アルミナ膜を使用し、周知のＭＯ−ＣＶＤ法によって形成することができる。   Thereafter, patterning of the lower electrode is performed using a photomask (see FIG. 4A). That is, the three layers of films 122, 124, and 126 are formed into a desired electrode shape. Next, as illustrated in FIG. 4B, a film 128 serving as a sidewall is formed on the surface of the patterned electrode stack structure portions 122, 124, and 126 and the surface of the silicon oxide film 118. The film 128 is required to have a stable interface with various metal films such as an alumina film, a tantalum oxide film, a silicon oxide film, a silicon nitride film, a titanium nitride film, and a titanium nitride aluminum (TiAlN) film. is there. Functionally, the electrical resistance may be metallic or insulating. The film 128 can be formed by, for example, a known MO-CVD method using an alumina film.

次に、図５（Ａ）に示すように、膜１２８をエッチバックすることにより、先にパターン加工した下部電極（１２２，１２４，１２６）の側壁にサイドウォール１２８ａを形成する。その後、図５（Ｂ）に示すように、下部電極最上層となる白金（Ｐｔ）層１３０を、例えば、周知のスパッタ法によって形成する。より好適には、段差被覆性に優れた（ＭＯ−）ＣＶＤ法を用いる。白金層１３０は、ＩｒＯｘ層１２６の表面及びサイドウォール１２８ａの表面に形成される。本実施例においては、ＴｉＡｌＮ層１２２と、Ｉｒ層１２４と、ＩｒＯｘ層１２６と、白金層１３０とによって半導体容量素子の下部電極が構成される。なお、下部電極を構成する最上層１３０は、白金（Ｐｔ）、イリジウム（Ｉｒ）等の（１１１）面が優先配向する材質を用いることが好ましい。これにより、均質な電極表面が得られ、結晶膜である強誘電体膜も均質になる。   Next, as shown in FIG. 5A, the film 128 is etched back to form sidewalls 128a on the sidewalls of the previously patterned lower electrodes (122, 124, 126). Thereafter, as shown in FIG. 5B, a platinum (Pt) layer 130 as the uppermost layer of the lower electrode is formed by, for example, a well-known sputtering method. More preferably, the (MO-) CVD method having excellent step coverage is used. The platinum layer 130 is formed on the surface of the IrOx layer 126 and the surface of the sidewall 128a. In this embodiment, the TiAlN layer 122, the Ir layer 124, the IrOx layer 126, and the platinum layer 130 constitute a lower electrode of the semiconductor capacitor element. Note that the uppermost layer 130 constituting the lower electrode is preferably made of a material such as platinum (Pt), iridium (Ir) or the like in which the (111) plane is preferentially oriented. As a result, a homogeneous electrode surface can be obtained, and the ferroelectric film, which is a crystalline film, can be made homogeneous.

次に、図６（Ａ）に示すように、下部電極の最上層である白金層１３０の上に、強誘電体膜１３２を形成する。強誘電体膜１３２には、例えば、Ｂｉ層状化合物であるＳｒＢｉ２Ｔａ２Ｏ９（以下、この物質の組成を変えたもの及び、Ｎｂに代表される添加物を加えた（置換した）一連の化合物群を「ＳＢＴ」と総称する。）や、チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ１−ｘＴｉＸ）Ｏ３（以下、この化合物の組成を変えたもの及び、ＬａやＣａ等の添加物を加えた一連の化合物群を「ＰＺＴ」と総称する。）を用いることができる。また、ＢＬＴと呼ばれるチタン酸ビスマスにランタンを添加したものや、以上に述べた強誘電体材料にその他の誘電体材料を固溶したものを用いることができる。このような強誘電体膜１３２は、例えば、周知のスピンコート法、スパッタ法あるいは、より好適なＭＯ−ＣＶＤ法によって形成することができる。 Next, as shown in FIG. 6A, a ferroelectric film 132 is formed on the platinum layer 130 which is the uppermost layer of the lower electrode. For example, SrBi 2 Ta 2 O 9 , which is a Bi layer compound (hereinafter, the composition of this substance is changed, and an additive typified by Nb is added (replaced) to the ferroelectric film 132. The compound group is collectively referred to as “SBT.”), Lead zirconate titanate: Pb (Zr1-xTiX) O 3 (hereinafter, the composition of this compound was changed, and additives such as La and Ca were added. A series of compound groups can be collectively referred to as “PZT”). Further, a material obtained by adding lanthanum to bismuth titanate called BLT, or a material obtained by dissolving other dielectric materials in the ferroelectric material described above can be used. Such a ferroelectric film 132 can be formed by, for example, a well-known spin coating method, a sputtering method, or a more preferable MO-CVD method.

次に、図６（Ｂ）に示すように、上部電極１３４を強誘電体膜１３２上に形成する。ここで、上部電極１３４としては、例えば、白金（Ｐｔ）などを用いることができ、周知のスパッタ法あるいは、ＭＯ−ＣＶＤ法によって形成することができる。   Next, as shown in FIG. 6B, the upper electrode 134 is formed on the ferroelectric film 132. Here, as the upper electrode 134, for example, platinum (Pt) or the like can be used, and can be formed by a well-known sputtering method or MO-CVD method.

以上のように、本実施例においては均一な界面のみを有する半導体容量素子（強誘電体キャパシタ）を形成することができる。   As described above, in this embodiment, a semiconductor capacitor element (ferroelectric capacitor) having only a uniform interface can be formed.

図７は、本発明の第二実施例に係る半導体容量素子の構造を示す断面図である。本実施例に係る半導体容量素子は、第一実施例の場合と同様にトランジスタを形成した半導体基板上に形成される。なお、本実施例において上述した第一実施例と同一又は対応する構成要素については同一の参照符合を付し、重複した説明は省略する。   FIG. 7 is a sectional view showing the structure of a semiconductor capacitor according to the second embodiment of the present invention. The semiconductor capacitor according to this example is formed on a semiconductor substrate on which a transistor is formed in the same manner as in the first example. In the present embodiment, the same or corresponding components as those in the first embodiment described above are denoted by the same reference numerals, and redundant description is omitted.

シリコン基板１１０上にはシリコン酸化膜１１８が形成される。シリコン基板１１０には、素子分離領域１１２、拡散領域（ソース／ドレイン領域）１１４、ゲート電極１１６が形成されている。シリコン酸化膜１１８にはタングステン（Ｗ）からなるプラグ電極１２０が、柱状に成形されている。このプラグ電極１２０は、拡散領域１１４と後に説明する下部電極とを接続する。プラグ電極１２０は、タングステンの他に、ドープされたポリシリコンによって成形することができる。プラグ電極１２０は、既知のＣＶＤ法により形成後、ＣＭＰもしくはエッチバック法により、コンタクトホール内のみに電極形成する。   A silicon oxide film 118 is formed on the silicon substrate 110. In the silicon substrate 110, an element isolation region 112, a diffusion region (source / drain region) 114, and a gate electrode 116 are formed. A plug electrode 120 made of tungsten (W) is formed in a columnar shape on the silicon oxide film 118. The plug electrode 120 connects the diffusion region 114 and a lower electrode described later. The plug electrode 120 can be formed of doped polysilicon in addition to tungsten. The plug electrode 120 is formed only in the contact hole by CMP or etchback after being formed by a known CVD method.

本実施例に係る半導体容量素子は、下部電極（１２２，１２４，１２６，２３０）と；強誘電体膜２３２と；上部電極２３４とを備えている。上部電極２３４上には層間絶縁膜２３６が形成されている。また、上部電極２３４にはプレート線２３８が接続されている。   The semiconductor capacitor according to this example includes a lower electrode (122, 124, 126, 230); a ferroelectric film 232; and an upper electrode 234. An interlayer insulating film 236 is formed on the upper electrode 234. A plate line 238 is connected to the upper electrode 234.

以下、図８〜図１１を参照しながら、本実施例の半導体容量素子の製造工程の特徴部分（第一実施例と異なる工程）について説明する。第一実施例の図３（Ｂ）に対応する工程までは本実施例も共通である。本実施例においては、図３（Ｂ）の状態から、ＩｒＯｘ膜１２６の上にフォトレジスト２２１を図８（Ａ）に示すようにパターニング形成する。   Hereinafter, the characteristic part (process different from the first embodiment) of the manufacturing process of the semiconductor capacitor of the present embodiment will be described with reference to FIGS. This embodiment is common to the steps corresponding to FIG. 3B of the first embodiment. In this embodiment, from the state of FIG. 3B, a photoresist 221 is formed on the IrOx film 126 by patterning as shown in FIG.

次に、図８（Ｂ）に示すように、レジスト２２１をマスクとして、下部電極を構成する３層（１２２，１２４，１２６）及びシリコン酸化膜２１８をエッチングにより、パターニングする。ここで、フォトレジストマスクの代わり、ＳｉＯ２あるいはＴｉＮ等のハードマスクを使用することも可能である。第一実施例においては下部電極１２２下端でエッチング加工をストップしているのに対し、本実施例においては更にシリコン酸化膜２１８を意図的に深堀りする。 Next, as shown in FIG. 8B, using the resist 221 as a mask, the three layers (122, 124, 126) and the silicon oxide film 218 constituting the lower electrode are patterned by etching. Here, it is also possible to use a hard mask such as SiO 2 or TiN instead of the photoresist mask. While the etching process is stopped at the lower end of the lower electrode 122 in the first embodiment, the silicon oxide film 218 is intentionally deepened in this embodiment.

これにより、縦方向のキャパシタ面積を任意に増大させることが可能となる。この時、シリコン酸化膜１１８のエッチング深さは、制御性の点から、下部電極層１２２の下端から０．１μｍ以上とすることが好ましい。この深さは、所望のキャパシタ面積になるように決定する。以下、深堀りされたシリコン酸化膜２１８を第一実施例と区別するため、「２１８ａ」とする。   Thereby, it is possible to arbitrarily increase the capacitor area in the vertical direction. At this time, the etching depth of the silicon oxide film 118 is preferably 0.1 μm or more from the lower end of the lower electrode layer 122 from the viewpoint of controllability. This depth is determined so as to obtain a desired capacitor area. Hereinafter, the deeply etched silicon oxide film 218 is referred to as “218a” in order to distinguish it from the first embodiment.

次に、図９（Ａ）に示すように、パターン加工された電極積層構造部１２２，１２４，１２６の表面及びシリコン酸化膜２１８ａの側面及び表面に、サイドウォールとなる膜２２８を形成する。この膜２２８は、アルミナ膜、タンタル酸化物膜、シリコン酸化膜、シリコン窒化膜、窒化チタン膜、窒化チタンアルミ（ＴｉＡｌＮ）膜、等の種々の金属膜と安定な界面が保持できることが必要要件である。機能的には、電気抵抗は金属的でも絶縁的でもよい。膜２２８は、例えば、アルミナ膜を使用し、周知のＭＯ−ＣＶＤ法によって形成することができる。   Next, as shown in FIG. 9A, a film 228 to be a sidewall is formed on the surface of the patterned electrode stack structure 122, 124, 126 and the side surface and the surface of the silicon oxide film 218a. The film 228 is required to maintain a stable interface with various metal films such as an alumina film, a tantalum oxide film, a silicon oxide film, a silicon nitride film, a titanium nitride film, and a titanium aluminum nitride (TiAlN) film. is there. Functionally, the electrical resistance may be metallic or insulating. The film 228 can be formed by, for example, a well-known MO-CVD method using an alumina film.

次に、図９（Ｂ）に示すように、膜２２８をエッチバックすることにより、先にパターン加工した下部電極（１２２，１２４，１２６）の側壁及び、シリコン酸化膜２１８ａの露出した側面にサイドウォール２２８ａを形成する。その後、図１０（Ａ）に示すように、下部電極最上層となる白金（Ｐｔ）層２３０を、例えば、周知のスパッタ法あるいは、ＭＯ−ＣＶＤ法によって形成する。白金層２３０は、ＩｒＯｘ層１２６の表面及びサイドウォール１２８ａの表面に形成される。本実施例においては、ＴｉＡｌＮ層１２２と、Ｉｒ層１２４と、ＩｒＯｘ層１２６と、白金層２３０とによって半導体容量素子の下部電極が構成される。なお、下部電極を構成する最上層２３２は、白金（Ｐｔ）、イリジウム（Ｉｒ）等の（１１１）面が優先配向する材質を用いることが好ましい。これにより、均質な電極表面が得られ、結晶膜である強誘電体膜も均質になる。   Next, as shown in FIG. 9B, by etching back the film 228, side walls are formed on the side walls of the lower electrodes (122, 124, 126) patterned earlier and the exposed side surfaces of the silicon oxide film 218a. A wall 228a is formed. Thereafter, as shown in FIG. 10A, a platinum (Pt) layer 230 that is the uppermost layer of the lower electrode is formed by, for example, a well-known sputtering method or MO-CVD method. The platinum layer 230 is formed on the surface of the IrOx layer 126 and the surface of the sidewall 128a. In this embodiment, the TiAlN layer 122, the Ir layer 124, the IrOx layer 126, and the platinum layer 230 constitute the lower electrode of the semiconductor capacitor element. Note that the uppermost layer 232 constituting the lower electrode is preferably made of a material in which the (111) plane is preferentially oriented, such as platinum (Pt) and iridium (Ir). As a result, a homogeneous electrode surface can be obtained, and the ferroelectric film, which is a crystalline film, can be made homogeneous.

次に、図１０（Ｂ）に示すように、下部電極の最上層である白金層２３０の上に、強誘電体膜２３２を形成する。強誘電体膜２３２には、例えば、Ｂｉ層状化合物であるＳｒＢｉ２Ｔａ２Ｏ９（以下、この物質の組成を変えたもの及び、Ｎｂに代表される添加物を加えた（置換した）一連の化合物群を「ＳＢＴ」と総称する。）や、チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ１−ｘＴｉＸ）Ｏ３（以下、この化合物の組成を変えたもの及び、ＬａやＣａ等の添加物を加えた一連の化合物群を「ＰＺＴ」と総称する。）を用いることができる。また、ＢＬＴと呼ばれるチタン酸ビスマスにランタンを添加したものや、以上に述べた強誘電体材料にその他の誘電体材料を固溶したものを用いることができる。このような強誘電体膜２３２は、例えば、周知のスピンコート法、スパッタ法あるいは、より好適なＭＯ−ＣＶＤ法によって形成することができる。 Next, as shown in FIG. 10B, a ferroelectric film 232 is formed on the platinum layer 230 which is the uppermost layer of the lower electrode. For example, SrBi 2 Ta 2 O 9 which is a Bi layered compound (hereinafter, the composition of this substance is changed and an additive typified by Nb is added (replaced) to the ferroelectric film 232, for example. The compound group is collectively referred to as “SBT.”), Lead zirconate titanate: Pb (Zr1-xTiX) O 3 (hereinafter, the composition of this compound was changed, and additives such as La and Ca were added. A series of compound groups can be collectively referred to as “PZT”). Further, a material obtained by adding lanthanum to bismuth titanate called BLT, or a material obtained by dissolving other dielectric materials in the ferroelectric material described above can be used. Such a ferroelectric film 232 can be formed by, for example, a well-known spin coating method, sputtering method, or a more suitable MO-CVD method.

次に、図１１（Ａ）に示すように、上部電極２３４を強誘電体膜２３２上に形成する。ここで、上部電極２３４としては、例えば、白金（Ｐｔ）などを用いることができ、周知のスパッタ法あるいは、ＭＯ−ＣＶＤ法によって形成することができる。   Next, as shown in FIG. 11A, the upper electrode 234 is formed on the ferroelectric film 232. Here, as the upper electrode 234, for example, platinum (Pt) or the like can be used, and can be formed by a well-known sputtering method or MO-CVD method.

以上のように、本実施例によれば、上述した第一実施例の効果に加え、実効的なキャパシタ面積を増加させることが可能となる。従来、実効的なキャパシタ面積を増加させる場合には、電極膜厚を意図的に厚くする必要であり、電極間の密着性やコスト、及び電極加工の面で限界があった。本実施例では、実効キャパシタ面積を下部電極よりも下方に延ばすことでこの問題を解決いている。また、本実施例の場合には、酸化膜をエッチング加工することで、容易にキャパシタ面積を増加させることができる。
As described above, according to this embodiment, in addition to the effects of the first embodiment described above, it is possible to increase the effective capacitor area. Conventionally, in order to increase the effective capacitor area, it is necessary to intentionally increase the electrode film thickness, and there are limitations in terms of adhesion between electrodes, cost, and electrode processing. In this embodiment, this problem is solved by extending the effective capacitor area below the lower electrode. In the case of this embodiment, the capacitor area can be easily increased by etching the oxide film.

図１は、本発明の第一実施例にかかる半導体容量素子の構造を示す断面図である。FIG. 1 is a sectional view showing the structure of a semiconductor capacitor according to the first embodiment of the present invention. 図２は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor capacitor according to the first embodiment. 図３は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor capacitor according to the first embodiment. 図４は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。FIG. 4 is a cross-sectional view showing the manufacturing process of the semiconductor capacitor according to the first embodiment. 図５は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。FIG. 5 is a cross-sectional view showing a manufacturing process of the semiconductor capacitor according to the first embodiment. 図６は、第一実施例に係る半導体容量素子の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing the manufacturing process of the semiconductor capacitor according to the first embodiment. 図７は、本発明の第二実施例にかかる半導体容量素子の構造を示す断面図である。FIG. 7 is a cross-sectional view showing the structure of the semiconductor capacitor according to the second embodiment of the present invention. 図８は、第二実施例に係る半導体容量素子の製造工程を示す断面図である。FIG. 8 is a cross-sectional view showing the manufacturing process of the semiconductor capacitor according to the second embodiment. 図９は、第二実施例に係る半導体容量素子の製造工程を示す断面図である。FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor capacitor according to the second embodiment. 図１０は、第二実施例に係る半導体容量素子の製造工程を示す断面図である。FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor capacitor according to the second embodiment. 図１１は、第二実施例に係る半導体容量素子の製造工程を示す断面図である。FIG. 11 is a cross-sectional view showing the manufacturing process of the semiconductor capacitor according to the second embodiment.

Claims (13)

所定の電極材料を複数積層して形成される下部電極と；
前記下部電極の一部の側壁に形成されるサイドウォールと；
前記下部電極上に形成される誘電体層と；
前記誘電体層上に形成される上部電極とを備えたことを特徴とする半導体容量素子。 A lower electrode formed by laminating a plurality of predetermined electrode materials;
A sidewall formed on a partial sidewall of the lower electrode;
A dielectric layer formed on the lower electrode;
A semiconductor capacitor element comprising an upper electrode formed on the dielectric layer. 前記サイドウォール上に、前記下部電極の一部を構成する層がさらに形成されることを特徴とする請求項１に記載の半導体容量素子。   The semiconductor capacitor according to claim 1, wherein a layer constituting a part of the lower electrode is further formed on the sidewall. 前記サイドウォール上に形成される前記層は、（１１１）面が優先配向する材質であることを特徴とする請求項２に記載の半導体容量素子。   The semiconductor capacitor according to claim 2, wherein the layer formed on the sidewall is made of a material in which a (111) plane is preferentially oriented. 前記サイドウォールは、前記下部電極の下端よりも下方まで延びていることを特徴とする請求項１，２又は３に記載の半導体容量素子。   The semiconductor capacitor according to claim 1, wherein the sidewall extends below a lower end of the lower electrode. 前記サイドウォールの下端は、前記下部電極の下端よりも０．１μｍ以上下方まで形成されていることを特徴とする請求項４に記載の半導体容量素子。   5. The semiconductor capacitor according to claim 4, wherein a lower end of the sidewall is formed 0.1 μm or more below a lower end of the lower electrode. 前記誘電体層は、金属酸化物強誘電体からなることを特徴とする請求項１，２，３，４又は５に記載の半導体容量素子。   6. The semiconductor capacitance element according to claim 1, wherein the dielectric layer is made of a metal oxide ferroelectric. 前記誘電体層は、比誘電率が１０以上の金属酸化物常誘電体からなることを特徴とする請求項１，２，３，４又は５に記載の半導体容量素子。   The semiconductor capacitor according to claim 1, 2, 3, 4, or 5, wherein the dielectric layer is made of a metal oxide paraelectric material having a relative dielectric constant of 10 or more. 前記請求項１に記載の半導体容量素子の製造方法において、
絶縁膜上に、前記下部電極を構成する最上層（ｎ層）以外の層を積層形成する工程と；
前記積層された電極層（１〜（ｎ−１）層）をパターニングすることにより所定の形状に成形する工程と；
前記パターニングされた電極層の側面にサイドウォールを形成する工程と；
前記パターニングされた電極層の上面及び前記サイドウォール上に、前記最上層（ｎ層）を形成する工程と；
前記下部電極を構成する前記最上層（ｎ層）の上に前記誘電体層を形成する工程と；
前記誘電体層上に前記上部電極を形成する工程とを含むことを特徴とする半導体容量素子の製造方法。 In the manufacturing method of the semiconductor capacitor according to claim 1,
Forming a layer other than the uppermost layer (n layer) constituting the lower electrode on the insulating film;
Forming the laminated electrode layer (1- (n-1) layer) into a predetermined shape by patterning;
Forming a sidewall on a side surface of the patterned electrode layer;
Forming the uppermost layer (n layer) on the upper surface of the patterned electrode layer and the sidewall;
Forming the dielectric layer on the uppermost layer (n layer) constituting the lower electrode;
And a step of forming the upper electrode on the dielectric layer. 前記請求項４に記載の半導体容量素子の製造方法において、
絶縁膜上に、前記下部電極を構成する最上層（ｎ層）以外の層を積層形成する工程と；
前記積層された電極層（１〜（ｎ−１）層）をパターニングすることにより所定の形状に成形すると同時に、前記絶縁膜の表面を研削する工程と；
前記パターニングされた電極層の側面及び、前記研削によって露出した前記絶縁膜の側面にサイドウォールを形成する工程と；
記パターニングされた電極層の上面及び前記サイドウォール上に、前記最上層（ｎ層）を形成する工程と；
前記下部電極を構成する前記最上層（ｎ層）上に前記誘電体層を形成する工程と；
前記誘電体層上に前記上部電極を形成する工程とを含むことを特徴とする半導体容量素子の製造方法。 In the manufacturing method of the semiconductor capacitor according to claim 4,
Forming a layer other than the uppermost layer (n layer) constituting the lower electrode on the insulating film;
Patterning the laminated electrode layers (1 to (n-1) layers) into a predetermined shape and simultaneously grinding the surface of the insulating film;
Forming sidewalls on side surfaces of the patterned electrode layer and side surfaces of the insulating film exposed by the grinding;
Forming the uppermost layer (n layer) on the upper surface of the patterned electrode layer and the sidewall;
Forming the dielectric layer on the uppermost layer (n layer) constituting the lower electrode;
And a step of forming the upper electrode on the dielectric layer. 前記サイドウォールの下端は、前記下部電極の下端よりも０．１μｍ以上下方まで前記絶縁膜内部に入り込んで形成されていることを特徴とする請求項９に記載の製造方法。   The manufacturing method according to claim 9, wherein a lower end of the sidewall is formed so as to enter the inside of the insulating film to a depth of 0.1 μm or more below the lower end of the lower electrode. 前記下部電極層を構成する前記最上層（ｎ層）は、（１１１）面が優先配向する材質であることを特徴とする請求項８，９又は１０に記載の製造方法。   11. The manufacturing method according to claim 8, wherein the uppermost layer (n layer) constituting the lower electrode layer is a material in which a (111) plane is preferentially oriented. 前記誘電体層は、金属酸化物強誘電体からなることを特徴とする請求項８，９，１０又は１１に記載の製造方法。   12. The manufacturing method according to claim 8, 9, 10 or 11, wherein the dielectric layer is made of a metal oxide ferroelectric. 前記誘電体層は、比誘電率が１０以上の金属酸化物常誘電体からなることを特徴とする請求項８，９，１０又は１１に記載の製造方法。   12. The manufacturing method according to claim 8, 9, 10 or 11, wherein the dielectric layer is made of a metal oxide paraelectric material having a relative dielectric constant of 10 or more.
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