JP2007266616A - 五酸化タンタル層を用いた集積回路用コンデンサを製造するための方法 - Google Patents

五酸化タンタル層を用いた集積回路用コンデンサを製造するための方法 Download PDF

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Abstract

【課題】五酸化タンタル層を用いた集積回路用コンデンサの製造方法。
【解決手段】半導体基板に隣接して（上面に）、窒化金属の表面部分を有する第一の金属電極を形成するステップ４４；窒化金属の表面部分の上に、五酸化タンタル層を、温度をこの第一の金属電極の酸化温度より低く維持しながら、形成するステップ４８；五酸化タンタル層を遠隔プラズマアニールリングするステップ５０；および、五酸化タンタル層に隣接して第二の電極を形成するステップ５２、から構成される。五酸化タンタル層を形成するステップ４８は、好ましくは、五酸化タンタルを、約５００℃より低い温度にて、化学蒸着することによって行なわれる。これによって、金属の酸化が防止され、高品質の五酸化タンタルが形成される。前記第一の金属電極の金属は、チタン、タングステン、タンタル、プラチナ、ルテニウム、イリジウム、もしくはこれらの合金の少なくとも一つから成る。
【選択図】図２

Description

本発明は、半導体の分野、より詳細には、集積回路用のコンデンサを製造するための方法に関する。
［関連する特許出願］
本発明は、全て、１９９９年１月１２日付けで、本発明と譲受人を同一とする係属中の暫定特許出願第６０／１１５，５３０号と関連するために、これらについても参照されたい。
集積回路は、典型的には、半導体基板上に形成されたトランジスタおよび他のデバイスを備える。集積回路の一部としてコンデンサも製造されるが、これは、例えば、最初に、第一の導電性の電極を形成し、次に、この第一の電極の上に絶縁層を形成し、最後に、この絶縁層の上に第二の導電性の電極を形成することによって得られる。このようなコンデンサは、通常、ダイナミックＲＡＭデバイスなどに対するメモリセルとして用いられる他、アナログ／デジタルコンバータその他の回路に対しても用いられる。
例えば、DeBoerらに交付された合衆国特許第５，９１０，８８０号において開示されているように、五酸化タンタル（Ｔａ２Ｏ５）は、これが約２５という比較的高い誘電定数を有するために、コンデンサの絶縁層として用いるには、理想的である。比較のため、窒化ケイ素の誘電定数は、約８であり、二酸化ケイ素の誘電定数は、約４である。五酸化タンタルは、高い誘電定数を有するために、他の誘電定数の低い材料を用いる場合と比較して、電極間の材料として、同一のキャパシタンス（容量）を達成するために、より薄い層を用いることが可能になる。
このようなコンデンサの典型的な構造においては、最初に、多結晶シリコンから成る第一の電極すなわち下側電極が形成される。典型的には、この多結晶シリコン（下側電極）が酸化される（二酸化ケイ素となる）ことを防止するため、およびこの上に五酸化タンタルを堆積する際の拡散を阻止するために、次に、窒化ケイ素から成る第一の障壁層が形成される。その後、この第一の障壁層の上に堆積された五酸化タンタルの層の上に、窒化チタンあるいは窒化タングステンから成る第二の障壁層が形成され、最後に、上側電極を構成する多結晶シリコンあるいは金属層が形成される。
Sekineらに交付された合衆国特許第５，６２２，８８８号は、これも五酸化タンタルを用いてダイナミックＲＡＭのコンデンサを製造する方法を開示する。この方法においては、最初に、下側のポリシリコン電極の上に、タングステンの層がスパッタ堆積される。次に、五酸化タンタルが、化学蒸着（ＣＶＤ）によって、３００℃〜６００℃の範囲の温度にて、堆積される。ただし、不幸なことに、このように高い温度では、タングステンが酸化される傾向がある。その後、この五酸化タンタル層が、酸素ガスを用いて、２００〜６００°Ｃの範囲の温度にて、緻密化される。最後に、この五酸化タンタル層の上に、上側タングステン電極が形成される。
五酸化タンタルをコンデンサの絶縁材として用いるなど、集積回路用コンデンサの製造分野は絶えず進歩しているが、これにも係わらず、今だに、比較的高いキャパシタンス値および他の望ましい特性を有する集積回路用コンデンサを製造するための製造プロセスをさらに発展させる必要性が残されている。
上述の背景を鑑み、本発明の一つの目的は、従って、比較的高いキャパシタンスを有する集積回路用コンデンサを製造するための方法を提供することにある。
本発明のこれらおよびその他の目的、特徴および長所が、本発明の集積回路用コンデンサを製造するための一つの好ましい方法によって提供される。この方法は：半導体基板に隣接して（上面に）第一の金属電極を形成するステップ；前記第一の金属電極の上に五酸化タンタル層を、温度を前記第一の金属電極の酸化温度より低く維持しながら、形成するステップ；前記五酸化タンタル層の少なくとも一度の遠隔プラズマアニールを、このときも、温度を前記第一の金属電極の酸化温度より低く維持しながら遂行するステップ；および前記五酸化タンタル層に隣接して第二の電極を、このときも、温度を前記第一の金属電極の酸化温度より低く維持しながら形成するステップ、から構成される。前記五酸化タンタル層を形成するステップは、好ましくは、前記五酸化タンタル層を、約５００℃より低い温度にて化学蒸着することから成り、さらに好ましくは、これを、約４００℃より低い温度にて行なうことから成る。さらに、前記五酸化タンタルの化学蒸着（ＣＶＤ）を用いての形成は、好ましくは、約１０分より短時間にて遂行される。加えて、前記ＣＶＤの際の圧力は、典型的には、約３トル（Torr）、例えば、３〜１５トル（Torr）の範囲とされる。
前記五酸化タンタル層の損傷を低減するために、前記アニーリングステップは、好ましくは、前記五酸化タンタル層を、最初は、純粋な窒素から成る遠隔プラズマに露出し、次に、酸素と窒素から成る遠隔プラズマに露出することから成る。本発明の方法によると、これによって、第一の電極の金属が酸化することが回避され、高品質の五酸化タンタル層が形成される。
前記第一の金属電極の金属は、好ましくは、チタン、タングステン、タンタル、プラチナ、イリジウム、ルテニウム、もしくはこれらの合金の少なくとも一つから形成される。より好ましくは、前記第一の金属電極は、チタン、タングステン、タンタル、もしくはこれらの合金の少なくとも一つから形成される。最も好ましくは、前記金属には窒化チタンが用いられる。
この方法は、さらに、前記半導体基板に隣接して（上面に）少なくとも一つの絶縁層を形成するステップ、および前記少なくとも一つの絶縁層内に開口を形成するステップを含む。こうして、前記第一の金属電極を形成するステップは、前記第一の金属電極を、前記少なくとも一つの絶縁層内の前記開口と整合するように形成することから成る。
本発明のもう一つの実施例においては、前記第一の金属電極を形成するステップは、第一の金属層を形成するステップと、この金属層の上側表面部分を窒化させるステップから成る。前記窒化ステップは、好ましくは、前記第一の金属層を、窒素雰囲気に、温度を前記第一の金属層の酸化温度より低く維持しながら、露出することから成る。もう一つの実施例においては、前記第一の金属電極を形成するステップは、第一の金属層を堆積するステップと、この上に窒化金属層を、好ましくは、温度を前記第一の金属の酸化温度より低く維持しながら堆積するステップから成る。こうして窒化された表面部分は、下地金属の酸化に対する耐性を促進する。このことは、例えば、下地金属がタングステンの場合は、特に重要である。
以下に、本発明を、本発明の好ましい実施例を図解する付録の図面との関連でより詳細に説明する。ただし、本発明は、多くの様々な異なる形態にて実現することが可能であり、以下に説明する実施例に限定されるものではないくことに注意する。むしろ、以下に説明するこれら幾つかの実施例は、本明細書が、十分で、完全なものとなり、本発明の範囲を当業者に完全に示すことができることを意図して提供されるものである。図面中、類似する参照符号は、類似する要素を示し、また、様々な層およびエリアは、明快さ期すために、誇張されていることに注意する。
以下に、図１〜２との関連で、コンデンサ２０を備えた集積回路１０を製造するための方法について説明する。この方法の好ましい実施例は、ブロック４０から開始された後に、ブロック４２において、絶縁（誘電）層２２内に開口を形成するステップを含む。集積回路１０は、さらに、当業者においては容易に理解できるように、半導体基板２５上に形成された他の絶縁層２３、２４、並びにコンデンサ２０への接続のためのバイヤ（接続孔）２６を備える。本発明は、主として、既に、高速論理回路が、当業者においては周知の方法にて、それらの電極配線（メタライゼーション）も含めて、基板上に形成されている埋込みダイナミックRAM用途に用いるコンデンサ２０を形成することに向けられる。
次に、ブロック４４において、第一の金属層３０が、絶縁層２２内の開口と整合するように形成される。この第一の金属層は、好ましくは、チタン、タングステン、タンタル、あるいはそれらの合金から形成される。第一の金属層３０は、幾つかの好ましい実施例においては、窒化チタン、タングステン、あるいは、窒化タンタルから形成される。特に好ましい材料は、窒化チタンと、窒化タンタルである。他の幾つかの実施例においては、第一の金属層３０は、プラチナ、ルテニウム、イリジウム、あるいはそれらの合金の少なくとも一つから形成される。第一の金属層３０は、好ましくは、CVD蒸着技法を用いて形成されるが、この技法については、当業者においては周知であるために、説明は割愛する。
第一の金属層が、例えば、タングステンから形成される場合は、ブロック４６において、この上側表面部分を窒化させることで、図示する窒化金属（窒化タングステン）層３１が形成される。当業者においては理解できるように、この窒化タングステンの表面部分は、下地のタングステンが酸化されることを防止する。この窒化された表面部分は、様々な周知の技術を用いて形成することができる。例えば、プラズマを用いたり、炉内でこの表面を、雰囲気、例えば、アンモニアを含む窒素に露出することで形成される。もう一つの実施例においては、窒化金属（窒化タングステン）層３１は、従来の堆積技法、例えば、化学蒸着（ＣＶＤ）を用いて形成される。窒化金属（窒化タングステン）層３１は、好ましくは、温度を、金属の酸化温度より低く保ちながら堆積される。他の幾つかの実施例、例えば、第一の金属層３０が窒化チタンや窒化タンタルから形成される実施例では、窒化層３１は不要となる。
次に、ブロック４８において、五酸化タンタル層３３が、コンデンサ絶縁層として形成される。勿論、五酸化タンタルは、半導体の製造において用いられている他の従来の絶縁材と比較して相対的に高い誘電定数を有するという点で、コンデンサに対する絶縁層として、非常に望ましい。五酸化タンタル層３３は、当業者においては周知のように、Ｔａ（ＯＣ２Ｈ５）５と酸素の混合を伴うＣＶＤプロセスによって形成される。
本発明によると、堆積温度は、第一の金属層の酸化温度より低く維持される。より詳細には、温度は、好ましくは、約５００℃より低く維持され、より好ましくは、約４００℃より低く維持される。当業者においては容易に理解できるように、五酸化タンタル層３３のＣＶＤ堆積に対する時間期間は、通常は、用いられる装置によって決まるが、プロセスの良好な制御のためには、堆積時間は、典型的には、１〜１０分の範囲とされる。ただし、高速熱処理（ＲＴＰ）の場合のように、これより短時間とすることもできる。加えて、比較的低温にて十分に高い堆積速度（成膜速度）を達成するために、圧力は、好ましくは、約３トル（Torr）より大きく、例えば、約３〜１５トルの範囲とされる。
次に、ブロック５０において、五酸化タンタル層３３が、好ましくは、遠隔プラズマを用いてアニールされる。遠隔プラズマは、漏れ電流が低いという点で、高品質の五酸化タンタル層を与える。遠隔プラズマは、２つの別個のアニールから構成され、当業者においては周知のように、第一のアニールは、純粋な窒素内で遂行され、第二のアニールは、酸素と窒素内で遂行される。これらアニールの際の圧力は、約１〜５トルとされる。勿論、ここでも、温度は、好ましくは、第一の電極の金属の酸化温度、例えば、約５００℃より低く、より好ましくは、約４００℃より低く、維持される。
次に、ブロック５２において、五酸化タンタル層３３の上に第二の電極３４が形成される。第二の電極３４は、好ましくは、金属から形成され、より好ましくは、第一の金属電極３０に対して上で示した任意の材料から形成される。次に、ブロック５４において、当業者においては周知の方法にて、開口内のコンデンサ層によって区画される凹を満たすタングステンプラグ３５が形成され、その後、このプロセスは、ブロック５６において終了する。
本発明による方法は、例えば、ポリシリコンから成る下側電極を有する従来のコンデンサによって達成されるそれよりも高いキャパシタンス（容量）を有するコンデンサ２０を提供する。本発明によって製造されるコンデンサ２０は、２０ femtoFarads/cm２なるキャパシタンス値を有するが、これに対して、従来のコンデンサの容量は、この値の半分程度である。五酸化タンタル層３３は、遠隔プラズマアニールのために、比較的低い漏れ電流を有するが、この点も、当業者においては容易に理解できるように、集積回路デバイスに対するコンデンサに対して望ましい特性である。
以上、本発明の様々な実施例について説明したが、当業者においては、上述の説明および関連する図面から、これらと同一の利益を持つ多くの修正および他の実現が考案できるものと考えられる。従って、本発明は上に説明の特定の実施例に限定されるものではなく、それら修正および他の実現も、本発明の請求の範囲に含まれるものと解されるべきである。
本発明の方法に従って製造されたコンデンサの略断面図である。 本発明による集積回路のコンデンサを製造するための方法の流れ図である。
符号の説明
１０ 集積回路
２０ コンデンサ
２３、２４ 絶縁層
２５ 半導体基板
２６ バイヤ（接続孔）
３０ 第一の金属層（第一の金属電極）
３１ 窒化金属（窒化タングステン）層
３３ 五酸化タンタル層
３４ 第二の電極

Claims (10)

  1. 集積回路のコンデンサを製造するための方法であって、
    半導体基板に隣接して第一の金属電極を形成するステップ；
    前記第一の金属電極の上に五酸化タンタル層を、温度を前記第一の金属電極の酸化温度より低く維持しながら、形成するステップ；
    前記五酸化タンタル層の少なくとも一度の遠隔プラズマアニールを、温度を前記第一の金属電極の酸化温度より低く維持しながら、遂行するステップ；および
    前記アニーリングのステップの後に、前記五酸化タンタル層に隣接して第二の電極を、温度を前記第一の金属電極の酸化温度より低く維持しながら形成するステップを含むことを特徴とする方法。
  2. 前記五酸化タンタル層を形成するステップが、これを、約５００℃より低い温度にて、化学蒸着することから成ることを特徴とする請求項１の方法。
  3. 前記五酸化タンタル層を形成するステップが、これを、約４００℃より低い温度にて、化学蒸着することから成ることを特徴とする請求項１の方法。
  4. 前記五酸化タンタル層を形成するステップが、さらに、前記五酸化タンタル層を、約１０分より短い時間にて、形成することから成ることを特徴とする請求項１の方法。
  5. 前記五酸化タンタル層を形成するステップが、さらに、前記五酸化タンタル層を、約３トル（Torr）より大きな圧力にて、形成することから成ることを特徴とする請求項１の方法。
  6. 前期少なくとも一度の遠隔プラズマアニールを遂行するステップが、前記五酸化タンタル層を、純粋な窒素から成る遠隔プラズマに露出するステップを含むことを特徴とする請求項１の方法。
  7. 前記少なくとも一度の遠隔プラズマアニールを遂行するステップが、さらに、前記純粋な窒素による遠隔プラズマアニールの後に、前記五酸化タンタル層を、酸素と窒素から成る遠隔プラズマに露出するステップを含むことを特徴とする請求項６の方法。
  8. さらに：
    前記半導体基板に隣接して少なくとも一つの絶縁層を形成するステップ；および
    前記少なくとも一つの絶縁層内に開口を形成するステップを含み；
    前記第一の金属電極を形成するステップが、前記第一の金属電極を、前記少なくとも一つの絶縁層内の前記開口と整合するように形成することから成ることを特徴とする請求項１の方法。
  9. 前記第一の金属電極を形成するステップが、第一の金属層を形成するステップと、この金属層の上側表面部分を窒化させるステップから成ることを特徴とする請求項１の方法。
  10. 前記第一の金属電極を形成するステップが、第一の金属層を堆積するステップと、この上に窒化金属層を、温度を前記第一の金属の酸化温度より低く維持しながら、堆積するステップから成ることを特徴とする請求項１の方法。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100155A (en) * 1998-09-10 2000-08-08 Chartered Semiconductor Manufacturing, Ltd. Metal-oxide-metal capacitor for analog devices
US6696718B1 (en) * 1999-04-06 2004-02-24 Micron Technology, Inc. Capacitor having an electrode formed from a transition metal or a conductive metal-oxide, and method of forming same
KR100335773B1 (ko) * 1999-06-29 2002-05-09 박종섭 반도체 소자의 캐패시터 제조 방법
JP2001057412A (ja) * 1999-08-19 2001-02-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6337289B1 (en) * 1999-09-24 2002-01-08 Applied Materials. Inc Method and apparatus for integrating a metal nitride film in a semiconductor device
KR100482753B1 (ko) * 1999-11-09 2005-04-14 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100403611B1 (ko) * 2000-06-07 2003-11-01 삼성전자주식회사 금속-절연체-금속 구조의 커패시터 및 그 제조방법
WO2002015275A1 (fr) * 2000-08-11 2002-02-21 Hitachi, Ltd. Procédé de fabrication d'un dispositif à semi-conducteur
US6455370B1 (en) * 2000-08-16 2002-09-24 Micron Technology, Inc. Method of patterning noble metals for semiconductor devices by electropolishing
US6451646B1 (en) * 2000-08-30 2002-09-17 Micron Technology, Inc. High-k dielectric materials and processes for manufacturing them
US7378719B2 (en) * 2000-12-20 2008-05-27 Micron Technology, Inc. Low leakage MIM capacitor
US6794705B2 (en) * 2000-12-28 2004-09-21 Infineon Technologies Ag Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials
JP2002319636A (ja) * 2001-02-19 2002-10-31 Nec Corp 半導体記憶装置及びその製造方法
US6617266B2 (en) * 2001-04-12 2003-09-09 Applied Materials, Inc. Barium strontium titanate annealing process
US6784049B2 (en) 2002-08-28 2004-08-31 Micron Technology, Inc. Method for forming refractory metal oxide layers with tetramethyldisiloxane
US7030042B2 (en) 2002-08-28 2006-04-18 Micron Technology, Inc. Systems and methods for forming tantalum oxide layers and tantalum precursor compounds
KR100450685B1 (ko) * 2002-11-30 2004-10-01 삼성전자주식회사 유전막 공정을 단순화하여 반도체 소자의 커패시터를제조하는 방법과 그 유전막을 형성하는 장치
US7524774B2 (en) * 2003-09-26 2009-04-28 Tokyo Electron Limited Manufacturing method of semiconductor device, semiconductor manufacturing apparatus, plasma nitridation method, computer recording medium, and program
EP1670060A1 (en) * 2003-09-26 2006-06-14 Tokyo Electron Limited Semiconductor device, semiconductor device manufacturing method, semiconductor device manufacturing apparatus, and computer recording medium
US20050101147A1 (en) * 2003-11-08 2005-05-12 Advanced Micro Devices, Inc. Method for integrating a high-k gate dielectric in a transistor fabrication process
JP2005217189A (ja) * 2004-01-29 2005-08-11 Matsushita Electric Ind Co Ltd 容量素子及びその製造方法
US7126182B2 (en) * 2004-08-13 2006-10-24 Micron Technology, Inc. Memory circuitry
US7745865B2 (en) * 2005-07-20 2010-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods for preventing capacitor leakage
US8410535B2 (en) * 2011-04-25 2013-04-02 Nanya Technology Corporation Capacitor and manufacturing method thereof
JP5970834B2 (ja) * 2012-02-02 2016-08-17 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
US9852990B1 (en) 2016-08-17 2017-12-26 International Business Machines Corporation Cobalt first layer advanced metallization for interconnects
US9941212B2 (en) 2016-08-17 2018-04-10 International Business Machines Corporation Nitridized ruthenium layer for formation of cobalt interconnects
US9859215B1 (en) 2016-08-17 2018-01-02 International Business Machines Corporation Formation of advanced interconnects
US9716063B1 (en) 2016-08-17 2017-07-25 International Business Machines Corporation Cobalt top layer advanced metallization for interconnects
US10115670B2 (en) 2016-08-17 2018-10-30 International Business Machines Corporation Formation of advanced interconnects including set of metal conductor structures in patterned dielectric layer
CN106298947B (zh) * 2016-10-12 2020-02-07 中国科学院微电子研究所 一种双栅InGaAs PMOS场效应晶体管

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714986A (ja) * 1993-06-22 1995-01-17 Toshiba Corp 半導体装置の製造方法及びその製造装置
JPH07202019A (ja) * 1993-12-28 1995-08-04 Nec Corp 半導体集積回路装置および製造方法
JPH07263431A (ja) * 1994-03-17 1995-10-13 Sony Corp タンタルを含む高誘電体膜の形成方法
JPH09246494A (ja) * 1996-03-01 1997-09-19 Texas Instr Japan Ltd 誘電体キャパシタと誘電体メモリ装置、及びこれらの製造方法
JPH09246477A (ja) * 1996-02-29 1997-09-19 Samsung Electron Co Ltd 半導体装置のキャパシタ製造方法
JPH11145423A (ja) * 1997-11-13 1999-05-28 Nec Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2636755B2 (ja) * 1994-11-09 1997-07-30 日本電気株式会社 半導体装置および半導体装置の製造方法
US5576240A (en) 1994-12-09 1996-11-19 Lucent Technologies Inc. Method for making a metal to metal capacitor
KR0165484B1 (ko) * 1995-11-28 1999-02-01 김광호 탄탈륨산화막 증착 형성방법 및 그 장치
US5910880A (en) * 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
TW356601B (en) 1997-08-28 1999-04-21 Tsmc Acer Semiconductor Mfg Corp Method for making memory cell of self-aligning field plate and structure of the same
US5903493A (en) 1997-09-17 1999-05-11 Lucent Technologies Inc. Metal to metal capacitor apparatus and method for making
US5912797A (en) 1997-09-24 1999-06-15 Lucent Technologies Inc. Dielectric materials of amorphous compositions and devices employing same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714986A (ja) * 1993-06-22 1995-01-17 Toshiba Corp 半導体装置の製造方法及びその製造装置
JPH07202019A (ja) * 1993-12-28 1995-08-04 Nec Corp 半導体集積回路装置および製造方法
JPH07263431A (ja) * 1994-03-17 1995-10-13 Sony Corp タンタルを含む高誘電体膜の形成方法
JPH09246477A (ja) * 1996-02-29 1997-09-19 Samsung Electron Co Ltd 半導体装置のキャパシタ製造方法
JPH09246494A (ja) * 1996-03-01 1997-09-19 Texas Instr Japan Ltd 誘電体キャパシタと誘電体メモリ装置、及びこれらの製造方法
JPH11145423A (ja) * 1997-11-13 1999-05-28 Nec Corp 半導体装置の製造方法

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