JP2007266493A - レーザモジュール - Google Patents
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Abstract
【課題】 ジッタの少ない光出力を生成するレーザモジュールを提供する。
【解決手段】 レーザモジュール10は、半導体レーザ素子20と、入力信号VSを受けて、半導体レーザ素子への供給電流45をスイッチングする電流制御素子22を有している。供給電流が流れる経路上には、インダクタ24が配置されている。そのインダクタには、半導体レーザ素子を流れる電流ILの入力信号VSに対する比(IL/VS)の周波数特性のリップルを補償する補償回路26が接続されている。
【選択図】 図2
【解決手段】 レーザモジュール10は、半導体レーザ素子20と、入力信号VSを受けて、半導体レーザ素子への供給電流45をスイッチングする電流制御素子22を有している。供給電流が流れる経路上には、インダクタ24が配置されている。そのインダクタには、半導体レーザ素子を流れる電流ILの入力信号VSに対する比(IL/VS)の周波数特性のリップルを補償する補償回路26が接続されている。
【選択図】 図2
Description
この発明は、半導体レーザ素子を搭載したレーザモジュールに関する。
下記の特許文献1及び2に開示されるレーザモジュールは、レーザダイオード(以下、「LD」)に供給する電流を電界効果トランジスタ(以下、「FET」)によってスイッチングする、いわゆるシャント型の駆動方式を採用している。例えば、特許文献1の図4(C)に示されるように、LDとn型のFETが並列に接続される。LDのカソード及びFETのソースはグランドに、また、LDのアノードとFETのドレインは、インダクタLを介して電源Vccに接続される。FETのゲートには変調信号が供給される。変調信号がハイ(FETがオンとなる)のときは、電源Vccからの電流はほぼ全てがFETに流れ、変調信号がローのときは、FETがオフにされるので、電流がLDに流れる。このように、変調信号に応じて電流がFETに分流されるか否かが決定されるので、この駆動方式はシャント駆動と呼ばれる。
特開2005−033019号公報
特開2005−064484号公報
上記のレーザモジュールでは、電流が流れるDCライン上に、高周波(RF)信号を阻止するためのインダクタが配置される。しかし、このレーザモジュールは同軸型であるため、モジュール内に十分な実装スペースを確保することができず、比較的特性の劣る、サイズの小さな(インダクタンスが大きくない)インダクタしか使用することができない。このため、DCラインにおける高周波信号の分離が十分ではなく、光出力のジッタの増加を招いている。
そこで、本発明は、ジッタの少ない光出力を生成するレーザモジュールを提供することを課題とする。
本発明は、半導体レーザ素子と、入力信号を受けて、半導体レーザ素子に供給される電流をスイッチングする電流制御素子と、この供給電流が流れる経路上に配置されたインダクタと、このインダクタに接続され、供給電流の入力信号に対する比の周波数特性を補償する補償回路とを備えるレーザモジュールに関する。
インダクタは、供給電流が流れる経路上で高周波信号を阻止する働きを有している。しかし、レーザモジュールのサイズによっては、インダクタンスの小さい小型のインダクタしか実装できないことがある。インダクタの高周波阻止特性が不十分だと、このインダクタを介して見込まれる寄生素子に係るものを含むインピーダンス成分の影響を陽に受けることになる。例えば、このインダクタの先に接続されているリードピン、あるいはこのリードピンと周囲環境との間に形成される寄生インピーダンス成分が顕著になってくる。その結果、入力信号に対する供給電流の比の周波数特性にリップル(脈動)が生じる。リップルが生じる周波数帯域では位相もずれており、これがレーザモジュールの光出力にジッタを生じさせる原因となる。しかし、本発明に係るレーザモジュールでは、このリップルが補償回路によって補償されるので、光出力のジッタが抑えられる。
本発明に係るレーザモジュールは同軸型であってもよい。このレーザモジュールは、半導体レーザ素子、電流制御素子、インダクタ及び補償回路を搭載するステムと、ステムを貫通し、電流が流れる経路に接続された第1のリードピンと、ステムを貫通し、電流制御素子に入力信号を供給する第2のリードピンを更に備えていてもよい。
補償回路はインダクタに直列に接続されていてもよい。補償回路のインピーダンスは、上述した周波数特性を補償する周波数特性を有していてもよい。例えば、補償回路のインピーダンスの周囲数特性は、上記のリップルの周波数帯域と重複する周波数帯域において上記のリップルと逆方向の補償用リップルを有していてもよい。ここで、逆方向の補償用リップルとは、補償すべきリップルがディップのときはピークを意味し、補償すべきリップルがピークのときはディップを意味する。
補償すべきリップルは、上記インダクタのインダクタンスが不適切なために生じる。補償すべきリップルがディップのときは、インダクタンスが不足しており、補償すべきリップルがピークのときは、インダクタンスが過大である。上記の構成によれば、補償回路のインピーダンスによってインダクタンスの過不足が補償されるので、リップルが良好に緩和される。
本発明によれば、ジッタの少ない光出力を生成するレーザモジュールを提供することができる。
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図1は、本実施形態に係るレーザモジュールを示す斜視図であり、図2は、このレーザモジュールの等価回路図である。このレーザモジュール10は同軸型であり、円板状の導電性ステム11と、このステム11に接続された4本のリードピン12〜15を有している。リードピン12〜14の各々は、ステム11の貫通孔に通されており、その貫通孔は絶縁性のシールガラス16によって封止されている。一方、リードピン15は、抵抗溶接又はろう付けによりステム11の下面に取り付けられており、ステム11と電気的に導通している。レーザモジュール10の動作時には、リードピン15はグランド電位に接続される。
ステム11の上面には、レーザダイオード20(以下、「LD」)、電子チップ21、インダクタ24及び補償回路26が実装されている。LD20及び補償回路26は、導電性のヒートシンク19上に搭載されている。LD20のカソードは、このヒートシンク19を介してマウント部17に電気的に導通する。補償回路26は、ヒートシンク19上に固定されたセラミックス基板47上に実装されている。電子チップ21には、n型の電界効果トランジスタ(以下、「FET」)22が設けられている。ステム11の上面には導電性のマウント部17も設置されており、ヒートシンク19及び電子チップ21はマウント部17の側面に固定されている。マウント部17は、ステム11及びリードピン15を介して接地される。
FET22のゲートはリードピン13に、ソースはマウント部17に、ドレインはLD20のアノードに、それぞれワイヤボンディングされている。FET22のソース及びLD20のカソードは、マウント部17、ステム11及びリードピン15を介して接地される。したがって、FET22はLD20に並列に接続されている。FET22のドレインには、補償回路26の第1の端子もワイヤボンディングされている。補償回路26の第2の端子は、インダクタ24にワイヤボンディングされている。
ステム11の上面には、LD20の光出力を検出するフォトダイオード(以下、「PD」)23が更に設置されている。PD23は、ステム11の上面に設置された絶縁性のサブマウント49上に固定されている。PD23のアノード及びカソードのうち一方はワイヤを介してリードピン14に接続され、他方はワイヤを介してステム11に接続されている。
図2において、符号32及び33はリードピン12の寄生インダクタンス(それぞれ0.0742nH及び0.287nH)を示し、符号34はリードピン12とステム11との間の寄生容量(0.404pF)を示す。符号35及び36は、リードピン13の寄生インダクタンス(それぞれ0.557nH及び0.337nH)を示し、符号37はリードピン13とステム11との間の寄生容量(0.436pF)を示す。符号41〜43は、ボンディングワイヤに付随する寄生インダクタンス(それぞれ0.2nH、0.2nH及び2nH)を表している。符号46はLD20の接合容量を示している。なお、リードピン12と13とで寄生インダクタンス及び寄生容量が異なっているのは、リードピン13の径を他のリードピンよりも細くして、そのインピーダンスを高めているためである。
レーザモジュール10の動作時には、レーザモジュール10の外部の電源Vccからリードピン12に直流の電流45が供給される。電流45はインダクタ24を通過して、LD20とFET22の並列回路に供給される。一方、レーザモジュール10の外部の回路からリードピン13に高周波の変調信号VSが供給され、FET22のゲートに入力される。FET22は、この変調信号VSに応じてLD20の電流をスイッチングする。変調信号VSがハイのときは、FET22がオンとなり、電源Vccからの電流45はほぼ全てがFET22に流れ、変調信号VSがローのときは、FET22がオフにされるので、電流45がLDに流れる。
FET22のゲート及びソース間には、50Ωの入力抵抗23(図1では図示せず)が接続されている。入力抵抗23は、電子チップ21上に実装され、FET22と集積化されている。入力抵抗23は、リードピン13からFET22のゲートに至る経路のインピーダンス整合を実現する。これにより、信号の減衰や反射による変調信号VSの劣化が抑制され、レーザモジュール10の光出力波形が良好になる。
インダクタ24は、LD20に電流45を供給する経路上に設けられており、高周波信号を阻止する。これにより、寄生インピーダンスやバイアス電流源からの交流ノイズ成分に起因する光出力波形の劣化が低減される。インダクタ24としては、例えばチップインダクタを使用できる。チップインダクタとしては、いわゆるフェライトビーズインダクタと呼ばれる積層型チップインダクタや、あるいは巻線型チップインダクタを使用できる。図1に示されるように、本実施形態では、インダクタ24の一方の電極24aが金属チップ25を介して補償回路26にワイヤボンディングされ、他方の電極24aは、導電性接着材を用いてリードピン12に接続されている。
信号用のリードピン13に入力された変調信号VSは、リードピン13の持つ寄生インダクタンス35、36及び寄生容量37から影響を受ける。リードピン13からFET22のゲートまでワイヤリング長は短いので、このワイヤの寄生インダクタンスは、通常、0.2〜0.3nH程度である。FET22のソースは、複数本のワイヤによってマウント部17の側面に接続されており、それにより接地されている。この複数本のワイヤの寄生インダクタンスからの影響は十分に小さいものと想定している。
FET22の負荷として補償回路26が、電流45の経路上でインダクタ24と直列に接続されている。補償回路26は、インダクタ27、コンデンサ29、並びに抵抗28及び30を有する並列共振回路である。抵抗28及び30は、補償回路26のQ値が高くなりすぎないように設置されている。抵抗28はコンデンサ29に対して直列に接続され、抵抗30はインダクタ27に対して並列に接続される。例えば、インダクタ27のインダクタンスは1nH、コンデンサ29の容量は2pF、抵抗28及び30の抵抗値はそれぞれ10Ω及び40Ωである。電流45が流れる経路に抵抗を設けるのは望ましくないため、インダクタ27には抵抗が直列に接続されていない。インダクタ27は、例えば、スパイラルコーン形状の薄膜インダクタであり、コンデンサ29は、例えば、絶縁体を挟む2層の配線金属からなるMIM(Metal-Insulator-Metal)コンデンサである。抵抗28及び30は、一般的な金属抵抗である。
以下では、レーザモジュール10の利点を説明する。図3は、図2の回路から補償回路26を除いた回路において、LD20を流れる電流ILの変調信号VSに対する比(IL/VS)の周波数特性、すなわち、補償回路26を有さないレーザモジュールの高周波信号透過特性を示している。図3において、縦軸はdBを単位とする任意軸であり、横軸は周波数をリニアスケールで表している。なお、低周波領域の特性を表すために一般的に用いられる対数スケールで横軸を表す場合には、図3の周波数特性は、高周波側に向けて−20dB/decで減衰する特性となる。
図3に示されるように、この周波数特性には、4GHz付近の周波数帯域にディップ50(窪み)が現れている。ディップが発生する理由は次の通りである。上述のように、電流が流れる経路上には、高周波信号を阻止するためのインダクタが配置される。しかし、同軸型のレーザモジュールでは、このインダクタのために広い実装スペースを確保することが難しい。このため、比較的特性の劣る、サイズの小さな(インダクタンスが大きくない)インダクタしか使用することができず、電流の経路上における高周波信号の分離が十分ではない。この結果、リードピンの寄生インダクタンスと、シールガラスの寄生容量と、レーザモジュールの外部に配置される回路パターンに付随する寄生容量との間で共振が発生してしまう。この共振が、図3に示す高周波信号透過特性においてディップ50を発生させると考えられる。
このほかにも、交流阻止用インダクタの寄生容量、不完全な接地、LDの有する接合容量、キャリアの寿命、緩和時間など、諸々の要因によってディップが生じる。なお、緩和時間は、LDの共振器内に種火となるフォトンが供給されてから、このフォトンによって誘導放出された光が共振器内を往復することでコヒーレント光になるまでの時間である。電気的にはパルス信号がLDに供給されて、この緩和時間の遅れを持ってレーザ光が出射する。通常は、数GHzの周波数に緩和時間が存在する。
このようなディップがある部分では位相もずれているため、ディップはLD20の光出力にジッタを生じさせる原因となる。交流阻止用に大型のインダクタを使用すれば、ディップを低減することができるが、レーザモジュールが大型化してしまい好ましくない。また、交流阻止用インダクタのインダクタンス不足を補うため、モジュール内にダンピング抵抗を設置することも考えられるが、消費電力が増してしまうので、これも好ましくない。
そこで、本実施形態では、補償回路26をインダクタ24に接続して、上記の周波数特性におけるディップ50を補償する。図4は、補償回路26のインピーダンスの周波数特性を示している。高周波領域ではインダクタ27のインダクタンスは無限大、コンデンサ29はショートとみなせるので、補償回路26のインピーダンスは、抵抗28(10Ω)と抵抗30(40Ω)の並列抵抗値、すなわち8Ωとなる。逆に低周波領域では、コンデンサ29の容量は無限大、インダクタ27はショートとみなせるので、補償回路26のインピーダンスは限りなく0(対数表示で−∞)に近づく。中間の周波数領域では、LとCの共振作用が働くため、通常は、角周波数ωが1/(LC)1/2の付近でインピーダンスが最大となる。インピーダンスを最大にする周波数の値(共振点)が約3GHzであり、この結果、補償回路26のインピーダンスの周波数特性には、3GHz付近の周波数帯域においてピーク52が生じる。
このように、補償すべきディップ50が発生する周波数帯域と重複する周波数帯域においてインピーダンスのピーク52を有する補償回路26をインダクタ24に接続することで、インダクタ24のインダクタンス不足を補い、高周波信号透過特性のディップを緩和することが可能となる。図5は、本実施形態のレーザモジュール10におけるIL/VSの周波数特性、すなわちレーザモジュール10の高周波信号透過特性を示している。図3と比較すると明らかなように、4GHz付近に現れていたディップ50が解消していることが分かる。
更に、本発明者らは、補償回路26によってLD20の光出力のジッタが低減することも確認した。図6は、補償回路26の有るときと無いときの双方で10Gbpsの入力信号に対して取得したアイパターンを示す図である。ここで、(a)は、補償回路26がないときのLD20の光出力のアイパターンを示し、(b)は、補償回路26があるときのLD20の光出力のアイパターンを示している。これらの光出力は、LD20を流れる電流ILの波形に基づいてレート方程式を解くことにより得られる。(c)及び(d)は、それぞれ(a)及び(b)の光出力を(理想的には)広帯域のPDによって電気信号に変換し、さらにベッセルトムソンフィルタを用いてフィルタリングすることにより得られるアイパターンを示している。(a)と(b)、(c)と(d)をそれぞれ比較すると、補償回路26が有る方が明らかにジッタを抑えられることが分かる。なお、ベッセルトムソンフィルタを挿入することでジッタ量は12psから3ps程度に低減されている。
このように、本実施形態によれば、レーザモジュールの体積を増やしてサイズの大きな交流阻止用インダクタを使用したり、ダンピング抵抗を使用したりすることなしに、レーザモジュールの光出力のジッタを抑えることができる。
以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。
上記実施形態では、レーザモジュールの信号透過特性のディップを補償するが、本発明によればピークを補償することも可能である。以下では、ディップとピークを「リップル」(脈動)と総称する。補償回路のインピーダンスの周囲数特性は、補償すべきリップルが生じる周波数帯域と重複する周波数帯域において、補償すべきリップルと逆方向の補償用リップルを有していればよい。ここで、逆方向の補償用リップルとは、補償すべきリップルがディップのときはピークを意味し、補償すべきリップルがピークのときはディップを意味する。
補償すべきリップルは、上記インダクタのインダクタンスが不適切なために生じる。補償すべきリップルがディップのときは、インダクタンスが不足しており、補償すべきリップルがピークのときは、インダクタンスが過大である。上記の構成によれば、補償回路のインピーダンスによってインダクタンスの過不足が補償されるので、リップルが良好に緩和される。
補償回路26は、補償すべきリップルの周波数帯域に含まれる周波数を共振点として有する共振回路であってもよい。このような共振回路のインピーダンスは、補償すべきリップルの周波数帯域と重複する周波数帯域においてリップルを有する。このインピーダンスのリップルが補償すべきリップルと逆方向であれば、補償すべきリップルを緩和することができる。
上記実施形態では、補償回路26とFET22とを離して設置しているが、これらを電子チップ21上で集積化してもよい。この場合、電子チップ21は0.7mm×0.7mm程度のサイズになる。FET22については、マルチフィンガゲートの形態を採用することで、その面積を小さくすることが可能である。補償回路26の構成は上記実施形態で説明した通りでよい。入力抵抗23もFET22及び補償回路26と問題なく集積化することができる。
上記実施形態は、電流を制御する素子としてn型のFET22を使用しているが、代わりにp型のFETを使用してもよい。また、FETの代わりに、バイポーラトランジスタなど、他の半導体素子を使用してもよい。
図1では、インダクタ24からFET22にワイヤが延びると共に、別のワイヤがFET22からLD20に延びている。しかし、インダクタ24からLD20にワイヤが延び、別のワイヤがLD20からFET22に延びていてもよい。ただし、実施形態の接続形態のほうが、ワイヤの持つ寄生インダクタンスがインダクタ24のインダクタンスに加算されるため、信号透過特性のディップを補償するうえでは有利である。
10…レーザモジュール、11…ステム、12〜15…リードピン、16…シールガラス、17…マウント部、19…ヒートシンク、20…レーザダイオード、21…電子チップ、22…電界効果トランジスタ、23…入力抵抗、24…交流阻止用インダクタ、26…補償回路、27…インダクタ、28、30…抵抗、29…コンデンサ、32、33、35、36…寄生インダクタンス、34、37…寄生容量、45…供給電流、46…接合容量、47…セラミックス基板、49…サブマウント、50…ディップ、52…ピーク
Claims (3)
- 半導体レーザ素子と、
入力信号を受けて、前記半導体レーザ素子に供給される電流をスイッチングする電流制御素子と、
前記電流が流れる経路上に配置されたインダクタと、
前記インダクタに接続され、前記半導体レーザ素子に供給される前記電流の前記入力信号に対する比の周波数特性を補償する補償回路と、
を備えるレーザモジュール。 - 前記レーザモジュールは同軸型であり、
前記半導体レーザ素子、電流制御素子、インダクタ及び補償回路を搭載するステムと、
前記ステムを貫通し、前記経路に接続された第1のリードピンと、
前記ステムを貫通し、前記電流制御素子に前記入力信号を供給する第2のリードピンと、
を更に備えている、請求項1に記載のレーザモジュール。 - 前記補償回路は、前記インダクタに直列に接続されており、
前記補償回路のインピーダンスは、前記周波数特性を補償する周波数特性を有している、請求項1又は2に記載のレーザモジュール。
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