JP2007266491A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP2007266491A JP2007266491A JP2006092043A JP2006092043A JP2007266491A JP 2007266491 A JP2007266491 A JP 2007266491A JP 2006092043 A JP2006092043 A JP 2006092043A JP 2006092043 A JP2006092043 A JP 2006092043A JP 2007266491 A JP2007266491 A JP 2007266491A
- Authority
- JP
- Japan
- Prior art keywords
- well
- manufacturing
- semiconductor device
- exposure
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 73
- 239000012535 impurity Substances 0.000 claims description 26
- 238000005468 ion implantation Methods 0.000 claims description 20
- 239000007789 gas Substances 0.000 claims description 6
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 3
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 2
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 2
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 2
- 238000002347 injection Methods 0.000 abstract description 3
- 239000007924 injection Substances 0.000 abstract description 3
- 239000000243 solution Substances 0.000 abstract description 2
- 230000000994 depressogenic effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 41
- 238000002513 implantation Methods 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- VZPPHXVFMVZRTE-UHFFFAOYSA-N [Kr]F Chemical compound [Kr]F VZPPHXVFMVZRTE-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
【解決手段】半導体装置の製造方法において、半導体基板上に露光波長に応じた膜厚のフォトレジストが形成され(S1)、露光波長の光での露光により、第1ウェルの形成領域を開口したフォトレジストパターンが形成され(S2)、形成したフォトレジストパターンをマスクにして、イオン注入により第1ウェルが形成され(S3)、フォトレジストパターンの除去後、半導体基板上にエピタキシャル成長層が形成される(S4)ので、ディープウェルの深さが実質的にイオン注入時よりもエピタキシャル成長層分押し下げられる。
【選択図】図1
Description
K.Tomita,"Sub−1μm2 High Density Embedded SRAM Technologies for 100nm Generation SOC and Beyond" 2002 Symposium on VLSI Technology Digest of Technical Papers,pp.14−15
図24は、ディープウェルが形成されたトリプルウェル構造を有する従来のMOSFETを示す断面模式図である。MOSFETはP型不純物のドープ領域(以下、Pウェルと呼ぶ)520、N型不純物のドープ領域(以下、Nウェルと呼ぶ)530及びSTI(Shallow Trench Isolation)540を有しており、更に、Pウェル520の下部領域に深いN型不純物のドープ領域(以下、ディープNウェルと呼ぶ)510が形成されており、トリプルウェル構造を構成している。なお、Nウェル530にはP型のソース/ドレイン領域550が形成されている。ゲートは図示を省略している。このようなディープNウェル510を形成するためには深いイオン注入を必要とする。このとき、ディープNウェル510の形成領域以外では、イオンはマスクとなるフォトレジスト内で捕獲されなくてはならない。すなわちフォトレジストに、ある程度の厚みが必要となる。
図1は、本実施の形態の半導体装置の製造方法の特徴部分の工程を示すフロー図である。ここでは、トリプルウェル構造を有するMOSFETの製造方法において、特にディープNウェルの形成工程について示している。
図2〜図12は、第1の実施の形態のMOSFETの製造方法の各工程における断面図である。
Si層150のエピタキシャル成長後、酸化膜120aを10nm、窒化シリコン(SiN)膜160を100nm形成する。そして、フッ化アルゴン(ArF)エキシマレーザ露光用フォトレジストを塗布し、ArFエキシマレーザを用いて露光及び現像し活性領域の形成予定領域箇所にフォトレジストパターン130aが残るようにする(図6)。フォトレジストパターン130a形成後、ドライエッチングにより、SiN膜160、酸化膜120a、Si層150及びP型Si基板110を掘り込み、STI埋め込み用トレンチ170を形成する(図7)。STI埋め込み用トレンチ170を形成後、フォトレジストパターン130aを除去する。そして、このSTI埋め込み用トレンチ170の表面に対するエッチングダメージを除去するために、STI埋め込み用トレンチ170の内壁に、5nm程度の酸化膜120bを形成する(図8)。その後、HDP(High Density Plasma)により酸化膜を堆積して、STI埋め込み用トレンチ170を満たし、不要な酸化膜をCMPにて除去する(図9)。そして、SiN膜160、酸化膜120aを除去することでSTI170aが完成する(図10)。
STI170a完成後、酸化膜120cを形成し、KrFエキシマレーザ露光用フォトレジスト(図示せず)を塗布し、KrFエキシマレーザを用いて必要に応じ露光し、そして、現像を行ってフォトレジストパターンを開口する。開口後、このフォトレジストパターン(図示せず)をマスクとして、例えば、Pウェル140bを形成する場合は、ホウ素(B)イオンを注入する。または、Nウェルを形成する場合は、Pイオンを注入する。ドープ領域形成後、フォトレジストパターンを除去する(図11)。
まず、MOSFETのしきい値電圧調整用のイオン注入を行う。例えば、PMOSFETの場合には、エネルギー:100keV・注入ドーズ量:1.0×1013cm-2にて砒素(As)イオンを注入する。その後、酸化膜120cを薬液にて、除去する。その後、ゲート酸化膜120dを形成し、ポリシリコンゲート180を形成する。その後、図示を省略しているが、Bイオン等によるExtention注入と、Asイオン等によるHalo注入を行った後、サイドウォールスペーサ形成後、Pイオン等により、ソース/ドレイン領域190を形成する(図12)。また、ゲート及びソース/ドレイン表面にはサリサイド技術によりコバルトシリサイド(CoSi)等を形成する。その後に、配線工程等を経て、LSI(Large Scale Integration)プロセスが完了する。
第1の実施の形態のMOSFETの製造方法では、エピタキシャル成長によってSi層150を形成した後、STI170aを形成していた。これに対し、以下に示す第2の実施の形態のMOSFETの製造方法では、先にSTIを形成し、ディープNウェル形成のためのイオン注入後、エピタキシャル成長を行うプロセスとした。
なお、以下でもディープNウェルの形成時にi線露光によりレジストパターンを形成した場合について説明するが、KrFエキシマレーザ露光用フォトレジストを用いてKrFエキシマレーザにてフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとしてディープNウェルを形成するようにしてもよい。
P型Si基板210上に酸化膜220aを10nm及びSiN膜260を100nm、それぞれ順に形成する(図13)。その後、ArFエキシマレーザ露光用のフォトレジスト(図示せず)の塗布後、STIの形成予定領域を開口するために、ArFエキシマレーザにより露光し、そして、現像し、フォトレジストパターン230aを形成する(図14)。露光及び現像後、ドライエッチング工程により、SiN膜260、酸化膜220a及びP型Si基板210を掘り込み、STI埋め込み用トレンチ270を形成する(図15)。STI埋め込み用トレンチ270形成後、フォトレジストパターン230aを除去する。そして、このSTI埋め込み用トレンチ270の表面のエッチングダメージを除去するため、トレンチに対して、5nm程度酸化膜220bを形成する(図16)。その後、HDPにより酸化膜を形成することによりSTI埋め込み用トレンチ270を満たし、不要な酸化膜はCMPで除去(図17)し、更に、SiN膜260及び酸化膜220aを除去して、STI270aが完成する(図18)。
次に、STI270aが形成されたP型Si基板210に対し酸化膜220を10nm形成し、i線露光用のフォトレジスト(図示せず)を塗布し、ディープNウェルの形成予定領域を開口するために、i線を用いて露光し現像しフォトレジストパターン230を形成する(図19)。その後、注入エネルギー:700keV・注入ドーズ量:1.5×1013cm-2にて、Pイオンを注入し、ディープNウェル240aを形成する(図20)。ディープNウェル240a形成後、フォトレジストパターン230及び酸化膜220を除去したP型Si基板210上に、エピタキシャル成長により、Si層250を20nm〜200nm形成する(図21)。
以上のように、第2の実施の形態においても、第1の実施の形態と同様に、ディープNウェル240aの形成時に浅い領域に注入されてしまったイオン240を実質的に注入時より押し下げられることが可能となり、後の工程で配置されるMOSFETのチャネルの特性(しきい値電圧等)への影響を排除することが可能となる。したがって、例えば、ディープNウェル240aの位置を工夫してレイアウト設計を行う場合等において、ディープNウェル240aとその上のMOSFETの位置関係を一切考慮する必要がなくなり、かかる制約条件が廃されたことにより、チップ面積の増大を防止することができる。
前記露光波長の光での露光により、第1ウェルの形成領域を開口したフォトレジストパターンを形成する工程と、
形成した前記フォトレジストパターンをマスクにして、イオン注入により前記第1ウェルを形成する工程と、
前記フォトレジストパターンの除去後、前記半導体基板上にエピタキシャル成長層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記3) 前記エピタキシャル成長層を20nmから500nm形成することを特徴とする付記2記載の半導体装置の製造方法。
(付記5) 前記エピタキシャル成長層を300nmから1μm形成することを特徴とする付記4記載の半導体装置の製造方法。
(付記10) 前記フォトレジストを形成する工程の前に、STIを形成する工程を有することを特徴とする付記1記載の半導体装置の製造方法。
前記ウェルよりも深く形成されたディープウェルと、
を有し、
前記半導体層は前記ディープウェルの形成後の前記半導体基板上に形成されたエピタキシャル成長層を有することを特徴とする半導体装置。
120,120a,120b,120c 酸化膜
130,130a フォトレジストパターン
140 イオン
140a ディープNウェル
140b Pウェル
150 Si層
160 SiN層
170 STI埋め込み用トレンチ
170a STI
180 ポリシリコンゲート
190 ソース/ドレイン領域
Claims (10)
- 半導体基板上に露光波長に応じた膜厚のフォトレジストを形成する工程と、
前記露光波長の光での露光により、第1ウェルの形成領域を開口したフォトレジストパターンを形成する工程と、
形成した前記フォトレジストパターンをマスクにして、イオン注入により前記第1ウェルを形成する工程と、
前記フォトレジストパターンの除去後、前記半導体基板上にエピタキシャル成長層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記露光をi線にて行うことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記エピタキシャル成長層を20nmから500nm形成することを特徴とする請求項2記載の半導体装置の製造方法。
- 前記露光をKrFエキシマレーザにて行うことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記エピタキシャル成長層を300nmから1μm形成することを特徴とする請求項4記載の半導体装置の製造方法。
- 前記第1ウェルの上部のP型の前記半導体基板に形成される第2ウェルはN型不純物またはP型不純物のドープ領域であり、前記第1ウェルはN型不純物のドープ領域であることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記エピタキシャル成長層を形成した後に、STIを形成する工程を更に有することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記フォトレジストを形成する工程の前に、STIを形成する工程を更に有することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記エピタキシャル成長層を40Torrの圧力下で、基板温度を700℃とし、80SCCM及び10SCCMのジグロルシランガス及び塩化水素ガスを用いて形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 半導体基板上に形成された半導体層に形成された不純物ドープ領域または前記半導体層及び前記半導体基板の上部に形成された不純物ドープ領域からなるウェルと、
前記ウェルよりも深く形成されたディープウェルと、
を有し、
前記半導体層は前記ディープウェルの形成後の前記半導体基板上に形成されたエピタキシャル成長層を有することを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006092043A JP2007266491A (ja) | 2006-03-29 | 2006-03-29 | 半導体装置の製造方法及び半導体装置 |
US11/541,728 US8084340B2 (en) | 2006-03-29 | 2006-10-03 | Method of manufacturing semiconductor device and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006092043A JP2007266491A (ja) | 2006-03-29 | 2006-03-29 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007266491A true JP2007266491A (ja) | 2007-10-11 |
Family
ID=38596137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006092043A Pending JP2007266491A (ja) | 2006-03-29 | 2006-03-29 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8084340B2 (ja) |
JP (1) | JP2007266491A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102891135B (zh) * | 2012-10-17 | 2017-02-22 | 上海华虹宏力半导体制造有限公司 | 一种半导体器件及其形成方法 |
CN113206012B (zh) * | 2021-04-25 | 2022-07-19 | 华虹半导体(无锡)有限公司 | 半导体器件的制作方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11330226A (ja) * | 1998-03-25 | 1999-11-30 | Samsung Electronics Co Ltd | 浅いトレンチアイソレ―ション方法 |
JP2000311870A (ja) * | 1999-04-28 | 2000-11-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2004253633A (ja) * | 2003-02-20 | 2004-09-09 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
JP2005509273A (ja) * | 2001-05-04 | 2005-04-07 | インフィネオン テクノロジーズ アクチェンゲゼルシャフト | 半導体プロセスおよび集積回路 |
JP2006049897A (ja) * | 2004-07-30 | 2006-02-16 | Internatl Business Mach Corp <Ibm> | 超薄ボディ電界効果トランジスタ(fet)デバイスの製造方法ならびにそれによって製造された超薄ボディfetデバイス(超薄ボディ超急峻レトログレード・ウェル(ssrw)fetデバイス) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10199993A (ja) | 1997-01-07 | 1998-07-31 | Mitsubishi Electric Corp | 半導体回路装置及びその製造方法、半導体回路装置製造用マスク装置 |
US6962771B1 (en) * | 2000-10-13 | 2005-11-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual damascene process |
US6756616B2 (en) * | 2001-08-30 | 2004-06-29 | Micron Technology, Inc. | CMOS imager and method of formation |
US6716709B1 (en) * | 2002-12-31 | 2004-04-06 | Texas Instruments Incorporated | Transistors formed with grid or island implantation masks to form reduced diffusion-depth regions without additional masks and process steps |
US6921934B2 (en) * | 2003-03-28 | 2005-07-26 | Micron Technology, Inc. | Double pinned photodiode for CMOS APS and method of formation |
US7468537B2 (en) * | 2004-12-15 | 2008-12-23 | Texas Instruments Incorporated | Drain extended PMOS transistors and methods for making the same |
US7829262B2 (en) * | 2005-08-31 | 2010-11-09 | Micron Technology, Inc. | Method of forming pitch multipled contacts |
US7785974B2 (en) * | 2006-06-26 | 2010-08-31 | Texas Instruments Incorporated | Methods of employing a thin oxide mask for high dose implants |
-
2006
- 2006-03-29 JP JP2006092043A patent/JP2007266491A/ja active Pending
- 2006-10-03 US US11/541,728 patent/US8084340B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11330226A (ja) * | 1998-03-25 | 1999-11-30 | Samsung Electronics Co Ltd | 浅いトレンチアイソレ―ション方法 |
JP2000311870A (ja) * | 1999-04-28 | 2000-11-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2005509273A (ja) * | 2001-05-04 | 2005-04-07 | インフィネオン テクノロジーズ アクチェンゲゼルシャフト | 半導体プロセスおよび集積回路 |
JP2004253633A (ja) * | 2003-02-20 | 2004-09-09 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
JP2006049897A (ja) * | 2004-07-30 | 2006-02-16 | Internatl Business Mach Corp <Ibm> | 超薄ボディ電界効果トランジスタ(fet)デバイスの製造方法ならびにそれによって製造された超薄ボディfetデバイス(超薄ボディ超急峻レトログレード・ウェル(ssrw)fetデバイス) |
Also Published As
Publication number | Publication date |
---|---|
US20070232032A1 (en) | 2007-10-04 |
US8084340B2 (en) | 2011-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7531438B2 (en) | Method of fabricating a recess channel transistor | |
US7960286B2 (en) | Narrow channel width effect modification in a shallow trench isolation device | |
US20120309150A1 (en) | Method of fabricating semiconductor devices | |
US7323404B2 (en) | Field effect transistor and method of manufacturing the same | |
JP2003179227A (ja) | 半導体装置及びその製造方法 | |
KR100507856B1 (ko) | Mos트랜지스터 제조방법 | |
JP4383929B2 (ja) | フラッシュメモリ素子の高電圧トランジスタの製造方法 | |
US6737315B2 (en) | Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate | |
JP2007088138A (ja) | 半導体装置の製造方法 | |
JP2007266491A (ja) | 半導体装置の製造方法及び半導体装置 | |
US20130323917A1 (en) | Self-aligned patterning for deep implantation in a semiconductor structure | |
JP2007165817A (ja) | 半導体装置およびその製造方法 | |
KR100850105B1 (ko) | 반도체장치의 제조방법 | |
JP2006310484A (ja) | 半導体装置の製造方法 | |
JP2004186359A (ja) | 半導体集積回路装置およびその製造方法 | |
US20050048774A1 (en) | Method for manufacturing semiconductor device | |
JP4674940B2 (ja) | 半導体装置の製造方法 | |
JP2000311861A (ja) | 半導体膜の選択成長方法および半導体装置の製造方法 | |
KR20070071544A (ko) | 반도체 소자의 형성 방법 | |
KR20100088602A (ko) | 랜덤 액세스 메모리 장치에 대한 트렌치 캐패시터 누출을 감소시키는 방법 | |
KR100667906B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
JPH10209450A (ja) | 幅狭分離酸化膜プロセス | |
KR20070095008A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
JP2004179445A (ja) | 半導体装置の製造方法 | |
CN113782442A (zh) | FinFET的阈值电压调节方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090108 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120416 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120605 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120803 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130402 |