JP2007266230A - Semiconductor device and manufacturing method therefor - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device where an increase of film thickness in a gate insulating film can be controlled, and to provide a manufacturing method of the device. <P>SOLUTION: The manufacturing method is provided with a step for forming the insulating film 20 on a semiconductor substrate 10, a step for forming a first metal film 30 on the insulating film, a step for forming a second metal film 50, whose formation of energy, when metal oxide for per oxygen molecule mol is formed, is negative and whose absolute value of the formation energy is larger than that of the first metal film, a step for patterning the first and second metal films, and a step for performing prescribed heat treatment. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、ＭＩＳＦＥＴの微細化に伴って、ゲート絶縁膜の膜厚が薄くなっているため、ゲートリーク電流が増大するという問題が生じている。そこで、かかるゲートリーク電流を抑制するため、ゲート絶縁膜として、シリコン酸化物（ＳｉＯ_２）より比誘電率が高い高誘電率のゲート絶縁膜を適用することが提案されている。この高誘電率のゲート絶縁膜は、例えばハフニウム酸化物（ＨｆＯ_２）などからなる。 In recent years, with the miniaturization of MISFETs, the thickness of the gate insulating film has been reduced, which has caused a problem of increased gate leakage current. Therefore, in order to suppress such a gate leakage current, it has been proposed to apply a high dielectric constant gate insulating film having a higher relative dielectric constant than silicon oxide (SiO ₂ ) as the gate insulating film. This high dielectric constant gate insulating film is made of, for example, hafnium oxide (HfO ₂ ).

しかし、例えばＭＩＳＦＥＴの製造工程では、高誘電率のゲート絶縁膜を形成する際、当該高誘電率のゲート絶縁膜とシリコン基板との間に、例えばシリコン酸化物などからなる低誘電率の界面絶縁膜が形成され、この低誘電率の界面絶縁膜が、有効ゲート絶縁膜厚(すなわち電気的換算膜厚（ＥＯＴ：Effective Oxide Thickness）)の薄膜化を制限している。   However, in the MISFET manufacturing process, for example, when a high dielectric constant gate insulating film is formed, a low dielectric constant interface insulation made of, for example, silicon oxide is provided between the high dielectric constant gate insulating film and the silicon substrate. A film is formed, and this low-permittivity interface insulating film restricts the reduction of the effective gate insulating film thickness (that is, EOT: Effective Oxide Thickness).

かかる低誘電率の界面絶縁膜を薄膜化する方法として、例えばハフニウム酸化物などからなる高誘電率のゲート絶縁膜上に、酸素を除去するための酸素排出金属膜としてハフニウム膜を形成する方法が提案されている（例えば非特許文献１参照）。   As a method of thinning such a low dielectric constant interfacial insulating film, there is a method of forming a hafnium film as an oxygen exhaust metal film for removing oxygen on a high dielectric constant gate insulating film made of, for example, hafnium oxide. It has been proposed (see, for example, Non-Patent Document 1).

具体的には、半導体基板上に、ゲート絶縁膜としてのハフニウム酸化膜、酸素排出金属膜としてのハフニウム膜、ゲート電極としての窒化タンタル（ＴａＮ）膜を順次堆積し、パターニングを行ってゲートパターンを形成した後、シンタリング（電極の熱処理）を行うことにより、ＭＩＳ（metal-insulator-semiconductor）構造を有するＭＩＳキャパシタを形成する。   Specifically, a hafnium oxide film as a gate insulating film, a hafnium film as an oxygen exhausting metal film, and a tantalum nitride (TaN) film as a gate electrode are sequentially deposited on a semiconductor substrate and patterned to form a gate pattern. After the formation, sintering (electrode heat treatment) is performed to form a MIS capacitor having a MIS (metal-insulator-semiconductor) structure.

ＭＩＳＦＥＴを形成する場合には、さらに不純物のイオン注入を行った後、９００℃のＲＴＡ（Rapid Thermal Annealing）などの熱処理を行って当該不純物を活性化することにより、ソース／ドレイン領域を形成する。   In the case of forming a MISFET, impurity ions are further implanted, and then heat treatment such as 900 ° C. RTA (Rapid Thermal Annealing) is performed to activate the impurities, thereby forming source / drain regions.

このように、高誘電率のゲート絶縁膜上に酸素排出金属膜を形成すれば、ＲＴＡによる熱処理を行う際に、酸素を消費して低誘電率の界面絶縁膜を分解することができ、これにより有効ゲート絶縁膜厚を低減することができる。   As described above, when the oxygen-exhausting metal film is formed on the gate insulating film having a high dielectric constant, the interface insulating film having a low dielectric constant can be decomposed by consuming oxygen during heat treatment by RTA. Thus, the effective gate insulating film thickness can be reduced.

しかし、かかる場合、酸素排出金属膜としてのハフニウム膜が酸素を消費して酸化されることにより、ハフニウム酸化膜が形成され、その結果、このハフニウム酸化膜は、ゲート絶縁膜として機能する。従って、界面絶縁膜を薄膜化しても、酸素排出金属膜が酸化されることによって形成されたハフニウム酸化膜の膜厚が厚い場合には、かえって有効ゲート絶縁膜厚が増加するという問題があった。
Changhwan Choi et al, “Fabrication of TaN-gated Ultra-Thin MOSFETs (EOT<1.0nm) with HfO2 using a Novel Oxygen Scavenging Process for Sub 65nm Applications”, Symposium on VLSI Technology Digest of Technical Papers, pp 226-227, 2005 However, in such a case, the hafnium film as an oxygen-exhausting metal film consumes oxygen and is oxidized to form a hafnium oxide film. As a result, this hafnium oxide film functions as a gate insulating film. Therefore, even if the interface insulating film is made thinner, if the hafnium oxide film formed by oxidizing the oxygen exhaust metal film is thick, the effective gate insulating film thickness is increased. .
Changhwan Choi et al, “Fabrication of TaN-gated Ultra-Thin MOSFETs (EOT <1.0nm) with HfO2 using a Novel Oxygen Scavenging Process for Sub 65nm Applications”, Symposium on VLSI Technology Digest of Technical Papers, pp 226-227, 2005

本発明は、ゲート絶縁膜の膜厚が増加することを抑制することができる半導体装置及びその製造方法を提供する。   The present invention provides a semiconductor device capable of suppressing an increase in the thickness of a gate insulating film and a method for manufacturing the same.

本発明の一態様による半導体装置の製造方法は、
半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜上に第１の金属膜を形成するステップと、
前記第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜を形成するステップと、
前記第１及び第２の金属膜にパターニングを行うステップと、
所定の熱処理を行うステップと
を備える。 A method for manufacturing a semiconductor device according to one embodiment of the present invention includes:
Forming an insulating film on the semiconductor substrate;
Forming a first metal film on the insulating film;
Above the first metal film, a generation energy when generating a metal oxide per mole of oxygen molecules is negative, and an absolute value of the generation energy is a second higher than the first metal film. Forming a metal film of
Patterning the first and second metal films;
Performing a predetermined heat treatment.

また本発明の一態様による半導体装置は、
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の金属膜と、
前記第１の金属膜の上方に形成され、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜と
を備える。 A semiconductor device according to one embodiment of the present invention includes:
An insulating film formed on the semiconductor substrate;
A first metal film formed on the insulating film;
Formed above the first metal film, the generated energy when generating a metal oxide per mole of oxygen molecules is negative, and the absolute value of the generated energy is larger than that of the first metal film A second metal film.

本発明の半導体装置及びその製造方法によれば、ゲート絶縁膜の膜厚が増加することを抑制することができる。   According to the semiconductor device and the manufacturing method thereof of the present invention, it is possible to suppress an increase in the thickness of the gate insulating film.

以下、本発明の実施の形態について図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるＭＩＳキャパシタの製造方法を示す。図１に示すように、例えば２５０℃のオゾン（Ｏ_３）雰囲気中で酸化処理を行うことにより、Ｐ型半導体基板１０上に、例えばシリコン酸化（ＳｉＯ_２）膜からなる界面絶縁膜（図示せず）を０.５ｎｍ程度形成する。 (1) First Embodiment FIG. 1 shows a method for manufacturing a MIS capacitor according to a first embodiment of the present invention. As shown in FIG. 1, an interface insulating film (not shown) made of, for example, a silicon oxide (SiO ₂ ) film is formed on a P-type semiconductor substrate 10 by performing an oxidation treatment in an ozone (O ₃ ) atmosphere at 250 ° C., for example. ) Is formed to about 0.5 nm.

同一のチャンバ内において、シリコン及びハフニウムにおけるハフニウムの割合が例えば６０％であるハフニウムシリケート（ＨｆＳｉＯ_Ｘ）膜を２.５ｎｍ程度堆積する。続いて、同一のチャンバ内において、２５０℃のオゾン雰囲気中でアニール（熱処理）を行った後、さらに７００℃のアンモニア（ＮＨ_３）雰囲気中でアニールを行って、炭素（Ｃ）などの不純物を低減すると共に窒素（Ｎ）を添加することにより、ゲート絶縁膜２０として、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を形成する。 In the same chamber, a hafnium silicate (HfSiO _x ) film having a hafnium ratio of silicon and hafnium of 60%, for example, is deposited to about 2.5 nm. Subsequently, after annealing (heat treatment) in an ozone atmosphere at 250 ° C. in the same chamber, annealing is further performed in an ammonia (NH ₃ ) atmosphere at 700 ° C. to remove impurities such as carbon (C). For example, a hafnium nitride silicate (HfSiON) film is formed as the gate insulating film 20 by reducing and adding nitrogen (N).

次に、ゲート電極の仕事関数（電子を外側に取り出すのに必要な最小エネルギー）を制御する仕事関数制御金属膜３０として、例えばケイ化タンタル（ＴａＳｉ_Ｘ）膜（Ｘ＝２.５）又は窒化チタン（ＴｉＮ）膜を１０ｎｍ程度堆積する。なお、ケイ化タンタル膜は、ＮＭＩＳＦＥＴに適した仕事関数を有し、窒化チタン膜は、ＰＭＩＳＦＥＴに適した仕事関数を有する。 Next, as a work function control metal film 30 for controlling the work function of the gate electrode (minimum energy necessary for extracting electrons to the outside), for example, a tantalum silicide (TaSi _x ) film (X = 2.5) or nitride A titanium (TiN) film is deposited to a thickness of about 10 nm. The tantalum silicide film has a work function suitable for NMISFET, and the titanium nitride film has a work function suitable for PMISFET.

仕事関数制御金属膜３０上に、ゲート電極の抵抗を低減するための低抵抗化金属膜４０として、例えばタングステン（Ｗ）膜を５０ｎｍ程度堆積する。低抵抗化金属膜４０上に、仕事関数制御金属膜３０及び低抵抗化金属膜４０より酸化され易い金属からなる酸素吸収金属膜５０として、例えばチタン（Ｔｉ）膜を堆積する。   On the work function control metal film 30, as a low resistance metal film 40 for reducing the resistance of the gate electrode, for example, a tungsten (W) film is deposited to about 50 nm. On the low resistance metal film 40, for example, a titanium (Ti) film is deposited as the work function control metal film 30 and the oxygen absorbing metal film 50 made of a metal that is more easily oxidized than the low resistance metal film 40.

酸素吸収金属膜５０上に、レジストとの密着性を改善するためのレジスト密着性改善金属膜６０として、例えば窒化チタン膜を１０ｎｍ程度堆積する。その後、フォトリソグラフィ技術を用いて、レジスト密着性改善金属膜６０上に所望のレジストパターンを形成し、これをマスクとしてパターニングを行うことにより、ゲート電極を形成する。   On the oxygen-absorbing metal film 50, for example, a titanium nitride film is deposited to a thickness of about 10 nm as the resist adhesion improving metal film 60 for improving the adhesion to the resist. Thereafter, a desired resist pattern is formed on the resist adhesion improving metal film 60 by using a photolithography technique, and patterning is performed using the resist pattern as a mask to form a gate electrode.

そして、ＭＩＳＦＥＴのソース／ドレイン領域を形成するための活性化に相当する熱処理として、１０００℃又は１０５０℃の窒素（Ｎ_２）雰囲気中で、保持時間を極力短くした高温のアニールを行う。なお、保持時間は、好ましくは１秒以下である。その後、水素（Ｈ_２）を含む窒素（Ｎ_２）ガス（フォーミングガス）中で、４００℃のシンタリング（電極の熱処理）を行うことにより、ＭＩＳキャパシタ７０を形成する。 Then, as a heat treatment corresponding to the activation for forming the source / drain regions of the MISFET, high-temperature annealing is performed in a nitrogen (N ₂ ) atmosphere at 1000 ° C. or 1050 ° C. with a holding time as short as possible. The holding time is preferably 1 second or less. Thereafter, MIS capacitor 70 is formed by performing sintering (electrode heat treatment) at 400 ° C. in nitrogen (N ₂ ) gas (forming gas) containing hydrogen (H ₂ ).

以上の方法によって製造されたＭＩＳキャパシタ７０は、半導体基板１０上に、図示しない界面絶縁膜、ゲート絶縁膜２０、仕事関数制御金属膜３０、低抵抗化金属膜４０、酸素吸収金属膜５０及びレジスト密着性改善金属膜６０が形成されている。   The MIS capacitor 70 manufactured by the above method includes an interface insulating film, a gate insulating film 20, a work function control metal film 30, a low resistance metal film 40, an oxygen absorbing metal film 50, and a resist (not shown) on the semiconductor substrate 10. An adhesion improving metal film 60 is formed.

ここで図２に、酸素吸収金属膜５０を形成するチタン膜の膜厚と、ＭＩＳキャパシタ７０における有効ゲート絶縁膜厚（ＥＯＴ）との関係の一例を示す。この図２に示すように、例えば仕事関数制御金属膜３０としてケイ化タンタル（ＴａＳｉ_Ｘ）膜を使用したゲート電極において、１０００℃又は１０５０℃のうちいずれのアニールを行っても、低抵抗化金属膜４０とレジスト密着性改善金属膜６０との間に、酸素吸収金属膜５０としてチタン膜を挿入した場合には、当該チタン膜を挿入しない場合（チタン膜厚が０ｎｍである場合）と比較して、有効ゲート絶縁膜厚を低減することができる。なお、仕事関数制御金属膜３０として窒化チタン（ＴｉＮ）膜を使用したゲート電極においても、同様の効果を得ることができる。 Here, FIG. 2 shows an example of the relationship between the thickness of the titanium film forming the oxygen-absorbing metal film 50 and the effective gate insulating film thickness (EOT) in the MIS capacitor 70. As shown in FIG. 2, for example, in a gate electrode using a tantalum silicide (TaSi _x ) film as the work function control metal film 30, the low resistance metal can be obtained regardless of whether annealing is performed at 1000 ° C. or 1050 ° C. When a titanium film is inserted as the oxygen-absorbing metal film 50 between the film 40 and the resist adhesion improving metal film 60, the titanium film is not inserted (when the titanium film thickness is 0 nm). Thus, the effective gate insulating film thickness can be reduced. Note that the same effect can be obtained also in a gate electrode using a titanium nitride (TiN) film as the work function control metal film 30.

また、チタン膜の膜厚が５ｎｍ又は１０ｎｍのいずれの場合であっても、ほぼ同様の有効ゲート絶縁膜厚を得ることができる。従って、チタン膜の膜厚が厚くなっても、有効ゲート絶縁膜厚が増加することはなく、当該有効ゲート絶縁膜厚を低減することができる。   Moreover, even if the thickness of the titanium film is 5 nm or 10 nm, substantially the same effective gate insulating film thickness can be obtained. Therefore, even if the thickness of the titanium film is increased, the effective gate insulating film thickness is not increased, and the effective gate insulating film thickness can be reduced.

さらに図３に、ＭＩＳキャパシタ７０表面からの深さ方向における、酸素（Ｏ）及びチタン（Ｔｉ）の濃度分布を示す。   Further, FIG. 3 shows the concentration distribution of oxygen (O) and titanium (Ti) in the depth direction from the surface of the MIS capacitor 70.

ここでは、シリコン基板上に、シリコン酸化（ＳｉＯ_２）膜、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜（膜厚２.５ｎｍ）、ケイ化タンタル（ＴａＳｉ_Ｘ）膜（膜厚１０ｎｍ）、タングステン（Ｗ）膜（膜厚５０ｎｍ）及び窒化チタン（ＴｉＮ）膜（膜厚１０ｎｍ）を積層し、タングステン膜と窒化チタン膜の間にチタン（Ｔｉ）膜を１０ｎｍ挿入した場合と、挿入しない場合とにおいて、１０５０℃のアニールを行うことにより得られる、酸素及びチタンの濃度分布を示す。 Here, a silicon oxide (SiO ₂ ) film, a hafnium nitride silicate (HfSiON) film (thickness 2.5 nm), a tantalum silicide (TaSi _x ) film (thickness 10 nm), and a tungsten (W) film are formed on a silicon substrate. (Film thickness 50 nm) and a titanium nitride (TiN) film (film thickness 10 nm) are laminated, and a titanium (Ti) film is inserted 10 nm between the tungsten film and the titanium nitride film, and 1050 ° C. 2 shows the concentration distribution of oxygen and titanium obtained by performing this annealing.

なお、図３において、深さＲ１の範囲は、窒化チタン膜及びチタン膜が挿入されている場合にはチタン膜が形成されている領域を示し、深さＲ２の範囲は、タングステン膜が形成されている領域を示し、深さＲ３の範囲は、ケイ化タンタル膜、窒化ハフニウムシリケート膜及びシリコン酸化膜が形成されている領域を示し、深さＲ４の範囲は、シリコン基板が形成されている領域を示す。   In FIG. 3, the range of the depth R1 indicates a region where a titanium film is formed when a titanium nitride film and a titanium film are inserted, and the range of the depth R2 is a range where a tungsten film is formed. The range of the depth R3 indicates the region where the tantalum silicide film, the hafnium nitride silicate film, and the silicon oxide film are formed, and the range of the depth R4 indicates the region where the silicon substrate is formed. Indicates.

この図３に示すように、チタン膜を挿入した場合には、チタン膜を挿入しない場合と比較して、タングステン膜（深さＲ２の範囲）における酸素濃度が低下し、またケイ化タンタル膜、窒化ハフニウムシリケート膜及びシリコン酸化膜（深さＲ３の範囲）における酸素濃度も低下する。なお、チタン膜を挿入した場合には、チタン膜（深さＲ１の範囲の右側部分）における酸素濃度が高くなり、当該チタン膜が酸素を吸収している。   As shown in FIG. 3, when the titanium film is inserted, the oxygen concentration in the tungsten film (in the range of the depth R2) is reduced as compared with the case where the titanium film is not inserted, and the tantalum silicide film, The oxygen concentration in the hafnium nitride silicate film and the silicon oxide film (in the range of depth R3) also decreases. In the case where a titanium film is inserted, the oxygen concentration in the titanium film (the right portion in the range of the depth R1) increases, and the titanium film absorbs oxygen.

また、タングステン膜（深さＲ２の範囲）におけるチタン濃度は、検出限界以下であり、チタンは、ゲート絶縁膜２０である窒化ハフニウムシリケート膜に到達していない。すなわち、タングステン膜と窒化チタン膜との間にチタン膜を挿入すれば、チタン膜をゲート絶縁膜２０である窒化ハフニウムシリケート膜に直接接触させなくても、ゲート電極における酸素濃度を低減することができる。   Further, the titanium concentration in the tungsten film (in the range of depth R2) is below the detection limit, and titanium has not reached the hafnium nitride silicate film that is the gate insulating film 20. That is, if a titanium film is inserted between the tungsten film and the titanium nitride film, the oxygen concentration in the gate electrode can be reduced without directly contacting the titanium film with the hafnium nitride silicate film that is the gate insulating film 20. it can.

より具体的には、ゲート電極を形成するタングステン膜やケイ化タンタル膜などの中に存在する酸素は、これらタングステン膜やケイ化タンタル膜より酸化され易いチタン膜と優先的に結合することにより、チタン膜と優先的に酸化物を形成し、これによりチタン膜は、タングステン膜やケイ化タンタル膜中の酸素を吸収する。   More specifically, oxygen present in a tungsten film or a tantalum silicide film that forms a gate electrode is preferentially bonded to a titanium film that is more easily oxidized than the tungsten film or the tantalum silicide film. An oxide is preferentially formed with the titanium film, whereby the titanium film absorbs oxygen in the tungsten film or the tantalum silicide film.

また、チタン膜は、タングステン膜やケイ化タンタル膜より酸化され易いことに加えて、シリコンよりも酸化され易いため、ゲート電極中の酸素は、シリコンと結合するよりも、チタン膜と優先的に結合することにより、チタン酸化物を形成する。   In addition, the titanium film is more easily oxidized than the tungsten film and the tantalum silicide film, and more easily oxidized than silicon. Therefore, oxygen in the gate electrode is preferentially combined with the titanium film rather than bonding with silicon. By bonding, titanium oxide is formed.

これにより、シリコン基板と窒化ハフニウムシリケート膜との界面や、窒化ハフニウムシリケート膜と窒化チタン膜との界面に、絶縁物であるシリコン酸化物や金属酸化物が新たに形成されることがなくなり、従って有効ゲート絶縁膜厚の増加を抑制することができる。   As a result, new silicon oxide or metal oxide as an insulator is not formed at the interface between the silicon substrate and the hafnium nitride silicate film or at the interface between the hafnium nitride silicate film and the titanium nitride film. An increase in the effective gate insulating film thickness can be suppressed.

因みに、ゲート絶縁膜２０に接触しない位置であっても、均一な絶縁膜が形成されると、これは、ゲート絶縁膜２０を有するキャパシタに直列にキャパシタを接続することになる。しかし、本実施の形態の場合、チタン膜は、酸素を吸収しても、正規組成のチタン酸化物を生成することはない。このため、当該酸素を吸収したチタン膜は、絶縁膜として機能せず、電流を流すことから、有効ゲート絶縁膜が増加することはない。   Incidentally, when a uniform insulating film is formed even at a position not in contact with the gate insulating film 20, the capacitor is connected in series to the capacitor having the gate insulating film 20. However, in the case of the present embodiment, the titanium film does not generate a titanium oxide having a normal composition even when oxygen is absorbed. For this reason, the titanium film that has absorbed oxygen does not function as an insulating film, and a current flows, so that the effective gate insulating film does not increase.

ここで図４に、挿入されるチタン膜の膜厚を０〜１０ｎｍの範囲内で変化させた場合における、有効ゲート絶縁膜厚（ＥＯＴ）とゲートリーク電流密度（Ｊｇ）との関係の一例を示す。この図４に示すように、仕事関数制御金属膜３０の種類とアニールの温度とが同一であれば、チタン膜の膜厚にかかわらず、有効ゲート絶縁膜厚及びゲートリーク電流密度特性は、ほぼ同様の特性になる。従って、チタン膜を挿入しても、このことがゲートリーク電流に影響を及ぼすことはない。   Here, FIG. 4 shows an example of the relationship between the effective gate insulating film thickness (EOT) and the gate leakage current density (Jg) when the thickness of the inserted titanium film is changed within the range of 0 to 10 nm. Show. As shown in FIG. 4, if the type of the work function control metal film 30 and the annealing temperature are the same, the effective gate insulating film thickness and the gate leakage current density characteristics are almost equal regardless of the film thickness of the titanium film. Similar characteristics are obtained. Therefore, even if a titanium film is inserted, this does not affect the gate leakage current.

ところで、金属の酸化され易さは、金属が金属酸化物を生成する際の生成エネルギーを比較することにより判断される。ここで図５に、２９８Ｋ及び１気圧の条件下で、種々の金属酸化物を生成する場合における、酸素（Ｏ_２）１ｍｏｌあたりの標準生成エネルギーを示す。なお、標準生成エネルギーは、いずれも負であるため、これら金属酸化物を生成する化学反応は、発熱反応に相当し、当該化学反応は自発的に進行する。 By the way, the ease of oxidation of a metal is judged by comparing the production | generation energy at the time of a metal producing | generating a metal oxide. Here, FIG. 5 shows the standard production energy per 1 mol of oxygen (O ₂ ) when various metal oxides are produced under the conditions of 298 K and 1 atm. In addition, since standard production | generation energy is all negative, the chemical reaction which produces | generates these metal oxides corresponds to an exothermic reaction, and the said chemical reaction advances spontaneously.

この図５に示すように、チタン（Ｔｉ）は、その標準生成エネルギーの絶対値が、タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）より大きいため、これらより酸化され易い。   As shown in FIG. 5, titanium (Ti) is more easily oxidized because the absolute value of its standard generation energy is larger than that of tungsten (W), tantalum (Ta), and silicon (Si).

また、仕事関数制御金属膜３０を形成する窒化チタン（ＴｉＮ）は、チタン酸化物（ＴｉＯ_２）を生成する際、チタン（Ｔｉ）と窒素（Ｎ）の結合を切るエネルギーを余分に必要とするため、チタンより酸化されにくい。 In addition, titanium nitride (TiN) forming the work function control metal film 30 requires extra energy to cut the bond between titanium (Ti) and nitrogen (N) when producing titanium oxide (TiO ₂ ). Therefore, it is less oxidized than titanium.

また、タンタル及びシリコンのいずれもチタンより酸化されにくいことから、仕事関数制御金属膜３０を形成するケイ化タンタル（ＴａＳｉ_Ｘ）も、窒化チタンと同様に、チタンより酸化されにくい。なお、ケイ化タンタル（ＴａＳｉ_Ｘ）を酸化することによりタンタル酸化物（Ｔａ_２Ｏ_５）やシリコン酸化物（ＳｉＯ_５）を形成する場合には、ケイ化タンタル（ＴａＳｉ_Ｘ）の結合を切るエネルギーを余分に必要とするため、ケイ化タンタルは、タンタル及びシリコンを直接酸化する場合より酸化されにくい。 Further, since both tantalum and silicon are less likely to be oxidized than titanium, tantalum silicide (TaSi _x ) forming the work function control metal film 30 is also less likely to be oxidized than titanium, like titanium nitride. Note that when tantalum silicide (TaSi _x ) is oxidized to form tantalum oxide (Ta ₂ O ₅ ) or silicon oxide (SiO ₅ ), energy for cutting the bond of tantalum silicide (TaSi _x ). Tantalum silicide is less susceptible to oxidation than direct oxidation of tantalum and silicon.

このように本実施の形態によれば、ゲート電極を透過する酸素の濃度や、ゲート電極に含まれる酸素の濃度を低減することができ、従って高温の熱処理（アニール）を行う際に、ゲート絶縁膜２０の膜厚が増加することを抑制することができる。また、薄い酸素吸収金属膜５０を挿入するだけで良く、簡易な構成で所望の効果を得ることができる。また、酸素吸収金属膜５０がゲート絶縁膜２０と接触していないため、酸素吸収金属膜５０が酸化されても、ゲート絶縁膜２０の膜厚が増加することはない。   As described above, according to the present embodiment, the concentration of oxygen that passes through the gate electrode and the concentration of oxygen contained in the gate electrode can be reduced. Therefore, when performing high-temperature heat treatment (annealing), gate insulation is performed. An increase in the film thickness of the film 20 can be suppressed. Moreover, it is only necessary to insert a thin oxygen-absorbing metal film 50, and a desired effect can be obtained with a simple configuration. Further, since the oxygen absorbing metal film 50 is not in contact with the gate insulating film 20, even if the oxygen absorbing metal film 50 is oxidized, the thickness of the gate insulating film 20 does not increase.

なお上述の第１の実施の形態は一例であって、本発明を限定するものではない。例えば、酸素吸収金属膜５０として、チタン膜ではなく、ハフニウム（Ｈｆ）膜やジルコニウム（Ｚｒ）膜などを使用しても良い。   The first embodiment described above is merely an example, and does not limit the present invention. For example, as the oxygen-absorbing metal film 50, a hafnium (Hf) film or a zirconium (Zr) film may be used instead of a titanium film.

因みに、酸素吸収金属膜５０は、仕事関数制御金属膜３０及び低抵抗化金属膜４０より酸化され易いだけでなく、これら仕事関数制御金属膜３０及び低抵抗化金属膜４０より窒化され易い。   Incidentally, the oxygen-absorbing metal film 50 is not only easily oxidized than the work function control metal film 30 and the low resistance metal film 40 but also easily nitrided from the work function control metal film 30 and the low resistance metal film 40.

従って、例えば窒素雰囲気中で高温の熱処理（アニール）を行う場合において、ゲート電極を透過する窒素の濃度を低減することができる。また、例えば窒化チタン膜から拡散される窒素や、窒化ハフニウムシリケート膜においてシリコンやハフニウムなどと十分に結合を形成していない窒素など、ゲート電極に含まれる窒素の濃度を低減することができる。   Therefore, for example, when high-temperature heat treatment (annealing) is performed in a nitrogen atmosphere, the concentration of nitrogen transmitted through the gate electrode can be reduced. Further, the concentration of nitrogen contained in the gate electrode can be reduced, for example, nitrogen diffused from the titanium nitride film or nitrogen that is not sufficiently bonded to silicon, hafnium, or the like in the hafnium silicate film.

これにより、窒素がシリコンと結合することによって、絶縁膜であるシリコン窒化（ＳｉＮ）膜が形成され、ゲート絶縁膜２０の膜厚が増加することを抑制することができ、またゲート閾値電圧の変動や移動度の劣化を抑制することができる。   As a result, a silicon nitride (SiN) film, which is an insulating film, is formed by combining nitrogen with silicon, and an increase in the thickness of the gate insulating film 20 can be suppressed, and fluctuations in the gate threshold voltage can be prevented. And degradation of mobility can be suppressed.

（２）第２の実施の形態
図６〜図１１に、本発明の第２の実施の形態によるＮＭＩＳＦＥＴの製造方法を示す。図６に示すように、Ｎ型半導体基板１００の表面部分にＰ型半導体領域１１０及び素子分離絶縁膜１２０を形成する。 (2) Second Embodiment FIGS. 6 to 11 show a method for manufacturing an NMISFET according to a second embodiment of the present invention. As shown in FIG. 6, a P-type semiconductor region 110 and an element isolation insulating film 120 are formed on the surface portion of the N-type semiconductor substrate 100.

図７に示すように、半導体基板１００上にゲート絶縁膜１３０を形成する。このゲート絶縁膜１３０としては、例えば、シリコン酸化物（ＳｉＯ_２）などからなる膜厚が１ｎｍ以下の界面絶縁膜と、ハフニウム酸化物（ＨｆＯ_２）などからなる膜厚が３ｎｍ以下の高誘電率絶縁膜とを積層した絶縁膜を使用することができる。 As shown in FIG. 7, a gate insulating film 130 is formed on the semiconductor substrate 100. As the gate insulating film 130, for example, an interface insulating film made of silicon oxide (SiO ₂ ) or the like having a thickness of 1 nm or less, and a high dielectric constant having a thickness made of hafnium oxide (HfO ₂ ) or the like having a thickness of 3 nm or less. An insulating film in which an insulating film is stacked can be used.

この場合、界面絶縁膜としては、例えばハフニウムシリケート（ＨｆＳｉＯ_Ｘ）のように、上層の高誘電率絶縁膜の構成要素が混在したものでも良く、また窒化シリケート（ＳｉＯＮ）のように、窒素が添加されたものでも良い。 In this case, the interfacial insulating film may be a mixture of components of an upper high dielectric constant insulating film such as hafnium silicate (HfSiO _X ), or nitrogen added as in nitrided silicate (SiON). It may be what was done.

また、高誘電率膜としては、ハフニウム酸化物（ＨｆＯ_２）、ハフニウム酸化物にシリコン又はアルミニウムを添加したハフニウムシリケート（ＨｆＳｉＯ_Ｘ）又はハフニウムアルミネート（ＨｆＡｌＯ_Ｘ）、ハフニウム酸化物に窒素を添加したハフニウム酸窒化物（ＨｆＯＮ）、ハフニウム酸化物にシリコン又はアルミニウムと窒素とを同時に添加した窒化ハフニウムシリケート（ＨｆＳｉＯＮ）又は窒化ハフニウムアルミネート（ＨｆＡｌＯＮ）などを使用することができる。 Further, as a high dielectric constant film, hafnium oxide (HfO ₂ ), hafnium silicate (HfSiO _X ) in which silicon or aluminum is added to hafnium oxide or hafnium aluminate (HfAlO _X ), or nitrogen is added to hafnium oxide. Hafnium oxynitride (HfON), hafnium oxide, silicon or aluminum and nitrogen and hafnium silicate (HfSiON), nitrided hafnium aluminate (HfAlON), or the like can be used.

なお、この場合、ハフニウム酸化物ではなく、ジルコニウム酸化物（ＺｒＯ_２）又はジルコニウム酸化物にシリコン、アルミニウム、窒素などを添加したものを使用しても良く、またＬａなどのランタノイド又はイットリウム（Ｙ）の酸化物、若しくはこれらの酸化物にシリコン、アルミニウム、窒素などを添加したものを使用しても良い。さらに、高誘電率膜は、シリコン酸化膜又はシリコン酸窒化（ＳｉＯＮ）膜の単層であっても良い。 In this case, instead of hafnium oxide, zirconium oxide (ZrO ₂ ) or zirconium oxide to which silicon, aluminum, nitrogen or the like is added may be used, and lanthanoid such as La or yttrium (Y) These oxides, or those obtained by adding silicon, aluminum, nitrogen, or the like to these oxides may be used. Further, the high dielectric constant film may be a single layer of a silicon oxide film or a silicon oxynitride (SiON) film.

図８に示すように、ゲート絶縁膜１３０上に、ゲート電極の仕事関数を制御する仕事関数制御金属膜１４０を堆積する。この仕事関数制御金属膜１４０は、ＮＭＩＳＦＥＴを形成する場合には、フェルミレベルの位置がシリコンの禁制帯中央より伝導電子帯に近いものが適しており、例えばＴａＳｉ_Ｘ、ＷＳｉ_Ｘ、ＴｉＳｉ_Ｘ、などの金属ケイ化物、又はＴａＳｉ_ＸＮ_Ｙ、ＷＳｉ_ＸＮ_Ｙ、ＴｉＳｉ_ＸＮ_Ｙなどの金属ケイ化物に窒素を添加したものを使用することができる。 As shown in FIG. 8, a work function control metal film 140 for controlling the work function of the gate electrode is deposited on the gate insulating film 130. When the NMISFET is formed, the work function control metal film 140 is suitable to have a Fermi level position closer to the conduction electron band than the center of the forbidden band of silicon. For example, TaSi _X , WSi _X , TiSi _X , etc. Or a metal silicide such as TaSi _X N _Y , WSi _X N _Y , or TiSi _X N _Y added with nitrogen can be used.

また、光電子放出などによって測定された仕事関数がシリコンの禁制帯中央より荷電子帯よりであっても、ＮｉＳｉ_Ｘ、ＰｔＳｉ_Ｘ、ＣｏＳｉ_Ｘ、などのＳｉを含む金属ケイ化物は、ゲート絶縁膜１３０上で、フェルミレベル・ピンニングと呼ばれる現象によって、フェルミレベルが伝導電子帯から０.２ｅＶ程度禁制帯中央に寄った位置に固定されるため、ＮＭＩＳＦＥＴ用の仕事関数制御金属として使用することができる。 Further, even if the work function measured by photoelectron emission is from the center of the forbidden band of silicon to the valence band, the metal silicide containing Si such as NiSi _X , PtSi _X , CoSi _X , etc. The Fermi level is fixed at a position close to the center of the forbidden band by about 0.2 eV from the conduction electron band by a phenomenon called Fermi level pinning. Therefore, it can be used as a work function control metal for NMISFET.

また、Ｔａ、Ｎｂ、ＶなどのＶａ属元素も、ＮＭＩＳＦＥＴに適したフェルミレベルの位置を示し、これらの材料の仕事関数（真空準位とフェルミレベルのエネルギー差）は、ほぼ４.０〜４.６ｅＶの間に位置する。   Moreover, Va group elements such as Ta, Nb, and V also show Fermi level positions suitable for NMISFETs, and the work functions of these materials (the energy difference between the vacuum level and the Fermi level) are approximately 4.0 to 4. Located between .6 eV.

次に、仕事関数制御金属膜１４０上に例えばＷ、Ｍｏ、Ｔａなどの低抵抗化金属膜１５０を堆積した後、低抵抗化金属膜１５０上に酸素吸収金属膜１６０を堆積する。酸素吸収金属膜１６０は、第１の実施の形態と同様に、仕事関数制御金属膜１４０及び低抵抗化金属膜１５０の組み合わせに応じて、標準生成エネルギーを比較することにより決定されることができ、例えばＴｉ、Ｚｒ、ＨｆなどのＩＶａ金属、又はＴａなどのＶａ金属を使用することができる。   Next, after a low resistance metal film 150 such as W, Mo, Ta or the like is deposited on the work function control metal film 140, an oxygen absorbing metal film 160 is deposited on the low resistance metal film 150. As in the first embodiment, the oxygen-absorbing metal film 160 can be determined by comparing the standard generation energy according to the combination of the work function control metal film 140 and the low resistance metal film 150. For example, an IVa metal such as Ti, Zr, or Hf, or a Va metal such as Ta can be used.

酸素吸収金属膜１６０上に、例えばＴｉＮなどの保護膜１７０を堆積する。この保護膜１７０は、後にゲートキャップ膜１８０を堆積する際に、仕事関数制御金属膜１４０、低抵抗化金属膜１５０及び酸素吸収金属膜１６０を保護するための膜である。   A protective film 170 such as TiN is deposited on the oxygen absorbing metal film 160. The protective film 170 is a film for protecting the work function control metal film 140, the low resistance metal film 150, and the oxygen absorbing metal film 160 when the gate cap film 180 is deposited later.

保護膜１７０上に、例えばシリコン窒化（ＳｉＮ）膜からなるゲートキャップ膜１８０を堆積する。このゲートキャップ膜１８０は、後に行われるイオン注入や洗浄工程から保護膜１７０の上面を保護する役割を果たす。なお、ゲートキャップ膜１８０としては、例えばシリコン窒化膜のように還元雰囲気中で堆積される絶縁膜、又はプラズマＣＶＤ法などによって低温で形成されるシリコン酸化膜、又はこれらの複合膜を使用することができる。   On the protective film 170, a gate cap film 180 made of, for example, a silicon nitride (SiN) film is deposited. The gate cap film 180 serves to protect the upper surface of the protective film 170 from a subsequent ion implantation or cleaning process. As the gate cap film 180, for example, an insulating film deposited in a reducing atmosphere such as a silicon nitride film, a silicon oxide film formed at a low temperature by a plasma CVD method, or a composite film thereof is used. Can do.

図９に示すように、ゲートキャップ膜１８０上にフォトレジストを塗布し、露光及び現像を行うことにより、ゲートパターンを有するレジストマスク１９０を形成する。このレジストマスク１９０をマスクとして、ＲＩＥによって、ゲートキャップ膜１８０、保護膜１７０、酸素吸収金属膜１６０、低抵抗化金属膜１５０、仕事関数制御金属膜１４０及びゲート絶縁膜１３０にエッチングを行うことにより、ゲート電極２００及びゲート絶縁膜１３０を形成する。なお、この場合、レジストマスク１９０をマスクとして、ゲートキャップ膜１９０のみにパターニングを行い、当該ゲートキャップ膜１９０をハードマスクとして、パターニングを行っても良い。   As shown in FIG. 9, a photoresist is applied on the gate cap film 180, and exposure and development are performed to form a resist mask 190 having a gate pattern. Using this resist mask 190 as a mask, the gate cap film 180, the protective film 170, the oxygen absorbing metal film 160, the low resistance metal film 150, the work function control metal film 140, and the gate insulating film 130 are etched by RIE. Then, the gate electrode 200 and the gate insulating film 130 are formed. In this case, patterning may be performed only on the gate cap film 190 using the resist mask 190 as a mask and patterning using the gate cap film 190 as a hard mask.

図１０に示すように、シリコン窒化膜などを例えば１０ｎｍ以下の膜厚で等方的に堆積した後、ＲＩＥによって、当該シリコン窒化膜にエッチングを行うことにより、オフセットスペーサ２１０を形成する。続いて、ヒ素（Ａｓ）などのイオン注入を行って、ソース／ドレインエクステンション領域２２０を形成した後、ボロン（Ｂ）などのイオン注入を行って、ＨＡＬＯ領域（ポケット領域）２３０を形成する。   As shown in FIG. 10, after an isotropically deposited silicon nitride film or the like with a film thickness of 10 nm or less, for example, the silicon nitride film is etched by RIE, thereby forming an offset spacer 210. Subsequently, ion implantation of arsenic (As) or the like is performed to form the source / drain extension region 220, and then ion implantation of boron (B) or the like is performed to form the HALO region (pocket region) 230.

図１１に示すように、シリコン窒化膜などを例えば１００ｎｍ以下の膜厚で等方的に堆積した後、ＲＩＥによって、当該シリコン窒化膜にエッチングを行うことにより、側壁スペーサ２４０を形成する。なお、この側壁スペーサ２４０は、シリコン窒化膜の単層でも良く、又はシリコン窒化膜とシリコン酸化膜などとの複合膜であっても良い。   As shown in FIG. 11, after a silicon nitride film or the like is isotropically deposited with a film thickness of, for example, 100 nm or less, the silicon nitride film is etched by RIE, thereby forming sidewall spacers 240. The sidewall spacer 240 may be a single layer of a silicon nitride film or a composite film of a silicon nitride film and a silicon oxide film.

続いて、ヒ素（Ａｓ）などのイオン注入を行った後、例えば１０００℃乃至１０５０℃の温度で１秒以下のＲＴＡなどのアニールを行って当該イオン注入したヒ素を活性化させることにより、ソース／ドレイン領域２５０を形成する。   Subsequently, after ion implantation of arsenic (As) or the like is performed, annealing such as RTA at a temperature of 1000 ° C. to 1050 ° C. for 1 second or less is performed to activate the ion-implanted arsenic. A drain region 250 is formed.

なお、この場合、アニールとしては、キセノン（Ｘｅ）フラッシュランプを用いたアニール（ＦＬＡ）、レーザ光を用いたアニール、５００℃かつ数十分程度のアニールを用いたＳＰＥＲ（solid phase epitaxial regrowth）などを使用すれば良い。   In this case, as annealing, annealing using a xenon (Xe) flash lamp (FLA), annealing using laser light, SPER (solid phase epitaxial regrowth) using annealing at 500 ° C. and several tens of minutes, etc. Should be used.

その後、必要に応じて、ソース／ドレイン領域２５０の表面部分にシリサイド（図示せず）を形成した後、層間絶縁膜及び配線（図示せず）を順次形成することにより、ＮＭＩＳＦＥＴ２６０を形成する。   Thereafter, if necessary, after forming silicide (not shown) on the surface portion of the source / drain region 250, an NMISFET 260 is formed by sequentially forming an interlayer insulating film and wiring (not shown).

以上の方法によって製造されたＮＭＩＳＦＥＴ２６０は、図１１に示すように、Ｎ型半導体基板１００の表面部分に素子分離絶縁膜１２０が形成され、当該素子分離絶縁膜１２０によって分離されたＰ型半導体領域１１０の中央部分には、ゲート絶縁膜１３０を介して、仕事関数制御金属膜１４０、低抵抗化金属膜１５０、酸素吸収金属膜１６０、保護膜１７０及びゲートキャップ膜１８０からなるゲート電極２００が形成されている。   In the NMISFET 260 manufactured by the above method, as shown in FIG. 11, the element isolation insulating film 120 is formed on the surface portion of the N-type semiconductor substrate 100, and the P-type semiconductor region 110 isolated by the element isolation insulating film 120 is formed. A gate electrode 200 composed of a work function control metal film 140, a low resistance metal film 150, an oxygen absorbing metal film 160, a protective film 170 and a gate cap film 180 is formed in the central portion of the gate electrode. ing.

ゲート電極２００の側面には、オフセットスペーサ２１０を介して側壁スペーサ２４０が形成され、またゲート電極２００の下方に位置し、かつＰ型半導体領域１１０の表面付近には、チャネル領域２７０が形成されている。   Side wall spacers 240 are formed on the side surfaces of the gate electrode 200 via offset spacers 210, and channel regions 270 are formed near the surface of the P-type semiconductor region 110 and below the gate electrode 200. Yes.

このチャネル領域２７０の両端には、ソース／ドレインエクステンション領域２２０が形成され、ソース／ドレインエクステンション領域２２０の下方には、ＨＡＬＯ領域（ポケット領域）２３０が形成され、さらにソース／ドレインエクステンション領域２２０と素子分離絶縁膜１２０との間には、ソース／ドレイン領域２５０が形成されている。   A source / drain extension region 220 is formed at both ends of the channel region 270, and a HALO region (pocket region) 230 is formed below the source / drain extension region 220. Further, the source / drain extension region 220 and the element are formed. A source / drain region 250 is formed between the isolation insulating film 120.

このように本実施の形態によれば、第１の実施の形態と同様の効果を得ることができ、さらに、高温の熱処理（アニール）を行う際に、ゲート絶縁膜１３０の膜厚が増加することを抑制することができることから、駆動能力の高いトランジスタを安定して製造することができる。   As described above, according to the present embodiment, the same effects as those of the first embodiment can be obtained, and the film thickness of the gate insulating film 130 is increased when performing high-temperature heat treatment (annealing). Therefore, a transistor with high driving capability can be manufactured stably.

なお上述の第２の実施の形態は一例であって、本発明を限定するものではない。例えば、ＮＭＩＳＦＥＴではなく、ＰＭＩＳＦＥＴを形成しても良く、またフォトリソグラフィ技術を用いてレジストマスクを形成し、別種のイオン注入を行うことにより、ＣＭＩＳＦＥＴを形成しても良い。   Note that the second embodiment described above is merely an example, and does not limit the present invention. For example, a PMISFET may be formed instead of an NMISFET, or a CMISFET may be formed by forming a resist mask using photolithography technology and performing another kind of ion implantation.

かかる場合、ＰＭＩＳＦＥＴにおいて使用される仕事関数制御金属膜としては、フェルミレベルの位置がシリコンの禁制帯中央より荷電子帯に近いものが適しており、例えばＴｉＮ_Ｘ、ＺｒＮ_Ｘ、ＨｆＮ_Ｘ、ＶＮ_Ｘ、ＮｂＮ_Ｘ、ＴａＮ_Ｘ、ＣｒＮ_Ｘ、ＭｏＮ_Ｘ、ＴｉＮ_Ｘ、ＷＮ_Ｘなどの金属窒化物、又はＣｒ、Ｍｏ、ＷなどのＶＩａ属金属、又はＣｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、ＩｒなどのＶＩＩＩ属金属、ＲｅなどのＶＩＩａ属金属、又はこれらの化合物を使用することができる。 In such a case, the work function control metal film used in the PMISFET is suitable to have a Fermi level position closer to the valence band than the forbidden band center of silicon. For example, TiN _X , ZrN _X , HfN _X , VN _X , NbN _X , TaN _X , CrN _X , MoN _X , TiN _X , WN _X and other metal nitrides, or Group VIa metals such as Cr, Mo and W, or Co, Ni, Pt, Pd, Ru, Ir, etc. A Group VIII metal, a Group VIIa metal such as Re, or a compound thereof can be used.

本発明の第１の実施の形態によるＭＩＳキャパシタの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the MIS capacitor by the 1st Embodiment of this invention. 酸素吸収金属膜を形成するチタン膜の膜厚と、ＭＩＳキャパシタにおける有効ゲート絶縁膜厚（ＥＯＴ）との関係を示す説明図である。It is explanatory drawing which shows the relationship between the film thickness of the titanium film which forms an oxygen absorption metal film, and the effective gate insulating film thickness (EOT) in a MIS capacitor. ＭＩＳキャパシタ表面からの深さ方向における、酸素（Ｏ）及びチタン（Ｔｉ）の濃度分布を示す説明図である。It is explanatory drawing which shows concentration distribution of oxygen (O) and titanium (Ti) in the depth direction from the MIS capacitor surface. 挿入されるチタン膜の膜厚を変化させた場合における、有効ゲート絶縁膜厚（ＥＯＴ）とゲートリーク電流密度（Ｊｇ）との関係を示す説明図である。It is explanatory drawing which shows the relationship between an effective gate insulating film thickness (EOT) and gate leak current density (Jg) at the time of changing the film thickness of the titanium film inserted. 各種金属酸化物を生成する場合における、酸素（Ｏ_２）１ｍｏｌあたりの標準生成エネルギーを示す説明図である。In case of generating the various metal oxides is an explanatory diagram showing a standard formation energy per oxygen (O ₂₎ 1mol. 本発明の第２の実施の形態によるＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of NMISFET by the 2nd Embodiment of this invention. 同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same NMISFET. 同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same NMISFET. 同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same NMISFET. 同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same NMISFET. 同ＮＭＩＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。It is a longitudinal cross-sectional view which shows the cross-section of the element according to process in the manufacturing method of the same NMISFET.

符号の説明Explanation of symbols

１０、１００ 半導体基板
２０、１３０ ゲート絶縁膜
３０、１４０ 仕事関数制御金属膜
４０、１５０ 低抵抗化金属膜
５０、１６０ 酸素吸収金属膜
６０ レジスト密着性改善金属膜
７０ ＭＩＳキャパシタ
１７０ 保護膜
１８０ ゲートキャップ膜
２００ ゲート電極
２５０ ソース／ドレイン領域 10, 100 Semiconductor substrate 20, 130 Gate insulating film 30, 140 Work function control metal film 40, 150 Low resistance metal film 50, 160 Oxygen absorbing metal film 60 Resist adhesion improving metal film 70 MIS capacitor 170 Protective film 180 Gate cap Film 200 Gate electrode 250 Source / drain region

Claims (5)

半導体基板上に絶縁膜を形成するステップと、
前記絶縁膜上に第１の金属膜を形成するステップと、
前記第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜を形成するステップと、
前記第１及び第２の金属膜にパターニングを行うステップと、
所定の熱処理を行うステップと
を備えることを特徴とする半導体装置の製造方法。 Forming an insulating film on the semiconductor substrate;
Forming a first metal film on the insulating film;
Above the first metal film, a generation energy when generating a metal oxide per mole of oxygen molecules is negative, and an absolute value of the generation energy is a second higher than the first metal film. Forming a metal film of
Patterning the first and second metal films;
And a step of performing a predetermined heat treatment. 前記第２の金属膜を形成するステップでは、
前記第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜及びシリコン酸化物より大きい第２の金属膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。 In the step of forming the second metal film,
Above the first metal film, the generation energy when generating a metal oxide per mole of oxygen molecules is negative, and the absolute value of the generation energy is the first metal film and the silicon oxide. 2. The method of manufacturing a semiconductor device according to claim 1, wherein a second metal film larger than the first metal film is formed. 半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成された第１の金属膜と、
前記第１の金属膜の上方に形成され、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜より大きい第２の金属膜と
を備えることを特徴とする半導体装置。 An insulating film formed on the semiconductor substrate;
A first metal film formed on the insulating film;
Formed above the first metal film, the generated energy when generating a metal oxide per mole of oxygen molecules is negative, and the absolute value of the generated energy is larger than that of the first metal film A semiconductor device comprising: a second metal film. 前記第２の金属膜は、
前記第１の金属膜の上方に形成され、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ前記生成エネルギーの絶対値が前記第１の金属膜及びシリコン酸化物より大きいことを特徴とする請求項３記載の半導体装置。 The second metal film is
Formed above the first metal film, the generated energy when generating a metal oxide per mole of oxygen molecules is negative, and the absolute value of the generated energy is the first metal film and silicon 4. The semiconductor device according to claim 3, wherein the semiconductor device is larger than an oxide. 前記第２の金属膜は、
チタン、ジルコニウム又はハフニウムのいずれかであることを特徴とする請求項３記載の半導体装置。 The second metal film is
4. The semiconductor device according to claim 3, wherein the semiconductor device is any one of titanium, zirconium, and hafnium.

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