JP2007265019A - 演算処理装置 - Google Patents
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Abstract
【課題】演算処理能力とコストのバランスを考慮した演算処理装置の設計技術を提供する。
【解決手段】演算処理装置において、第1半導体基板100は、異なる処理を実行する複数のプロセッサ10、12、14、16が一体に集積化される。第2半導体基板200は、第1半導体基板100に集積化される複数のプロセッサ10、12、14、16により管理される複数のメモリ20、22、24、26が一体に集積化される。第1半導体基板100上に集積化された複数のプロセッサ10、12、14、16は、それぞれが個別に、第2半導体基板200上に集積化された管理対象となるメモリ20、22、24、26を制御するためのメモリコントローラを含む。半導体基板100、200を、異なる半導体製造プロセスにより製造し、それぞれの表面にマイクロバンプを形成するとともに、半導体基板の厚み方向に積層し、マイクロバンプを介して接続する。
【選択図】図2
【解決手段】演算処理装置において、第1半導体基板100は、異なる処理を実行する複数のプロセッサ10、12、14、16が一体に集積化される。第2半導体基板200は、第1半導体基板100に集積化される複数のプロセッサ10、12、14、16により管理される複数のメモリ20、22、24、26が一体に集積化される。第1半導体基板100上に集積化された複数のプロセッサ10、12、14、16は、それぞれが個別に、第2半導体基板200上に集積化された管理対象となるメモリ20、22、24、26を制御するためのメモリコントローラを含む。半導体基板100、200を、異なる半導体製造プロセスにより製造し、それぞれの表面にマイクロバンプを形成するとともに、半導体基板の厚み方向に積層し、マイクロバンプを介して接続する。
【選択図】図2
Description
本発明は、演算処理装置に関し、特に異なる複数の処理を実行するプロセッサを備えた演算処理装置に関する。
近年、パーソナルコンピュータや、ワークステーション、高性能なゲーム機器の高機能、高性能化にともない、搭載される演算処理装置の回路規模は、増大の一途をたどっている。かかる演算処理装置は、CPU(Central Processing Unit)などの汎用的な演算処理を行うプロセッサ、信号の入出力を管理するプロセッサ、オーディオ信号処理を行うプロセッサ、画像処理を実行するグラフィックプロセッサなどに加えて、各プロセッサによって使用、管理されるメモリを含んで構成されるのが一般的である。
こうした中、各プロセッサおよび各メモリを、要求される性能を満たしつつ、どのように集積化するかが、低コスト化を実現する上で重要な課題となっている。あるプロセッサと、そのプロセッサにより管理されるメモリを1つの半導体基板に混載して集積化するために、eDRAM(Embedded Dynamic Access Memory)を利用する場合がある。eDRAMを利用すると、プロセッサとメモリが同一半導体基板上に形成されるため、入出力バッファやプリント基板上での配線が不要となり、また広帯域な設計が可能となるなどのメリットを享受できる。
しかしながら、近年の演算処理装置において、CPUやグラフィックプロセッサなどの、高速性、高機能性が要求されるプロセッサは、回路規模の増大によるチップ面積の増加や、消費電力化の増大を抑えるために、0.13μm、0.11μm、90nmなどの最先端のプロセスを使用して設計、製造される場合が多い。最先端のプロセスを使用する場合、プロセッサほどの高集積化が要求されないDRAMを混載すると、結果としてコストアップにつながり、かならずしも、eDRAMを使用した設計が最適であるとは限らない状況が発生する。
近年では、半導体基板の表面に、直径が数十μmのマイクロバンプと呼ばれる信号の入出力用や電源供給用の端子を配置する技術が開発されている。かかる構造を採用することにより、半導体チップ上に半導体チップを積層し、マイクロバンプを介して接続するCoC(Chip On Chip)や、シリコンインターポーザと呼ばれる基板上に、複数のシリコンチップを配置し、マイクロバンプおよびシリコンインターポーザを介して互いに接続するSIS(System In Silicon)が実現される。マイクロバンプを使用したCoCやSISによれば、各チップ間の高速なデータ転送が可能となる。
かかる状況において、3次元グラフィックスを扱う高性能なグラフィックプロセッサなどを搭載する演算処理装置においては、汎用的な演算処理を実行するCPUと、グラフィックや入出力信号処理など、特定の処理に特化して設計された特定用途プロセッサを、いかに集積化するかは、性能とコストのバランスを最適化する上できわめて重要な課題となる。
本発明は係る課題に鑑みてなされたものであり、その目的は、演算処理能力とコストのバランスを考慮した演算処理装置の設計技術の提供にある。
本発明のある態様の演算処理装置は、異なる処理を実行する複数のプロセッサが一体に集積化された第1の半導体基板と、第1の半導体基板に集積化される複数のプロセッサにより管理される複数のメモリが一体に集積化された第2の半導体基板と、を備える。第1の半導体基板上に集積化された複数のプロセッサは、それぞれが個別に、第2の半導体基板上に集積化された管理対象となるメモリを制御するためのメモリコントローラを含む。
この態様によると、ひとつのメモリを、複数のプロセッサで共有するのではなく、プロセッサごとにメモリコントローラおよびメモリを個別に設けるため、各プロセッサに最適なメモリ管理を行うことができる。さらに、複数のプロセッサと、複数のメモリを、別々の半導体基板に集積することにより、プロセッサ、すなわちロジックを形成するために最適なプロセスと、DRAMなどのメモリを形成するために最適なプロセスを選択することができる。
第1、第2の半導体基板を、異なる半導体製造プロセスにより形成し、それぞれの表面にマイクロバンプを形成するとともに、第1、第2の半導体基板を厚み方向に積層し、マイクロバンプを介して接続してもよい。また、複数のプロセッサおよびそれぞれの管理対象となる複数のメモリは、互いの投影が少なくとも一部においてオーバーラップするように配置されてもよい。
この態様では、複数のプロセッサと複数のメモリ間は、それぞれが別個に接続されることになるが、マイクロバンプを介して接続することにより、ビット幅の制約を受けずに設計することができ、さらに、半導体チップの専有面積を小さくすることができる。
この態様では、複数のプロセッサと複数のメモリ間は、それぞれが別個に接続されることになるが、マイクロバンプを介して接続することにより、ビット幅の制約を受けずに設計することができ、さらに、半導体チップの専有面積を小さくすることができる。
本発明の別の態様も、演算処理装置に関する。この態様の演算処理装置は、汎用処理を実行する演算プロセッサと、演算プロセッサにより管理されるメモリと、特定の処理を実行するために設計された複数の特定用途プロセッサと、複数の特定用途プロセッサにより管理される特定用途メモリと、を備える。演算プロセッサと、画像処理を実行する画像処理用プロセッサ以外の特定用途プロセッサと、を第1の半導体基板に一体に集積化し、演算プロセッサにより管理されるメモリと、画像処理用プロセッサ以外の特定用途プロセッサによって管理される特定用途メモリと、を第2の半導体基板に一体集積化する。
この態様によると、第1の半導体基板に集積化される演算プロセッサと、特定用途プロセッサ間のバスを半導体基板内に内蔵することができ、安定した信号処理が実現できる。また、画像処理用プロセッサと画像処理用プロセッサにより管理されるメモリ間は、広バンド幅で接続する必要がある場合が多い。そこで、画像処理用プロセッサおよびそのメモリを、第1、第2の半導体基板の外に、別チップとして設計することにより、処理能力を優先した設計が可能となる。
複数の特定用途プロセッサのうち、画像処理用プロセッサと、特定用途メモリのうち、画像処理用プロセッサにより管理されるメモリと、を第3の半導体基板に一体集積化してもよい。画像処理プロセッサにより管理されるメモリをeDRAMとして設計することにより、広バンド幅を確保することが可能となる。
第1、第2の半導体基板を、それぞれ異なる半導体製造プロセスによって製造してもよい。このとき、第1の半導体基板の製造プロセスルールを、第2の半導体基板の製造プロセスルールよりも微細なプロセスとしてもよい。さらに、第1の半導体基板の製造プロセスルールは、設計時において、使用可能な最も微細なプロセスであってもよい。
この態様によると、第1の半導体基板の製造プロセスとして、プロセッサの設計に最適な、すなわちロジック回路の設計に最適なものを選択し、第2半導体基板の製造プロセスとして、メモリアレイの設計に最適なものを選択することにより、歩留まりの向上、専有面積の低減、これらに伴う低コスト化という効果が期待できる。
この態様によると、第1の半導体基板の製造プロセスとして、プロセッサの設計に最適な、すなわちロジック回路の設計に最適なものを選択し、第2半導体基板の製造プロセスとして、メモリアレイの設計に最適なものを選択することにより、歩留まりの向上、専有面積の低減、これらに伴う低コスト化という効果が期待できる。
本発明のさらに別の態様は、複数のプロセッサと、複数のプロセッサにより管理される複数のメモリと、を含む演算処理装置に関する。この態様の演算処理装置は、複数のプロセッサおよび複数のメモリを、それぞれを製造するために最適な半導体製造プロセスに応じて分類し、同一の半導体製造プロセスに分類されたプロセッサおよびメモリを、同一の半導体基板上に形成する。
この態様によると、プロセッサおよびメモリを、それぞれに要求される処理能力、コスト、消費電力などを考慮して、最適な製造プロセスに分類することにより、演算処理装置全体としての設計を最適化することができる。
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明によれば、演算処理能力とコストのバランスを考慮した演算処理装置の設計が実現できる。
以下、本発明の実施の形態に係る演算処理装置について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。
図1は、実施の形態に係る演算処理装置1000の構成を示すブロック図である。かかる演算処理装置1000は、パーソナルコンピュータ、ワークステーションあるいはゲーム機器などに搭載され、さまざまな演算処理を実行して、その結果を、メモリやハードディスク、その他記録メディアなどに保存し、あるいは、モニタに出力する。本実施の形態では、一例として演算処理装置1000がゲーム機器の場合について説明する。
演算処理装置1000は、異なる処理を実行する複数のプロセッサを備える。複数のプロセッサは、一例として、メインプロセッサであるCPU10と、コプロセッサであるI/Oプロセッサ12、グラフィックプロセッサ14、サウンドプロセッサ16を含む。さらに、演算処理装置1000は、それぞれのプロセッサにより管理される複数のメモリ、すなわち、メインメモリ20、I/Oメモリ22、グラフィックメモリ24、サウンドメモリ26を備える。各プロセッサおよびメモリ間は、バス50を介して接続されている。さらに、演算処理装置1000は、DVDドライブなどを制御するデバイスコントローラ30や、図示しないプロセッサを備える。
CPU10は、汎用的な演算処理を実行するプロセッサである。CPU10は、たとえば複数のサブプロセッサを含んで構成されていてもよい。メインメモリ20は、主としてCPU10により使用、管理されるメモリ領域であり、DRAMなどで構成される。メインメモリ20は、DMA(Direct Memory Access)方式により、CPU10を介さずに、他のプロセッサ12、14、16などからアクセスされてもよい。また、PIO(Programmed I/O)方式によって、CPU10が、他のプロセッサ12、14、16によるメインメモリ20のアクセスを管理してもよい。
コプロセッサとして設けられたI/Oプロセッサ12、グラフィックプロセッサ14、サウンドプロセッサ16等は、特定の処理を実行するために設計された特定用途プロセッサである。
I/Oプロセッサ12は、演算処理装置1000の外部に接続される外部機器との入出力インターフェースを提供し、内部バスを介したデータ転送を管理する。たとえば、I/Oプロセッサ12は、USB(Universal Serial Bus)や、IEEE−1394などの規格に対応したデータ転送などを提供する。I/Oメモリ22は、I/Oプロセッサ12により使用管理されるメモリである。
グラフィックプロセッサ14は、画像処理を実行する演算処理ユニットである。たとえば、グラフィックプロセッサ14は、ポリゴンのモデリング、シェーディングやレンダリングなどを実行し、フレームバッファに静止画像あるいは動画像を出力する。グラフィックメモリ24は、グラフィックプロセッサ14により使用、管理されるメモリ領域であり、フレームバッファや、CLUT(Color Look Up Table)などを含む。高性能なグラフィックプロセッサ14とグラフィックメモリ24間は、高速な専用バスを介して接続されてもよい。
サウンドプロセッサ16は、音声に関する信号処理を実行するプロセッサであり、サウンドメモリ26は、サウンドプロセッサ16によって使用、管理されるメモリである。
すなわち、I/Oメモリ22、グラフィックメモリ24、サウンドメモリ26は、複数の特定用途プロセッサ12、14、16により管理される特定用途メモリとして機能する。
従来の構成においては、各プロセッサやメモリは、別々の半導体チップとして構成され、PCB(Printed Circuit Board)上に配置されるのが一般的であった。また、仮にいくつかの回路ブロックを集積化するとしても、グラフィックメモリ24あるいはサウンドメモリ26は、eDRAMとして、グラフィックプロセッサ14、サウンドプロセッサ16に内蔵される程度であり、メインプロセッサとコプロセッサは、別個の半導体基板に構成されていた。
これに対して、本実施の形態に係る演算処理装置1000においては、異なる処理を実行する複数のプロセッサを第1の半導体基板に集積化するとともに、第1の半導体基板に集積化される複数のプロセッサにより管理される複数のメモリを、第2の半導体基板に一体に集積化する。以下、いくつかの構成例について説明する。
(第1の構成例)
第1の構成例では、CPU10、I/Oプロセッサ12、グラフィックプロセッサ14、サウンドプロセッサ16をひとつの半導体基板に集積化し、メインメモリ20、I/Oメモリ22、グラフィックメモリ24、サウンドメモリ26を別の半導体基板に一体集積化する。図2は、第1の構成例に係る演算処理装置1000aの構成を示す図である。演算処理装置1000aは、第1半導体基板100、第2半導体基板200を含む。第1半導体基板100には、CPU10、I/Oプロセッサ12、グラフィックプロセッサ14、サウンドプロセッサ16が一体集積化され、第2半導体基板200には、メインメモリ20、I/Oメモリ22、グラフィックメモリ24、サウンドメモリ26が一体集積化される。第1半導体基板100には、デバイスコントローラ30などがさらに集積化されてもよい。図2において、第1半導体基板100と第2半導体基板200の面積は、実際には異なる場合が多いが、図面の簡略化のために、同程度の面積として示している。
第1の構成例では、CPU10、I/Oプロセッサ12、グラフィックプロセッサ14、サウンドプロセッサ16をひとつの半導体基板に集積化し、メインメモリ20、I/Oメモリ22、グラフィックメモリ24、サウンドメモリ26を別の半導体基板に一体集積化する。図2は、第1の構成例に係る演算処理装置1000aの構成を示す図である。演算処理装置1000aは、第1半導体基板100、第2半導体基板200を含む。第1半導体基板100には、CPU10、I/Oプロセッサ12、グラフィックプロセッサ14、サウンドプロセッサ16が一体集積化され、第2半導体基板200には、メインメモリ20、I/Oメモリ22、グラフィックメモリ24、サウンドメモリ26が一体集積化される。第1半導体基板100には、デバイスコントローラ30などがさらに集積化されてもよい。図2において、第1半導体基板100と第2半導体基板200の面積は、実際には異なる場合が多いが、図面の簡略化のために、同程度の面積として示している。
第1半導体基板100上に集積化された複数のプロセッサ10、12、14、16は、それぞれが個別に、第2半導体基板200上に集積化された管理対象となるメモリ20、22、24、26を制御するためのメモリコントローラ(図示せず)を備える。すなわち、第1半導体基板100と、第2半導体基板200との間は、少なくとも、各プロセッサと、各メモリ間の信号ラインを介して接続されることになる。図2の例では、CPU10とメインメモリ20、I/Oプロセッサ12とI/Oメモリ22、グラフィックプロセッサ14とグラフィックメモリ24、サウンドプロセッサ16とサウンドメモリ26の少なくとも4系統の信号ラインを介して接続される。
本実施の形態では、第1半導体基板100および第2半導体基板200の表面にマイクロバンプを設け、第1半導体基板100、第2半導体基板200を厚み方向に積層し、プロセッサとメモリ間を、マイクロバンプを介して接続する。この場合、第1半導体基板100に集積化される各ブロックの配置は、その専有面積や、発熱、それぞれを接続するバス50のレイアウト効率の観点、などから決定すればよい。第2半導体基板200に集積化されるメモリの配置は、第1半導体基板100との接続態様に応じて決定すればよい。すなわち、図2に示すように、複数のプロセッサ10、12、14、16およびそれぞれの管理対象となる複数のメモリ20、22、24、26は、互いの投影が少なくとも一部においてオーバーラップするように配置するのが好ましい。このように配置することにより、第1半導体基板100および第2半導体基板200に敷設されるプロセッサとメモリを接続する配線の長さを極力短くすることができる。
第1半導体基板100および第2半導体基板200は、異なる半導体製造プロセスで製造される。たとえば、第1半導体基板100は、プロセッサが集積化されるため、ロジックを形成するのに最適な半導体製造プロセスで製造される。本実施の形態のように、高性能なゲーム機器に用いるプロセッサの場合、設計時において使用可能な最も微細なプロセスを使用してもよい。たとえば、第1半導体基板100は、90nm製造プロセスにて設計、製造される。
第2半導体基板200は、DRAMを形成するのに最も適した半導体製造プロセスで設計、製造される。DRAMの容量によっては、最先端のプロセスが必要とされない場合もある。この場合には、第2半導体基板200の半導体製造プロセスを、たとえば、0.11μm、あるいは0.13μmなど、第1半導体基板100の半導体製造プロセスよりも、粗い前の世代のプロセスとしてもよい。
このように、第1の半導体基板の製造プロセスとして、プロセッサの設計に最適な、すなわちロジック回路の設計に最適なものを選択し、第2半導体基板の製造プロセスとして、メモリアレイの設計に最適なものを選択することにより、歩留まりの向上、専有面積の低減、これらに伴う低コスト化という効果が期待できる。また、第1半導体基板100および第2半導体基板200の半導体製造プロセスのルールが同一の場合であっても、DRAM混載プロセスを用いる必要が無いため、第1半導体基板100、第2半導体基板200それぞれのマスクの枚数を減らすことができるため、低コスト化が実現できる。
第1の構成例によれば、上述のように、第1半導体基板100、第2半導体基板200それぞれにプロセッサとメモリを分割して形成するため、それぞれに最適な半導体製造プロセスを選択することができる。また、複数のプロセッサ10、12、14、16と、それぞれのプロセッサにより管理されるメモリ20、22、24、26とが、マイクロバンプを介して接続されるため、従来必要とされていた入出力バッファを、第1半導体基板100、第2半導体基板200に構成する必要がなくなる。その結果、図らずも遅延素子として機能していた入出力バッファを削減することができ、従来よりも処理能力を向上させることができる。また、マイクロバンプを介した接続によって、従来のPCBに敷設されていた配線による遅延も短くなるため、より処理能力を向上させることができる。また、入出力バッファの削減により、回路面積も減少するため、低コスト化に資することにもなる。
(第2の構成例)
図3は、第2の構成例に係る演算処理装置1000bの構成を示す図である。以下、第1の構成例と異なる点について説明する。図3の演算処理装置1000bにおいては、グラフィックプロセッサ14、グラフィックメモリ24が、それぞれ第1半導体基板100、第2半導体基板200に集積化されていない。すなわち、第1半導体基板100には、CPU10と、画像処理を実行するグラフィックプロセッサ14以外の特定用途プロセッサであるI/Oプロセッサ12ならびにサウンドプロセッサ16と、が集積化される。また、第2半導体基板200には、CPU10により管理されるメインメモリ20に加えて、グラフィックプロセッサ14以外の特定用途プロセッサ、すなわちI/Oプロセッサ12、サウンドプロセッサ16によって管理される特定用途メモリ、すなわちI/Oメモリ22、サウンドメモリ26が集積化される。
図3は、第2の構成例に係る演算処理装置1000bの構成を示す図である。以下、第1の構成例と異なる点について説明する。図3の演算処理装置1000bにおいては、グラフィックプロセッサ14、グラフィックメモリ24が、それぞれ第1半導体基板100、第2半導体基板200に集積化されていない。すなわち、第1半導体基板100には、CPU10と、画像処理を実行するグラフィックプロセッサ14以外の特定用途プロセッサであるI/Oプロセッサ12ならびにサウンドプロセッサ16と、が集積化される。また、第2半導体基板200には、CPU10により管理されるメインメモリ20に加えて、グラフィックプロセッサ14以外の特定用途プロセッサ、すなわちI/Oプロセッサ12、サウンドプロセッサ16によって管理される特定用途メモリ、すなわちI/Oメモリ22、サウンドメモリ26が集積化される。
グラフィックプロセッサ14およびグラフィックメモリ24は、第1半導体基板100および第2半導体基板200の外部に、別の半導体基板上に集積化される。グラフィックメモリ24およびグラフィックプロセッサ14の間は、他のプロセッサおよびメモリ間に比べて、より広いバンド幅で接続する必要があり、したがって、両者の接続には、広いバス幅が要求される場合がある。このような場合には、第2の構成例のように、グラフィックプロセッサ14およびグラフィックメモリ24を、第1半導体基板100および第2半導体基板200とは別に構成するのが望ましい。
グラフィックメモリ24は、グラフィックプロセッサ14と別々に構成されていてもよい。あるいは、グラフィックメモリ24は、eDRAMとして構成され、グラフィックプロセッサ14とともに第3の半導体基板上に一体集積化されてもよい。
第1半導体基板100および第2半導体基板200は、第1の構成例と同様にマイクロバンプを介して接続する。グラフィックプロセッサ14は、第1半導体基板100、第2半導体基板200と、マイクロバンプを介して接続してもよいし、PCBを介して接続してもよい。
第2の構成例のように、グラフィックプロセッサ14を第1半導体基板100、第2半導体基板200とは別の半導体基板に形成することにより、以下の効果を得ることができる。第1に、第1半導体基板100に集積化されるCPU10と、I/Oプロセッサ12、サウンドプロセッサ16間のバスを半導体基板内に内蔵することができ、安定した信号処理が実現できる。第2に、グラフィックプロセッサ14およびグラフィックメモリ24を、第1、第2の半導体基板の外に、別チップとして設計することにより、処理能力を優先した設計が可能となる。この場合、グラフィックプロセッサ14の半導体製造プロセスを、第1半導体基板100の製造プロセスと異ならせることも可能となる。第3に、CPU10の開発と、グラフィックメモリ24の開発を独立して行うことができる。近年のように、高性能化したプロセッサの設計には、膨大な期間とコストが必要とされるため、CPU10およびグラフィックプロセッサ14を別チップとして設計することにより、開発効率を向上することができる。
(第3の構成例)
第1の構成例は、プロセッサとメモリという回路の機能の観点から第1半導体基板100と第2半導体基板200に分けて構成したものと解することができる。第3の構成例では、図1の各要素、すなわち複数のプロセッサと、複数のプロセッサにより管理される複数のメモリとを、回路ブロックの機能とは関係なく、それぞれを製造するのに最適な半導体製造プロセスに応じて分類し、同一の半導体製造プロセスに分類された構成要素を、同一の半導体基板上に形成する。ここでの「最適なプロセス」とは、たとえば、各構成要素に要求される処理能力、コスト、消費電力などを総合的に判断して決定されるプロセスを意味する。
第1の構成例は、プロセッサとメモリという回路の機能の観点から第1半導体基板100と第2半導体基板200に分けて構成したものと解することができる。第3の構成例では、図1の各要素、すなわち複数のプロセッサと、複数のプロセッサにより管理される複数のメモリとを、回路ブロックの機能とは関係なく、それぞれを製造するのに最適な半導体製造プロセスに応じて分類し、同一の半導体製造プロセスに分類された構成要素を、同一の半導体基板上に形成する。ここでの「最適なプロセス」とは、たとえば、各構成要素に要求される処理能力、コスト、消費電力などを総合的に判断して決定されるプロセスを意味する。
第3の構成例の設計思想に従った場合でも、第1、第2の構成例と同様に、プロセッサ同士、メモリ同士に分類される場合もあるが、異なる結果となる場合も想定される。たとえば、CPU10、グラフィックメモリ24には、高い処理能力および低消費電力化が要求されるのに対して、I/Oプロセッサ12やサウンドプロセッサ16にはそれほど高い処理能力が要求されない場合が想定される。このような場合、CPU10、グラフィックメモリ24を、最先端の半導体製造プロセスで製造して一体集積化し、I/Oプロセッサ12、サウンドプロセッサ16は、それよりも粗い半導体製造プロセスで集積化する。
さらに、将来的にDRAM混載プロセスの低コストが進んだ場合や、ロジックやメモリとして新たなデバイスが開発された場合には、ロジックとメモリを同一の半導体製造プロセスで製造するのが最適となる場合も想定される。この場合、ロジックとメモリとが同一基板上に形成されることになる。
このように、第3の構成例では、半導体製造プロセスの観点から、回路ブロックを分類して、集積化するため、演算処理装置全体としての設計を最適化することができる。
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることはいうまでもない。
たとえば、第1、第2の構成例では、第1半導体基板100や第2半導体基板200にマイクロバンプを設け、基板の厚み方向に積層する場合について説明したが、これには限定されない。たとえば、第1半導体基板100と第2半導体基板200の表面にマイクロバンプを設け、シリコンインターポーザを介して接続してもよい。あるいは、第1半導体基板100および第2半導体基板200をPCB上に実装し、PCB上に敷設された信号線を介して接続してもよい。
この場合、シリコンインターポーザ上に敷設されるプロセッサとメモリを接続する配線の長さが短くなるように、第1半導体基板100内のプロセッサおよび第2半導体基板200内のメモリを配置するのが望ましい。このとき、より大きなバス幅が必要とされるメモリを優先して配置してもよい。本実施の形態においては、第1半導体基板100および第2半導体基板200を並べて配置した際に、グラフィックメモリ24の位置が、グラフィックプロセッサ14と最も近くなるように配置し、次いで、メインメモリ20の位置を、CPU10と近くなるように決定してもよい。
実施の形態では、A/DコンバータやD/Aコンバータなどのアナログ回路を図示していないが、これらについては、第1半導体基板100および第2半導体基板200とは別の半導体基板上に別途集積化してもよい。アナログ回路は、微細プロセスを用いることによる回路の縮小効果が小さいため、第1半導体基板100や第2半導体基板200と別基板に集積化することにより、低コスト化を図ることができる。
1000 演算処理装置、 100 第1半導体基板、 200 第2半導体基板、 10 CPU、 12 I/Oプロセッサ、 14 グラフィックプロセッサ、 16 サウンドプロセッサ、 20 メインメモリ、 22 I/Oメモリ、 24 グラフィックメモリ、 26 サウンドメモリ、 30 デバイスコントローラ、 50 バス。
Claims (7)
- 異なる処理を実行する複数のプロセッサが一体に集積化された第1の半導体基板と、
前記第1の半導体基板に集積化される前記複数のプロセッサにより管理される複数のメモリが一体に集積化された第2の半導体基板と、
を備え、
前記第1の半導体基板上に集積化された前記複数のプロセッサは、それぞれが個別に、前記第2の半導体基板上に集積化された管理対象となるメモリを制御するためのメモリコントローラを含むことを特徴とする演算処理装置。 - 前記第1、第2の半導体基板を、異なる半導体製造プロセスにより製造し、それぞれの表面にマイクロバンプを形成するとともに、前記第1、第2の半導体基板を厚み方向に積層し、前記マイクロバンプを介して接続したことを特徴とする請求項1に記載の演算処理装置。
- 前記複数のプロセッサおよびそれぞれの管理対象となる前記複数のメモリは、互いの投影が少なくとも一部においてオーバーラップするように配置されることを特徴とする請求項2に記載の演算処理装置。
- 汎用処理を実行する演算プロセッサと、
前記演算プロセッサにより管理されるメモリと、
特定の処理を実行するために設計された複数の特定用途プロセッサと、
前記複数の特定用途プロセッサにより管理される特定用途メモリと、
を備え、
前記演算プロセッサと、画像処理を実行する画像処理用プロセッサ以外の特定用途プロセッサと、を第1の半導体基板に一体に集積化し、
前記演算プロセッサにより管理されるメモリと、前記画像処理用プロセッサ以外の特定用途プロセッサによって管理される前記特定用途メモリと、を第2の半導体基板に一体集積化したことを特徴とする演算処理装置。 - 前記複数の特定用途プロセッサのうち、前記画像処理用プロセッサと、
前記特定用途メモリのうち、前記画像処理用プロセッサにより管理されるメモリと、
を第3の半導体基板に一体集積化したことを特徴とする請求項4に記載の演算処理装置。 - 前記第1、第2の半導体基板を、それぞれ異なる半導体製造プロセスによって製造したことを特徴とする請求項4に記載の演算処理装置。
- 複数のプロセッサと、前記複数のプロセッサにより管理される複数のメモリと、を含む演算処理装置であって、
前記複数のプロセッサおよび前記複数のメモリを、それぞれを製造するために最適な半導体製造プロセスに応じて分類し、同一の半導体製造プロセスに分類されたプロセッサおよびメモリを、同一の半導体基板上に形成したことを特徴とする演算処理装置。
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