JP2007243964A - Pulse generating circuit, semiconductor integrated circuit and method of testing them - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a pulse generating circuit which begins delay test quickly through scan pass method and permits high-speed and high-accuracy execution. <P>SOLUTION: The pulse generating circuit is provided with: delay circuit units 51, 52 for regulating the delay time from an input clock of a second delay signal CLK2 or later one between two delay signals; a monostable multivibrator 53; a control circuit 55 which is a positive feedback loop, wherein the output signal of the monostable multivibrator returns to the input thereof, while making control for forming individually two cases of going through a signal delay route from the input clock in the delay circuit unit to a second delay signal and not going therethrough, and for adjusting the delay time of the delay circuit unit; an oscillation frequency measuring circuit 60 for measuring the oscillation frequency of the positive feedback loop; and a pulse producing circuit 56 for producing a pulse signal CLK3, having at least two times of leading edge or trailing edge, wherein the time difference becomes equal to the delay time from the input clock of the second delay signal within a single period of input clock, from the input clock and two delay signals. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、スキャンパス法によるディレイテストを実行可能な半導体集積回路、及び、そのテスト方法に関する。   The present invention relates to a semiconductor integrated circuit capable of executing a delay test by a scan path method, and a test method therefor.

〈背景技術１〉
高速画像処理等の分野では、ジッタの少ない高精度なクロック信号を用いてデータを高速に転送する要求が強くなってきている。例えば、携帯電話では４００Ｍｂｐｓで画像データを通信するデバイスが要求されている。一方、当該高速データ通信用のクロック信号を発生する回路として、基準クロックを逓倍して高速クロックを発生するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が広く利用されているが、ＰＬＬ回路で発生されるクロック信号には、ジッタ（クロック信号の揺らぎ）が発生するため、当該高速データ通信用のクロック信号のタイミング精度は、ＰＬＬ回路のタイミング精度に依存することになる。 <Background Technology 1>
In fields such as high-speed image processing, there is an increasing demand for high-speed data transfer using a highly accurate clock signal with little jitter. For example, a mobile phone is required to have a device that communicates image data at 400 Mbps. On the other hand, as a circuit that generates a clock signal for high-speed data communication, a PLL (Phase Locked Loop) circuit that generates a high-speed clock by multiplying a reference clock is widely used. Since jitter (fluctuation of the clock signal) occurs, the timing accuracy of the clock signal for high-speed data communication depends on the timing accuracy of the PLL circuit.

従って、当該高速データ通信におけるタイミング精度を保証するためには、それに用いるＰＬＬ回路のタイミング精度を、例えば、１００ｐｓ或いは５０ｐｓ以下の高精度でテストする必要がある。ＰＬＬ回路のジッタ等のタイミング精度の測定には、高性能のアナログＬＳＩテスタや計測機器等の外付けの測定手段を使用するのが一般的であるが、当該外付けの測定手段では、１００ｐｓ或いは５０ｐｓ以下の高精度でテストするには、測定精度が不十分であった。そこで、下記の特許文献１では、ロジック回路のみの構成で、ＰＬＬ回路のジッタ等を高精度にテスト可能なテスト回路及びテスト方法を提案している。   Therefore, in order to guarantee the timing accuracy in the high-speed data communication, it is necessary to test the timing accuracy of the PLL circuit used therein with a high accuracy of, for example, 100 ps or 50 ps or less. Generally, external measurement means such as a high-performance analog LSI tester or measurement equipment is used to measure the timing accuracy such as jitter of the PLL circuit. However, with the external measurement means, 100 ps or Measurement accuracy was insufficient to test with high accuracy of 50 ps or less. Therefore, Patent Document 1 below proposes a test circuit and a test method that can test jitter and the like of a PLL circuit with high accuracy by using only a logic circuit.

特許文献１に開示されているテスト回路は、図３４（特許文献１の図８に相当）を参照すれば、遅延時間を可変制御可能な可変遅延回路（Ｂａｓｅ ＤｅｌａｙとＡｄｊｕｓｔａｂｌｅ Ｄｅｌａｙで構成されている。）が、テスト回路内部に組み込まれ、ＰＬＬ回路が備えるＶＣＯ（電圧制御発振器）の出力信号を可変遅延回路により１周期遅延させた信号と、ＶＣＯの信号のタイミング差を検出することで、ＶＣＯの出力直後のジッタ計測が可能な回路構成となっている。また、可変遅延回路によりＶＣＯの出力信号を半周期遅延させた信号と、ＶＣＯの信号のタイミング差を検出することで、ＶＣＯの出力信号の立ち上がりから立ち下がりまでの区間、または、立ち下がりから立ち上がりまでの区間のジッタ測定も可能な回路構成となっている。更に、ＶＣＯの出力のデューティ比率も回路構成を変えることなく、ジッタ測定結果の値を基に算出可能となっている。   Referring to FIG. 34 (corresponding to FIG. 8 of Patent Document 1), the test circuit disclosed in Patent Document 1 is composed of a variable delay circuit (Base Delay and Adjustable Delay) capable of variably controlling the delay time. .) Is incorporated in the test circuit, and the VCO (voltage controlled oscillator) output signal of the PLL circuit is delayed by one cycle by the variable delay circuit, and the VCO signal timing difference is detected, thereby detecting the VCO The circuit configuration is capable of measuring jitter immediately after output. In addition, by detecting the timing difference between the VCO output signal and the VCO signal delayed by a half-cycle delay by the variable delay circuit, the interval from the rise to the fall of the VCO output signal, or the rise from the fall The circuit configuration is also capable of measuring jitter in the interval up to. Further, the duty ratio of the output of the VCO can be calculated based on the value of the jitter measurement result without changing the circuit configuration.

上記ジッタ計測では、可変遅延回路の遅延時間は、設定値ではなく実測値を使用することで正確な計測が可能となるため、測定の最終段階で、可変遅延回路への入力を、セレクタによりＶＣＯの出力信号から可変遅延回路の出力に切り替えることで、可変遅延回路とセレクタによる負帰還回路を形成し、リング発振動作を実施し、その発振周波数を周波数カウンタにて測定して、その発振周波数から可変遅延回路の遅延時間の実測値を導出している。   In the jitter measurement, the delay time of the variable delay circuit can be accurately measured by using the actual measurement value instead of the set value. Therefore, at the final stage of the measurement, the input to the variable delay circuit is input to the VCO by the selector. By switching from the output signal to the output of the variable delay circuit, a negative feedback circuit is formed by the variable delay circuit and the selector, the ring oscillation operation is performed, the oscillation frequency is measured with a frequency counter, and the oscillation frequency is The measured value of the delay time of the variable delay circuit is derived.

〈背景技術２〉
ＬＳＩ（大規模集積回路）のテスト手法の一つとしてスキャンパス法によるディレイテストが知られている。先ず、スキャンパス法の概要を説明する。 <Background Technology 2>
A delay test based on a scan path method is known as one of LSI (large scale integrated circuit) test methods. First, the outline of the scan path method will be described.

スキャンパス法を行うＬＳＩには、ＬＳＩ内の複数のフリップフロップをシフトレジスタ状に連結するテスト回路が挿入されている。以下、この連結されたフリップフロップを「スキャンチェーン」と称す。スキャンパス法によるテストを行う際には、先ず、スキャンチェーンをシフトモードにし、外部端子からスキャンチェーンを介してテストパターンを入力して全てのフリップフロップにデータをセットした後に、被テスト回路を実動作モードで動作させ、その後にスキャンチェーンをシフトモードに戻し、スキャンチェーンを介して被テスト回路の動作結果を読み出すことによって、被テスト回路をテストする。   A test circuit that connects a plurality of flip-flops in the LSI in a shift register shape is inserted in the LSI that performs the scan path method. Hereinafter, the connected flip-flops are referred to as “scan chains”. When performing a test using the scan path method, first, the scan chain is set to the shift mode, a test pattern is input from the external terminal via the scan chain, data is set in all flip-flops, and then the circuit under test is implemented. The circuit under test is tested by operating in the operation mode and then returning the scan chain to the shift mode and reading the operation result of the circuit under test via the scan chain.

近年、スキャンパス法によるディレイテスト技術が研究及び開発されている。スキャンパス法によるディレイテストでは、通常のスキャンパス法と同様、１）外部端子からスキャンチェーンを介してテストパターンを入力する、２）被テスト回路を実動作モードで動作させる、３）スキャンチェーンを介して被テスト回路の動作結果を読み出す、という３つの動作でテストが実行される。しかし、被テスト回路を実動作モードで動作させる第２部分のみ通常のスキャンパス法とは異なる。通常のスキャンパス法によるテストでは、外部端子からスキャンチェーンを介してテストパターンを入力して全てのフリップフロップにデータをセットし、そのデータで被テスト回路を動作させるのに対して、ディレイテストでは全てのフリップフロップにデータをセットした後に、被テスト回路を１回動作させ（ラウンチ動作）、その結果としてフリップフロップに格納されるデータを基に、被テスト回路を更にもう１回動作させて、その結果をフリップフロップに格納する（キャプチャー動作）。このラウンチ動作とキャプチャー動作間で信号の伝播が正しく行われたかどうかをテストすることで、信号の伝播が所定の時間以内に終了することをテストするのが、スキャンパス法によるディレイテストである。   In recent years, a delay test technique using a scan path method has been researched and developed. In the delay test using the scan path method, as in the normal scan path method, 1) a test pattern is input from the external terminal via the scan chain, 2) the circuit under test is operated in the actual operation mode, and 3) the scan chain is Thus, the test is executed by three operations of reading out the operation result of the circuit under test. However, only the second part for operating the circuit under test in the actual operation mode is different from the normal scan path method. In a test using the normal scan path method, a test pattern is input from an external terminal via a scan chain, and data is set in all flip-flops. After setting data in all flip-flops, operate the circuit under test once (launch operation), and as a result, based on the data stored in the flip-flop, operate the circuit under test once more, The result is stored in a flip-flop (capture operation). A delay test based on the scan path method tests whether or not the signal propagation is correctly performed between the launch operation and the capture operation to test whether the signal propagation is completed within a predetermined time.

スキャンパス法によるディレイテストでは、ラウンチ動作とキャプチャー動作を被テスト回路に実行させるのに必要なのはクロックの入力のみであることが大きな特徴となっている。これは、被テスト回路の全てのフリップフロップがクロックの立ち上がりエッジを基点に動作をし、また全てのフリップフロップが立ち上がりエッジを基点にデータの取り込みをすることに起因している。この特徴により、ディレイテストではラウンチ動作を励起するラウンチクロックとキャプチャー動作を励起するキャプチャークロックのタイミングを正確に生成することが必要条件となる。また、ラウンチクロックとキャプチャークロックさえ正確に生成できれば、所望のディレイテストが可能となることが特徴となる。   The delay test by the scan path method is characterized in that only the clock input is required to cause the circuit under test to execute the launch operation and the capture operation. This is because all the flip-flops of the circuit under test operate based on the rising edge of the clock, and all the flip-flops take in data based on the rising edge. Due to this feature, in the delay test, it is necessary to accurately generate the timing of the launch clock that excites the launch operation and the capture clock that excites the capture operation. In addition, if a launch clock and a capture clock can be generated accurately, a desired delay test can be performed.

ここで、近年のＬＳＩの高速化に伴い、ディレイテストに求められるクロックも高速及び高精度を要求されるようになってきている。しかし、ＬＳＩテスタによるクロック波形発生には、その性能上の壁が存在しており、ＬＳＩテスタから高速で高精度のラウンチ・キャプチャークロックを印加することは困難になりつつあるという課題がある。   Here, with the recent increase in LSI speed, the clock required for the delay test is also required to be high speed and high accuracy. However, the performance of the clock waveform generation by the LSI tester has its performance barrier, and there is a problem that it is becoming difficult to apply a high-speed, high-precision launch / capture clock from the LSI tester.

この課題に対して、例えば内蔵するＰＬＬのクロックを基準にラウンチ・キャプチャークロックを生成する回路をＬＳＩ自体に持たせることが提唱されている（下記の特許文献２または特許文献３を参照）。   In response to this problem, for example, it has been proposed that the LSI itself has a circuit that generates a launch / capture clock based on a built-in PLL clock (see Patent Document 2 or Patent Document 3 below).

特開２００３−１２１５０５号公報JP 2003-121505 A 特開２００６−３８７４３号公報JP 2006-38743 A 特開２０００−２６６８１９号公報JP 2000-266819 A 特開２００１−９４４０３号公報JP 2001-94403 A 特開平６−４３２２０号公報JP-A-6-43220

〈背景技術１に対する課題〉
上記従来技術では、測定の最終段階において、可変遅延回路をリング発振動作させ、その発振周波数を測定する事で測定結果を得るという工程が存在する。ここで、特許文献１の段落番号“００４２”の記載に「ここで、必ず発振動作を行うようにするため、Ｂａｓｅ‐Ｄｅｌａｙ６とＡｄｊｕｓｔａｂｌｅ‐Ｄｅｌａｙ７を合わせた回路が、奇数段のインバータ回路となるようにしておく」とあることから分かるように、負帰還によるリング発振動作が実施されている。 <Problems for Background Art 1>
In the above-described prior art, there is a step of obtaining a measurement result by causing the variable delay circuit to perform ring oscillation operation and measuring the oscillation frequency at the final stage of measurement. Here, the description of paragraph number “0042” of Patent Document 1 states that “a circuit combining Base-Delay 6 and Adjustable-Delay 7 is an odd-numbered inverter circuit so that an oscillation operation is always performed. As can be seen from the above, a ring oscillation operation by negative feedback is performed.

以下、説明のために、立ち上がりエッジが可変遅延回路（Ｂａｓｅ‐ＤｅｌａｙとＡｄｊｕｓｔａｂｌｅ‐Ｄｅｌａｙを合わせた回路）を通過するのに要する時間をＤｒｅ、立ち下がりエッジが可変遅延回路を通過するのに要する時間をＤｆｅとすると、負帰還によるリング発振動作の発振周期Ｔｎｆは、下記の数１で示すように、上記２つの遅延時間ＤｒｅとＤｆｅの和で与えられる。   Hereinafter, for the sake of explanation, the time required for the rising edge to pass through the variable delay circuit (the circuit combining Base-Delay and Adjustable-Delay) is Dre, and the time required for the falling edge to pass through the variable delay circuit. If Dfe is Dfe, the oscillation period Tnf of the ring oscillation operation by negative feedback is given by the sum of the two delay times Dre and Dfe, as shown in the following equation (1).

（数１）
Ｔｎｆ＝Ｄｒｅ＋Ｄｆｅ (Equation 1)
Tnf = Dre + Dfe

一方、上記従来技術のジッタ計測でパラメータとして必要なのは可変遅延回路の一方の遅延時間（図３４に示す測定回路では、立ち上がりエッジが可変遅延回路を通過するのに要する時間Ｄｒｅ）のみである。ここで、特許文献１の段落番号“００４６”の記載に「Ｂａｓｅ‐Ｄｅｌａｙ６とＡｄｊｕｓｔａｂｌｅ‐Ｄｅｌａｙ７による遅延量は、リングオシレータ周期の１／２となることより」とある。これは、上記２つの遅延時間ＤｒｅとＤｆｅが擬似的に等しい（Ｄｒｅ≒Ｄｆｅ）と仮定して、一方の遅延時間Ｄｒｅが、下記の数２により擬似的に導出していることを意味している。   On the other hand, only one delay time of the variable delay circuit (a time Dre required for the rising edge to pass through the variable delay circuit in the measurement circuit shown in FIG. 34) is required as a parameter in the jitter measurement of the above prior art. Here, the description of paragraph number “0046” of Patent Document 1 states that “the delay amount by Base-Delay 6 and Adjustable-Delay 7 is ½ of the ring oscillator period”. This means that the above two delay times Dre and Dfe are pseudo-equal (Dre≈Dfe), and one of the delay times Dre is pseudo-derived by the following formula 2. Yes.

（数２）
Ｄｒｅ≒（Ｄｒｅ＋Ｄｆｅ）／２＝Ｔｎｆ／２ (Equation 2)
Dre≈ (Dre + Dfe) / 2 = Tnf / 2

図３５（特許文献１の図７に相当）を参照して説明すると、実際のジッタの計算では、ＰＬＬ回路が出力するクロック信号の周期ジッタＪは、下記の数３（特許文献１の段落番号“００４６”中の式２に相当）で与えられる。ここで、数３において、Ｄｍａｘは、図３５のＣ点における可変遅延回路の遅延時間であり、Ｄｍｉｎは、図３５のＡ点における可変遅延回路の遅延時間である。   Referring to FIG. 35 (corresponding to FIG. 7 of Patent Document 1), in actual jitter calculation, the periodic jitter J of the clock signal output from the PLL circuit is expressed by the following equation 3 (paragraph number of Patent Document 1). (Corresponding to Equation 2 in “0046”). Here, in Equation 3, Dmax is the delay time of the variable delay circuit at the point C in FIG. 35, and Dmin is the delay time of the variable delay circuit at the point A in FIG.

（数３）
Ｊ＝Ｄｍａｘ−Ｄｍｉｎ (Equation 3)
J = Dmax−Dmin

従って、２つの遅延時間Ｄｍａｘ，Ｄｍｉｎを測定すれば、ジッタＪを数３より導出できる。ここで、２つの遅延時間Ｄｍａｘ，Ｄｍｉｎを測定するために、可変遅延回路を負帰還回路としてリング発振動作させ、その発振周波数を測定している。以下、具体的に、図３６を参照して説明する。   Therefore, the jitter J can be derived from Equation 3 by measuring the two delay times Dmax and Dmin. Here, in order to measure the two delay times Dmax and Dmin, the variable delay circuit is operated as a negative feedback circuit in a ring oscillation operation, and the oscillation frequency is measured. Hereinafter, this will be specifically described with reference to FIG.

１）可変遅延回路の設定値を図３６のＡ点の状態に設定して、リング発振動作を開始する。
２）その発振周期を測定し、Ｔｍｉｎとする。
３）計算によりＤｍｉｎを求める（Ｄｍｉｎ＝Ｔｍｉｎ／２）。
４）同様に、可変遅延回路の設定値を図３６のＣ点の状態に設定して、リング発振動作を開始する。
５）その発振周期を測定し、Ｔｍａｘとする。
６）計算によりＤｍａｘを求める（Ｄｍａｘ＝Ｔｍａｘ／２）。
７）数３により、３）と６）で求めたＤｍａｘとＤｍｉｎからジッタＪを求める。 1) The set value of the variable delay circuit is set to the state of point A in FIG. 36, and the ring oscillation operation is started.
2) Measure the oscillation period and set it as Tmin.
3) Obtain Dmin by calculation (Dmin = Tmin / 2).
4) Similarly, the set value of the variable delay circuit is set to the state of point C in FIG. 36, and the ring oscillation operation is started.
5) Measure the oscillation period and set it as Tmax.
6) Dmax is obtained by calculation (Dmax = Tmax / 2).
7) Jitter J is obtained from Dmax and Dmin obtained in 3) and 6) according to Equation 3.

以上の手順で、可変遅延回路の遅延時間を、設定値から実測値への変換を実施している。ところが、２つの遅延時間ＤｒｅとＤｆｅに差がある場合（Ｄｒｅ≠Ｄｆｅ）には、その差の２分の１（｜Ｄｒｅ−Ｄｆｅ｜／２）が、測定誤差としてジッタ計測の測定結果に影響を与える。図３７及び図３８を参照して当該測定誤差について説明する。図３７は、可変遅延回路の遅延時間をそのリング発振動作状態の発振周期から導出するための測定回路の模式図であり、負帰還ループを形成するためのインバータが、可変遅延回路の入力ノードＮ１と出力ノードＮ２の間に挿入されている。図３８は、リング発振動作状態における可変遅延回路の入力ノードＮ１と出力ノードＮ２における発振波形を示す電圧波形図である。図３８において、可変遅延回路の立ち上がりエッジに対する入出力ノードＮ１，Ｎ２間の伝播遅延時間Ｄｒｅ、立ち下がりエッジ対する入出力ノードＮ１，Ｎ２間の伝播遅延時間Ｄｆｅ、負帰還によるリング発振動作状態の発振周期Ｔｎｆ、可変遅延回路の入力ノードＮ１での発振パルスの高レベル期間Ｔｗｈと低レベル期間Ｔｗｌが、夫々図示されている。これらの各時間については、以下の数４の関係が成立する。   With the above procedure, the delay time of the variable delay circuit is converted from the set value to the actually measured value. However, when there is a difference between the two delay times Dre and Dfe (Dre ≠ Dfe), one half of the difference (| Dre−Dfe | / 2) affects the measurement result of jitter measurement as a measurement error. give. The measurement error will be described with reference to FIGS. FIG. 37 is a schematic diagram of a measurement circuit for deriving the delay time of the variable delay circuit from the oscillation period of the ring oscillation operation state. The inverter for forming the negative feedback loop is an input node N1 of the variable delay circuit. And the output node N2. FIG. 38 is a voltage waveform diagram showing oscillation waveforms at input node N1 and output node N2 of the variable delay circuit in the ring oscillation operation state. 38, the propagation delay time Dre between the input / output nodes N1 and N2 with respect to the rising edge of the variable delay circuit, the propagation delay time Dfe between the input and output nodes N1 and N2 with respect to the falling edge, and oscillation in the ring oscillation operation state due to negative feedback A period Tnf, a high level period Twh and a low level period Twl of the oscillation pulse at the input node N1 of the variable delay circuit are respectively shown. For each of these times, the following equation 4 holds.

（数４）
Ｔｎｆ＝Ｔｗｈ＋Ｔｗｌ＝Ｄｒｅ＋Ｄｆｅ (Equation 4)
Tnf = Twh + Twl = Dre + Dfe

ここで、上記従来技術では、２つの遅延時間ＤｒｅとＤｆｅが擬似的に等しい（Ｄｒｅ≒Ｄｆｅ）と仮定して、上記数２の計算式で、擬似的に立ち上がりエッジ伝播遅延時間Ｄｒｅを導出していた。しかし、この計算では、２つの遅延時間ＤｒｅとＤｆｅに差がある場合（Ｄｒｅ≠Ｄｆｅ）には、下記の数５に示す誤差の生じていることが分かる。   Here, in the above prior art, assuming that the two delay times Dre and Dfe are pseudo-equal (Dre≈Dfe), the rising edge propagation delay time Dre is derived in a pseudo manner using the formula (2). It was. However, in this calculation, when there is a difference between the two delay times Dre and Dfe (Dre ≠ Dfe), it can be seen that an error shown in the following Equation 5 occurs.

（数５）
（Ｄｒｅ＋Ｄｆｅ）／２−Ｄｒｅ＝（Ｄｒｅ−Ｄｆｅ）／２ (Equation 5)
(Dre + Dfe) / 2-Dre = (Dre-Dfe) / 2

ここで、図３６に戻って、可変遅延回路のＣ点での立ち上がりエッジ伝搬時間をＤｍａｘｒ、可変遅延回路のＡ点での立ち上がりエッジ伝搬時間をＤｍｉｎｒ、可変遅延回路のＣ点での立ち下がりエッジ伝搬時間をＤｍａｘｆ、可変遅延回路のＡ点での立ち下がりエッジ伝搬時間をＤｍｉｎｆ、可変遅延回路のＣ点での設定時におけるリング発振動作の発振周期をＴｍａｘ（＝Ｄｍａｘｒ＋Ｄｍａｘｆ）、可変遅延回路のＡ点での設定時におけるリング発振動作の発振周期をＴｍｉｎ（＝Ｄｍｉｎｒ＋Ｄｍｉｎｆ）、上記従来技術で計測される誤差を含むジッタをＪ１、及び、本来測定すべき実際のジッタをＪ０と、夫々定義すると、Ｊ１とＪ０は、下記の数６と数７で表される。   Returning to FIG. 36, the rising edge propagation time at point C of the variable delay circuit is Dmaxr, the rising edge propagation time at point A of the variable delay circuit is Dminr, and the falling edge at point C of the variable delay circuit. The propagation time is Dmaxf, the falling edge propagation time at point A of the variable delay circuit is Dminf, the oscillation period of the ring oscillation operation at the time of setting at point C of the variable delay circuit is Tmax (= Dmaxr + Dmaxf), and A of the variable delay circuit When the oscillation period of the ring oscillation operation at the time of setting at the point is defined as Tmin (= Dminr + Dminf), the jitter including the error measured by the above-described conventional technique is defined as J1, and the actual jitter to be originally measured is defined as J0. J1 and J0 are expressed by the following equations 6 and 7.

（数６）
Ｊ１＝（Ｔｍａｘ／２）−（Ｔｍｉｎ／２）
＝（Ｄｍａｘｒ＋Ｄｍａｘｆ）／２−（Ｄｍｉｎｒ＋Ｄｍｉｎｆ）／２
（数７）
Ｊ０＝Ｄｍａｘｒ‐Ｄｍｉｎｒ (Equation 6)
J1 = (Tmax / 2)-(Tmin / 2)
= (Dmaxr + Dmaxf) / 2- (Dminr + Dminf) / 2
(Equation 7)
J0 = Dmaxr−Dminr

従って、両ジッタの差で求まる誤差Δは、下記の数８で与えられる。   Therefore, the error Δ obtained by the difference between both jitters is given by the following equation (8).

（数８）
Δ＝Ｊ１−Ｊ０
＝（Ｄｍａｘｒ＋Ｄｍａｘｆ）／２−（Ｄｍｉｎｒ＋Ｄｍｉｎｆ）／２
−（Ｄｍａｘｒ‐Ｄｍｉｎｒ）
＝（Ｄｍａｘｆ−Ｄｍａｘｒ）／２−（Ｄｍｉｎｆ−Ｄｍｉｎｒ）／２ (Equation 8)
Δ = J1-J0
= (Dmaxr + Dmaxf) / 2- (Dminr + Dminf) / 2
− (Dmaxr−Dminr)
= (Dmaxf-Dmaxr) / 2- (Dminf-Dminr) / 2

この結果、可変遅延回路のＣ点での立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の差｜Ｄｍａｘｒ−Ｄｍａｘｆ｜と可変遅延回路のＡ点での立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の差｜Ｄｍｉｎｒ−Ｄｍｉｎｆ｜に依存した誤差が生じることが分かる。   As a result, the difference between the rising edge propagation time and the falling edge propagation time at the point C of the variable delay circuit | Dmaxr−Dmaxf | and the difference between the rising edge propagation time and the falling edge propagation time at the point A of the variable delay circuit | It can be seen that an error depending on Dminr−Dminf | occurs.

これらの伝搬時間の差は、通常に設計された可変遅延回路の場合には、数１０ｐｓ〜数１００ｐｓ程度の値であり、遅延時間の設定値の違いによって差が生じないように工夫して設計すれば、当該伝搬時間の差は測定に影響を与えないレベルであった。しかし、近年の通信デバイスに使用されるＰＬＬ回路のジッタの保証範囲は数１０ｐｓの保証を求められる程に小さくなっている。つまり、昨今の状況の変化により、従来は無視できたレベルの上記誤差が無視できなくなってきており、上記誤差の問題が大きくなってきている。   In the case of a normally designed variable delay circuit, the difference in these propagation times is a value of about several tens of ps to several hundreds of ps, and is designed so as not to cause a difference due to a difference in delay time setting values. Thus, the difference in propagation time was at a level that did not affect the measurement. However, the guaranteed range of jitter of PLL circuits used in recent communication devices is so small that a guarantee of several tens of ps is required. In other words, due to recent changes in the situation, the above-mentioned error at a level that could be ignored in the past can no longer be ignored, and the problem of the above-mentioned error has become large.

ところで、可変遅延回路の立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の差が問題となる背景には、これらの遅延時間を求めるに当たり、負帰還によるリング発振動作を行い、その発振周期が、立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間の合計で求まる点に帰着する。   By the way, the background of the difference between the rising edge propagation time and the falling edge propagation time of the variable delay circuit is a problem. In obtaining these delay times, a ring oscillation operation by negative feedback is performed, and the oscillation period is determined by the rising edge. This results in a point determined by the sum of the propagation time and the falling edge propagation time.

そこで、上記従来技術において、負帰還によるリング発振動作が使用され、正帰還によるリング発振動作が使用されない理由について説明する。   Therefore, the reason why the ring oscillation operation by negative feedback is used and the ring oscillation operation by positive feedback is not used in the prior art will be described.

負帰還によるリング発振動作は、可変遅延回路を含む負帰還ループでの発振動作であることから、例えば、可変遅延回路の入力ノードの信号レベル（高レベルまたは低レベルで、２値論理レベル１，０に対応する）が負帰還ループを一巡して同じ入力ノードに信号レベルが反転して戻ってくるため、入力ノードの信号レベルが安定せずに自発的に発振動作を開始する。これに対し、正帰還によるリング発振動作は、可変遅延回路を含む正帰還ループでの発振動作であることから、例えば、可変遅延回路の入力ノードの信号レベルが帰還ループを一巡して同じ入力ノードに同じ信号レベルで戻ってくるため、信号レベルが高レベルまたは低レベルの何れか一方に安定するため、当該安定状態においては自発的に発振動作を開始しないという第１の問題があり、更に、一旦発振動作を開始しても、直ぐに、上記何れかの安定状態に達して発振が停止するという第２の問題がある。従って、リング発振動作には、通常負帰還ループが使用される。   Since the ring oscillation operation by negative feedback is an oscillation operation in a negative feedback loop including a variable delay circuit, for example, the signal level of the input node of the variable delay circuit (high level or low level, binary logic level 1, (Corresponding to 0) goes around the negative feedback loop and the signal level is inverted and returned to the same input node, so that the signal level at the input node is not stabilized and the oscillation operation starts spontaneously. On the other hand, the ring oscillation operation by the positive feedback is an oscillation operation in the positive feedback loop including the variable delay circuit. For example, the signal level of the input node of the variable delay circuit goes around the feedback loop and the same input node. Therefore, since the signal level is stabilized at either the high level or the low level, there is a first problem that the oscillation operation does not start spontaneously in the stable state. Even if the oscillation operation is once started, there is a second problem that any one of the above stable states is reached and the oscillation stops. Therefore, a negative feedback loop is usually used for the ring oscillation operation.

次に、正帰還によるリング発振動作における上記２つの問題について、図３９と図４０を参照して説明する。図３９は、可変遅延回路の遅延時間をそのリング発振動作状態の発振周期から導出するための測定回路の模式図であり、正帰還ループを形成するため、可変遅延回路の入力ノードＮ１に出力ノードＮ２が直接接続されている。図４０は、正帰還によるリング発振動作状態における可変遅延回路の入力ノードＮ１と出力ノードＮ２における発振波形を示す電圧波形図である。   Next, the above two problems in the ring oscillation operation by positive feedback will be described with reference to FIG. 39 and FIG. FIG. 39 is a schematic diagram of a measurement circuit for deriving the delay time of the variable delay circuit from the oscillation period of the ring oscillation operation state. In order to form a positive feedback loop, the output node is connected to the input node N1 of the variable delay circuit. N2 is directly connected. FIG. 40 is a voltage waveform diagram showing oscillation waveforms at the input node N1 and the output node N2 of the variable delay circuit in the ring oscillation operation state by positive feedback.

つまり、図３９の可変遅延回路の入力ノードＮ１における信号レベルと出力ノードＮ２における信号レベルが正帰還であることから一致している。入力ノードＮ１（出力ノードＮ２）の信号レベルが発振せずに停止していると、その停止状態は安定的に継続し、その安定状態から自発的に発振を開始することはない。   That is, the signal level at the input node N1 and the signal level at the output node N2 of the variable delay circuit of FIG. When the signal level of the input node N1 (output node N2) is stopped without oscillating, the stopped state continues stably, and oscillation does not start spontaneously from the stable state.

ここで、何らかの外的擾乱を加えて、例えば、入力ノードＮ１に可変遅延回路の遅延時間より短いパルス幅のパルス信号を強制的に入力した場合を想定する。その入力されたパルス信号は、出力ノードＮ２へ伝播して入力ノードＮ１に正帰還して、更に、出力ノードＮ２へ伝播することで、一旦は、正帰還による発振動作を開始する。ここで、可変遅延回路の立ち上がりエッジに対する入出力ノードＮ１，Ｎ２間の伝播遅延時間Ｄｒｅと、立ち下がりエッジ対する入出力ノードＮ１，Ｎ２間の伝播遅延時間Ｄｆｅが等しくない場合（Ｄｒｅ≠Ｄｆｅ）には、当初入力されたパルス信号のパルス幅が、正帰還ループを一巡する毎に、２つの遅延時間ＤｒｅとＤｆｅの差｜Ｄｒｅ−Ｄｆｅ｜だけ短く或いは長くなり、最終的にパルス幅は０となるか、可変遅延回路の遅延時間より長くなってパルスが消滅して、リング発振動作が停止する。従って、正帰還によるリング発振動作が安定的に継続するためには、立ち上がりエッジと立ち下がりエッジ対する２つの遅延時間を正確に等しくする必要があり、遅延回路だけの正帰還ループではリング発振動作は、理論上は可能でも実際上は不可能である。   Here, it is assumed that some external disturbance is applied and, for example, a pulse signal having a pulse width shorter than the delay time of the variable delay circuit is forcibly input to the input node N1. The input pulse signal propagates to the output node N2, positively feeds back to the input node N1, and further propagates to the output node N2, thereby once starting an oscillation operation by positive feedback. Here, when the propagation delay time Dre between the input / output nodes N1, N2 with respect to the rising edge of the variable delay circuit is not equal to the propagation delay time Dfe between the input / output nodes N1, N2 with respect to the falling edge (Dre ≠ Dfe). Each time the pulse width of the initially input pulse signal goes through the positive feedback loop, it becomes shorter or longer by the difference | Dre−Dfe | between the two delay times Dre and Dfe. As a result, the pulse disappears after the delay time of the variable delay circuit, and the ring oscillation operation stops. Therefore, in order for the ring oscillation operation by positive feedback to continue stably, it is necessary to make the two delay times for the rising edge and the falling edge exactly equal. In the positive feedback loop with only the delay circuit, the ring oscillation operation is It is theoretically possible but not practical.

〈背景技術２に対する課題〉
特許文献２に開示された従来技術では、ラウンチ・キャプチャークロックの生成にＬＳＩに内蔵されるＰＬＬ回路のクロックを利用している。具体的には、クロック生成回路によりＰＬＬ回路の高速なクロックから２発のクロックのみを取り出してきて、夫々ラウンチクロック・キャプチャークロックとして供給する回路が提案されている。しかし、ラウンチ・キャプチャークロック生成にＰＬＬ回路を利用していることで、以下の３つの問題が惹起される。 <Problems for Background Technology 2>
In the prior art disclosed in Patent Document 2, a clock of a PLL circuit built in an LSI is used to generate a launch / capture clock. Specifically, a circuit has been proposed in which only two clocks are extracted from a high-speed clock of a PLL circuit by a clock generation circuit and supplied as a launch clock and a capture clock, respectively. However, using the PLL circuit for generating the launch / capture clock causes the following three problems.

１）第１に、ＰＬＬ回路がロックするまで待たないとテストが開始できないという問題がある。ＰＬＬの出力が所定の周波数で安定した状態になることを、「ＰＬＬ回路がロックする」という。通常、ＰＬＬ回路は動作開始から数１００ｐｓ〜数ｍｓ程度の間ロックしていない状態が存在する。これはＰＬＬ回路の動作原理上避けられない待ち時間である。これをディレイテストに利用する場合にもＰＬＬ回路がロックするまでディレイテストの開始を待つ必要がある。   1) First, there is a problem that the test cannot be started unless the PLL circuit is locked. That the output of the PLL becomes stable at a predetermined frequency is referred to as “the PLL circuit is locked”. Usually, the PLL circuit is not locked for about several hundreds ps to several ms from the start of operation. This is an inevitable waiting time due to the operating principle of the PLL circuit. Even when this is used for the delay test, it is necessary to wait for the start of the delay test until the PLL circuit is locked.

２）第２に、ＰＬＬ回路のロック状態を維持するために、全てのディレイテスト完了までクロックを停止することができないという問題がある。ＰＬＬ回路はリファレンスクロックを基準に、その整数倍のクロックを生成するという動作を行う。そのため、ＰＬＬ回路をロック状態で維持するためには、リファレンスクロックを入力し続けることが必要である。ＰＬＬ回路をディレイテストに利用する場合にも同じであり、テストの開始から終了までリファレンスクロックを入力し続ける必要がある。しかし、例えば複数のテストパターンを実行する場合等に、パターンとパターンの間にはリファレンスクロックを印加できないタイミングが発生する。その結果、ＰＬＬ回路はロック状態を維持できなくなり、上述の第１の問題により、再度ロック状態となるまでの待ち時間が必要となる。   2) Secondly, there is a problem that the clock cannot be stopped until all delay tests are completed in order to maintain the locked state of the PLL circuit. The PLL circuit performs an operation of generating a clock that is an integral multiple of the reference clock. Therefore, in order to maintain the PLL circuit in the locked state, it is necessary to continue inputting the reference clock. The same applies to the case where the PLL circuit is used for the delay test, and it is necessary to continue inputting the reference clock from the start to the end of the test. However, for example, when a plurality of test patterns are executed, a timing at which the reference clock cannot be applied occurs between the patterns. As a result, the PLL circuit cannot maintain the locked state, and due to the above-described first problem, a waiting time is required until the PLL circuit is again locked.

３）第３に、ＰＬＬ回路のクロックのクロックエッジを基に、ラウンチ・キャプチャークロックのタイミングを生成するため、ＰＬＬ回路のクロック周期の整数倍の設定しかできないという問題がある。ＰＬＬ回路のクロックに基づいて生成されたラウンチ・キャプチャークロックよりディレイテストを実施すると、タイミングを決めるのはＰＬＬ回路の出力するクロックのエッジのみなので、ラウンチクロックとキャプチャークロック間のタイミングは、ＰＬＬ回路の出力クロック周期の整数倍の値にしか設定できない。例えば、３ｎｓ、３．５ｎｓ、４ｎｓの３つのタイミング条件でディレイテストを実行しようとすると、ＰＬＬ回路は２ＧＨｚでクロックを発生可能であることが必要となる。また、ディレイテスト用パルス発生回路自体も局所的にではあるが、２ＧＨｚでの動作保証をする必要がある。   3) Thirdly, since the timing of the launch / capture clock is generated based on the clock edge of the clock of the PLL circuit, there is a problem that only an integer multiple of the clock period of the PLL circuit can be set. When a delay test is performed from the launch / capture clock generated based on the clock of the PLL circuit, the timing is determined only by the edge of the clock output from the PLL circuit, so the timing between the launch clock and the capture clock is the same as that of the PLL circuit. Can only be set to an integer multiple of the output clock period. For example, if a delay test is to be executed under three timing conditions of 3 ns, 3.5 ns, and 4 ns, the PLL circuit needs to be able to generate a clock at 2 GHz. Further, although the delay test pulse generation circuit itself is locally, it is necessary to guarantee the operation at 2 GHz.

そこで、特許文献２に開示された従来技術の問題点を回避するために、ＰＬＬ回路のクロックを利用せず、例えば、特許文献３に開示されているように、キャプチャークロックを、可変遅延回路を用いて発生することが考えられる。この回路では、ＰＬＬ回路のクロックを利用していないので、上述の特許文献２で問題となった３つの問題は発生しないが、以下の第４及び第５の問題が生じる。   Therefore, in order to avoid the problems of the prior art disclosed in Patent Document 2, the clock of the PLL circuit is not used. For example, as disclosed in Patent Document 3, the capture clock is replaced with the variable delay circuit. It is thought that it occurs by using. Since this circuit does not use the clock of the PLL circuit, the three problems that have been problems in the above-mentioned Patent Document 2 do not occur, but the following fourth and fifth problems occur.

４）第４に、可変遅延回路の遅延時間を求めることができないという問題がある。特許文献３の明細書の段落番号“００４１”に「同期回路１の動作時間を、バッファ１段あたりの遅延時間を単位として求めることができる」と記載されている。この記載は、そのまま「バッファ１段あたりの遅延時間が既知でない場合に、その時間が分からない」ということを意味している。   4) Fourth, there is a problem that the delay time of the variable delay circuit cannot be obtained. The paragraph number “0041” in the specification of Patent Document 3 describes that “the operation time of the synchronization circuit 1 can be obtained in units of delay time per buffer stage”. This description simply means that “when the delay time per buffer stage is not known, the time is unknown”.

５）第５に、外部から入力されるパルス幅以下にラウンチクロックとキャプチャークロックの時間差を制御できないという問題がある。ラウンチクロック自体を可変遅延回路にて遅延させることでキャプチャークロックを生成している関係上、外部から入力されるパルス幅以下に遅延時間を制御することは不可能である。もし、遅延時間を外部から入力されるパルス幅以下に設定すると、ラウンチクロックの立下りよりも前にキャプチャークロックが立ち上がることになり、回路が正しく動作せずディレイテストができない。   5) Fifth, there is a problem that the time difference between the launch clock and the capture clock cannot be controlled within the pulse width inputted from the outside. Since the capture clock is generated by delaying the launch clock itself by the variable delay circuit, it is impossible to control the delay time to be equal to or less than the pulse width inputted from the outside. If the delay time is set to be less than or equal to the pulse width inputted from the outside, the capture clock rises before the fall of the launch clock, and the circuit does not operate correctly and the delay test cannot be performed.

ここで、上記第４の問題点に対して、可変遅延回路の遅延時間が分かれば、回路の動作時間が分かる。可変遅延回路の遅延時間を求める方法、或いは、可変遅延回路を所定の遅延時間に調整する方法が、上記特許文献４において提案されている。   Here, with respect to the fourth problem, if the delay time of the variable delay circuit is known, the operation time of the circuit can be known. A method for obtaining the delay time of the variable delay circuit or a method for adjusting the variable delay circuit to a predetermined delay time has been proposed in Patent Document 4.

上記特許文献４に開示されている従来技術では、リング発振器に負帰還回路を使用している。この場合、以下の第６の問題が生じる。   In the prior art disclosed in Patent Document 4, a negative feedback circuit is used for the ring oscillator. In this case, the following sixth problem occurs.

６）可変遅延回路の立ち上がりエッジの伝播時間と立下りエッジの伝播時間が異なる場合に、その伝播時間の差が測定誤差になる。   6) When the propagation time of the rising edge and the propagation time of the falling edge of the variable delay circuit are different, the difference between the propagation times becomes a measurement error.

この第６の問題で生じる測定誤差は、上述の〈背景技術１に対する課題〉において、数５で示される誤差と同じであり、その重複する説明は割愛する。   The measurement error caused by the sixth problem is the same as the error expressed by Equation 5 in the above-mentioned <Problem with respect to the background art 1>, and the redundant description is omitted.

ここで、数５で示される立ち上がりエッジ伝播遅延時間Ｄｒｅと立ち下がりエッジ伝播遅延時間Ｄｆｅの差（Ｄｒｅ−Ｄｆｅ）は、通常にデザインされた場合には数１０ｐｓ〜数１００ｐｓ程度の範囲であり、個々で差を生じないように工夫して設計すれば測定に影響を与えないレベルであった。しかし、近年のＬＳＩの動作周波数は１００ＭＨｚ〜数ＧＨｚと高速化の傾向にあり、斯かる高速化された回路に対するディレイテストに要求されるクロックエッジの精度も数１０ｐｓの保証を求められる程に小さくなっており、この誤差が無視できなくなってきたという状況の変化が第６の問題を更に大きくしている。   Here, the difference (Dre−Dfe) between the rising edge propagation delay time Dre and the falling edge propagation delay time Dfe expressed by Equation 5 is in the range of several tens ps to several hundreds ps when designed normally. It was a level that would not affect the measurement if it was devised so as not to make a difference individually. However, the operating frequency of LSIs in recent years has tended to increase from 100 MHz to several GHz, and the accuracy of the clock edge required for a delay test for such a high-speed circuit is so small that a guarantee of several tens of ps is required. The change in the situation that this error can no longer be ignored further exacerbates the sixth problem.

また、上記第４の問題に関連して、上記特許文献５に開示されている従来技術では、基本的に１本の可変遅延回路をリング発振状態にし、その周波数を測定することで可変遅延回路の遅延時間を調整するという手法を採用している。このことが、上記第６の問題に加えて以下の第７の問題を惹起する。   In relation to the fourth problem, the conventional technique disclosed in Patent Document 5 basically sets one variable delay circuit in a ring oscillation state, and measures the frequency to change the variable delay circuit. The method of adjusting the delay time is adopted. This causes the following seventh problem in addition to the sixth problem.

７）遅延時間を短く設定したい場合に、その遅延時間に相当する周波数のクロックを計数できる回路を用意する必要がある。例えば、５００ｐｓの遅延時間を設定する場合には１ＧＨｚで動作する計数回路を用意する必要がある。   7) When it is desired to set the delay time short, it is necessary to prepare a circuit capable of counting clocks having a frequency corresponding to the delay time. For example, when setting a delay time of 500 ps, it is necessary to prepare a counting circuit that operates at 1 GHz.

特許文献５の明細書の段落番号“００２１”に「一方、可変遅延回路ＶＤの出力信号は、選択信号ＤＭＣによって上記選択回路Ｓ２を切り換えることにより、インバータＩＮＶによって反転された信号が可変遅延回路ＶＤの入力側に帰還され、リングオシレータのような発振回路が構成されるようになっている。（後略）」との記載がある。つまり、上記特許文献４に開示されている従来技術と同様に、リング発振器に負帰還回路が使用されていることが分かる。この場合も、リング発振器の発振周期Ｔｎｆは、数４に示すように、立ち上がりエッジ伝播遅延時間Ｄｒｅと立ち下がりエッジ伝播遅延時間Ｄｆｅの和（Ｄｒｅ＋Ｄｆｅ）で表されるので、仮に各伝播遅延時間が５００ｐｓとすれば、発振周期Ｔｎｆは１ｎｓとなる。つまり、リング発振器は１ＧＨｚで発振することになる。従って、このリング発振器から出力されるクロック信号が伝播する範囲の回路は１ＧＨｚでの動作を保証して設計する必要がある。ＬＳＩに対して高速・高精度な測定を求めると、内部の回路に要求されるスペックは上昇することになる。   In the paragraph number “0021” of the specification of Patent Document 5, “On the other hand, the output signal of the variable delay circuit VD is switched by the selection signal DMC so that the signal inverted by the inverter INV is changed to the variable delay circuit VD. And an oscillation circuit such as a ring oscillator is configured. (Omitted). That is, it can be seen that a negative feedback circuit is used for the ring oscillator, as in the prior art disclosed in Patent Document 4 above. Also in this case, the oscillation period Tnf of the ring oscillator is expressed by the sum (Dre + Dfe) of the rising edge propagation delay time Dre and the falling edge propagation delay time Dfe as shown in Equation 4, so that each propagation delay time is assumed. If 500 ps, the oscillation period Tnf is 1 ns. That is, the ring oscillator oscillates at 1 GHz. Therefore, it is necessary to design a circuit in a range in which the clock signal output from the ring oscillator propagates while guaranteeing an operation at 1 GHz. If high-speed and high-precision measurement is required for an LSI, the specifications required for the internal circuit will increase.

本発明は、上記負帰還によるリング発振動作に起因する問題点、及び、従来のスキャンパス法によるディレイテストにおける問題点に鑑みてなされたものであり、その目的は、安定的に継続して正帰還によるリング発振動作可能なリング発振回路を利用した、立ち上がりエッジまたは立ち下がりエッジ対する遅延時間を正確に測定可能な遅延時間測定回路及び方法を提供し、当該遅延時間測定回路及び方法を応用して、スキャンパス法によるディレイテストを迅速に開始できるとともに高速且つ高精度な実行が可能なパルス発生回路及び半導体集積回路を提供する点にある。   The present invention has been made in view of the problems caused by the ring oscillation operation by the negative feedback and the problems in the delay test by the conventional scan path method. Provided is a delay time measuring circuit and method that can accurately measure a delay time with respect to a rising edge or a falling edge using a ring oscillation circuit capable of ring oscillation operation by feedback, and applying the delay time measuring circuit and method Another object of the present invention is to provide a pulse generation circuit and a semiconductor integrated circuit capable of quickly starting a delay test by the scan path method and capable of executing at high speed and high accuracy.

上記目的を達成するための本発明に係るパルス発生回路の基礎となるリング発振回路は、遅延回路と単安定マルチバイブレータを備えてなり、前記遅延回路の出力が前記単安定マルチバイブレータの入力に接続し、前記単安定マルチバイブレータの出力が前記遅延回路の入力に接続し、前記遅延回路と前記単安定マルチバイブレータが正帰還ループを構成していることを第１の特徴とする。   In order to achieve the above object, a ring oscillation circuit as a basis of a pulse generation circuit according to the present invention includes a delay circuit and a monostable multivibrator, and an output of the delay circuit is connected to an input of the monostable multivibrator. The first characteristic is that the output of the monostable multivibrator is connected to the input of the delay circuit, and the delay circuit and the monostable multivibrator form a positive feedback loop.

更に、上記第１の特徴のリング発振回路は、発振起動用のトリガー信号の入力を受け付けて発振を起動する発振起動回路を、前記正帰還ループ上に備えることを第２の特徴とする。   Further, the ring oscillation circuit of the first feature has a second feature of including an oscillation start circuit on the positive feedback loop for receiving an input of a trigger signal for starting oscillation and starting the oscillation.

更に、上記第１または第２の特徴リング発振回路は、前記単安定マルチバイブレータの出力するパルス信号のパルス幅が、前記正帰還ループでのリング発振動作の１周期より短いことを第３の特徴とする。更に、前記遅延回路の立ち上がりエッジ伝播時間と立下りエッジ伝播時間の伝播時間差により、前記遅延回路に入力した前記単安定マルチバイブレータの出力するパルス信号のパルス幅が減少する場合は、前記パルス幅が前記伝播時間差より長いことを特徴とし、逆に、当該パルス幅が増大する場合は、前記パルス幅と前記伝播時間差の合計が前記正帰還ループでのリング発振動作の１周期より短いことを特徴とする。   Further, in the first or second feature ring oscillation circuit, a third feature is that a pulse width of a pulse signal output from the monostable multivibrator is shorter than one cycle of the ring oscillation operation in the positive feedback loop. And Further, when the pulse width of the pulse signal output from the monostable multivibrator input to the delay circuit decreases due to the propagation time difference between the rising edge propagation time and the falling edge propagation time of the delay circuit, the pulse width is It is characterized in that it is longer than the propagation time difference, and conversely, when the pulse width increases, the sum of the pulse width and the propagation time difference is shorter than one cycle of the ring oscillation operation in the positive feedback loop, To do.

上記特徴のリング発振回路によれば、一旦リング発振動作が開始すれば、単安定マルチバイブレータによって一定パルス幅のパルス信号が出力され、遅延回路の入力に供給され、更に、遅延回路を経由して単安定マルチバイブレータに供給されるため、遅延回路の立ち上がりエッジまたは立ち下がりエッジ対する遅延時間に差があっても、正帰還ループを一巡する毎に、単安定マルチバイブレータで発振パルスのパルス幅が一定に規制されるため、一定のパルス幅で安定的に正帰還によるリング発振動作を継続することができる。特に、第２の特徴のリング発振回路によれば、リング発振動作の起動が容易化される。   According to the ring oscillation circuit having the above characteristics, once the ring oscillation operation starts, a pulse signal having a constant pulse width is output by the monostable multivibrator, supplied to the input of the delay circuit, and further via the delay circuit. Since it is supplied to the monostable multivibrator, the pulse width of the oscillation pulse is constant in the monostable multivibrator every time it goes through the positive feedback loop even if there is a difference in the delay time with respect to the rising edge or falling edge of the delay circuit Therefore, the ring oscillation operation by positive feedback can be stably continued with a constant pulse width. In particular, according to the ring oscillation circuit of the second feature, the activation of the ring oscillation operation is facilitated.

また、負帰還によるリング発振動作では、発振周期が、負帰還ループを一巡する立ち上がりエッジ及び立ち下がりエッジ対する夫々の遅延時間の合計となるため、発振周期の測定だけでは、帰還ループを一巡する立ち上がりエッジまたは立ち下がりエッジ対する遅延時間を個別に正確に測定することはできず、当該２つの遅延時間差の２分の１に相当する誤差が生じるが、正帰還によるリング発振動作では、発振周期が、正帰還ループを一巡する立ち上がりエッジまたは立ち下がりエッジ対する何れか一方の遅延時間と単安定マルチバイブレータの遅延時間（応答時間）の合計となるため、単安定マルチバイブレータの遅延時間が既知であれば、遅延回路の遅延時間を発振周期から正確に導出できる。   In the ring oscillation operation using negative feedback, the oscillation period is the sum of the delay times for the rising and falling edges that make a round of the negative feedback loop. The delay time for the edge or the falling edge cannot be accurately measured individually, and an error corresponding to one half of the difference between the two delay times occurs. However, in the ring oscillation operation by positive feedback, the oscillation period is Since it is the sum of the delay time (response time) of either the rising edge or falling edge that makes a round of the positive feedback loop and the monostable multivibrator, if the delay time of the monostable multivibrator is known, The delay time of the delay circuit can be accurately derived from the oscillation period.

ここで、正帰還とは、帰還ループ上の任意のノードにおいて、当該ノードの信号レベルが帰還ループを一巡して同位相（同じ論理レベル）で帰還する場合を言う。従って、遅延回路の入力と出力が必ずしも同位相である必要はなく、遅延回路の入力と出力が逆位相（論理レベルが逆）の場合は、単安定マルチバイブレータが逆位相のパルス出力をすればよい。   Here, the positive feedback refers to a case where the signal level of the node returns in the same phase (same logic level) through the feedback loop at an arbitrary node on the feedback loop. Therefore, the input and output of the delay circuit do not necessarily have the same phase. If the input and output of the delay circuit are in reverse phase (logical levels are opposite), the monostable multivibrator can output a pulse with the reverse phase. Good.

上記目的を達成するための本発明に係るパルス発生回路の基礎となる遅延時間測定回路は、被測定回路の遅延時間を測定する遅延時間測定回路であって、単安定マルチバイブレータと発振周波数測定回路を備えてなり、前記単安定マルチバイブレータの入力が、前記被測定回路の出力と接続可能で、前記単安定マルチバイブレータの出力が、前記被測定回路の入力と接続可能で、前記単安定マルチバイブレータの入力と出力が、前記被測定回路の出力と入力と夫々接続することにより、前記被測定回路と前記単安定マルチバイブレータが正帰還ループを構成し、前記発振周波数測定回路が前記正帰還ループによるリング発振動作の発振周波数の測定時に前記正帰還ループと接続可能に構成されていることを特徴とする。   In order to achieve the above object, a delay time measuring circuit as a basis of a pulse generating circuit according to the present invention is a delay time measuring circuit for measuring a delay time of a circuit under test, comprising a monostable multivibrator and an oscillation frequency measuring circuit. The input of the monostable multivibrator can be connected to the output of the circuit under test, the output of the monostable multivibrator can be connected to the input of the circuit under test, and the monostable multivibrator Are connected to the output and input of the circuit under test, respectively, so that the circuit under test and the monostable multivibrator form a positive feedback loop, and the oscillation frequency measurement circuit is based on the positive feedback loop. It is configured to be connectable to the positive feedback loop when measuring the oscillation frequency of the ring oscillation operation.

上記目的を達成するための本発明に係るパルス発生回路の基礎となる遅延時間測定方法は、上記特徴の遅延時間測定回路を用いた被測定回路の遅延時間を測定する遅延時間測定方法であって、前記単安定マルチバイブレータの入力を前記被測定回路の出力と接続し、前記単安定マルチバイブレータの出力を前記被測定回路の入力と接続することにより、正帰還によるリング発振動作を起こし、前記発振周波数測定回路により前記正帰還によるリング発振動作の発振周波数を測定し、前記発振周波数測定回路の測定結果に基づいて、前記被測定回路の遅延時間を測定することを第１の特徴とする。   In order to achieve the above object, a delay time measuring method as a basis of a pulse generation circuit according to the present invention is a delay time measuring method for measuring a delay time of a circuit under test using the delay time measuring circuit having the above characteristics. Connecting the input of the monostable multivibrator to the output of the circuit to be measured, and connecting the output of the monostable multivibrator to the input of the circuit to be measured, thereby causing a ring oscillation operation by positive feedback, and the oscillation A first characteristic is that an oscillation frequency of the ring oscillation operation by the positive feedback is measured by a frequency measurement circuit, and a delay time of the circuit to be measured is measured based on a measurement result of the oscillation frequency measurement circuit.

更に、上記第１の特徴の遅延時間測定方法は、前記被測定回路の遅延時間として、立ち上がりエッジ伝播時間を測定する場合は、前記単安定マルチバイブレータは、入力信号の立ち上がりエッジまたは立ち下がりエッジに対して一定のパルス幅の立ち上がりパルス信号を出力する単安定マルチバイブレータを使用し、前記被測定回路の遅延時間として、立ち下がりエッジ伝播時間を測定する場合は、前記単安定マルチバイブレータは、入力信号の立ち下がりエッジまたは立ち上がりエッジに対して一定のパルス幅の立ち下がりパルス信号を出力する単安定マルチバイブレータを使用することを第２の特徴とする。   Further, in the delay time measuring method according to the first feature, when the rising edge propagation time is measured as the delay time of the circuit under test, the monostable multivibrator is set at the rising edge or falling edge of the input signal. On the other hand, when using a monostable multivibrator that outputs a rising pulse signal with a constant pulse width and measuring the falling edge propagation time as the delay time of the circuit under test, the monostable multivibrator A second feature is to use a monostable multivibrator that outputs a falling pulse signal having a constant pulse width with respect to the falling edge or rising edge of the first and second rising edges.

上記特徴の遅延時間測定回路または遅延時間測定方法によれば、被測定回路と単安定マルチバイブレータで構成される正帰還ループによるリング発振動作の発振周波数の逆数で規定される発振周期が、被測定回路の遅延時間と単安定マルチバイブレータの遅延時間の合計で表されるため、単安定マルチバイブレータの遅延時間が既知であると、測定された発振周期から被測定回路の遅延時間を直接求めることができる。この結果、被測定回路の立ち上がりエッジ伝播時間と立ち下がりエッジ伝播時間に差があっても、夫々個別に精度良く測定することができる。   According to the delay time measuring circuit or the delay time measuring method having the above characteristics, the oscillation period defined by the reciprocal of the oscillation frequency of the ring oscillation operation by the positive feedback loop composed of the circuit to be measured and the monostable multivibrator is measured. Since the delay time of the monostable multivibrator is known, the delay time of the circuit under test can be obtained directly from the measured oscillation period. it can. As a result, even if there is a difference between the rising edge propagation time and the falling edge propagation time of the circuit under test, it is possible to measure each individually with high accuracy.

上記目的を達成するための本発明に係るパルス発生回路は、入力クロック信号に対して少なくとも２つの異なる遅延信号を出力するとともに、前記２つの異なる遅延信号の内の遅い方の第２遅延信号の前記入力クロック信号からの遅延時間が調整可能に構成されている遅延回路部と、単安定マルチバイブレータと、前記単安定マルチバイブレータの出力信号が、前記遅延回路部内の前記入力クロック信号から前記第２遅延信号に至る信号遅延経路を経由して、前記単安定マルチバイブレータの入力に帰還する第１の正帰還ループと、前記単安定マルチバイブレータの出力信号が、前記信号遅延経路を経由せずに、前記単安定マルチバイブレータの入力に帰還する第２の正帰還ループを、個別に形成するための信号接続を制御するとともに、前記遅延回路部の遅延時間の調整を行う制御回路と、前記第１の正帰還ループ及び前記第２の正帰還ループの何れか一方が個別に形成されている状態で、形成されている前記何れか一方の正帰還ループの発振周波数を測定する発振周波数測定回路と、前記入力クロック信号と前記２つの異なる遅延信号から、前記入力クロック信号の１周期内に少なくとも２回の立ち上がりエッジまたは立ち下がりエッジを有し、前記２回の立ち上がりエッジまたは立ち下がりエッジ間の時間差が前記第２遅延信号の前記入力クロック信号からの遅延時間と同等となるパルス信号を生成するパルス生成回路と、を備えてなることを第１の特徴とする。   In order to achieve the above object, a pulse generation circuit according to the present invention outputs at least two different delay signals with respect to an input clock signal, and the second delay signal, which is the slower one of the two different delay signals. A delay circuit unit configured to be capable of adjusting a delay time from the input clock signal, a monostable multivibrator, and an output signal of the monostable multivibrator are transmitted from the input clock signal in the delay circuit unit to the second A first positive feedback loop that feeds back to the input of the monostable multivibrator via a signal delay path leading to a delay signal, and an output signal of the monostable multivibrator does not pass through the signal delay path, In addition to controlling the signal connection for individually forming a second positive feedback loop that feeds back to the input of the monostable multivibrator, Any one of the control circuit that adjusts the delay time of the delay circuit unit, and any one of the first positive feedback loop and the second positive feedback loop formed separately. An oscillation frequency measurement circuit that measures the oscillation frequency of one positive feedback loop, and at least two rising edges or falling edges within one cycle of the input clock signal from the input clock signal and the two different delay signals. And a pulse generation circuit that generates a pulse signal in which a time difference between the two rising edges or falling edges is equal to a delay time of the second delay signal from the input clock signal. Is the first feature.

更に、上記第１の特徴のパルス発生回路は、前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である２つの遅延回路を縦続接続して形成され、前記２つの遅延回路が前記２つの異なる遅延信号を各別に出力することを第２の特徴とする。   Further, in the pulse generation circuit of the first feature, the delay circuit section is formed by cascading two delay circuits, at least one of which is a variable delay circuit capable of adjusting a delay time, and the two delay circuits The second feature is that the two different delay signals are output separately.

更に、上記第１の特徴のパルス発生回路は、前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である２つの遅延回路を並列に備えて形成され、前記２つの遅延回路が、同じ前記入力クロック信号を入力して、前記２つの異なる遅延信号を各別に出力することを第３の特徴とする。   Further, in the pulse generation circuit of the first feature, the delay circuit section is formed by including two delay circuits in parallel, at least one of which is a variable delay circuit capable of adjusting a delay time, and the two delay circuits However, the third feature is that the same input clock signal is inputted and the two different delay signals are outputted separately.

更に、上記第１または第２の特徴のパルス発生回路は、前記２つの遅延回路の一方が、遅延時間が固定の固定遅延回路であることを第４の特徴とする。   Furthermore, the pulse generation circuit according to the first or second feature is characterized in that the one of the two delay circuits is a fixed delay circuit with a fixed delay time.

更に、上記第１乃至第４の何れかの特徴のパルス発生回路は、外部制御信号の入力に応じて前記パルス信号と前記入力クロック信号を択一的に選択して出力する選択回路を備えることを第５の特徴とする。   Furthermore, the pulse generation circuit having any one of the first to fourth features includes a selection circuit that selectively selects and outputs the pulse signal and the input clock signal in accordance with an input of an external control signal. Is the fifth feature.

更に、上記第５の特徴のパルス発生回路は、前記２つの異なる遅延信号の内の早い方の第１遅延信号と前記外部制御信号から、前記選択回路が前記パルス信号を選択している期間に同期して出力される第２パルス信号を生成する第２パルス生成回路を備えることを第６の特徴とする。   Further, the pulse generating circuit of the fifth feature is characterized in that the selection circuit selects the pulse signal from the earlier first delay signal of the two different delay signals and the external control signal. A sixth feature is that a second pulse generation circuit for generating a second pulse signal output in synchronization is provided.

上記特徴のパルス生成回路によれば、パルス生成回路で生成されたパルス信号の２回の立ち上がりエッジまたは立ち下がりエッジを、スキャンパス法によるディレイテストに使用するラウンチ動作とキャプチャー動作の各クロックエッジと使用することができる。この場合、ラウンチクロックエッジとキャプチャークロックエッジ間の時間差が、遅延回路部の第２遅延信号の入力クロック信号からの調整可能な遅延時間と同等であり、また、当該遅延時間が、発振周波数測定回路で測定される単安定マルチバイブレータを経由する第１及び第２の正帰還ループの各発振周波数から求まる発振周期の差に相当するため、ディレイテストのタイミングを高速且つ高精度に測定及び調整可能となる。   According to the pulse generation circuit having the above characteristics, two rising edges or falling edges of the pulse signal generated by the pulse generation circuit are used as the launch edge used for the delay test by the scan path method and the clock edges of the capture operation. Can be used. In this case, the time difference between the launch clock edge and the capture clock edge is equivalent to an adjustable delay time from the input clock signal of the second delay signal of the delay circuit unit, and the delay time is determined by the oscillation frequency measuring circuit. This corresponds to the difference between the oscillation periods obtained from the oscillation frequencies of the first and second positive feedback loops that pass through the monostable multivibrator measured in step 1. Therefore, the delay test timing can be measured and adjusted with high speed and high accuracy. Become.

ここで、上記特徴のパルス生成回路は、パルス信号の生成にＰＬＬ回路を使用していないため、上記背景技術２に対する課題で指摘した問題点１）〜３）が解消され、更に、可変遅延回路を使用しているものの、その遅延時間の測定が可能であるため、同問題点４）が解消され、また、可変遅延回路の遅延時間を調整することで、ラウンチクロックエッジとキャプチャークロックエッジ間の時間差を調整できるので、同問題点５）が解消され、更に、遅延時間の測定に使用するリングオシレータが単安定マルチバイブレータを使用した正帰還ループであるので、同第６及び第７の問題点も解消される。   Here, since the pulse generation circuit having the above characteristics does not use a PLL circuit for generating a pulse signal, the problems 1) to 3) pointed out in the problem with respect to the background art 2 are solved, and further, a variable delay circuit is provided. However, since the delay time can be measured, the same problem 4) is solved, and by adjusting the delay time of the variable delay circuit, the launch clock edge and the capture clock edge can be measured. Since the time difference can be adjusted, the same problem 5) is solved. Further, since the ring oscillator used for measuring the delay time is a positive feedback loop using a monostable multivibrator, the sixth and seventh problems are the same. Is also resolved.

特に、第５の特徴のパルス生成回路によれば、選択回路から出力される信号を、入力クロック信号が選択されている場合には、ディレイテストの対象となる被テスト回路の実動作用のクロック信号として、パルス信号が選択されている場合には、被テスト回路のディレイテストのラウンチクロックとキャプチャークロックとして、外部制御信号の入力に応じて切り換えて使用することができる。   In particular, according to the pulse generation circuit of the fifth feature, when the input clock signal is selected, the signal output from the selection circuit is the clock for actual operation of the circuit under test to be subjected to the delay test. When a pulse signal is selected as a signal, it can be used by switching according to the input of an external control signal as a launch clock and a capture clock for a delay test of the circuit under test.

特に、第６の特徴のパルス生成回路によれば、第２パルス生成回路で生成される第２パルス信号をディレイテストの対象となる被テスト回路のスキャンイネーブル信号として使用することができる。   In particular, according to the pulse generation circuit having the sixth feature, the second pulse signal generated by the second pulse generation circuit can be used as a scan enable signal of a circuit under test to be subjected to a delay test.

更に、上記目的を達成するための本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、上記第５の特徴のパルス発生回路を内蔵し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを第１の特徴とする。   Furthermore, a semiconductor integrated circuit according to the present invention for achieving the above object is a semiconductor integrated circuit configured to be able to perform a delay test by a scan path method, and incorporates the pulse generating circuit of the fifth feature. The first feature is that a signal output from the selection circuit is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method.

更に、本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、上記第６の特徴のパルス発生回路を内蔵し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、前記第２パルス生成回路から出力される前記第２パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを第２の特徴とする。   Furthermore, a semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit configured to be able to execute a delay test by a scan path method, and has a built-in pulse generation circuit having the sixth feature, which is output from the selection circuit. Is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method, and the second pulse signal output from the second pulse generation circuit is used as a scan enable signal of the circuit under test. The second feature is to be used as

上記特徴の半導体集積回路によれば、上記第５または第６特徴のパルス発生回路を内蔵しているので、上記背景技術２に対する課題で指摘した問題点１）〜７）が全て解消され、高速且つ高精度にスキャンパス法によるディレイテストを実行可能な半導体集積回路を実現できる。   According to the semiconductor integrated circuit of the above feature, since the pulse generation circuit of the fifth or sixth feature is incorporated, all of the problems 1) to 7) pointed out in the problem with respect to the background art 2 are solved, and high speed is achieved. In addition, a semiconductor integrated circuit capable of performing a delay test by the scan path method with high accuracy can be realized.

更に、上記目的を達成するための本発明に係る半導体集積回路のテスト方法は、半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、上記第５の特徴のパルス発生回路を使用し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを第１の特徴とする。   Furthermore, a semiconductor integrated circuit test method according to the present invention for achieving the above object is a test method for executing a delay test by a scan path method on a semiconductor integrated circuit, wherein the pulse generating circuit according to the fifth feature is provided. The first feature is that a signal output from the selection circuit is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method.

更に、本発明に係る半導体集積回路のテスト方法は、半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、上記第６の特徴のパルス発生回路を使用し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、前記第２パルス生成回路から出力される前記第２パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを第２の特徴とする。   Furthermore, a test method for a semiconductor integrated circuit according to the present invention is a test method for executing a delay test by a scan path method on a semiconductor integrated circuit, wherein the selection circuit uses the pulse generation circuit of the sixth feature. Is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method, and the second pulse signal output from the second pulse generation circuit is used as the clock pulse of the circuit under test. The second feature is that it is used as a scan enable signal.

上記特徴の半導体集積回路のテスト方法によれば、上記第５または第６特徴のパルス発生回路を使用するので、上記背景技術２に対する課題で指摘した問題点１）〜７）が全て解消され、半導体集積回路に対するスキャンパス法によるディレイテストを高速且つ高精度に実行できる。   According to the semiconductor integrated circuit test method of the above feature, since the pulse generation circuit of the fifth or sixth feature is used, all the problems 1) to 7) pointed out in the problem with respect to the background art 2 are solved, A delay test by a scan path method for a semiconductor integrated circuit can be executed at high speed and with high accuracy.

以下、本発明に係るパルス発生回路、及び、半導体集積回路とそのテスト方法の実施形態を図面に基づいて説明する。先ず、本発明に係るパルス発生回路、及び、半導体集積回路とそのテスト方法の基礎となるリング発振回路、遅延時間測定回路と遅延時間測定方法について、第１及び第２実施形態において説明する。   Embodiments of a pulse generation circuit, a semiconductor integrated circuit, and a test method thereof according to the present invention will be described below with reference to the drawings. First, a pulse generation circuit, a semiconductor integrated circuit and a ring oscillation circuit, a delay time measuring circuit and a delay time measuring method which are the basis of the test method according to the present invention will be described in the first and second embodiments.

〈第１実施形態〉
図１に、本発明の基礎となる正帰還によるリング発振回路１の構成例を示す。図１に示すように、リング発振回路１は、遅延回路２と単安定マルチバイブレータ３と発振起動回路４を一巡する正帰還ループによって構成されている。図１に示す構成例では、遅延回路２の出力が単安定マルチバイブレータ３の入力に接続し、単安定マルチバイブレータ３の出力が、発振起動回路４を介して遅延回路２の入力に接続している。遅延回路２は、入力端と出力端の間で信号遅延を生じる回路であれば、その回路構成は何でも構わない。特に、入力数や出力数は複数であっても構わない。正帰還ループを構成する条件は、遅延回路２の入力に立ち上がりエッジまたは立ち下がりエッジの信号が入力して、遅延回路２と単安定マルチバイブレータ３と発振起動回路４を一巡して遅延回路２の入力に戻ってくる信号が同相の立ち上がりエッジまたは立ち下がりエッジの信号であるように、遅延回路２と単安定マルチバイブレータ３と発振起動回路４の各回路の入出力間の信号の位相関係を備えることである。例えば、各回路の入出力間の信号の位相関係が同相、つまり、立ち上がりエッジの信号入力に対して立ち上がりエッジの信号を出力する関係である。或いは、遅延回路２と単安定マルチバイブレータ３と発振起動回路４の内の２つの回路が、入出力間の信号の位相関係が逆相、つまり、立ち上がり（または立ち下がり）エッジの信号入力に対して立ち下がり（または立ち上がり）エッジの信号を出力する関係であってもよい。 <First Embodiment>
FIG. 1 shows an example of the configuration of a ring oscillation circuit 1 based on positive feedback which is the basis of the present invention. As shown in FIG. 1, the ring oscillation circuit 1 is configured by a positive feedback loop that goes around the delay circuit 2, the monostable multivibrator 3, and the oscillation starting circuit 4. In the configuration example shown in FIG. 1, the output of the delay circuit 2 is connected to the input of the monostable multivibrator 3, and the output of the monostable multivibrator 3 is connected to the input of the delay circuit 2 via the oscillation starting circuit 4. Yes. The delay circuit 2 may have any circuit configuration as long as it generates a signal delay between the input terminal and the output terminal. In particular, there may be a plurality of inputs and outputs. The condition for forming the positive feedback loop is that a signal of a rising edge or a falling edge is input to the input of the delay circuit 2, and the delay circuit 2, the monostable multivibrator 3, and the oscillation starter circuit 4 make a round. The phase relationship of the signals between the input and output of each circuit of the delay circuit 2, the monostable multivibrator 3, and the oscillation start circuit 4 is provided so that the signal returning to the input is a signal having a rising edge or a falling edge having the same phase. That is. For example, the phase relationship of signals between the input and output of each circuit is in phase, that is, a relationship in which a rising edge signal is output with respect to a rising edge signal input. Alternatively, two of the delay circuit 2, the monostable multivibrator 3, and the oscillation starting circuit 4 are configured so that the phase relationship of the signals between the input and output is opposite, that is, with respect to the rising edge (or falling edge) signal input. Thus, a relationship of outputting a falling (or rising) edge signal may be used.

図１では、発振起動回路４は２入力の排他的論理和回路で構成されている。一方の入力がリング発振動作の起動信号Ｉｎｉｔである。発振起動回路４は、必ずしも独立した回路である必要はなく、遅延回路２または単安定マルチバイブレータ３の内部に組み込まれていても構わない。従って、発振起動回路４は、遅延回路２または単安定マルチバイブレータ３の一部として扱うことができる。   In FIG. 1, the oscillation starting circuit 4 is composed of a 2-input exclusive OR circuit. One input is a ring oscillation operation start signal Init. The oscillation starting circuit 4 is not necessarily an independent circuit, and may be incorporated in the delay circuit 2 or the monostable multivibrator 3. Therefore, the oscillation starting circuit 4 can be handled as a part of the delay circuit 2 or the monostable multivibrator 3.

図２に、単安定マルチバイブレータ３の回路動作例を示す。図２に示す動作例では、入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する。単安定マルチバイブレータとしては、上記の動作以外に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する動作、入力信号の立ち上がりエッジに応答して立ち下がりパルスを出力する動作、入力信号の立ち下がりエッジに応答して立ち上がりパルスを出力する動作があり、後の２動作は、入出力間の位相関係が逆相になる。以下の説明において、図１に示す単安定マルチバイブレータ３としては、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力するものを想定する。   FIG. 2 shows a circuit operation example of the monostable multivibrator 3. In the operation example shown in FIG. 2, a rising pulse having a pulse width of a certain period specific to the circuit is output in response to the rising edge of the input signal. In addition to the above operations, the monostable multivibrator operates to output a falling pulse in response to the falling edge of the input signal, to output a falling pulse in response to the rising edge of the input signal, and to the input signal. There is an operation of outputting a rising pulse in response to the falling edge of the signal, and in the latter two operations, the phase relationship between the input and output is reversed. In the following description, it is assumed that the monostable multivibrator 3 shown in FIG. 1 outputs a rising pulse in response to a rising edge of an input signal.

図３に、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マルチバイブレータの回路例を示す。また、図４に、図３に示す単安定マルチバイブレータの信号波形を示す。図３に示す単安定マルチバイブレータは、Ｄ型フリップフロップ５と偶数段のインバータ列６と２入力排他的論理和回路７で構成されており、入力信号ＩＮがＤ型フリップフロップ５のクロック入力ＣＫに入力し、Ｄ型フリップフロップ５の反転データ出力ＱＢがＤ型フリップフロップ５のデータ入力Ｄに接続している。リセット信号ＲＳＴ＃が高レベル時に単安定マルチバイブレータが活性化して、入力信号ＩＮの立ち上がりエッジに応答して立ち上がりパルスＯＵＴを出力する。   FIG. 3 shows a circuit example of a monostable multivibrator that outputs a rising pulse in response to a rising edge of an input signal. FIG. 4 shows signal waveforms of the monostable multivibrator shown in FIG. The monostable multivibrator shown in FIG. 3 includes a D-type flip-flop 5, an even number of inverter rows 6, and a 2-input exclusive OR circuit 7, and an input signal IN is a clock input CK of the D-type flip-flop 5. The inverted data output QB of the D-type flip-flop 5 is connected to the data input D of the D-type flip-flop 5. When the reset signal RST # is at a high level, the monostable multivibrator is activated and outputs a rising pulse OUT in response to the rising edge of the input signal IN.

図５及び図６を参照して、単安定マルチバイブレータを用いた正帰還によるリング発振動作を説明する。図５は、本発明の基礎となるリング発振回路１の模式図であり、リング発振回路１の発振周期を測定する周波数測定回路８の入力が、正帰還ループ上の遅延回路２の出力ノードＮ２に接続している。図６は、図５に示すリング発振回路１の発振動作中の遅延回路２の入力ノードＮ１と出力ノードＮ２における信号波形を示したものである。図５に示すリング発振回路１では、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マルチバイブレータ３を使用している。   A ring oscillation operation by positive feedback using a monostable multivibrator will be described with reference to FIGS. FIG. 5 is a schematic diagram of the ring oscillation circuit 1 that is the basis of the present invention. The input of the frequency measurement circuit 8 that measures the oscillation period of the ring oscillation circuit 1 is the output node N2 of the delay circuit 2 on the positive feedback loop. Connected to. FIG. 6 shows signal waveforms at the input node N1 and the output node N2 of the delay circuit 2 during the oscillation operation of the ring oscillation circuit 1 shown in FIG. The ring oscillation circuit 1 shown in FIG. 5 uses a monostable multivibrator 3 that outputs a rising pulse in response to a rising edge of an input signal.

遅延回路２の入力ノードＮ１に印加された立ち上がりパルスは、遅延回路２の遅延時間後に出力ノードＮ２に同相の立ち上がりパルスとして出力する。この出力ノードＮ２の立ち上がりパルスの立ち上がりエッジが単安定マルチバイブレータ３を作動させて、単安定マルチバイブレータ３で規定される一定パルス幅の立ち上がりパルスを出力させ、入力ノードＮ１に印加する。更に、単安定マルチバイブレータ３から印加された立ち上がりパルスが、遅延回路２の遅延時間経過後に出力ノードＮ２に同相で到達し、単安定マルチバイブレータ３を作動させるという循環動作を繰り返すことにより、正帰還によるリング発振動作を実行する。   The rising pulse applied to the input node N1 of the delay circuit 2 is output as an in-phase rising pulse to the output node N2 after the delay time of the delay circuit 2. The rising edge of the rising pulse of the output node N2 activates the monostable multivibrator 3 to output a rising pulse having a constant pulse width defined by the monostable multivibrator 3, and applies it to the input node N1. Furthermore, the rising pulse applied from the monostable multivibrator 3 reaches the output node N2 in phase after the delay time of the delay circuit 2 elapses, and repeats the cyclic operation of operating the monostable multivibrator 3, thereby positive feedback. Execute ring oscillation operation by.

ここで、立ち上がりパルスが入力ノードＮ１から出力ノードＮ２へ伝搬する際に、立ち上がりエッジに対する伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差により立ち上がりパルスのパルス幅（高レベル期間）が伸縮する。つまり、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより長いとパルス幅は短くなり、逆に、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより短いとパルス幅は長くなる。   Here, when the rising pulse propagates from the input node N1 to the output node N2, the pulse width (high level period) of the rising pulse expands or contracts due to the time difference between the propagation delay time Dre with respect to the rising edge and the propagation delay time Dfe with respect to the falling edge. To do. That is, if the propagation delay time Dre is longer than the propagation delay time Dfe, the pulse width becomes shorter. Conversely, if the propagation delay time Dre is shorter than the propagation delay time Dfe, the pulse width becomes longer.

しかし、本発明の基礎となるリング発振回路１では、単安定マルチバイブレータ３が、出力ノードＮ２からパルス幅の変化した立ち上がりパルスが入力する毎に、一定のパルス幅Ｔｐｗの立ち上がりパルスを入力ノードＮ１に出力するため、従来の単安定マルチバイブレータを使用しない正帰還ループのリング発振動作において伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差によってパルス幅が正帰還ループを一巡する毎に変化してパルス信号が消滅するという問題が回避できる。つまり、本発明の基礎となるリング発振回路１では、単安定マルチバイブレータ３が、伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差によるパルス幅が単調且つ累積的に変化するのを抑止して、パルス幅を一定に保つ役割を果たしている。   However, in the ring oscillation circuit 1 which is the basis of the present invention, every time the monostable multivibrator 3 receives a rising pulse whose pulse width has changed from the output node N2, the rising pulse having a constant pulse width Tpw is input to the input node N1. In the ring oscillation operation of the positive feedback loop that does not use the conventional monostable multivibrator, the pulse width changes every time it makes a round of the positive feedback loop due to the time difference between the propagation delay time Dre and the propagation delay time Dfe with respect to the falling edge. Thus, the problem that the pulse signal disappears can be avoided. That is, in the ring oscillation circuit 1 which is the basis of the present invention, the monostable multivibrator 3 prevents the pulse width due to the time difference between the propagation delay time Dre and the propagation delay time Dfe with respect to the falling edge from changing monotonously and cumulatively. Thus, the pulse width is kept constant.

ここで、正帰還ループがリング発振動作を保持するためには、単安定マルチバイブレータ３が発生する出力パルスを遅延回路２に入力した時の遅延回路２の出力パルスが、再度単安定マルチバイブレータ３を起動できることが条件となる。単安定マルチバイブレータ３の出力パルスの立ち上がりエッジが遅延回路２に入力する前に、１周期前の出力パルスが立ち下っている必要がある。つまり、単安定マルチバイブレータ３の出力パルスの一定のパルス幅は、リング発振動作の１周期より短く設定する必要がある。更に、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより長い（Ｄｒｅ＞Ｄｆｅ）場合には、単安定マルチバイブレータ３の出力パルス幅は、遅延回路２を通過すると伝播遅延時間差（Ｄｒｅ−Ｄｆｅ）だけ短くなるため、出力パルス幅は伝播遅延時間差（Ｄｒｅ−Ｄｆｅ）より長く設定する。また、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより短い（Ｄｒｅ＜Ｄｆｅ）場合には、単安定マルチバイブレータ３の出力パルス幅が遅延回路２を通過すると伝播遅延時間差（Ｄｆｅ−Ｄｒｅ）だけ長くなるため、出力パルス幅と伝播遅延時間差（Ｄｆｅ−Ｄｒｅ）の合計は、リング発振動作の１周期より短く設定する。正帰還によるリング発振動作の周期Ｔｐｆは、下記の数９に示すように、遅延回路２の立ち上がりエッジに対する伝播遅延時間Ｄｒｅと単安定マルチバイブレータ３の入力の立ち上がりエッジから出力パルスの立ち上がりエッジまでの遅延時間Ｄｍｒｒの合計となる。   Here, in order for the positive feedback loop to maintain the ring oscillation operation, the output pulse of the delay circuit 2 when the output pulse generated by the monostable multivibrator 3 is input to the delay circuit 2 is again changed to the monostable multivibrator 3. It is a condition that can be started. Before the rising edge of the output pulse of the monostable multivibrator 3 is input to the delay circuit 2, the output pulse of one cycle before needs to fall. That is, the constant pulse width of the output pulse of the monostable multivibrator 3 needs to be set shorter than one cycle of the ring oscillation operation. Further, when the propagation delay time Dre is longer than the propagation delay time Dfe (Dre> Dfe), the output pulse width of the monostable multivibrator 3 is only the propagation delay time difference (Dre−Dfe) when passing through the delay circuit 2. Therefore, the output pulse width is set longer than the propagation delay time difference (Dre-Dfe). When the propagation delay time Dre is shorter than the propagation delay time Dfe (Dre <Dfe), the output pulse width of the monostable multivibrator 3 passes through the delay circuit 2 and is longer by the propagation delay time difference (Dfe−Dre). Therefore, the sum of the output pulse width and the propagation delay time difference (Dfe−Dre) is set to be shorter than one cycle of the ring oscillation operation. The period Tpf of the ring oscillation operation by positive feedback is as follows from the propagation delay time Dre with respect to the rising edge of the delay circuit 2 and the rising edge of the input of the monostable multivibrator 3 to the rising edge of the output pulse, as shown in Equation 9 below. This is the sum of the delay times Dmrr.

（数９）
Ｔｐｆ＝Ｄｒｅ＋Ｄｍｒｒ (Equation 9)
Tpf = Dre + Dmrr

入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する単安定マルチバイブレータ３を使用して遅延回路２を含む正帰還ループを構成すると、遅延回路２の立ち上がりエッジに対する伝播遅延時間Ｄｒｅを数９の関係式より導出することができる。つまり、伝播遅延時間Ｄｒｅは、正帰還によるリング発振動作の周期Ｔｐｆから単安定マルチバイブレータ３の遅延時間Ｄｍｒｒを減算して求めることができる。従って、任意の遅延回路の立ち上がりエッジに対する伝播遅延時間Ｄｒｅを直接測定可能な遅延時間測定回路を構成するには、被測定回路である遅延回路２と単安定マルチバイブレータ３を、正帰還ループを構成するように接続し、つまり、図１または図５に示すように接続し、正帰還によるリング発振動作を起こし、発振周波数測定回路８により正帰還によるリング発振動作の発振周波数またはその逆数である発振周期Ｔｐｆを測定し、発振周波数測定回路８の測定結果、つまり、発振周波数または発振周期Ｔｐｆより、伝播遅延時間Ｄｒｅを測定するようにすればよい。   When a positive feedback loop including the delay circuit 2 is configured using the monostable multivibrator 3 that outputs a rising pulse having a pulse width of a certain period specific to the circuit in response to the rising edge of the input signal, the rising edge of the delay circuit 2 is obtained. The propagation delay time Dre with respect to can be derived from the relational expression (9). That is, the propagation delay time Dre can be obtained by subtracting the delay time Dmrr of the monostable multivibrator 3 from the period Tpf of the ring oscillation operation by positive feedback. Therefore, in order to construct a delay time measuring circuit capable of directly measuring the propagation delay time Dre with respect to the rising edge of an arbitrary delay circuit, the delay circuit 2 and the monostable multivibrator 3 which are the circuits to be measured are configured as a positive feedback loop. 1 or FIG. 5 to cause a ring oscillation operation by positive feedback, and an oscillation frequency measurement circuit 8 that oscillates at an oscillation frequency of the ring oscillation operation by positive feedback or its inverse. The period Tpf is measured, and the propagation delay time Dre may be measured from the measurement result of the oscillation frequency measurement circuit 8, that is, the oscillation frequency or the oscillation period Tpf.

図７に、被測定回路である遅延回路２を通常動作モードと遅延時間測定モードを切り替えて使用可能にする遅延時間測定回路の回路構成の一例を示す。図７に示す回路構成例では、通常動作モードと遅延時間測定モードで遅延回路２に入力する信号を切り替える信号切替回路１０が設けられている。   FIG. 7 shows an example of a circuit configuration of a delay time measurement circuit that enables the delay circuit 2 to be measured to be used by switching between the normal operation mode and the delay time measurement mode. In the circuit configuration example shown in FIG. 7, a signal switching circuit 10 that switches a signal input to the delay circuit 2 in the normal operation mode and the delay time measurement mode is provided.

次に、図８に、図１に例示した発振起動回路４の機能を内蔵した単安定マルチバイブレータ３の回路構成例を示す。また、図９に、図８に示す単安定マルチバイブレータの信号波形を示す。図８に示す単安定マルチバイブレータは、Ｄ型フリップフロップ５の反転データ出力ＱＢとデータ入力Ｄの接続点の後段に、２入力排他的論理和回路９を挿入し、２入力排他的論理和回路９の一方の入力をＤ型フリップフロップ５の反転データ出力ＱＢに、他方の入力をリセット信号ＲＳＴ＃に接続し、出力を２入力排他的論理和回路７の一方の入力とインバータ列６の入力に接続している。その他の回路構成は、図３に示す単安定マルチバイブレータと同様である。図８に示す単安定マルチバイブレータは、リセット信号ＲＳＴ＃が起動信号として機能し、リセット信号ＲＳＴ＃の立ち上がり時（初期化完了時点）に、起動用の立ち上がりパルスを１回出力する回路構成となっている。この初回のパルスがリング発振動作を開始するトリガー信号となって、リセット解除と同時にリング発振動作を開始させることができる。この単安定マルチバイブレータを使用すると、従来の正帰還によるリング発振動作における上述した２つの問題、つまり、「自発的に発振動作を開始しない」点と「一旦発振動作を開始しても、直ぐに、安定状態に達して発振が停止する」点を同時に解決できる単安定マルチバイブレータを構成することが可能となり、別途、発振起動回路を正帰還ループ上に独立して備える必要がなくなる。   Next, FIG. 8 shows a circuit configuration example of the monostable multivibrator 3 incorporating the function of the oscillation starting circuit 4 illustrated in FIG. FIG. 9 shows a signal waveform of the monostable multivibrator shown in FIG. The monostable multivibrator shown in FIG. 8 includes a 2-input exclusive OR circuit 9 inserted after the connection point between the inverted data output QB of the D-type flip-flop 5 and the data input D, and a 2-input exclusive OR circuit. 9 is connected to the inverted data output QB of the D-type flip-flop 5, the other input is connected to the reset signal RST #, and the output is one input of the 2-input exclusive OR circuit 7 and the input of the inverter train 6 Connected to. Other circuit configurations are the same as those of the monostable multivibrator shown in FIG. The monostable multivibrator shown in FIG. 8 has a circuit configuration in which the reset signal RST # functions as a start signal and outputs a start-up rising pulse once when the reset signal RST # rises (at the completion of initialization). ing. This first pulse becomes a trigger signal for starting the ring oscillation operation, and the ring oscillation operation can be started simultaneously with the release of the reset. When this monostable multivibrator is used, the above-mentioned two problems in the ring oscillation operation by the conventional positive feedback, that is, the point that “the oscillation operation does not start spontaneously” and “the oscillation operation once started immediately, It is possible to configure a monostable multivibrator that can simultaneously solve the point that oscillation is stopped upon reaching a stable state, and it is not necessary to separately provide an oscillation starting circuit on the positive feedback loop.

〈第２実施形態〉
次に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータを使用したリング発振回路について説明する。図１０に、立ち下がりエッジに応答して動作する単安定マルチバイブレータ１３を使用したリング発振回路１１を示す。リング発振回路１１は、遅延回路１２と単安定マルチバイブレータ１３と発振起動回路１４を一巡する正帰還ループによって構成されている。回路構成自体は、図１に示す回路構成と同じであるので、重複する説明は割愛する。 Second Embodiment
Next, a ring oscillation circuit using a monostable multivibrator that outputs a falling pulse in response to a falling edge of an input signal will be described. FIG. 10 shows a ring oscillation circuit 11 using a monostable multivibrator 13 that operates in response to a falling edge. The ring oscillation circuit 11 is configured by a positive feedback loop that goes around the delay circuit 12, the monostable multivibrator 13, and the oscillation starting circuit 14. Since the circuit configuration itself is the same as the circuit configuration shown in FIG. 1, redundant description is omitted.

図１１に、単安定マルチバイブレータ１３の回路動作例を示す。図１１に示す動作例では、入力信号の立ち下がりエッジに応答して回路固有の一定期間のパルス幅の立ち下がりパルスを出力する。   FIG. 11 shows a circuit operation example of the monostable multivibrator 13. In the operation example shown in FIG. 11, a falling pulse having a pulse width of a certain period inherent to the circuit is output in response to the falling edge of the input signal.

図１２に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータの回路例を示す。また、図１３に、図１２に示す単安定マルチバイブレータの信号波形を示す。図１２に示す単安定マルチバイブレータは、Ｄ型フリップフロップ１５と偶数段のインバータ列１６と２入力排他的論理和回路１７とインバータ１８で構成されており、入力信号ＩＮ＃がインバータ１８で反転してＤ型フリップフロップ１５のクロック入力ＣＫに入力し、Ｄ型フリップフロップ１５の反転データ出力ＱＢがＤ型フリップフロップ１５のデータ入力Ｄに接続している。リセット信号ＲＳＴ＃が高レベル時に単安定マルチバイブレータが活性化して、入力信号ＩＮ＃の立ち下がりエッジに応答して立ち下がりパルスＯＵＴ＃を出力する。   FIG. 12 shows a circuit example of a monostable multivibrator that outputs a falling pulse in response to a falling edge of an input signal. FIG. 13 shows signal waveforms of the monostable multivibrator shown in FIG. The monostable multivibrator shown in FIG. 12 includes a D-type flip-flop 15, an even number of inverter rows 16, a 2-input exclusive OR circuit 17, and an inverter 18, and an input signal IN # is inverted by the inverter 18. The inverted data output QB of the D-type flip-flop 15 is connected to the data input D of the D-type flip-flop 15. When the reset signal RST # is at a high level, the monostable multivibrator is activated and outputs a falling pulse OUT # in response to the falling edge of the input signal IN #.

図１４及び図１５を参照して、入力信号の立ち下がりエッジに応答して動作する単安定マルチバイブレータ１３を用いた正帰還によるリング発振動作を説明する。図１４は、本発明の基礎となるリング発振回路１１の模式図であり、リング発振回路１１の発振周期を測定する周波数測定回路８の入力が、正帰還ループ上の遅延回路１２の出力ノードＮ２に接続している。図１５は、図１４に示すリング発振回路１１の発振動作中の遅延回路１２の入力ノードＮ１と出力ノードＮ２における信号波形を示したものである。図１４に示すリング発振回路１１では、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータ１３を使用している。   A ring oscillation operation by positive feedback using the monostable multivibrator 13 that operates in response to the falling edge of the input signal will be described with reference to FIGS. FIG. 14 is a schematic diagram of the ring oscillation circuit 11 which is the basis of the present invention. The input of the frequency measurement circuit 8 for measuring the oscillation period of the ring oscillation circuit 11 is the output node N2 of the delay circuit 12 on the positive feedback loop. Connected to. FIG. 15 shows signal waveforms at the input node N1 and the output node N2 of the delay circuit 12 during the oscillation operation of the ring oscillation circuit 11 shown in FIG. The ring oscillation circuit 11 shown in FIG. 14 uses a monostable multivibrator 13 that outputs a falling pulse in response to a falling edge of an input signal.

遅延回路１２の入力ノードＮ１に印加された立ち上がりパルスは、遅延回路１２の遅延時間後に出力ノードＮ２に同相の立ち下がりパルスとして出力する。この出力ノードＮ２の立ち下がりパルスの立ち下がりエッジが単安定マルチバイブレータ１３を作動させて、単安定マルチバイブレータ１３で規定される一定パルス幅の立ち下がりパルスを出力させ、入力ノードＮ１に印加する。更に、単安定マルチバイブレータ１３から印加された立ち下がりパルスが、遅延回路１２の遅延時間経過後に出力ノードＮ２に同相で到達し、単安定マルチバイブレータ１３を作動させるという循環動作を繰り返すことにより、正帰還によるリング発振動作を実行する。   The rising pulse applied to the input node N1 of the delay circuit 12 is output as an in-phase falling pulse to the output node N2 after the delay time of the delay circuit 12. The falling edge of the falling pulse of the output node N2 operates the monostable multivibrator 13 to output a falling pulse having a constant pulse width defined by the monostable multivibrator 13 and applies it to the input node N1. Further, the falling pulse applied from the monostable multivibrator 13 reaches the output node N2 in phase after the delay time of the delay circuit 12 elapses, and repeats the cyclic operation of activating the monostable multivibrator 13, thereby repeating the normal operation. Performs ring oscillation by feedback.

ここで、立ち下がりパルスが入力ノードＮ１から出力ノードＮ２へ伝搬する際に、立ち上がりエッジに対する伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差により立ち上がりパルスのパルス幅（低レベル期間）が伸縮する。つまり、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより長いとパルス幅は短くなり、逆に、伝播遅延時間Ｄｒｅの方が伝播遅延時間Ｄｆｅより短いとパルス幅は長くなる。   Here, when the falling pulse propagates from the input node N1 to the output node N2, the pulse width (low level period) of the rising pulse is caused by the time difference between the propagation delay time Dre with respect to the rising edge and the propagation delay time Dfe with respect to the falling edge. It expands and contracts. That is, if the propagation delay time Dre is longer than the propagation delay time Dfe, the pulse width becomes shorter. Conversely, if the propagation delay time Dre is shorter than the propagation delay time Dfe, the pulse width becomes longer.

しかし、本発明の基礎となるリング発振回路１１では、単安定マルチバイブレータ１３が、出力ノードＮ２からパルス幅の変化した立ち下がりパルスが入力する毎に、一定のパルス幅Ｔｐｗの立ち下がりパルスを入力ノードＮ１に出力するため、従来の単安定マルチバイブレータを使用しない正帰還ループのリング発振動作において伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差によってパルス幅が正帰還ループを一巡する毎に変化してパルス信号が消滅するという問題が回避できる。つまり、本発明の基礎となるリング発振回路１１では、単安定マルチバイブレータ１３が、伝播遅延時間Ｄｒｅと立ち下がりエッジ対する伝播遅延時間Ｄｆｅの時間差によるパルス幅が単調且つ累積的に変化するのを抑止して、パルス幅を一定に保つ役割を果たしている。   However, in the ring oscillation circuit 11 which is the basis of the present invention, the monostable multivibrator 13 inputs a falling pulse having a constant pulse width Tpw every time a falling pulse whose pulse width has changed is input from the output node N2. In order to output to the node N1, every time the pulse width makes a round of the positive feedback loop due to the time difference between the propagation delay time Dre and the propagation delay time Dfe with respect to the falling edge in the ring oscillation operation of the positive feedback loop without using the conventional monostable multivibrator It is possible to avoid the problem that the pulse signal disappears due to the change. That is, in the ring oscillation circuit 11 which is the basis of the present invention, the monostable multivibrator 13 prevents the pulse width due to the time difference between the propagation delay time Dre and the propagation delay time Dfe with respect to the falling edge from changing monotonically and cumulatively. Thus, the pulse width is kept constant.

ここで、正帰還ループがリング発振動作を保持するためには、単安定マルチバイブレータ１３が発生する出力パルスを遅延回路１２に入力した時の遅延回路１２の出力パルスが、再度単安定マルチバイブレータ１３を起動できることが条件となる。単安定マルチバイブレータ１３の出力パルスの立ち下がりエッジが遅延回路１２に入力する前に、１周期前の出力パルスが立ち上っている必要がある。つまり、単安定マルチバイブレータ１３の出力パルスの一定のパルス幅は、リング発振動作の１周期より短く設定する必要がある。正帰還によるリング発振動作の周期Ｔｐｆは、下記の数１０に示すように、遅延回路１２の立ち下がりエッジに対する伝播遅延時間Ｄｆｅと単安定マルチバイブレータ１３の入力の立ち下がりエッジから出力パルスの立ち下がりエッジまでの遅延時間Ｄｍｆｆの合計となる。   Here, in order for the positive feedback loop to maintain the ring oscillation operation, the output pulse of the delay circuit 12 when the output pulse generated by the monostable multivibrator 13 is input to the delay circuit 12 is again changed to the monostable multivibrator 13. It is a condition that can be started. Before the falling edge of the output pulse of the monostable multivibrator 13 is input to the delay circuit 12, the output pulse of one cycle before needs to rise. That is, the constant pulse width of the output pulse of the monostable multivibrator 13 needs to be set shorter than one cycle of the ring oscillation operation. The period Tpf of the ring oscillation operation by positive feedback is as shown in the following formula 10. The propagation delay time Dfe with respect to the falling edge of the delay circuit 12 and the falling edge of the output pulse from the falling edge of the input of the monostable multivibrator 13 This is the total delay time Dmff until the edge.

（数１０）
Ｔｐｆ＝Ｄｆｅ＋Ｄｍｆｆ (Equation 10)
Tpf = Dfe + Dmff

入力信号の立ち下がりエッジに応答して回路固有の一定期間のパルス幅の立ち下がりパルスを出力する単安定マルチバイブレータ１３を使用して遅延回路１２を含む正帰還ループを構成すると、遅延回路１２の立ち下がりエッジに対する伝播遅延時間Ｄｆｅを数１０の関係式より導出することができる。つまり、伝播遅延時間Ｄｆｅは、正帰還によるリング発振動作の周期Ｔｐｆから単安定マルチバイブレータ１３の遅延時間Ｄｍｆｆを減算して求めることができる。従って、任意の遅延回路の立ち下がりエッジに対する伝播遅延時間Ｄｆｅを直接測定可能な遅延時間測定回路を構成するには、被測定回路である遅延回路１２と単安定マルチバイブレータ１３を、正帰還ループを構成するように接続し、つまり、図１０または図１４に示すように接続し、正帰還によるリング発振動作を起こし、発振周波数測定回路８により正帰還によるリング発振動作の発振周波数またはその逆数である発振周期Ｔｐｆを測定し、発振周波数測定回路の測定結果、つまり、発振周波数または発振周期Ｔｐｆより、伝播遅延時間Ｄｆｅを測定するようにすればよい。   When a positive feedback loop including the delay circuit 12 is configured using the monostable multivibrator 13 that outputs a falling pulse having a pulse width of a certain period specific to the circuit in response to the falling edge of the input signal, the delay circuit 12 The propagation delay time Dfe for the falling edge can be derived from the relational expression (10). That is, the propagation delay time Dfe can be obtained by subtracting the delay time Dmff of the monostable multivibrator 13 from the period Tpf of the ring oscillation operation by positive feedback. Therefore, in order to construct a delay time measurement circuit capable of directly measuring the propagation delay time Dfe with respect to the falling edge of an arbitrary delay circuit, the delay circuit 12 and the monostable multivibrator 13 which are circuits to be measured are connected to a positive feedback loop. 10 or FIG. 14, the ring oscillation operation by the positive feedback is caused, and the oscillation frequency of the ring oscillation operation by the positive feedback is obtained by the oscillation frequency measuring circuit 8 or the reciprocal thereof. The oscillation period Tpf is measured, and the propagation delay time Dfe may be measured from the measurement result of the oscillation frequency measurement circuit, that is, the oscillation frequency or the oscillation period Tpf.

次に、図１６に、図１０に例示した発振起動回路１４の機能を内蔵した単安定マルチバイブレータ１３の回路構成例を示す。また、図１７に、図１６に示す単安定マルチバイブレータの信号波形を示す。図１６に示す単安定マルチバイブレータは、Ｄ型フリップフロップ１５の反転データ出力ＱＢとデータ入力Ｄの接続点の後段に、２入力排他的論理和回路１９を挿入し、２入力排他的論理和回路１９の一方の入力をＤ型フリップフロップ１５の反転データ出力ＱＢに、他方の入力をリセット信号ＲＳＴ＃に接続し、出力を２入力排他的論理和回路１７の一方の入力とインバータ列１６の入力に接続している。その他の回路構成は、図１２に示す単安定マルチバイブレータと同様である。図１６に示す単安定マルチバイブレータは、リセット信号ＲＳＴ＃が起動信号として機能し、リセット信号ＲＳＴ＃の立ち上がり時（初期化完了時点）に、起動用の立ち下がりパルスを１回出力する回路構成となっている。この初回のパルスがリング発振動作を開始するトリガー信号となって、リセット解除と同時にリング発振動作を開始させることができる。この単安定マルチバイブレータを使用すると、従来の正帰還によるリング発振動作における上述した２つの問題、つまり、「自発的に発振動作を開始しない」点と「一旦発振動作を開始しても、直ぐに、安定状態に達して発振が停止する」点を同時に解決できる単安定マルチバイブレータを構成することが可能となり、別途、発振起動回路を正帰還ループ上に独立して備える必要がなくなる。   Next, FIG. 16 shows a circuit configuration example of the monostable multivibrator 13 incorporating the function of the oscillation starting circuit 14 illustrated in FIG. FIG. 17 shows a signal waveform of the monostable multivibrator shown in FIG. The monostable multivibrator shown in FIG. 16 includes a 2-input exclusive OR circuit 19 inserted after the connection point between the inverted data output QB of the D-type flip-flop 15 and the data input D. One input of 19 is connected to the inverted data output QB of the D-type flip-flop 15, the other input is connected to the reset signal RST #, and the output is input to one input of the 2-input exclusive OR circuit 17 and the input of the inverter string 16. Connected to. Other circuit configurations are the same as those of the monostable multivibrator shown in FIG. The monostable multivibrator shown in FIG. 16 has a circuit configuration in which the reset signal RST # functions as an activation signal and outputs a falling pulse for activation once when the reset signal RST # rises (at the completion of initialization). It has become. This first pulse becomes a trigger signal for starting the ring oscillation operation, and the ring oscillation operation can be started simultaneously with the release of the reset. When this monostable multivibrator is used, the above-mentioned two problems in the ring oscillation operation by the conventional positive feedback, that is, the point that “the oscillation operation does not start spontaneously” and “the oscillation operation once started immediately, It is possible to configure a monostable multivibrator that can simultaneously solve the point that oscillation is stopped upon reaching a stable state, and it is not necessary to separately provide an oscillation starting circuit on the positive feedback loop.

〈第３実施形態〉
次に、第３実施形態において、半導体集積回路のスキャンパス法によるディレイテスト用のパルス信号を生成する本発明に係るパルス発生回路、及び、本発明に係るパルス発生回路を内蔵した半導体集積回路について説明する。パルス信号は、連続して発生する２つのパルスの立ち上がりエッジによって、ラウンチ動作とキャプチャー動作が順番に起動されるラウン・キャプチャークロックとして利用される。本発明に係るパルス発生回路は、ラウンチ・キャプチャークロックのラウンチ動作パルスとキャプチャー動作パルスの各立ち上がりエッジ間の時間差を調整するとともに、第１または第２実施形態において説明した正帰還によるリング発振回路を応用して、調整した時間差を正確に測定可能な制御回路を備えた構成となっている。 <Third Embodiment>
Next, in a third embodiment, a pulse generation circuit according to the present invention for generating a pulse signal for delay test by a scan path method of a semiconductor integrated circuit, and a semiconductor integrated circuit incorporating the pulse generation circuit according to the present invention explain. The pulse signal is used as a round / capture clock in which a launch operation and a capture operation are sequentially activated by rising edges of two pulses generated in succession. The pulse generation circuit according to the present invention adjusts the time difference between the rising edges of the launch operation pulse and the capture operation pulse of the launch / capture clock, and the ring oscillation circuit by the positive feedback described in the first or second embodiment. It has a configuration equipped with a control circuit that can accurately measure the adjusted time difference.

図１８に、本発明に係るパルス発生回路５０の回路構成、及び、本発明に係る半導体集積回路６１の概略構成を示すブロック図である。図１８に示すように、本発明に係るパルス発生回路５０は、２つの可変遅延回路５１，５２からなる遅延回路部と、単安定マルチバイブレータ５３と、固定遅延回路５４と、制御回路５５と、パルス生成回路５６と、３つの信号選択回路５７，５８，５９と、発振周波数測定回路６０と、を備えて構成される。また、本発明に係る半導体集積回路６１は、本発明に係るパルス発生回路５０によるスキャンパス法によるディレイテストの対象となる被テスト回路６２を含む構成となっており、パルス発生回路５０と被テスト回路６２以外の回路部（例えば、メモリ回路や非同期回路等）を含んでいても構わない。   FIG. 18 is a block diagram showing a circuit configuration of a pulse generation circuit 50 according to the present invention and a schematic configuration of a semiconductor integrated circuit 61 according to the present invention. As shown in FIG. 18, the pulse generation circuit 50 according to the present invention includes a delay circuit unit composed of two variable delay circuits 51 and 52, a monostable multivibrator 53, a fixed delay circuit 54, a control circuit 55, A pulse generation circuit 56, three signal selection circuits 57, 58 and 59, and an oscillation frequency measurement circuit 60 are provided. The semiconductor integrated circuit 61 according to the present invention includes a circuit under test 62 to be subjected to a delay test by the scan path method by the pulse generating circuit 50 according to the present invention. A circuit unit other than the circuit 62 (for example, a memory circuit or an asynchronous circuit) may be included.

遅延回路部は、２つの可変遅延回路５１，５２を縦続接続してなる。具体的には、前段の可変遅延回路５１には、入力クロック信号ＣＬＫｉｎと固定遅延回路５４の出力を選択する信号選択回路５７の出力信号ＣＬＫ０を入力し、後段の可変遅延回路５２には、前段の可変遅延回路５１の出力信号ＣＬＫ１を入力し、各可変遅延回路５１，５２からは、遅延回路部への入力信号である出力信号ＣＬＫ０から２つの異なる遅延時間の第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２が各別に出力される。各可変遅延回路５１，５２の遅延時間は、夫々、制御回路５５からの遅延時間調整用の制御信号ＣＤ１，ＣＤ２で調整可能となっている。各可変遅延回路５１，５２は、例えば、複数のインバータを縦続接続したインバータ列で構成され、そのインバータ列の一部または全部のインバータが、制御信号ＣＤ１またはＣＤ２によって、各出力ノードの充電電流または放電電流の少なくとも何れか一方の電流量を増減可能に構成されている。電流量の調整方式によって、制御信号ＣＤ１，ＣＤ２はアナログ信号の場合もあれば、複数ビットのディジタル信号の場合もある。尚、本実施形態では、２つの遅延信号ＣＬＫ１，ＣＬＫ２の各遅延時間は夫々調整可能な構成となっているが、後述する理由より、少なくとも遅い方の第２遅延信号ＣＬＫ２の遅延時間が独立して調整可能であればよい。   The delay circuit unit is formed by cascading two variable delay circuits 51 and 52. Specifically, an input clock signal CLKin and an output signal CLK0 of a signal selection circuit 57 for selecting the output of the fixed delay circuit 54 are input to the preceding variable delay circuit 51, and the preceding variable delay circuit 52 is connected to the preceding variable delay circuit 52. The output signal CLK1 of the variable delay circuit 51 is input, and from each of the variable delay circuits 51 and 52, the first delay signal CLK1 and the second delay signal CLK2 having two different delay times from the output signal CLK0 that is an input signal to the delay circuit unit. Delay signal CLK2 is output separately. The delay times of the variable delay circuits 51 and 52 can be adjusted by control signals CD1 and CD2 for adjusting the delay time from the control circuit 55, respectively. Each of the variable delay circuits 51 and 52 is constituted by, for example, an inverter train in which a plurality of inverters are connected in cascade, and a part or all of the inverter trains are charged with the charging current of each output node by the control signal CD1 or CD2. The current amount of at least one of the discharge currents can be increased or decreased. Depending on the current amount adjustment method, the control signals CD1 and CD2 may be analog signals or multi-bit digital signals. In the present embodiment, each delay time of the two delay signals CLK1 and CLK2 is adjustable, but for the reason described later, at least the delay time of the later second delay signal CLK2 is independent. Can be adjusted.

単安定マルチバイブレータ５３は、本実施形態では、入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する単安定マルチバイブレータを使用する。従って、第１実施形態において説明した図３または図８に示す構成ものが使用できる。   In this embodiment, the monostable multivibrator 53 uses a monostable multivibrator that outputs a rising pulse having a pulse width of a certain period specific to a circuit in response to a rising edge of an input signal. Therefore, the configuration shown in FIG. 3 or 8 described in the first embodiment can be used.

制御回路５５は、遅延時間調整モードにおいて、可変遅延回路５１，５２に対して遅延時間調整用の制御信号ＣＤ１，ＣＤ２を出力して各遅延信号ＣＬＫ１，ＣＬＫ２の遅延時間を変更するとともに、各遅延信号ＣＬＫ１，ＣＬＫ２の遅延時間測定のために、２つの信号選択回路５７，５８の信号選択を、信号選択信号Ｓ４，Ｓ５を用いて制御して、単安定マルチバイブレータ５３と固定遅延回路５４を経由する３つの正帰還ループを個別に形成する。具体的には、遅延時間測定時において、信号選択信号Ｓ４により信号選択回路５７の信号選択を固定遅延回路５４の出力側に切り替える。また、信号選択信号Ｓ５によって、３つの正帰還ループの形成を切り替える。つまり、信号選択回路５８が可変遅延回路５２から出力される第２遅延信号ＣＬＫ２を選択して形成される第１の正帰還ループと、信号選択回路５８が信号選択回路５７の出力信号ＣＬＫ０を選択して形成される第２の正帰還ループと、信号選択回路５８が可変遅延回路５１から出力される第１遅延信号ＣＬＫ１を選択して形成される第３の正帰還ループの３つの正帰還ループが個別に形成可能な構成となっている。尚、固定遅延回路５４は、各正帰還ループにおける単安定マルチバイブレータ５３を使用したリング発振動作において、リング発振周波数を調整するために挿入されている。   In the delay time adjustment mode, the control circuit 55 outputs control signals CD1 and CD2 for adjusting the delay time to the variable delay circuits 51 and 52 to change the delay times of the delay signals CLK1 and CLK2 and In order to measure the delay time of the signals CLK1 and CLK2, the signal selection of the two signal selection circuits 57 and 58 is controlled using the signal selection signals S4 and S5, and passes through the monostable multivibrator 53 and the fixed delay circuit 54. The three positive feedback loops are individually formed. Specifically, at the time of measuring the delay time, the signal selection of the signal selection circuit 57 is switched to the output side of the fixed delay circuit 54 by the signal selection signal S4. Further, the formation of three positive feedback loops is switched by the signal selection signal S5. That is, the first positive feedback loop formed by the signal selection circuit 58 selecting the second delay signal CLK2 output from the variable delay circuit 52, and the signal selection circuit 58 selects the output signal CLK0 of the signal selection circuit 57. And the third positive feedback loop formed by the signal selection circuit 58 selecting the first delay signal CLK1 output from the variable delay circuit 51. Can be formed individually. The fixed delay circuit 54 is inserted in order to adjust the ring oscillation frequency in the ring oscillation operation using the monostable multivibrator 53 in each positive feedback loop.

また、制御回路５５は、遅延時間調整モードにおいて各正帰還ループを形成すると、単安定マルチバイブレータ５３を起動する信号ＲＳＴ＃を出力して、単安定マルチバイブレータ５３に１回目のパルスを出力させ、その後、正帰還によるリング発振を継続的に行わせる。尚、各正帰還ループにおける単安定マルチバイブレータ５３を使用したリング発振動作については、第１実施形態において既に説明してあるので、重複する説明は省略する。更に、制御回路５５は、単安定マルチバイブレータ５３を起動すると、発振周波数測定回路６０を活性化して正帰還ループのリング発振周波数を測定し、その測定結果を記憶し、その測定結果に基づいて、各遅延信号ＣＬＫ１，ＣＬＫ２の遅延時間を算出する。   In addition, when each positive feedback loop is formed in the delay time adjustment mode, the control circuit 55 outputs a signal RST # for starting the monostable multivibrator 53 and causes the monostable multivibrator 53 to output the first pulse, Thereafter, ring oscillation by positive feedback is continuously performed. Since the ring oscillation operation using the monostable multivibrator 53 in each positive feedback loop has already been described in the first embodiment, a redundant description is omitted. Further, when the monostable multivibrator 53 is activated, the control circuit 55 activates the oscillation frequency measurement circuit 60 to measure the ring oscillation frequency of the positive feedback loop, stores the measurement result, and based on the measurement result, The delay time of each delay signal CLK1, CLK2 is calculated.

パルス生成回路５６は、信号選択回路５７の出力信号ＣＬＫ０と第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２から、出力信号ＣＬＫ０の１周期内に２回の立ち上がりエッジを有し、当該２回の立ち上がりエッジ間の時間差が第２遅延信号ＣＬＫ２の前記入力クロック信号からの遅延時間と同等となるパルス信号ＣＬＫ３を生成する。ここで、信号選択回路５７は、スキャンパス法によるディレイテスト時の実動作モードでは、入力クロック信号ＣＬＫｉｎを選択して、出力信号ＣＬＫ０として出力するので、出力信号ＣＬＫ０は入力クロック信号ＣＬＫｉｎと略同じである。   The pulse generation circuit 56 has two rising edges within one cycle of the output signal CLK0 from the output signal CLK0, the first delay signal CLK1, and the second delay signal CLK2 of the signal selection circuit 57, and the two rising edges. A pulse signal CLK3 in which the time difference between the edges is equal to the delay time of the second delay signal CLK2 from the input clock signal is generated. Here, since the signal selection circuit 57 selects the input clock signal CLKin and outputs it as the output signal CLK0 in the actual operation mode during the delay test by the scan path method, the output signal CLK0 is substantially the same as the input clock signal CLKin. It is.

信号選択回路５９は、外部制御信号ＳＥに応じて、実動作モードにおけるシフト動作時には入力クロック信号ＣＬＫｉｎを選択し、実動作モードにおけるラウンチ及びキャプチャー動作時にはパルス生成回路５６から出力されるパルス信号ＣＬＫ３を選択して、出力クロック信号ＣＬＫｏｕｔとして出力する。この出力クロック信号ＣＬＫｏｕｔは、実動作モード時に被テスト回路６２のクロックパルスとして使用される。   In response to the external control signal SE, the signal selection circuit 59 selects the input clock signal CLKin during the shift operation in the actual operation mode, and receives the pulse signal CLK3 output from the pulse generation circuit 56 during the launch and capture operations in the actual operation mode. Select and output as an output clock signal CLKout. This output clock signal CLKout is used as a clock pulse of the circuit under test 62 in the actual operation mode.

本発明に係るパルス発生回路５０は、実動作モードと遅延時間調整モードの２つの動作モードを有している。次に、パルス発生回路５０の実動作モードと遅延時間調整モードの各動作について説明する。先ず、実動作モードの動作を説明する。   The pulse generation circuit 50 according to the present invention has two operation modes: an actual operation mode and a delay time adjustment mode. Next, each operation in the actual operation mode and the delay time adjustment mode of the pulse generation circuit 50 will be described. First, the operation in the actual operation mode will be described.

図１９に、図１８のパルス発生回路５０の中の実動作モードで動作する実動作回路部分を抽出して示す。また、図２０は、図１９に示す実動作回路部分の内部信号波形を模式的に示すタイミング波形図である。実動作モードでは、２つの可変遅延回路５１，５２とパルス生成回路５６、及び、信号選択回路５９が動作する。尚、信号選択回路５７は、入力クロック信号ＣＬＫｉｎを選択した状態で固定されるので、図１９には含まれていない。   FIG. 19 shows an actual operation circuit portion that operates in the actual operation mode in the pulse generation circuit 50 of FIG. FIG. 20 is a timing waveform diagram schematically showing internal signal waveforms of the actual operation circuit portion shown in FIG. In the actual operation mode, the two variable delay circuits 51 and 52, the pulse generation circuit 56, and the signal selection circuit 59 operate. The signal selection circuit 57 is not included in FIG. 19 because it is fixed in a state where the input clock signal CLKin is selected.

実動作モードでは、シフト動作時（外部制御信号ＳＥが高レベル時）に信号選択回路５９が入力クロック信号ＣＬＫｉｎを選択して、出力クロック信号ＣＬＫｏｕｔとして出力する。このシフト動作時の出力クロック信号ＣＬＫｏｕｔは、被テスト回路６２においてスキャンパスのシフトクロックとして使用される。ラウンチ及びキャプチャー動作時（外部制御信号ＳＥが低レベル時）には、信号選択回路５９がパルス信号ＣＬＫ３を出力クロック信号ＣＬＫｏｕｔとして出力する。パルス信号ＣＬＫ３は、クロック信号ＣＬＫ０の立ち上がりエッジで立ち上がり、第１遅延信号ＣＬＫ１の立ち上がりエッジで立ち下がるラウンチ動作パルスＰ１と、第２遅延信号ＣＬＫ２の立ち上がりエッジで立ち上がり、第２遅延信号ＣＬＫ２の立ち下がりエッジで立ち下がるキャプチャー動作パルスＰ２を、入力クロック信号ＣＬＫｉｎの１周期内に連続して発生する。具体的には、パルス信号ＣＬＫ３は、パルス生成回路５６において、クロック信号ＣＬＫ０と第１遅延信号ＣＬＫ１の排他的論理和（ＥｘＯＲ）と第２遅延信号ＣＬＫ２の論理和（ＯＲ）として生成される。従って、入力クロック信号ＣＬＫｉｎの立ち上がりエッジを基準に、ラウンチ動作パルスＰ１の立ち上がりエッジと立ち下がりエッジ、キャプチャー動作パルスＰ２の立ち上がりエッジが連続して順番に発生する。ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔは、クロック信号ＣＬＫ０の立ち上がりエッジから第２遅延信号ＣＬＫ２の立ち上がりエッジまでの遅延時間、つまり、２つの可変遅延回路５１，５２の立ち上がりエッジの総遅延時間に等しい。ラウンチ及びキャプチャー動作時の出力クロック信号ＣＬＫｏｕｔは、被テスト回路６２においてスキャンパスのラウンチ・キャプチャークロックとして使用される。   In the actual operation mode, the signal selection circuit 59 selects the input clock signal CLKin and outputs it as the output clock signal CLKout during the shift operation (when the external control signal SE is at a high level). The output clock signal CLKout during the shift operation is used as a scan path shift clock in the circuit under test 62. During the launch and capture operation (when the external control signal SE is at a low level), the signal selection circuit 59 outputs the pulse signal CLK3 as the output clock signal CLKout. The pulse signal CLK3 rises on the rising edge of the clock signal CLK0, rises on the rising edge of the first delay signal CLK1, rises on the rising edge of the second delay signal CLK2, and falls on the second delay signal CLK2 The capture operation pulse P2 falling at the edge is continuously generated within one cycle of the input clock signal CLKin. Specifically, the pulse signal CLK3 is generated in the pulse generation circuit 56 as the exclusive OR (ExOR) of the clock signal CLK0 and the first delay signal CLK1 and the OR (OR) of the second delay signal CLK2. Accordingly, the rising edge and falling edge of the launch operation pulse P1, and the rising edge of the capture operation pulse P2 are sequentially generated in order with respect to the rising edge of the input clock signal CLKin. The time difference Δt between the rising edge of the launch operation pulse P1 and the rising edge of the capture operation pulse P2 is a delay time from the rising edge of the clock signal CLK0 to the rising edge of the second delay signal CLK2, that is, two variable delay circuits 51, Equal to the total delay time of 52 rising edges. The output clock signal CLKout during launch and capture operation is used as a launch / capture clock for the scan path in the circuit under test 62.

ここで、ディレイテストにおいて管理が必要となるのは、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔであり、２つの可変遅延回路５１，５２の総遅延時間である。更に言えば、前段の可変遅延回路５１の立ち上がりエッジ遅延時間は、クロック信号ＣＬＫ０の立ち上がりエッジから第１遅延信号ＣＬＫ１の立ち上がりエッジまでの遅延時間であり、ラウンチ動作パルスＰ１のパルス幅（高レベル期間）を規定している。また、後段の可変遅延回路５２の立ち上がりエッジ遅延時間は、第１遅延信号ＣＬＫ１の立ち上がりエッジから第２遅延信号ＣＬＫ２の立ち上がりエッジまでの遅延時間であり、ラウンチ動作パルスＰ１とキャプチャー動作パルスＰ２の間のパルス間隔（低レベル期間）を規定している。   Here, what needs to be managed in the delay test is the time difference Δt between the rising edge of the launch operation pulse P1 and the rising edge of the capture operation pulse P2, and is the total delay time of the two variable delay circuits 51 and 52. . Furthermore, the rising edge delay time of the variable delay circuit 51 in the previous stage is the delay time from the rising edge of the clock signal CLK0 to the rising edge of the first delay signal CLK1, and the pulse width (high level period) of the launch operation pulse P1. ). Further, the rising edge delay time of the variable delay circuit 52 in the subsequent stage is a delay time from the rising edge of the first delay signal CLK1 to the rising edge of the second delay signal CLK2, and is between the launch operation pulse P1 and the capture operation pulse P2. Pulse interval (low level period).

スキャンパス法によるディレイテストではパルス信号ＣＬＫ３のパルス幅（高レベル期間）とパルス間隔（低レベル期間）自体は測定には影響せず、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔのみが測定に影響を与える。従って、本実施形態では、２つの可変遅延回路５１，５２の遅延時間を各別に独立して調整可能な構成としているが、図２１に示すように、２つの可変遅延回路５１，５２を同時に１つの遅延時間調整用の制御信号ＣＤ１で調整するようにしても良い。更に、キャプチャー動作パルスＰ２のパルス幅（高レベル期間）も、第２遅延信号ＣＬＫ２のパルス幅（高レベル期間）と同じである必要はなく、キャプチャー動作パルスＰ２は、第２遅延信号の立ち上がりエッジで立ち上がり、クロック信号ＣＬＫ０または第１遅延信号ＣＬＫ１の立ち下がりエッジで立ち下がるように生成されても構わない。この場合、パルス生成回路５６の回路構成は、図１８に示す構成ではなく、例えば、図２１に示すように、第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２の排他的否定論理和（ＥｘＮＯＲ）とクロック信号ＣＬＫ０の論理積（ＡＮＤ）として生成される構成のパルス生成回路５６’であっても良い。ところで、図２１に示すパルス発生回路５０の別回路構成では、後述するように、時間差Δｔの調整には第３の正帰還ループを使用しないため、信号選択回路５８は、信号選択回路５７の出力信号ＣＬＫ０と第２遅延信号ＣＬＫ２の何れか一方を選択する２入力の信号選択回路として図示している。   In the delay test by the scan path method, the pulse width (high level period) and pulse interval (low level period) of the pulse signal CLK3 itself do not affect the measurement, and the rising edge of the launch operation pulse P1 and the rising edge of the capture operation pulse P2 Only the time difference between them affects the measurement. Therefore, in this embodiment, the delay times of the two variable delay circuits 51 and 52 can be adjusted independently of each other. However, as shown in FIG. The adjustment may be made by using one control signal CD1 for adjusting the delay time. Further, the pulse width (high level period) of the capture operation pulse P2 need not be the same as the pulse width (high level period) of the second delay signal CLK2, and the capture operation pulse P2 is the rising edge of the second delay signal. May be generated so as to fall at the falling edge of the clock signal CLK0 or the first delay signal CLK1. In this case, the circuit configuration of the pulse generation circuit 56 is not the configuration shown in FIG. 18, but, for example, as shown in FIG. 21, an exclusive negative logical sum (ExNOR) of the first delay signal CLK1 and the second delay signal CLK2 The pulse generation circuit 56 ′ may be configured to be generated as a logical product (AND) of the clock signal CLK0. By the way, in the other circuit configuration of the pulse generation circuit 50 shown in FIG. 21, as will be described later, the third positive feedback loop is not used to adjust the time difference Δt, so that the signal selection circuit 58 outputs the output of the signal selection circuit 57. It is illustrated as a two-input signal selection circuit that selects either the signal CLK0 or the second delay signal CLK2.

ところで、２つの可変遅延回路５１，５２の遅延時間が未調整のままでは、遅延時間が不明であるので、生成されるパルス信号ＣＬＫ３の上記時間差Δｔは不明の状態である。斯かる不明状態を解消するために、実動作モードで出力クロック信号ＣＬＫｏｕｔを使用する前に、予め遅延時間調整モードにて、２つの可変遅延回路５１，５２の遅延時間を調整し、パルス信号ＣＬＫ３の上記時間差Δｔが所定値になるように調整する。   By the way, if the delay times of the two variable delay circuits 51 and 52 are not adjusted, the delay time is unknown, so the time difference Δt of the generated pulse signal CLK3 is unknown. In order to eliminate such an unknown state, before using the output clock signal CLKout in the actual operation mode, the delay time of the two variable delay circuits 51 and 52 is adjusted in advance in the delay time adjustment mode, and the pulse signal CLK3 The time difference Δt is adjusted to a predetermined value.

遅延時間調整モードは、２つの可変遅延回路５１，５２の遅延時間を調整するためのモードである。本実施形態では、上述の３つの正帰還ループの内の第１の正帰還ループと第２の正帰還ループを用いて、時間差Δｔの調整を行う。図２２に、図１８のパルス発生回路５０の中の遅延時間調整モードで動作する調整動作回路部分を抽出して示す。また、図２３に、図２２の調整動作回路部分の中の２つの可変遅延回路５１，５２を含まない第２の正帰還ループ形成時に動作する第２調整動作回路部分を示す。また、図２４に、図２２の調整動作回路部分の中の２つの可変遅延回路５１，５２を含む第１の正帰還ループ形成時に動作する第１調整動作回路部分を抽出して示す。尚、信号選択回路５７は、固定遅延回路５４の出力側を選択した状態で固定されるので、図２２〜図２４には含まれていない。また、信号選択回路５８は、第１及び第２の各正帰還ループ形成時には、対応する帰還信号を選択した状態に固定されるので、図２３及び図２４には含まれていない。   The delay time adjustment mode is a mode for adjusting the delay times of the two variable delay circuits 51 and 52. In the present embodiment, the time difference Δt is adjusted using the first positive feedback loop and the second positive feedback loop among the three positive feedback loops described above. FIG. 22 shows an extracted portion of the adjustment operation circuit that operates in the delay time adjustment mode in the pulse generation circuit 50 of FIG. FIG. 23 shows a second adjustment operation circuit portion that operates when forming a second positive feedback loop that does not include the two variable delay circuits 51 and 52 in the adjustment operation circuit portion of FIG. Further, FIG. 24 shows an extracted first adjustment operation circuit portion that operates when the first positive feedback loop including the two variable delay circuits 51 and 52 in the adjustment operation circuit portion of FIG. 22 is formed. The signal selection circuit 57 is not included in FIGS. 22 to 24 because it is fixed with the output side of the fixed delay circuit 54 selected. Further, the signal selection circuit 58 is not included in FIGS. 23 and 24 because it is fixed in a state in which the corresponding feedback signal is selected when the first and second positive feedback loops are formed.

図２５に、遅延時間調整モードでの時間差Δｔを調整するためのアルゴリズムを示す。調整動作手順としては、先ず、制御回路５５は、図２３に示す２つの可変遅延回路５１，５２を含まない第２の正帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波数を発振周波数測定回路６０を用いて測定し、その逆数である発振周期Ｔ２を算出して、制御回路５５内のレジスタに格納しておく（ステップ＃１）。次に、２つの可変遅延回路５１，５２に対して遅延時間調整用の制御信号ＣＤ１，ＣＤ２を出力して各遅延時間の初期値を設定する（ステップ＃２）。引き続き、図２４に示す２つの可変遅延回路５１，５２を含む第１の正帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波数を発振周波数測定回路６０を用いて測定し、その逆数である発振周期Ｔ１を算出して、制御回路５５内のレジスタに格納しておく（ステップ＃３）。次に、制御回路５５内の演算回路にて遅延時間差（Ｔ１−Ｔ２＝Δｔ）を算出する（ステップ＃４）。この遅延時間差Δｔが、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔになる。   FIG. 25 shows an algorithm for adjusting the time difference Δt in the delay time adjustment mode. As the adjustment operation procedure, first, the control circuit 55 forms a second positive feedback loop that does not include the two variable delay circuits 51 and 52 shown in FIG. 23, and starts the ring oscillation operation as described above. The ring oscillation frequency is measured by using the oscillation frequency measurement circuit 60, and the oscillation period T2, which is the reciprocal thereof, is calculated and stored in the register in the control circuit 55 (step # 1). Next, control signals CD1 and CD2 for adjusting the delay time are output to the two variable delay circuits 51 and 52, and initial values of the respective delay times are set (step # 2). Subsequently, the first positive feedback loop including the two variable delay circuits 51 and 52 shown in FIG. 24 is formed, the ring oscillation operation is started in the above-described manner, and the ring oscillation frequency is measured using the oscillation frequency measuring circuit 60. The oscillation period T1, which is the inverse of the measurement, is calculated and stored in a register in the control circuit 55 (step # 3). Next, a delay time difference (T1−T2 = Δt) is calculated by an arithmetic circuit in the control circuit 55 (step # 4). This delay time difference Δt becomes a time difference Δt between the rising edge of the launch operation pulse P1 and the rising edge of the capture operation pulse P2.

算出された時間差Δｔが所定の設定範囲内にあるか否かを制御回路５５にて判定し（ステップ＃５）、所定の設定範囲内にあれば（ステップ＃５でＹＥＳ分岐）、遅延時間調整モードを終了する。所定の設定範囲内にない場合は（ステップ＃５でＮＯ分岐）、算出された時間差Δｔが所定の設定範囲より長いか否かを判定し（ステップ＃６）、短い場合には（ステップ＃６でＮＯ分岐）、２つの可変遅延回路５１，５２の遅延時間の設定値を、制御信号ＣＤ１，ＣＤ２によって大きくし（ステップ＃７）、逆に、設定範囲よりよりも長い場合には（ステップ＃６でＹＥＳ分岐）、２つの可変遅延回路５１，５２の遅延時間の設定値を小さくして（ステップ＃８）、ステップ＃３に戻って、再度、第１の正帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波数を発振周波数測定回路６０を用いて再測定し、その逆数である発振周期Ｔ１を再算出して、制御回路５５内のレジスタに格納しておく。ステップ＃３以降の動作を、ステップ＃５の判定で算出された時間差Δｔが所定の設定範囲内に収まるまで繰り返すことで、遅延時間調整モードを終了する。ここで、所定の設定範囲内に収まった時間差Δｔを制御回路５５内のレジスタに格納しておく。実動作モード時には、この時間差Δｔを読み出して使用することで、本発明に係るパルス発生回路５０が、所定の時間差Δｔの立ち上がりエッジ間隔のラウンチ・キャプチャークロックを発生する回路として機能し、所望のディレイテストが可能となる。   The control circuit 55 determines whether or not the calculated time difference Δt is within a predetermined setting range (step # 5), and if it is within the predetermined setting range (YES branch at step # 5), delay time adjustment Exit mode. If it is not within the predetermined setting range (NO branch at step # 5), it is determined whether or not the calculated time difference Δt is longer than the predetermined setting range (step # 6). If it is shorter (step # 6). NO branch), the set values of the delay times of the two variable delay circuits 51 and 52 are increased by the control signals CD1 and CD2 (step # 7), and conversely, if they are longer than the set range (step # 7) 6), the delay time set values of the two variable delay circuits 51 and 52 are decreased (step # 8), the process returns to step # 3, and the first positive feedback loop is formed again. Then, the ring oscillation operation is started, the ring oscillation frequency is measured again using the oscillation frequency measuring circuit 60, the reciprocal oscillation period T1 is recalculated, and stored in the register in the control circuit 55. deep. The delay time adjustment mode is terminated by repeating the operations after step # 3 until the time difference Δt calculated in the determination of step # 5 falls within a predetermined setting range. Here, the time difference Δt within the predetermined setting range is stored in a register in the control circuit 55. In the actual operation mode, by reading and using this time difference Δt, the pulse generation circuit 50 according to the present invention functions as a circuit that generates a launch / capture clock having a predetermined rising edge interval of the time difference Δt, and a desired delay time. Test is possible.

ここで、本発明に係るパルス発生回路５０の特徴を整理しておく。第１の特徴個所は、遅延時間調整モードで使用する正帰還ループに単安定マルチバイブレータ５３が使用されている点である。これにより、可変遅延回路５１，５２の立ち上がりエッジ伝播特性と立下りエッジ伝播特性が異なっていても、それが測定誤差にならない回路となっている。パルス発生回路５０が発生するパルス信号ＣＬＫ３は、ディレイテスト時に立ち上がりエッジ間隔のみが重要であることから、単安定マルチバイブレータ５３が入力の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成であるため、可変遅延回路５１，５２の立ち上がりエッジ伝播特性だけを正確に測定可能な構成となっている。   Here, the features of the pulse generation circuit 50 according to the present invention will be summarized. The first characteristic point is that the monostable multivibrator 53 is used in the positive feedback loop used in the delay time adjustment mode. As a result, even if the rising edge propagation characteristics and the falling edge propagation characteristics of the variable delay circuits 51 and 52 are different, the circuit does not cause a measurement error. In the pulse signal CLK3 generated by the pulse generation circuit 50, only the rising edge interval is important during the delay test, so that the monostable multivibrator 53 outputs a rising pulse having a constant pulse width in response to the rising edge of the input. Because of this configuration, only the rising edge propagation characteristics of the variable delay circuits 51 and 52 can be accurately measured.

第２の特徴個所は、２つの可変遅延回路５１，５２を含む第１の正帰還ループの発振周期Ｔ１と、２つの可変遅延回路５１，５２の総遅延時間が、必ずしも１対１に対応していない点である。正帰還ループで構成される各リング発振回路に、リング発振周波数調整用の固定遅延回路５４を挿入してリング発振周波数を低下させているのが理由である。従来の負帰還ループによるリング発振回路では、リング発振回路自体に余計な遅延が存在すると正確な測定ができなくなるという問題があったが、次に示す第３の特徴により、本発明に係るパルス発生回路５０では、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔を遅延回路部のクロックエッジを相対的に使用して規定することで、リング発振回路全体の絶対値的な遅延時間には測定が影響されない回路構成となっている。   The second feature is that the oscillation period T1 of the first positive feedback loop including the two variable delay circuits 51 and 52 and the total delay time of the two variable delay circuits 51 and 52 always correspond to each other one to one. That is not the point. This is because the ring oscillation frequency is lowered by inserting a fixed delay circuit 54 for adjusting the ring oscillation frequency into each ring oscillation circuit constituted by a positive feedback loop. In the conventional ring oscillation circuit using a negative feedback loop, there is a problem that accurate measurement cannot be performed if there is an extra delay in the ring oscillation circuit itself. However, according to the third feature described below, the pulse generation according to the present invention is performed. In the circuit 50, the rising edge interval of the launch / capture clock is defined by relatively using the clock edge of the delay circuit unit, so that the measurement is not affected by the absolute delay time of the entire ring oscillation circuit. It has become.

第３の特徴個所は、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔を遅延回路部のクロックエッジを相対的に使用して規定する点である。本発明に係るパルス発生回路５０では、入力クロック信号ＣＬＫｉｎの立ち上がりエッジとその立ち上がりエッジを可変遅延回路５１，５２により遅延させた第２遅延信号ＣＬＫ２の立ち上がりエッジのみを使用して、ディレイテストに必要となるタイミング（ラウンチ・キャプチャークロックの立ち上がりエッジ間隔）を規定する回路構成を採用している。この結果、２つの可変遅延回路５１，５２を含む第１の正帰還ループで構成されるリング発振回路上に固定の遅延時間を持つ固定遅延回路等が挿入されていても、ラウンチ・キャプチャークロック全体がシフトする場合はあるが、ラウンチ・キャプチャークロックの立ち上がりエッジ間隔は設定値を維持することが可能となっている。当該効果について、図２６及び図２７を参照して説明する。図２６は、図１９の実動作回路部分の前段の可変遅延回路５１の入力側に固定遅延回路６２を追加した回路構成を示すブロック図で、図２７は、その内部信号波形を模式的に示したタイミング波形図である。図２７に示すように、固定遅延回路６２の遅延時間により出力クロック信号ＣＬＫｏｕｔのタイミングは全体に右側（遅め）にシフトしているが、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔ（エッジ間隔）はそのまま保持されていることが分かる。また、この固定遅延回路６２の追加により、リング発振周波数が低下し、実動作回路部分全体を高速動作可能に設計する必要がなくなっている。   The third characteristic point is that the rising edge interval of the launch / capture clock is defined by relatively using the clock edge of the delay circuit unit. In the pulse generation circuit 50 according to the present invention, only the rising edge of the input clock signal CLKin and the rising edge of the second delay signal CLK2 obtained by delaying the rising edge by the variable delay circuits 51 and 52 are used for the delay test. The circuit configuration that defines the timing (the rising edge interval of the launch / capture clock) is adopted. As a result, even if a fixed delay circuit or the like having a fixed delay time is inserted on the ring oscillation circuit including the first positive feedback loop including the two variable delay circuits 51 and 52, the entire launch / capture clock is provided. However, the rising edge interval of the launch / capture clock can maintain the set value. The effect will be described with reference to FIGS. 26 and 27. FIG. 26 is a block diagram showing a circuit configuration in which a fixed delay circuit 62 is added to the input side of the variable delay circuit 51 in the previous stage of the actual operation circuit portion of FIG. 19, and FIG. 27 schematically shows the internal signal waveform thereof. FIG. As shown in FIG. 27, the timing of the output clock signal CLKout is shifted to the right (slower) as a whole due to the delay time of the fixed delay circuit 62, but the rising edge of the launch operation pulse P1 and the rising edge of the capture operation pulse P2 It can be seen that the time difference Δt (edge interval) between the edges is maintained as it is. Further, the addition of the fixed delay circuit 62 reduces the ring oscillation frequency, and it is not necessary to design the entire actual operation circuit portion so that it can operate at high speed.

第４の特徴個所は、少なくとも２つの正帰還ループ（本実施形態では、第１及び第２の正帰還ループ）による異なる発振周波数のリング発振回路を有することである。この２つのリング発振回路の相違部分が、ラウンチ動作パルスＰ１の立ち上がりエッジとキャプチャー動作パルスＰ２の立ち上がりエッジ間の時間差Δｔの調整に利用する可変遅延回路５１，５２となるように回路構成する。これにより、この２つの可変遅延回路５１，５２の総遅延時間を２つのリング発振回路の発振周期Ｔ１及びＴ２の差から算出することができる。この方法を採用することによって、回路全体の中で特定の２点間（本実施形態では、可変遅延回路５１，５２の入力端子から出力端子まで）の伝播時間を正確に求めることができる。   A fourth characteristic point is that a ring oscillation circuit having different oscillation frequencies by at least two positive feedback loops (in this embodiment, the first and second positive feedback loops) is provided. The circuit configuration is such that the difference between the two ring oscillation circuits is the variable delay circuits 51 and 52 used for adjusting the time difference Δt between the rising edge of the launch operation pulse P1 and the rising edge of the capture operation pulse P2. Thus, the total delay time of the two variable delay circuits 51 and 52 can be calculated from the difference between the oscillation periods T1 and T2 of the two ring oscillation circuits. By adopting this method, the propagation time between two specific points in the entire circuit (in this embodiment, from the input terminal to the output terminal of the variable delay circuits 51 and 52) can be accurately obtained.

〈第４実施形態〉
次に、第４実施形態において、第３実施形態で示した本発明に係るパルス発生回路５０の別実施形態について説明する。 <Fourth embodiment>
Next, in the fourth embodiment, another embodiment of the pulse generation circuit 50 according to the present invention shown in the third embodiment will be described.

図２８に、本発明に係るパルス発生回路７０の回路構成、及び、本発明に係る半導体集積回路７１の概略構成を示すブロック図である。図２８に示すように、本発明に係るパルス発生回路７０は、２つの可変遅延回路５１，５２からなる遅延回路部と、単安定マルチバイブレータ５３と、固定遅延回路５４と、制御回路５５と、パルス生成回路５６’と、３つの信号選択回路５７，５８，５９と、発振周波数測定回路６０と、第２パルス生成回路６３を備えて構成される。また、本発明に係る半導体集積回路７１は、本発明に係るパルス発生回路７０によるスキャンパス法によるディレイテストの対象となる被テスト回路６２を含む構成となっており、パルス発生回路７０と被テスト回路６２以外の回路部（例えば、メモリ回路や非同期回路等）を含んでいても構わない。   FIG. 28 is a block diagram showing a circuit configuration of a pulse generation circuit 70 according to the present invention and a schematic configuration of a semiconductor integrated circuit 71 according to the present invention. As shown in FIG. 28, the pulse generation circuit 70 according to the present invention includes a delay circuit unit composed of two variable delay circuits 51 and 52, a monostable multivibrator 53, a fixed delay circuit 54, a control circuit 55, A pulse generation circuit 56 ′, three signal selection circuits 57, 58 and 59, an oscillation frequency measurement circuit 60, and a second pulse generation circuit 63 are provided. The semiconductor integrated circuit 71 according to the present invention includes a circuit under test 62 to be subjected to a delay test by the scan path method by the pulse generating circuit 70 according to the present invention. A circuit unit other than the circuit 62 (for example, a memory circuit or an asynchronous circuit) may be included.

第４実施形態の本発明に係るパルス発生回路７０と、第３実施形態の本発明に係るパルス発生回路５０の相違点は、第４実施形態において、第２パルス生成回路６３が追加されている点だけで、その他の回路構成は、第３実施形態と同じであるので、重複する説明は省略する。但し、パルス発生回路７０では、図２１の回路構成と同様に、信号選択回路５８は、信号選択回路５７の出力信号ＣＬＫ０と第２遅延信号ＣＬＫ２の何れか一方を選択する２入力の信号選択回路として図示している。   The difference between the pulse generation circuit 70 according to the present invention of the fourth embodiment and the pulse generation circuit 50 according to the present invention of the third embodiment is that a second pulse generation circuit 63 is added in the fourth embodiment. In other respects, the other circuit configuration is the same as that of the third embodiment, and a duplicate description is omitted. However, in the pulse generation circuit 70, as in the circuit configuration of FIG. 21, the signal selection circuit 58 is a two-input signal selection circuit that selects either the output signal CLK0 of the signal selection circuit 57 or the second delay signal CLK2. As shown.

第２パルス生成回路６３は、可変遅延回路５１の出力である第１遅延信号ＣＬＫ１と外部制御信号ＳＥから、実動作モードにおけるラウンチ及びキャプチャー動作時に信号選択回路５９がパルス信号ＣＬＫ３を選択している期間に同期して出力される第２パルス信号ＳＥｏｕｔを生成する。具体的には、第２パルス生成回路６３は、第１遅延信号ＣＬＫ１と、外部制御信号ＳＥの否定論理（反転信号）の論理和（ＯＲ）を第２パルス信号ＳＥｏｕｔとして出力する。従って、第４実施形態では、本発明に係るパルス発生回路７０は、出力クロック信号ＣＬＫｏｕｔと第２パルス信号ＳＥｏｕｔを出力する。   In the second pulse generation circuit 63, the signal selection circuit 59 selects the pulse signal CLK3 during the launch and capture operations in the actual operation mode from the first delay signal CLK1 that is the output of the variable delay circuit 51 and the external control signal SE. A second pulse signal SEout that is output in synchronization with the period is generated. Specifically, the second pulse generation circuit 63 outputs the logical sum (OR) of the first delay signal CLK1 and the negative logic (inverted signal) of the external control signal SE as the second pulse signal SEout. Therefore, in the fourth embodiment, the pulse generation circuit 70 according to the present invention outputs the output clock signal CLKout and the second pulse signal SEout.

第２パルス生成回路６３は、実動作モードにおいて使用される回路であるので、遅延時間調整モードにおいては、本発明に係るパルス発生回路７０の動作は、第３実施形態と全く同じである。本発明に係るパルス発生回路７０の実動作モードにおける動作について説明する。   Since the second pulse generation circuit 63 is a circuit used in the actual operation mode, in the delay time adjustment mode, the operation of the pulse generation circuit 70 according to the present invention is exactly the same as in the third embodiment. The operation in the actual operation mode of the pulse generation circuit 70 according to the present invention will be described.

図２９に、図２８のパルス発生回路７０の中の実動作モードで動作する実動作回路部分を抽出して示す。また、図３０は、図２９に示す実動作回路部分の内部信号波形を模式的に示すタイミング波形図である。実動作モードでは、２つの可変遅延回路５１，５２とパルス生成回路５６、信号選択回路５９、及び、第２パルス生成回路６３が動作する。尚、信号選択回路５７は、入力クロック信号ＣＬＫｉｎを選択した状態で固定されるので、図２９には含まれていない。   FIG. 29 shows an actual operation circuit portion that operates in the actual operation mode in the pulse generation circuit 70 of FIG. FIG. 30 is a timing waveform diagram schematically showing internal signal waveforms of the actual operation circuit portion shown in FIG. In the actual operation mode, the two variable delay circuits 51 and 52, the pulse generation circuit 56, the signal selection circuit 59, and the second pulse generation circuit 63 operate. The signal selection circuit 57 is not included in FIG. 29 because it is fixed in a state where the input clock signal CLKin is selected.

この実動作回路部分からは、出力クロック信号ＣＬＫｏｕｔと第２パルス信号ＳＥｏｕｔの２つの信号が出力される。出力クロック信号ＣＬＫｏｕｔは、スキャンパス法によるディレイテストの対象となる被テスト回路６２のシフト動作時、ラウンチ及びキャプチャー動作時のクロックとして使用され、出力クロック信号ＣＬＫｏｕｔの生成に関連する部分の回路構成は、第３実施形態と全く同じである。   From this actual operation circuit portion, two signals of an output clock signal CLKout and a second pulse signal SEout are output. The output clock signal CLKout is used as a clock at the time of shift operation, launch and capture operation of the circuit under test 62 to be subjected to the delay test by the scan path method, and the circuit configuration of the part related to generation of the output clock signal CLKout is as follows. This is exactly the same as in the third embodiment.

第２パルス生成回路６３から出力される第２パルス信号ＳＥｏｕｔは、出力クロック信号ＣＬＫｏｕｔと同様に、被テスト回路６２のスキャンイネーブル信号として使用可能である。   The second pulse signal SEout output from the second pulse generation circuit 63 can be used as a scan enable signal for the circuit under test 62, similarly to the output clock signal CLKout.

図３０に示すように、出力クロック信号ＣＬＫｏｕｔと第２パルス信号ＳＥｏｕｔは、外部制御信号ＳＥの立ち下がり後（シフト動作からラウンチ及びキャプチャー動作へ移行後）の入力クロック信号ＣＬＫｉｎの立ち上がりエッジを基準に、出力クロック信号ＣＬＫｏｕｔの立ち上がり（ラウンチ動作パルスＰ１の発生）、第２パルス信号ＳＥｏｕｔの立ち下がり（スキャンモードから実動作モードへの切り替り）、出力クロック信号ＣＬＫｏｕｔの立ち上がり（キャプチャー動作パルスＰ２の発生）と順番に生成され、ラストシフトモードと呼ばれるディレイテスト時に必要とされる信号が、パルス発生回路７０によって生成可能となっている。また、第４実施形態のパルス発生回路７０により、ブロードサイド方式のみならず、スキュードロード方式のディレイテストも実行可能なパルス発生回路は実現できる。   As shown in FIG. 30, the output clock signal CLKout and the second pulse signal SEout are based on the rising edge of the input clock signal CLKin after the falling of the external control signal SE (after shifting from the shift operation to the launch and capture operation). The rising edge of the output clock signal CLKout (generation of the launch operation pulse P1), the falling edge of the second pulse signal SEout (switching from the scan mode to the actual operation mode), and the rising edge of the output clock signal CLKout (generation of the capture operation pulse P2) ) In order, and a signal required for the delay test called the last shift mode can be generated by the pulse generation circuit 70. In addition, the pulse generation circuit 70 of the fourth embodiment can realize a pulse generation circuit capable of executing not only a broadside type but also a skewed load type delay test.

次に、本発明の別実施形態について説明する。   Next, another embodiment of the present invention will be described.

〈１〉上記第１及び第２実施形態では、遅延回路２，１２の入出力間の位相関係が同相の場合における立ち上がりエッジに対する伝播遅延時間Ｄｒｅと立ち下がりエッジに対する伝播遅延時間Ｄｆｅの遅延時間測定回路とその測定方法について説明した。遅延回路２，１２の入出力間の位相関係が逆相の場合には、入力信号に対して出力信号の信号レベル（論理レベル）が反転するため、入力信号の立ち上がりエッジに対する伝播遅延時間Ｄｒｅを測定する場合には、単安定マルチバイブレータとしては、立ち下がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成とし、逆に、入力信号の立ち下がりエッジに対する伝播遅延時間Ｄｆｅ測定する場合には、単安定マルチバイブレータとしては、立ち上がりエッジに応答して一定のパルス幅の立ち下がりパルスを出力する構成とすることで、遅延回路２，１２の入出力間の位相関係が逆相の場合に対応可能となる。   <1> In the first and second embodiments, the delay time measurement of the propagation delay time Dre for the rising edge and the propagation delay time Dfe for the falling edge when the phase relationship between the input and output of the delay circuits 2 and 12 is in phase. The circuit and its measurement method have been described. When the phase relationship between the input and output of the delay circuits 2 and 12 is reversed, the signal level (logic level) of the output signal is inverted with respect to the input signal, so that the propagation delay time Dre for the rising edge of the input signal is set. When measuring, the monostable multivibrator is configured to output a rising pulse having a constant pulse width in response to the falling edge, and conversely, when measuring the propagation delay time Dfe for the falling edge of the input signal. In the case where the monostable multivibrator is configured to output a falling pulse having a constant pulse width in response to the rising edge, the phase relationship between the input and output of the delay circuits 2 and 12 is reversed. It becomes possible to cope with.

〈２〉上記第１及び第２実施形態において、数９或いは数１０の関係式より、被測定回路である遅延回路２，１２の伝播遅延時間Ｄｒｅ，Ｄｆｅを求めるに際し、単安定マルチバイブレータ３，１３の遅延時間Ｄｍｒｒ，Ｄｍｆｆが予め導出され既知である場合を想定したが、リング発振動作の周期Ｔｐｆの測定により単安定マルチバイブレータ３，１３の遅延時間Ｄｍｒｒ，Ｄｍｆｆを導出するようにしてもよい。例えば、正帰還ループを形成する単安定マルチバイブレータ３，１３の段数を、１段と複数段の２通りの正帰還ループを用意し、該２通りの正帰還ループにおけるリング発振動作の周期Ｔｐｆを夫々に求め、周期Ｔｐｆの差を単安定マルチバイブレータ３，１３の段数差で除して、１段当たりの単安定マルチバイブレータ３，１３の遅延時間Ｄｍｒｒ，Ｄｍｆｆを導出するようにしてもよい。   <2> In the first and second embodiments, when obtaining the propagation delay times Dre and Dfe of the delay circuits 2 and 12 which are the circuits to be measured from the relational expression of the formula 9 or the formula 10, the monostable multivibrator 3 Although it is assumed that the delay times Dmrr and Dmff of 13 are derived and known in advance, the delay times Dmrr and Dmff of the monostable multivibrators 3 and 13 may be derived by measuring the period Tpf of the ring oscillation operation. . For example, two positive feedback loops of one stage and a plurality of stages are prepared for the number of stages of the monostable multivibrators 3 and 13 forming the positive feedback loop, and the period Tpf of the ring oscillation operation in the two positive feedback loops is set. Alternatively, the delay times Dmrr and Dmff of the monostable multivibrators 3 and 13 per stage may be derived by dividing the difference in the period Tpf by the stage number difference of the monostable multivibrators 3 and 13.

〈４〉上記第３及び第４実施形態で示した本発明に係るパルス発生回路５０，７０において、２つの可変遅延回路５１，５２を縦続接続して遅延回路部を構成した実施形態を説明したが、遅延回路部の構成は、上記第３及び第４実施形態で例示した構成に限定されるものではない。   <4> The embodiment in which the delay circuit unit is configured by cascading two variable delay circuits 51 and 52 in the pulse generation circuits 50 and 70 according to the present invention shown in the third and fourth embodiments has been described. However, the configuration of the delay circuit unit is not limited to the configuration exemplified in the third and fourth embodiments.

例えば、図３１に示すように、遅延回路部を２つの可変遅延回路６４，６５を並列に備え、信号選択回路５７の出力信号ＣＬＫ０を２つの可変遅延回路６４，６５に入力し、２つの可変遅延回路６４，６５から夫々２つの異なる遅延時間の第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２が各別に出力されるように構成するのも好ましい。この場合、遅延時間の長い方の可変遅延回路６４，６５の一方が、上記第３及び第４実施形態における縦続接続した２つの可変遅延回路５１，５２に相当し、遅延時間の短い方の可変遅延回路６４，６５の他方が、前段の可変遅延回路５１に相当する。尚、第４実施形態においても同様の変更が可能である。   For example, as shown in FIG. 31, the delay circuit section includes two variable delay circuits 64 and 65 in parallel, and the output signal CLK0 of the signal selection circuit 57 is input to the two variable delay circuits 64 and 65, and two variable delay circuits 64 and 65 are input. It is also preferable that the first delay signal CLK1 and the second delay signal CLK2 having two different delay times are output from the delay circuits 64 and 65, respectively. In this case, one of the variable delay circuits 64 and 65 having the longer delay time corresponds to the two variable delay circuits 51 and 52 connected in cascade in the third and fourth embodiments, and the variable having the shorter delay time is variable. The other of the delay circuits 64 and 65 corresponds to the preceding variable delay circuit 51. Note that the same modification can be made in the fourth embodiment.

更に、図３２に示すように、遅延回路部を構成する２つの可変遅延回路５１，５２の一方を遅延時間が制御回路５５から調整できない固定された遅延時間の固定遅延回路６６で置換しても構わない。尚、第４実施形態においても同様の変更が可能である。更に、図３１に示す遅延回路部の構成においても、遅延時間の短い方の可変遅延回路６４，６５の他方を固定遅延回路で置換することが可能である。   Further, as shown in FIG. 32, one of the two variable delay circuits 51 and 52 constituting the delay circuit unit may be replaced with a fixed delay circuit 66 having a fixed delay time that cannot be adjusted from the control circuit 55. I do not care. Note that the same modification can be made in the fourth embodiment. Further, in the configuration of the delay circuit section shown in FIG. 31, the other of the variable delay circuits 64 and 65 having the shorter delay time can be replaced with a fixed delay circuit.

また、単安定マルチバイブレータ５３の後段に設けた固定遅延回路５４を、単安定マルチバイブレータ５３の入力側に移動しても構わないし、更に、図３３に示すように、信号選択回路５７と遅延回路部の間に移動しても構わない。   Further, the fixed delay circuit 54 provided at the subsequent stage of the monostable multivibrator 53 may be moved to the input side of the monostable multivibrator 53. Further, as shown in FIG. You may move between parts.

〈５〉第４実施形態では、図２８に示すように、第３実施形態の図２１において例示したパルス生成回路５６’を使用したが、第３実施形態の図１８において例示したパルス生成回路５６を使用しても構わない。また、パルス生成回路の回路構成は、図１８及び図２１に例示した回路構成に限定されるものではなく、入力クロック信号ＣＬＫｉｎと第１遅延信号ＣＬＫ１と第２遅延信号ＣＬＫ２から、入力クロック信号ＣＬＫｉｎの１周期内に少なくとも２回の立ち上がりエッジまたは立ち下がりエッジを有し、２回の立ち上がりエッジまたは立ち下がりエッジ間の時間差Δｔが第２遅延信号ＣＬＫ２の入力クロック信号ＣＬＫｉｎからの遅延時間と同等となるパルス信号ＣＬＫ３を生成する回路であれば、如何なる回路構成であっても良い。   <5> In the fourth embodiment, as shown in FIG. 28, the pulse generation circuit 56 ′ illustrated in FIG. 21 of the third embodiment is used. However, the pulse generation circuit 56 illustrated in FIG. 18 of the third embodiment. May be used. Further, the circuit configuration of the pulse generation circuit is not limited to the circuit configuration illustrated in FIGS. 18 and 21, and the input clock signal CLKin is determined from the input clock signal CLKin, the first delay signal CLK1, and the second delay signal CLK2. And having a rising edge or a falling edge at least twice in one cycle, and the time difference Δt between the two rising edges or the falling edge is equal to the delay time of the second delay signal CLK2 from the input clock signal CLKin. As long as the circuit generates the pulse signal CLK3, any circuit configuration may be used.

本発明に係るパルス発生回路、及び、半導体集積回路のテスト方法は、半導体集積回路のスキャンパス法によるディレイテストに利用でき、本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路に利用できる。   INDUSTRIAL APPLICABILITY The pulse generation circuit and the semiconductor integrated circuit test method according to the present invention can be used for a delay test by a scan path method of a semiconductor integrated circuit, and the semiconductor integrated circuit according to the present invention can execute a delay test by a scan path method It can be used for a semiconductor integrated circuit configured as described above.

本発明の基礎となる正帰還によるリング発振回路の一構成例を示すブロック図The block diagram which shows the example of 1 structure of the ring oscillation circuit by the positive feedback used as the foundation of this invention 単安定マルチバイブレータの回路動作例を示す信号波形図Signal waveform diagram showing circuit operation example of monostable multivibrator 入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マルチバイブレータの回路構成例を示す論理回路図Logic circuit diagram showing a circuit configuration example of a monostable multivibrator that outputs a rising pulse in response to the rising edge of the input signal 図３に示す単安定マルチバイブレータの信号波形図Signal waveform diagram of the monostable multivibrator shown in FIG. 本発明の基礎となる正帰還によるリング発振回路の概略のブロック構成を示すブロック図The block diagram which shows the schematic block configuration of the ring oscillation circuit by the positive feedback used as the foundation of this invention 図５に示すリング発振回路におけるリング発振動作状態における遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図Voltage waveform diagram showing oscillation waveforms at the input node and the output node of the delay circuit in the ring oscillation operation state in the ring oscillation circuit shown in FIG. 本発明の基礎となる遅延時間測定回路の一構成例を示すブロック図The block diagram which shows the example of 1 structure of the delay time measuring circuit used as the foundation of this invention 発振起動回路の機能を内蔵した単安定マルチバイブレータの回路構成例を示す論理回路図Logic circuit diagram showing a circuit configuration example of a monostable multivibrator with built-in oscillation starter function 図８に示す単安定マルチバイブレータの信号波形図Signal waveform diagram of monostable multivibrator shown in FIG. 本発明の基礎となる正帰還によるリング発振回路の概略のブロック構成を示すブロック図The block diagram which shows the schematic block configuration of the ring oscillation circuit by the positive feedback used as the foundation of this invention 図１０に示すリング発振回路におけるリング発振動作状態における遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図Voltage waveform diagram showing oscillation waveforms at the input node and the output node of the delay circuit in the ring oscillation operation state in the ring oscillation circuit shown in FIG. 入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定マルチバイブレータの回路構成例を示す論理回路図Logic circuit diagram showing a circuit configuration example of a monostable multivibrator that outputs a falling pulse in response to the falling edge of the input signal 図１２に示す単安定マルチバイブレータの信号波形図Signal waveform diagram of monostable multivibrator shown in FIG. 本発明の基礎となる正帰還によるリング発振回路の概略のブロック構成を示すブロック図The block diagram which shows the schematic block configuration of the ring oscillation circuit by the positive feedback used as the foundation of this invention 図１４に示すリング発振回路におけるリング発振動作状態における遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図Voltage waveform diagram showing oscillation waveforms at the input node and the output node of the delay circuit in the ring oscillation operation state in the ring oscillation circuit shown in FIG. 発振起動回路の機能を内蔵した単安定マルチバイブレータの回路構成例を示す論理回路図Logic circuit diagram showing a circuit configuration example of a monostable multivibrator with built-in oscillation starter function 図１６に示す単安定マルチバイブレータの信号波形図Signal waveform diagram of monostable multivibrator shown in FIG. 本発明に係るパルス発生回路の一実施形態における回路構成、及び、本発明に係る半導体集積回路の一実施形態における概略構成を示す回路ブロック図1 is a circuit block diagram showing a circuit configuration in an embodiment of a pulse generation circuit according to the present invention and a schematic configuration in an embodiment of a semiconductor integrated circuit according to the present invention; 図１８に示すパルス発生回路の中の実動作モードで動作する実動作回路部分を抽出して示す回路ブロック図18 is a circuit block diagram showing an actual operation circuit portion operating in the actual operation mode in the pulse generation circuit shown in FIG. 図１９に示すパルス発生回路の実動作回路部分の内部信号波形を模式的に示すタイミング波形図FIG. 19 is a timing waveform diagram schematically showing the internal signal waveform of the actual operation circuit portion of the pulse generation circuit shown in FIG. 本発明に係るパルス発生回路の別実施形態における回路構成を示す回路ブロック図The circuit block diagram which shows the circuit structure in another embodiment of the pulse generator circuit which concerns on this invention 図１８のパルス発生回路の中の遅延時間調整モードで動作する調整動作回路部分を抽出して示す回路ブロック図18 is a circuit block diagram showing an extracted adjustment operation circuit portion operating in the delay time adjustment mode in the pulse generation circuit of FIG. 図２２に示す調整動作回路部分の中の２つの可変遅延回路を含まない第２の正帰還ループ形成時に動作する第２調整動作回路部分を示す回路ブロック図22 is a circuit block diagram showing a second adjustment operation circuit portion that operates when forming a second positive feedback loop that does not include two variable delay circuits in the adjustment operation circuit portion shown in FIG. 図２２に示す調整動作回路部分の中の２つの可変遅延回路を含む第１の正帰還ループ形成時に動作する第１調整動作回路部分を抽出して示す回路ブロック図FIG. 22 is a circuit block diagram showing an extracted first adjustment operation circuit portion that operates when forming a first positive feedback loop including two variable delay circuits in the adjustment operation circuit portion shown in FIG. 本発明に係るパルス発生回路の一実施形態における遅延時間調整モードでのラウンチ・キャプチャークロックの立ち上がりエッジ間隔を調整するためのアルゴリズムを示すフローチャート6 is a flowchart showing an algorithm for adjusting the rising edge interval of the launch / capture clock in the delay time adjustment mode in an embodiment of the pulse generation circuit according to the present invention; 図１９に示す実動作回路部分の前段の可変遅延回路の入力側に固定遅延回路を追加した回路構成を示す回路ブロック図FIG. 19 is a circuit block diagram showing a circuit configuration in which a fixed delay circuit is added to the input side of the variable delay circuit in the previous stage of the actual operation circuit portion shown in FIG. 図２６に示す実動作回路部分の内部信号波形を模式的に示したタイミング波形図Timing waveform diagram schematically showing the internal signal waveform of the actual operation circuit portion shown in FIG. 本発明に係るパルス発生回路の別実施形態における回路構成、及び、本発明に係る半導体集積回路の別実施形態における概略構成を示す回路ブロック図The circuit block diagram which shows the circuit structure in another embodiment of the pulse generation circuit which concerns on this invention, and the schematic structure in another embodiment of the semiconductor integrated circuit which concerns on this invention 図２８に示すパルス発生回路の中の実動作モードで動作する実動作回路部分を抽出して示す回路ブロック図28 is a circuit block diagram showing an actual operation circuit portion operating in the actual operation mode in the pulse generation circuit shown in FIG. 図２９に示すパルス発生回路の実動作回路部分の内部信号波形を模式的に示すタイミング波形図FIG. 29 is a timing waveform diagram schematically showing the internal signal waveform of the actual operation circuit portion of the pulse generation circuit shown in FIG. 本発明に係るパルス発生回路の遅延回路部の構成が異なる別実施形態における回路構成を示す回路ブロック図The circuit block diagram which shows the circuit structure in another embodiment from which the structure of the delay circuit part of the pulse generator circuit which concerns on this invention differs 本発明に係るパルス発生回路の遅延回路部の構成が異なる他の別実施形態における回路構成を示す回路ブロック図The circuit block diagram which shows the circuit structure in other another embodiment from which the structure of the delay circuit part of the pulse generator circuit which concerns on this invention differs 本発明に係るパルス発生回路の遅延回路部の構成が異なる他の別実施形態における回路構成を示す回路ブロック図The circuit block diagram which shows the circuit structure in other another embodiment from which the structure of the delay circuit part of the pulse generator circuit which concerns on this invention differs 特許文献１に開示されているテスト回路を示すブロック図Block diagram showing a test circuit disclosed in Patent Document 1 特許文献１に開示されているテスト回路を用いたジッタの測定手法を説明する図The figure explaining the measuring method of the jitter using the test circuit currently indicated by patent documents 1 特許文献１に開示されているテスト回路を用いたジッタの測定手法をより具体的に説明する図The figure explaining the measurement method of the jitter using the test circuit currently indicated by patent documents 1 more concretely 従来の負帰還によるリング発振回路を用いて可変遅延回路の遅延時間を測定する測定回路の模式図Schematic diagram of a measurement circuit that measures the delay time of a variable delay circuit using a conventional ring oscillator with negative feedback 図３７に示す従来の測定回路におけるリング発振動作状態における可変遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図Voltage waveform diagram showing oscillation waveforms at the input node and the output node of the variable delay circuit in the ring oscillation operation state in the conventional measurement circuit shown in FIG. 従来の正帰還によるリング発振回路を用いて可変遅延回路の遅延時間を測定する測定回路の模式図Schematic diagram of a measurement circuit that measures the delay time of a variable delay circuit using a conventional ring oscillator circuit with positive feedback 図３９に示す従来の測定回路におけるリング発振動作状態における可変遅延回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図Voltage waveform diagram showing oscillation waveforms at the input node and the output node of the variable delay circuit in the ring oscillation operation state in the conventional measurement circuit shown in FIG.

符号の説明Explanation of symbols

１，１１： 本発明の基礎となる正帰還によるリング発振回路
２，１２： 遅延回路
３，１３，５３： 単安定マルチバイブレータ
４，１４，： 発振起動回路
５，１５： Ｄ型フリップフロップ
６，１６： インバータ列
７，９，１７，１９： ２入力排他的論理和回路
８，６０： 発振周波数測定回路
１０： 信号切替回路
１８： インバータ
５１，５２，６４，６５： 可変遅延回路
３０： クロック発生回路
３１： 位相検出器
３２： チャージポンプ回路
３３： 電圧制御発振器（ＶＣＯ）
３４： １／Ｎ分周器
５０，７０： 本発明に係るパルス発生回路
５４，６６： 固定遅延回路
５５： 制御回路
５６，５６’： パルス生成回路
５７，５８，５９： 信号選択回路
６１，７１： 本発明に係る半導体集積回路
６２： スキャンパス法によるディレイテストの対象となる被テスト回路
６３： 第２パルス生成回路
ＣＤ１，ＣＤ２： 遅延時間調整用の制御信号
ＣＬＫｉｎ： 入力クロック信号
ＣＬＫｏｕｔ： 出力クロック信号
ＣＬＫ０： 遅延回路部の入力クロック信号
ＣＬＫ１： 第１遅延信号
ＣＬＫ２： 第２遅延信号
ＣＬＫ３： パルス信号（ラウンチ・キャプチャークロック）
Ｄｆｅ： 遅延回路の立ち下がりエッジに対する伝播遅延時間
Ｄｒｅ： 遅延回路の立ち上がりエッジに対する伝播遅延時間
Ｄｍｆｆ： 単安定マルチバイブレータの立ち下がりエッジに対する遅延時間
Ｄｍｒｒ： 単安定マルチバイブレータの立ち上がりエッジに対する遅延時間
Ｉｎｉｔ： 起動信号
Ｎ１： 遅延回路の入力ノード
Ｎ２： 遅延回路の出力ノード
Ｐ１： ラウンチ動作パルス
Ｐ２： キャプチャー動作パルス
ＲＳＴ＃： リセット信号
Ｓ０： テスト対象のクロック信号
Ｓ１： 遅延クロック信号
Ｓ３： モード切替信号
Ｓ４，Ｓ５： 信号選択信号
ＳＥ： 外部制御信号
ＳＥｏｕｔ： 第２パルス信号（スキャンイネーブル信号）
Ｔｎｆ： 負帰還によるリング発振動作の周期
Ｔｐｆ： 正帰還によるリング発振動作の周期
Ｔｐｗ： 単安定マルチバイブレータの出力パルスのパルス幅
Ｔｗｈ： 発振パルスの高レベル期間
Ｔｗｌ： 発振パルスの低レベル期間
DESCRIPTION OF SYMBOLS 1,11: Ring oscillation circuit by positive feedback which is the basis of the present invention 2,12: Delay circuit 3,13,53: Monostable multivibrator 4,14: Oscillation starting circuit 5,15: D-type flip-flop 6, 16: Inverter train 7, 9, 17, 19: 2-input exclusive OR circuit 8, 60: Oscillation frequency measuring circuit 10: Signal switching circuit 18: Inverter 51, 52, 64, 65: Variable delay circuit 30: Clock generation Circuit 31: Phase detector 32: Charge pump circuit 33: Voltage controlled oscillator (VCO)
34: 1 / N frequency divider 50, 70: Pulse generation circuit according to the present invention 54, 66: Fixed delay circuit 55: Control circuit 56, 56 ′: Pulse generation circuit 57, 58, 59: Signal selection circuit 61, 71 : Semiconductor integrated circuit according to the present invention 62: Circuit under test to be subjected to a delay test by the scan path method 63: Second pulse generation circuit CD 1 and CD 2: Control signal for delay time adjustment CLKin: Input clock signal CLKout: Output clock Signal CLK0: Input clock signal of delay circuit section CLK1: First delay signal CLK2: Second delay signal CLK3: Pulse signal (launch / capture clock)
Dfe: Propagation delay time with respect to falling edge of delay circuit Dre: Propagation delay time with respect to rising edge of delay circuit Dmff: Delay time with respect to falling edge of monostable multivibrator Dmrr: Delay time with respect to rising edge of monostable multivibrator Init: Start signal N1: Delay circuit input node N2: Delay circuit output node P1: Launch operation pulse P2: Capture operation pulse RST #: Reset signal S0: Test target clock signal S1: Delay clock signal S3: Mode switching signal S4 S5: Signal selection signal SE: External control signal SEout: Second pulse signal (scan enable signal)
Tnf: Period of ring oscillation operation by negative feedback Tpf: Period of ring oscillation operation by positive feedback Tpw: Pulse width of output pulse of monostable multivibrator Twh: High level period of oscillation pulse Twl: Low level period of oscillation pulse

Claims (10)

入力クロック信号に対して少なくとも２つの異なる遅延信号を出力するとともに、前記２つの異なる遅延信号の内の遅い方の第２遅延信号の前記入力クロック信号からの遅延時間が調整可能に構成されている遅延回路部と、
単安定マルチバイブレータと、
前記単安定マルチバイブレータの出力信号が、前記遅延回路部内の前記入力クロック信号から前記第２遅延信号に至る信号遅延経路を経由して、前記単安定マルチバイブレータの入力に帰還する第１の正帰還ループと、前記単安定マルチバイブレータの出力信号が、前記信号遅延経路を経由せずに、前記単安定マルチバイブレータの入力に帰還する第２の正帰還ループを、個別に形成するための信号接続を制御するとともに、前記遅延回路部の遅延時間の調整を行う制御回路と、
前記第１の正帰還ループ及び前記第２の正帰還ループの何れか一方が個別に形成されている状態で、形成されている前記何れか一方の正帰還ループの発振周波数を測定する発振周波数測定回路と、
前記入力クロック信号と前記２つの異なる遅延信号から、前記入力クロック信号の１周期内に少なくとも２回の立ち上がりエッジまたは立ち下がりエッジを有し、前記２回の立ち上がりエッジまたは立ち下がりエッジ間の時間差が前記第２遅延信号の前記入力クロック信号からの遅延時間と同等となるパルス信号を生成するパルス生成回路と、
を備えてなることを特徴とするパルス発生回路。 At least two different delay signals are output with respect to the input clock signal, and the delay time from the input clock signal of the later second delay signal of the two different delay signals is adjustable. A delay circuit section;
A monostable multivibrator,
A first positive feedback in which the output signal of the monostable multivibrator is fed back to the input of the monostable multivibrator via a signal delay path from the input clock signal in the delay circuit unit to the second delay signal. A signal connection for individually forming a loop and a second positive feedback loop in which the output signal of the monostable multivibrator returns to the input of the monostable multivibrator without passing through the signal delay path. A control circuit for controlling and adjusting a delay time of the delay circuit unit;
Oscillation frequency measurement for measuring the oscillation frequency of one of the first positive feedback loops and the one of the second positive feedback loops formed separately. Circuit,
The input clock signal and the two different delay signals have at least two rising edges or falling edges within one cycle of the input clock signal, and a time difference between the two rising edges or falling edges is A pulse generation circuit for generating a pulse signal equivalent to a delay time from the input clock signal of the second delay signal;
A pulse generation circuit comprising: 前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である２つの遅延回路を縦続接続して形成され、
前記２つの遅延回路が前記２つの異なる遅延信号を各別に出力することを特徴とする請求項１に記載のパルス発生回路。 The delay circuit unit is formed by cascading two delay circuits, at least one of which is a variable delay circuit capable of adjusting a delay time,
2. The pulse generation circuit according to claim 1, wherein the two delay circuits output the two different delay signals separately. 前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である２つの遅延回路を並列に備えて形成され、
前記２つの遅延回路が、同じ前記入力クロック信号を入力して、前記２つの異なる遅延信号を各別に出力することを特徴とする請求項１に記載のパルス発生回路。 The delay circuit unit is formed by including two delay circuits in parallel, at least one of which is a variable delay circuit capable of adjusting a delay time,
2. The pulse generation circuit according to claim 1, wherein the two delay circuits receive the same input clock signal and output the two different delay signals separately. 前記２つの遅延回路の一方が、遅延時間が固定の固定遅延回路であることを特徴とする請求項２または３に記載のパルス発生回路。   4. The pulse generation circuit according to claim 2, wherein one of the two delay circuits is a fixed delay circuit having a fixed delay time. 外部制御信号の入力に応じて前記パルス信号と前記入力クロック信号を択一的に選択して出力する選択回路を備えることを特徴とする請求項１乃至４の何れか１項に記載のパルス発生回路。   5. The pulse generation according to claim 1, further comprising a selection circuit that selectively selects and outputs the pulse signal and the input clock signal according to an input of an external control signal. 6. circuit. 前記２つの異なる遅延信号の内の早い方の第１遅延信号と前記外部制御信号から、前記選択回路が前記パルス信号を選択している期間に同期して出力される第２パルス信号を生成する第２パルス生成回路を備えることを特徴とする請求項５に記載のパルス発生回路。   A second pulse signal that is output in synchronization with a period during which the selection circuit selects the pulse signal is generated from the earlier first delay signal of the two different delay signals and the external control signal. 6. The pulse generation circuit according to claim 5, further comprising a second pulse generation circuit. スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、
請求項５に記載のパルス発生回路を内蔵し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを特徴とする半導体集積回路。 A semiconductor integrated circuit configured to be able to perform a delay test by the scan path method,
The pulse generation circuit according to claim 5 is incorporated,
A semiconductor integrated circuit, wherein a signal output from the selection circuit is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method. スキャンパス法によるディレイテストを実行可能に構成された半導体集積回路であって、
請求項６に記載のパルス発生回路を内蔵し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、
前記第２パルス生成回路から出力される前記第２パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを特徴とする半導体集積回路。 A semiconductor integrated circuit configured to be able to perform a delay test by the scan path method,
A pulse generation circuit according to claim 6 is incorporated,
The signal output from the selection circuit is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method,
A semiconductor integrated circuit, wherein the second pulse signal output from the second pulse generation circuit is used as a scan enable signal of the circuit under test. 半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、
請求項５に記載のパルス発生回路を使用し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用することを特徴とする半導体集積回路のテスト方法。 A test method for performing a delay test by a scan path method on a semiconductor integrated circuit,
Using the pulse generation circuit according to claim 5,
A method of testing a semiconductor integrated circuit, wherein a signal output from the selection circuit is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method. 半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法であって、
請求項６に記載のパルス発生回路を使用し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、
前記第２パルス生成回路から出力される前記第２パルス信号を、前記被テスト回路のスキャンイネーブル信号として使用することを特徴とする半導体集積回路のテスト方法。
A test method for performing a delay test by a scan path method on a semiconductor integrated circuit,
Using the pulse generation circuit according to claim 6,
The signal output from the selection circuit is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method,
A test method for a semiconductor integrated circuit, wherein the second pulse signal output from the second pulse generation circuit is used as a scan enable signal for the circuit under test.
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