JP2007242670A - Process for fabricating semiconductor device, process for fabricating electrooptical device, and process for manufacturing electronic apparatus - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To reduce thermal load when an impurity doped semiconductor film is formed, and to enhance the characteristics of a TFT by reducing thermal load. <P>SOLUTION: A semiconductor film 3 and an insulating film 5 are formed sequentially, and then the laminate of these films is removed selectively to form a pool 7b and a pair of grooves 7a coupled with the pool 7b. The pool 7b is filled with solution 9 of doped high order silane composition, and then that solution 9 is introduced into the groove 7a and heat treated to form a doped silicon film 9A. Thereafter, a gate electrode is formed on the insulating film 5 located between the grooves 7a, thus forming a TFT. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置等の製造方法等に関するものであり、特に、トランジスタを有する半導体装置等の形成方法に関するものである。   The present invention relates to a method for manufacturing a semiconductor device or the like, and more particularly to a method for forming a semiconductor device or the like having a transistor.

薄膜トランジスタ（ＴＦＴ：：thin film transistor）は、例えば、ガラス基板上に形成されたシリコン膜、その上部にゲート絶縁膜を介して形成されたゲート電極およびゲート電極の両側のシリコン膜中に形成されたソース、ドレイン領域を有する。   A thin film transistor (TFT) is formed in, for example, a silicon film formed on a glass substrate, a gate electrode formed thereon via a gate insulating film, and a silicon film on both sides of the gate electrode. It has source and drain regions.

例えば、下記特許文献１（特開平１０−１７３１９６号公報）には、ガラス基板１０１上に、下地膜１０２および非晶質ケイ素（ａ−Ｓｉ）膜１０３を形成した後、レーザー光１０７を照射することによりａ−Ｓｉ膜１０３を結晶化する技術が開示され、この結晶性ケイ素膜１０８の上部に、ゲート絶縁膜１０９、ゲート電極１１０を形成し、さらに、イオンドーピング法によってゲート電極１１０等をマスクとして不純物を注入し、ソース領域１１４およびドレイン領域１１５を形成する技術が開示されている。
特開平１０−１７３１９６号公報 For example, in the following Patent Document 1 (Japanese Patent Laid-Open No. 10-173196), a base film 102 and an amorphous silicon (a-Si) film 103 are formed on a glass substrate 101 and then irradiated with a laser beam 107. Thus, a technique for crystallizing the a-Si film 103 is disclosed. A gate insulating film 109 and a gate electrode 110 are formed on the crystalline silicon film 108, and the gate electrode 110 and the like are masked by ion doping. As a technique, a source region 114 and a drain region 115 are formed by implanting impurities.
JP-A-10-173196

しかしながら、上記特許文献１に示すようなイオンドーピング法でソース、ドレイン領域を形成するには、高価で大型のイオンドーピング装置が必要である。   However, in order to form the source and drain regions by the ion doping method as shown in Patent Document 1, an expensive and large ion doping apparatus is required.

また、ドーピングイオンの十分な活性化には、高温（例えば８００℃以上）で長時間（例えば１時間以上）の活性化アニールが必要である。   In addition, for sufficient activation of doping ions, activation annealing is required for a long time (for example, 1 hour or more) at a high temperature (for example, 800 ° C. or more).

これに対し、ガラス基板上に上記ＴＦＴを形成する場合には、上記活性化アニール時の熱負荷により基板の歪みや割れが生じ易く、結局のところ、より低温（例えば５００℃程度）のアニール処理を余儀なくされ、トランジスタ性能を最大限に引き出すことが困難であった。   On the other hand, when the TFT is formed on the glass substrate, the substrate is likely to be distorted or cracked due to the thermal load during the activation annealing, and as a result, the annealing process at a lower temperature (for example, about 500 ° C.). As a result, it was difficult to maximize transistor performance.

本発明は、イオンドーピング法を用いない不純物ドープ半導体膜を形成する技術を提供することを目的とする。また、本発明は、半導体装置（不純物ドープ半導体膜）を形成する際の熱負荷を低減する技術を提供することを目的とする。また、本発明は、不純物ドープ半導体膜を形成する際の熱負荷を低減することで、半導体装置の特性を向上させることを目的とする。   An object of the present invention is to provide a technique for forming an impurity-doped semiconductor film without using an ion doping method. Another object of the present invention is to provide a technique for reducing a thermal load when forming a semiconductor device (impurity doped semiconductor film). Another object of the present invention is to improve the characteristics of a semiconductor device by reducing the thermal load when forming an impurity-doped semiconductor film.

（１）本発明に係る半導体装置の製造方法は、半導体層上に第１絶縁膜を形成する工程と、前記第１絶縁膜の一部を除去することにより、開口部および前記開口部にそれぞれ連結した一対の溝を形成する工程と、前記開口部に不純物を含有する半導体材料溶液を注入することにより、前記一対の溝内に前記半導体材料溶液を導入する工程と、前記半導体材料溶液に熱処理を施し、前記一対の溝部内に、一対の不純物半導体膜を形成する工程と、前記一対の不純物半導体膜の間に位置する前記第１絶縁膜上に導電性膜を形成する工程と、を有することを特徴とする。   (1) A method of manufacturing a semiconductor device according to the present invention includes a step of forming a first insulating film on a semiconductor layer, and a part of the first insulating film is removed to form an opening and an opening, respectively. A step of forming a pair of connected grooves, a step of introducing the semiconductor material solution into the pair of grooves by injecting a semiconductor material solution containing impurities into the opening, and a heat treatment of the semiconductor material solution And a step of forming a pair of impurity semiconductor films in the pair of groove portions and a step of forming a conductive film on the first insulating film located between the pair of impurity semiconductor films. It is characterized by that.

かかる方法によれば、イオンドーピング法を用いずとも不純物半導体膜を形成することができるので、半導体装置（不純物半導体膜）の形成に際し、熱負荷を低減することができる。その結果、半導体装置の特性を向上させることができる。   According to such a method, since the impurity semiconductor film can be formed without using the ion doping method, the thermal load can be reduced when forming the semiconductor device (impurity semiconductor film). As a result, the characteristics of the semiconductor device can be improved.

上記の半導体装置の製造方法において、前記不純物を含有する半導体材料溶液は、例えば、高次シラン組成物およびドーパント元素を含有する溶液であることが好ましい。これにより、シリコン原子とドーパント原子との結合を強固にすることもできる。   In the semiconductor device manufacturing method, the semiconductor material solution containing the impurities is preferably a solution containing a higher order silane composition and a dopant element, for example. Thereby, the coupling | bonding of a silicon atom and a dopant atom can also be strengthened.

上記の半導体装置の製造方法において、前記半導体層は、例えば、半導体基板自身又はガラス基板や半導体基板上に形成されたシリコン膜であることが好ましい。このように、半導体基板上に半導体層を形成する場合、単結晶シリコン膜として形成することが可能となる。また、ガラス基板上に形成する場合、透過性のパネルを得ることなどができる。   In the method for manufacturing a semiconductor device, the semiconductor layer is preferably a semiconductor substrate itself, a glass substrate, or a silicon film formed on the semiconductor substrate. Thus, when a semiconductor layer is formed over a semiconductor substrate, it can be formed as a single crystal silicon film. Moreover, when forming on a glass substrate, a permeable panel can be obtained.

上記の半導体装置の製造方法において、前記半導体層は、例えば、半導体基板自身又はガラス基板上に形成されたシリコン膜であり、前記開口部は、前記半導体基板又はガラス基板上のスクライブ領域に形成されることが好ましい。これによれば、トランジスタの形成領域を有効に用いることができる。   In the semiconductor device manufacturing method, the semiconductor layer is, for example, a semiconductor film itself or a silicon film formed on a glass substrate, and the opening is formed in a scribe region on the semiconductor substrate or the glass substrate. It is preferable. According to this, the transistor formation region can be used effectively.

上記の半導体装置の製造方法において、前記溝の深さは、例えば、前記絶縁膜の膜厚とほぼ等しいことが好ましい。これは、例えば半導体層と絶縁膜とのエッチングレートが異なる液体を用いて絶縁膜をエッチングした場合、半導体層がエッチングされないため、各トランジスタにおいてのエッチングの誤差がなくなるため、トランジスタ同士の特性の差異を減少させることができる。   In the semiconductor device manufacturing method, the depth of the groove is preferably substantially equal to the thickness of the insulating film, for example. This is because, for example, when the insulating film is etched using liquids having different etching rates between the semiconductor layer and the insulating film, the semiconductor layer is not etched, so that there is no etching error in each transistor. Can be reduced.

上記の半導体装置の製造方法において、前記導電性膜を形成する工程の前に、前記半導体層、前記第１絶縁膜、及び前記不純物半導体膜のそれぞれをパターニングし、前記第１絶縁膜の一部及び前記不純物半導体膜の一部を積層する複数の島状の半導体層を形成する工程を含むことが好ましい。これによって、複数のトランジスタを同時に形成することができる。   In the method of manufacturing a semiconductor device, the semiconductor layer, the first insulating film, and the impurity semiconductor film are patterned before the step of forming the conductive film, and a part of the first insulating film is formed. And a step of forming a plurality of island-shaped semiconductor layers in which a part of the impurity semiconductor film is stacked. Thus, a plurality of transistors can be formed at the same time.

上記の半導体装置の製造方法において、前記複数の島状の半導体層のそれぞれの間に第２絶縁膜を形成する工程、を有することが好ましい。これによって、複数の島状の半導体層の各々の半導体層または不純物含有半導体膜を短絡させることなく、複数の島状の半導体層上に成膜することができる。   The method for manufacturing a semiconductor device preferably includes a step of forming a second insulating film between each of the plurality of island-shaped semiconductor layers. Accordingly, each of the plurality of island-shaped semiconductor layers or the impurity-containing semiconductor film can be formed on the plurality of island-shaped semiconductor layers without short-circuiting.

上記の半導体装置の製造方法において、前記半導体装置は、例えば、薄膜トランジスタを有し、前記薄膜トランジスタは、前記絶縁膜よりなるゲート絶縁膜と、前記溝内部の不純物半導体膜よりなるソース、ドレイン電極と、前記導電性膜よりなるゲート電極を有する。   In the semiconductor device manufacturing method, the semiconductor device includes, for example, a thin film transistor, and the thin film transistor includes a gate insulating film made of the insulating film, and source and drain electrodes made of an impurity semiconductor film in the trench, A gate electrode made of the conductive film;

（２）本発明に係る電気光学装置の製造方法は、半導体装置を有する電気光学装置の製造方法であって、上記半導体装置の製造方法を有する。ここで「電気光学装置」とは、本発明にかかる半導体装置を備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を抑制するものの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（electroluminescence）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等がある。   (2) A method for manufacturing an electro-optical device according to the present invention is a method for manufacturing an electro-optical device having a semiconductor device, and includes the method for manufacturing the semiconductor device. Here, the “electro-optical device” means a general device including an electro-optical element that includes the semiconductor device according to the present invention and that emits light by an electrical action or changes the state of light from the outside. Both those that emit light and those that suppress the passage of light from the outside are included. For example, as an electro-optical element, a liquid crystal element, an electrophoretic element having a dispersion medium in which electrophoretic particles are dispersed, an EL (electroluminescence) element, and an electron emitting element that emits light by applying electrons generated by applying an electric field to a light emitting plate Active matrix display devices.

（３）本発明に係る電子機器の製造方法は、半導体装置を有する電子機器の製造方法であって、上記半導体装置の製造方法を有する。ここで「電子機器」とは、本発明にかかる半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定はないが、例えばＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付ファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどが含まれる。   (3) A method for manufacturing an electronic device according to the present invention is a method for manufacturing an electronic device having a semiconductor device, and includes the method for manufacturing the semiconductor device. Here, the “electronic device” refers to a general device having a certain function provided with the semiconductor device according to the present invention, and includes, for example, an electro-optical device and a memory. Although there is no particular limitation on the configuration, for example, an IC card, a mobile phone, a video camera, a personal computer, a head-mounted display, a rear-type or front-type projector, a fax machine with a display function, a digital camera finder, a portable TV, Examples include PDAs, electronic notebooks, electronic bulletin boards, and advertising displays.

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
＜実施の形態１＞
ここでは、半導体装置の一例として薄膜トランジスタ（ＴＦＴ）への適用例について説明する。このＴＦＴは、例えば、液晶やＥＬ素子を利用した表示装置のスイッチング素子や駆動回路として広く用いられるものである。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same or related code | symbol is attached | subjected to what has the same function, and the repeated description is abbreviate | omitted.
<Embodiment 1>
Here, an example of application to a thin film transistor (TFT) will be described as an example of a semiconductor device. This TFT is widely used, for example, as a switching element or a drive circuit of a display device using a liquid crystal or an EL element.

図１〜図９は、本実施の形態の半導体装置（ＴＦＴ）の製造方法を示す斜視図もしくは工程断面図である。図１〜図８において、（Ａ）は、斜視図を、（Ｂ）は、斜視図におけるｘ方向の断面図を、（Ｃ）は、斜視図におけるｙ方向の断面図を示す。以下、図面を参照しながら半導体装置（ＴＦＴ）の製造方法を詳細に説明する。   1 to 9 are perspective views or process sectional views showing a method for manufacturing a semiconductor device (TFT) according to the present embodiment. 1 to 8, (A) is a perspective view, (B) is a sectional view in the x direction in the perspective view, and (C) is a sectional view in the y direction in the perspective view. Hereinafter, a method for manufacturing a semiconductor device (TFT) will be described in detail with reference to the drawings.

図１（Ａ）および（Ｂ）に示すように、ガラス基板（基板、石英基板、透明基板、絶縁性基板）１上に、図示しない下地保護膜として例えば酸化シリコン膜を形成する。この酸化シリコン膜は、ＴＥＯＳ（tetra ethyl ortho silicate、テトラエトキシシラン）および酸素ガスなどを原料ガスとして、例えばプラズマＣＶＤ（chemical vapor deposition、化学気相成長）法を用いて形成する。なお、図１（Ａ）においては、ガラス基板１の表記を省略してある。   As shown in FIGS. 1A and 1B, a silicon oxide film, for example, is formed as a base protective film (not shown) on a glass substrate (substrate, quartz substrate, transparent substrate, insulating substrate) 1. This silicon oxide film is formed by using, for example, a plasma CVD (chemical vapor deposition) method using TEOS (tetraethyl orthosilicate), oxygen gas, or the like as a source gas. In FIG. 1A, the notation of the glass substrate 1 is omitted.

次いで、下地保護膜（図示せず）上に、半導体膜（半導体層）３として例えばノンドープのシリコン膜をＣＶＤ法等を用いて形成する。この他、半導体材料溶液を用いてシリコン膜を形成してもよい。例えば、ノンドープの高次シラン組成物溶液を塗布した後、熱処理（乾燥、焼成）を行うことによりシリコン膜を形成する。高次シラン組成物溶液については後述する。   Next, a non-doped silicon film, for example, is formed as a semiconductor film (semiconductor layer) 3 on the base protective film (not shown) using a CVD method or the like. In addition, a silicon film may be formed using a semiconductor material solution. For example, a silicon film is formed by applying a non-doped higher order silane composition solution and then performing heat treatment (drying and firing). The higher order silane composition solution will be described later.

次いで、半導体膜３上に、絶縁膜５として例えば酸化シリコン膜をプラズマＣＶＤ法で形成する。この絶縁膜５は、ＴＦＴのゲート絶縁膜となり、その膜厚は、例えば、数ｎｍ〜１５０ｎｍ程度である。   Next, a silicon oxide film, for example, is formed as an insulating film 5 on the semiconductor film 3 by a plasma CVD method. This insulating film 5 becomes a gate insulating film of the TFT, and the film thickness is, for example, about several nm to 150 nm.

次いで、図２（Ａ）および（Ｂ）に示すように、半導体膜３と絶縁膜５との積層膜をエッチング（選択的に除去）することにより、この積層膜中に、溝７ａおよびプール部（開口部、開口領域、凹部）７ｂを形成する。これらは、例えば溝７ａおよびプール部７ｂの形成領域以外にフォトレジスト膜をフォトリソグラフィ（露光、現像）技術を用いて形成し、当該フォトレジスト膜をマスクにドライエッチングを行うことにより形成する。この他、ＦＩＢ(Focused Ion Beam：集束イオンビーム)を用いたエッチングにより溝７ａおよびプール部７ｂを形成してもよい。   Next, as shown in FIGS. 2A and 2B, the laminated film of the semiconductor film 3 and the insulating film 5 is etched (selectively removed), whereby the groove 7a and the pool portion are formed in the laminated film. (Opening, opening region, recess) 7b is formed. For example, a photoresist film is formed using a photolithography (exposure, development) technique in a region other than the formation region of the groove 7a and the pool portion 7b, and dry etching is performed using the photoresist film as a mask. In addition, the groove 7a and the pool portion 7b may be formed by etching using FIB (Focused Ion Beam).

この溝７ａはプール部７ｂと連結しており、溝７ａは、ライン状に一定の間隔をおいて平行に２本形成される。言い換えれば、一対の溝７ａが形成されている。一方、プール部７ｂは略矩形の平面パターンを有する。溝７ａおよびプール部７ｂの深さは、絶縁膜５の膜厚より大きく、半導体膜３と絶縁膜５の積層膜の膜厚より小さい。従って、その底部からは半導体膜３が露出している。   The groove 7a is connected to the pool portion 7b, and two grooves 7a are formed in parallel in a line at regular intervals. In other words, a pair of grooves 7a is formed. On the other hand, the pool part 7b has a substantially rectangular plane pattern. The depth of the groove 7 a and the pool portion 7 b is larger than the film thickness of the insulating film 5 and smaller than the film thickness of the laminated film of the semiconductor film 3 and the insulating film 5. Therefore, the semiconductor film 3 is exposed from the bottom.

溝７ａの幅（ｗ）は、例えば、数ｎｍ〜１０００ｎｍ程度である。また、その間隔（ｓ）は、数ｎｍ〜１０００ｎｍ程度である。また、溝７ａの深さは、例えば、数十ｎｍ〜数百ｎｍ程度である。   The width (w) of the groove 7a is, for example, about several nm to 1000 nm. The interval (s) is about several nm to 1000 nm. Further, the depth of the groove 7a is, for example, about several tens of nm to several hundreds of nm.

次いで、図３（Ａ）および（Ｂ）に示すように、プール部７ｂに、液滴吐出法（インクジェット法）によって、ドープ半導体材料溶液としてドープ高次シラン組成物溶液９を充填（注入）する。   Next, as shown in FIGS. 3A and 3B, the pool portion 7b is filled (injected) with a doped higher-order silane composition solution 9 as a doped semiconductor material solution by a droplet discharge method (inkjet method). .

このドープ高次シラン組成物溶液９とは、例えば、高次シラン組成物の溶液に、ドーパント元素含有物質を混合（添加）した液体である。この高次シラン組成物溶液とは、環状シラン化合物の溶液に紫外線（ＵＶ）照射を施し、シラン化合物の少なくとも一部を重合させ、高次シラン組成物とした溶液である。例えば、低次シラン化合物としてシクロペンタシラン（沸点：１９４℃）に、波長４０５ｎｍ、強度１００ｍＷ／ｃｍ²の紫外線（ＵＶ）を照射した液をトルエン等の有機溶媒で希釈し、ドーパント元素含有物質として、ｎ型不純物をドープする場合には、例えばリン化合物（黄燐やホスフィン）を混合し、ドープ高次シラン組成物溶液９とする。ｐ型不純物をドープする場合には、例えばボロン化合物（ジボランやデカボラン）を混合する。有機溶媒としては、トルエンの他、デカリン等を用いてもよい。例えば、上記溶液中の高次シラン化合物〔−（ＳｉＨ₂）ｎ−〕は、ｎ（平均値）が１００程度のものである。なお、高次シラン組成物溶液に適宜触媒を添加してもよい。上記溶液の組成等については後述する。 The doped higher-order silane composition solution 9 is, for example, a liquid obtained by mixing (adding) a dopant element-containing substance to a higher-order silane composition solution. This high-order silane composition solution is a solution obtained by subjecting a cyclic silane compound solution to ultraviolet (UV) irradiation to polymerize at least a part of the silane compound to obtain a high-order silane composition. For example, a low-order silane compound cyclopentasilane (boiling point: 194 ° C.) irradiated with ultraviolet (UV) light having a wavelength of 405 nm and an intensity of 100 mW / cm ² is diluted with an organic solvent such as toluene to obtain a dopant element-containing substance. When doping an n-type impurity, for example, a phosphorus compound (yellow phosphorus or phosphine) is mixed to obtain a doped higher order silane composition solution 9. When doping a p-type impurity, for example, a boron compound (diborane or decaborane) is mixed. As the organic solvent, decalin or the like may be used in addition to toluene. For example, the higher order silane compound [— (SiH ₂ ) n—] in the solution has an n (average value) of about 100. A catalyst may be appropriately added to the higher order silane composition solution. The composition of the solution will be described later.

ここで、高次シラン組成物溶液９は、シリコン膜に対して濡れ性が良く、酸化シリコン膜に対して濡れ性が悪いため、シリコン膜がその底部に露出したプール部７ｂに濡れ広がりやすい。さらに、プール部７ｂに濡れ広がった高次シラン組成物溶液は、毛細管現象的な事象により、溝７ａに流れ込む。その結果、溝７ａ内にドープ半導体材料溶液（ドープ高次シラン組成物溶液９）が充填される（図３（Ａ）および図４（Ａ）参照）。   Here, since the higher order silane composition solution 9 has good wettability with respect to the silicon film and poor wettability with respect to the silicon oxide film, the silicon film tends to wet and spread in the pool portion 7b exposed at the bottom thereof. Furthermore, the higher order silane composition solution that has spread to the pool portion 7b flows into the groove 7a due to a capillary phenomenon. As a result, the doped semiconductor material solution (the doped higher-order silane composition solution 9) is filled in the groove 7a (see FIGS. 3A and 4A).

ここで、図４（Ａ）および（Ｂ）に示すように、プール部７ｂに充填するドープ高次シラン組成物溶液９量は、溝７ａおよびプール部７ｂの容積を考慮し、溝７ａから溢れない量とする。なお、前述したように、高次シラン組成物溶液は、酸化シリコン膜に対して濡れ性が悪いため、上記溶液面が溝７ａ上部近傍に達しても絶縁膜５上には広がりにくい。   Here, as shown in FIGS. 4A and 4B, the amount of the doped higher order silane composition solution 9 filled in the pool part 7b overflows from the groove 7a in consideration of the volume of the groove 7a and the pool part 7b. No amount. As described above, since the higher order silane composition solution has poor wettability with respect to the silicon oxide film, it does not easily spread on the insulating film 5 even when the solution surface reaches the vicinity of the upper portion of the groove 7a.

次いで、図５（Ａ）および（Ｂ）に示すように、ドープ高次シラン組成物溶液９を適宜乾燥し、窒素雰囲気中で１００〜６００℃、１０〜６０分の熱処理を施す（焼成する）ことにより、ドープシリコン膜（不純物半導体膜）９Ａを形成する。なお、焼成後のドープシリコン膜９Ａは、アモルファス状態である。このドープシリコン膜９Ａは、ＴＦＴのソース、ドレイン領域となる。次いで、必要に応じ、ドープシリコン膜９Ａにレーザアニールを施し、ドープシリコン膜９Ａを結晶化する。なお、固層成長法を用いて結晶化を行ってもよい。結晶化を行うことにより、ドープシリコン膜の低抵抗化が図れ、例えば、１０〜２０Ω／ｃｍ²程度となる。また、焼成等による高次シラン組成物溶液の溶媒等の揮発やＳｉの焼結によって体積が減少し、ドープシリコン膜９Ａの表面は、上記溶液面より後退する。従って、ドープシリコン膜９Ａの表面は絶縁膜５の表面より後退することとなる（図５参照）。 Next, as shown in FIGS. 5A and 5B, the doped higher order silane composition solution 9 is appropriately dried and subjected to heat treatment (baking) at 100 to 600 ° C. for 10 to 60 minutes in a nitrogen atmosphere. Thereby, a doped silicon film (impurity semiconductor film) 9A is formed. Note that the doped silicon film 9A after baking is in an amorphous state. This doped silicon film 9A becomes the source and drain regions of the TFT. Next, if necessary, the doped silicon film 9A is subjected to laser annealing to crystallize the doped silicon film 9A. Note that crystallization may be performed using a solid layer growth method. By performing crystallization, the resistance of the doped silicon film can be reduced, for example, about 10 to ²⁰ Ω / cm ² . Further, the volume is reduced by volatilization of the solvent or the like of the higher order silane composition solution by sintering or the sintering of Si, and the surface of the doped silicon film 9A recedes from the solution surface. Therefore, the surface of the doped silicon film 9A recedes from the surface of the insulating film 5 (see FIG. 5).

次いで、図６（Ａ）、（Ｂ）および（Ｃ）に示すように、半導体膜３、ドープシリコン膜９Ａおよび絶縁膜５を島状にエッチングすることによって個々のＴＦＴ間を分離する。言い換えれば、分離溝を形成する。また、別の言い方をすれば、絶縁膜５の一部及びドープシリコン膜（不純物半導体膜）９Ａの一部を積層する複数の島状の半導体膜３を形成する。このエッチングも、例えばフォトリソグラフィを用いたエッチングもしくはＦＩＢを用いたエッチング等により行う。この工程により、複数のトランジスタを同時に形成することができる。   Next, as shown in FIGS. 6A, 6B, and 6C, the individual TFTs are separated by etching the semiconductor film 3, the doped silicon film 9A, and the insulating film 5 into island shapes. In other words, a separation groove is formed. In other words, a plurality of island-shaped semiconductor films 3 are formed by laminating a part of the insulating film 5 and a part of the doped silicon film (impurity semiconductor film) 9A. This etching is also performed by, for example, etching using photolithography or etching using FIB. Through this step, a plurality of transistors can be formed at the same time.

次いで、図７（Ａ）、（Ｂ）および（Ｃ）に示すように、分離絶縁膜１１として酸化シリコン膜を例えばＳＯＧ（spin on glass）材料を用いて形成する。この場合、例えば、液体絶縁膜溶液をインクジェット法で分離溝内にのみ充填することにより分離絶縁膜１１を形成する。なお、他の方法（例えばＣＶＤ法等）を用いて分離絶縁膜１１を形成してもよい。図７（Ａ）においては、分離絶縁膜１１の表記を省略してある。この工程により、複数の島状の半導体層の各々の半導体層または不純物含有半導体膜を短絡させることなく、複数の島状の半導体層上に成膜することができる。   Next, as shown in FIGS. 7A, 7B, and 7C, a silicon oxide film is formed as the isolation insulating film 11 using, for example, an SOG (spin on glass) material. In this case, for example, the isolation insulating film 11 is formed by filling only the isolation groove with a liquid insulating film solution by an ink jet method. Note that the isolation insulating film 11 may be formed using another method (for example, a CVD method or the like). In FIG. 7A, the notation of the isolation insulating film 11 is omitted. Through this step, each of the plurality of island-shaped semiconductor layers or the impurity-containing semiconductor film can be formed over the plurality of island-shaped semiconductor layers without short-circuiting.

次いで、図８（Ａ）、（Ｂ）および（Ｃ）に示すように、分離絶縁膜１１および絶縁膜５等の上部に導電性膜１３として例えばＴａ（タンタル)膜をスパッタリング法により堆積する。次いで、導電性膜１３を溝７ａ間上の絶縁膜５上に残存するよう、ライン形状にエッチング８（パターニング）することにより、ゲート電極Ｇを形成する。このエッチングも、例えばフォトリソグラフィを用いたエッチングもしくはＦＩＢを用いたエッチング等により行う。図８（Ａ）においても、分離絶縁膜１１の表記を省略してある。   Next, as shown in FIGS. 8A, 8B, and 8C, a Ta (tantalum) film, for example, is deposited as a conductive film 13 on the isolation insulating film 11 and the insulating film 5 by sputtering. Next, the gate electrode G is formed by etching 8 (patterning) into a line shape so that the conductive film 13 remains on the insulating film 5 between the grooves 7a. This etching is also performed by, for example, etching using photolithography or etching using FIB. Also in FIG. 8A, the notation of the isolation insulating film 11 is omitted.

以上の工程により、半導体膜３上の絶縁膜５をゲート絶縁膜とし、その上部の導電性膜１３をゲート電極Ｇとし、さらに、ゲート電極Ｇの両側の溝７ａ内のドープシリコン膜（不純物半導体膜）９Ａをソース、ドレイン領域とするＴＦＴが略完成する。   Through the above steps, the insulating film 5 on the semiconductor film 3 is used as the gate insulating film, the conductive film 13 on the insulating film 5 is used as the gate electrode G, and the doped silicon film (impurity semiconductor) in the trenches 7a on both sides of the gate electrode G. Film) A TFT having 9A as a source and drain region is almost completed.

次いで、図９（Ａ）に示すように、ＴＦＴ（ゲート電極Ｇ）上に、層間絶縁膜１５として例えば酸化シリコン膜をＣＶＤ法を用いて形成する。なお、この酸化シリコン膜を例えば前述したＳＯＧ材料を用いて形成してもよい。   Next, as shown in FIG. 9A, a silicon oxide film, for example, is formed as an interlayer insulating film 15 on the TFT (gate electrode G) using a CVD method. Note that this silicon oxide film may be formed using, for example, the SOG material described above.

次いで、図９（Ｂ）に示すように、ゲート電極Ｇおよびドープシリコン膜９Ａ上の層間絶縁膜１５をフォトリソグラフィやＦＩＢ等を用いたエッチングにより除去することにより、コンタクトホールＣ１を形成する。   Next, as shown in FIG. 9B, the contact hole C1 is formed by removing the interlayer insulating film 15 on the gate electrode G and the doped silicon film 9A by etching using photolithography, FIB or the like.

次いで、コンタクトホールＣ１内を含む層間絶縁膜１５上に、導電性膜として例えば金属膜をスパッタリング法で堆積し、所望の形状にパターニングすることにより、ソース、ドレイン引き出し配線１７ａ、１７ｃやゲート引き出し配線１７ｂを形成する。   Next, a metal film, for example, is deposited as a conductive film on the interlayer insulating film 15 including the inside of the contact hole C1, and patterned into a desired shape, whereby the source and drain lead lines 17a and 17c and the gate lead lines are formed. 17b is formed.

以上、詳細に説明したように、本実施の形態によれば、プール部７ｂおよびそれと連結する一対の溝７ａを形成し、プール部７ｂからドープ半導体材料溶液を溝７ａ部に充填することによりＴＦＴのソース、ドレイン領域（ドープシリコン膜９Ａ）を形成したので、高価で大型のイオンドーピング装置を使用することなく、ソース、ドレイン領域を形成することができる。よって、ＴＦＴの製造コストを低減することができる。   As described above in detail, according to the present embodiment, the pool portion 7b and a pair of grooves 7a connected to the pool portion 7b are formed, and the doped semiconductor material solution is filled into the groove 7a portion from the pool portion 7b. Since the source and drain regions (doped silicon film 9A) are formed, the source and drain regions can be formed without using an expensive and large ion doping apparatus. Therefore, the manufacturing cost of TFT can be reduced.

また、ドーピングイオンの活性化に必要な、高温（例えば８００℃以上）で長時間（例えば１時間以上）の活性化アニールが不要となる。前述したように、ドープ半導体材料溶液の焼成温度は、活性化アニールより低温で短時間である。また、結晶化の際のレーザアニール等においては、レーザ照射領域のみが短時間、高温にさらされるに過ぎず、基板全体に加わる熱負荷は小さい。   Further, activation annealing for a long time (for example, 1 hour or more) at a high temperature (for example, 800 ° C. or more) necessary for activating the doping ions is not required. As described above, the baking temperature of the doped semiconductor material solution is lower than the activation annealing and in a short time. Further, in laser annealing or the like during crystallization, only the laser irradiation region is only exposed to a high temperature for a short time, and the thermal load applied to the entire substrate is small.

このように、本実施の形態においては、ガラス基板や下層の膜に対する熱負荷が小さく、また、低温の処理でも不純物の十分な活性化がなされる。従って、ＴＦＴの特性を向上させることができる。   As described above, in this embodiment, the thermal load on the glass substrate and the lower layer film is small, and the impurities are sufficiently activated even at low temperature. Therefore, the characteristics of the TFT can be improved.

なお、本実施の形態においては、プール部７ｂからドープ半導体材料溶液を溝７ａ部に導いたが、プール部７ｂを形成せず、溝７ａ内にドープ半導体材料溶液（９）を直接充填してもよい。   In this embodiment, the doped semiconductor material solution is guided from the pool portion 7b to the groove 7a. However, the pool portion 7b is not formed, and the groove 7a is directly filled with the doped semiconductor material solution (9). Also good.

但し、この場合、充填する溶液量や充填速度の調整が難しくなる。特に、ＴＦＴの微細化により溝７ａの幅が小さくなった場合には、プール部７ｂを利用することにより、容易に精度良く溶液の充填を行える。さらに、液滴の直径より溝７ａ幅が小さい場合には、溝７ａ内に直接溶液を充填することはできないため、プール部７ｂを利用した本実施の形態が特に有効である。   However, in this case, it is difficult to adjust the amount of solution to be filled and the filling speed. In particular, when the width of the groove 7a is reduced due to the miniaturization of the TFT, the solution can be easily and accurately filled by using the pool portion 7b. Furthermore, when the width of the groove 7a is smaller than the diameter of the droplet, the groove 7a cannot be directly filled with the solution, and therefore this embodiment using the pool portion 7b is particularly effective.

また、本実施の形態においては、プール部７ｂの平面パターンを略矩形状としたが、他の形状としてもよい。例えば、略円状、略楕円状としてもよい。特に、液滴吐出法で液滴を滴下する場合、液滴は略円状に広がる。従って、プール部７ｂの平面パターンを略円状もしくは略楕円状とすることで、効率良くプール部７ｂに溶液を充填できる。また、プール部７ｂに充填される溶液中の気泡の混入を低減することができる。   Moreover, in this Embodiment, although the planar pattern of the pool part 7b was made into the substantially rectangular shape, it is good also as another shape. For example, it may be substantially circular or elliptical. In particular, when a droplet is dropped by the droplet discharge method, the droplet spreads in a substantially circular shape. Therefore, the pool portion 7b can be efficiently filled with the solution by making the planar pattern of the pool portion 7b substantially circular or elliptical. Moreover, mixing of bubbles in the solution filled in the pool portion 7b can be reduced.

また、本実施の形態においては、半導体膜３もエッチングすることにより溝７ａを深く形成したが、絶縁膜５のみエッチングしてもよい。即ち、溝７ａの深さを絶縁膜５の膜厚程度としてもよい。言い換えれば、溝７ａの深さを絶縁膜５の膜厚とほぼ等しくしてもよい。かかる場合においても、溝７ａの底部からは、半導体膜３が露出しているため、溶液の濡れ性は確保することができる。また、かかる工程においては、例えば半導体膜３と絶縁膜５とのエッチングレートが異なる液体を用いて絶縁膜５をエッチングした場合、半導体層３がエッチングされないため、各トランジスタにおいてのエッチングの誤差がなくなるため、トランジスタ同士の特性の差異を減少させることができる。   In the present embodiment, the groove 7a is formed deep by etching the semiconductor film 3, but only the insulating film 5 may be etched. That is, the depth of the groove 7a may be about the film thickness of the insulating film 5. In other words, the depth of the groove 7a may be substantially equal to the film thickness of the insulating film 5. Even in such a case, the wettability of the solution can be ensured because the semiconductor film 3 is exposed from the bottom of the groove 7a. Further, in this process, for example, when the insulating film 5 is etched using liquids having different etching rates between the semiconductor film 3 and the insulating film 5, the semiconductor layer 3 is not etched, so that there is no etching error in each transistor. Therefore, the difference in characteristics between transistors can be reduced.

図１０に、溝７ａの深さを絶縁膜５の膜厚程度とした場合のＴＦＴの断面構造を示す。なお、図９等と対応する部位には同符号を付しその説明を省略する。また、製造工程においても、溝７ａを形成する際のエッチング量（溝７ｂの深さ）が異なるだけで、他の点は、上記製造工程同様であるためその説明を省略する。   FIG. 10 shows a cross-sectional structure of the TFT when the depth of the groove 7a is about the thickness of the insulating film 5. Note that portions corresponding to those in FIG. 9 and the like are denoted by the same reference numerals and description thereof is omitted. Also, in the manufacturing process, only the etching amount (depth of the groove 7b) at the time of forming the groove 7a is different, and the other points are the same as those in the manufacturing process, and the description thereof is omitted.

但し、充填する溶液量によっては、溝７ａの深さを確保するため、絶縁膜５の膜厚をあらかじめ厚く形成し、ドープシリコン膜９Ａを形成した後、絶縁膜５の膜厚をエッチング等により低減し、ゲート絶縁膜としてもよい。   However, in order to ensure the depth of the groove 7a depending on the amount of the solution to be filled, the insulating film 5 is formed thick in advance and the doped silicon film 9A is formed, and then the insulating film 5 is formed by etching or the like. The gate insulating film may be reduced.

また、本実施の形態においては、ガラス基板上に形成されるＴＦＴを例に説明したが、半導体基板（例えば、シリコン基板）上に形成されるトランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）に本実施の形態を適用してもよい。この場合、例えば、上記半導体膜３を半導体基板に置き換えてトランジスタを形成することとなる。   In this embodiment, a TFT formed on a glass substrate has been described as an example. However, the present invention is not limited to a transistor (MISFET: Metal Insulator Semiconductor Field Effect Transistor) formed on a semiconductor substrate (for example, a silicon substrate). The embodiment may be applied. In this case, for example, the semiconductor film 3 is replaced with a semiconductor substrate to form a transistor.

また、上記実施の形態においては、シラン化合物としてシクロペンタシランを用いたが、シラン化合物としては、ＵＶの照射により重合し得るという光重合性を有する限り特に制限されず、例えば、一般式Ｓｉ_nＸ_m（ここで、ｎは３以上の、またｍは４以上のそれぞれ独立な整数を示し、Ｘは水素原子及び／又はハロゲン原子等の置換基を示す。）で表されるシラン化合物等が挙げられる。 In the above embodiment, cyclopentasilane is used as the silane compound. However, the silane compound is not particularly limited as long as it has photopolymerizability such that it can be polymerized by UV irradiation. For example, the general formula Si _n A silane compound or the like represented by X _m (where n represents an integer of 3 or more, and m represents an independent integer of 4 or more, and X represents a substituent such as a hydrogen atom and / or a halogen atom). Can be mentioned.

このようなシラン化合物としては、一般式Ｓｉ_nＸ_2n（式中、ｎは３以上の整数を示し、Ｘは水素原子及び／又はハロゲン原子を示す。）で表される環状のシラン化合物や、一般式Ｓｉ_nＸ_2n-2（式中、ｎは４以上の整数を示し、Ｘは水素原子及び／又はハロゲン原子を示す。）で表される環状構造を２個以上有するシラン化合物の他、分子内に少なくとも一つの環状構造を有する水素化珪素及びそのハロゲン置換体等、本発明に係る紫外線照射による光重合プロセスを適用し得る、光重合性を有するシラン化合物の 全てが挙げられる。 As such a silane compound, a cyclic silane compound represented by the general formula Si _n X _2n (wherein n represents an integer of 3 or more and X represents a hydrogen atom and / or a halogen atom), In addition to a silane compound having two or more cyclic structures represented by the general formula Si _n X _2n-2 (wherein n represents an integer of 4 or more and X represents a hydrogen atom and / or a halogen atom), All of the photopolymerizable silane compounds to which the photopolymerization process by ultraviolet irradiation according to the present invention can be applied, such as silicon hydride having at least one cyclic structure in the molecule and a halogen-substituted product thereof.

そのようなシラン化合物としては、具体的には、１個の環状構造を有するものとして、シクロトリシラン、シクロテトラシラン、シクロペンタシラン、シクロヘキサシラン、シクロヘプタシラン等が挙げられ、２個の環状構造を有するものとして、１、１'−ビシクロブタシラン、１、１'−ビシクロペンタシラン、１、１'−ビシクロヘキサシラン、１、１'−ビシクロヘプタシラン、１、１'−シクロブタシリルシクロペンタシラン、１、１'−シクロブタシリルシクロヘキサシラン、１、１'−シクロブタシリルシクロヘプタシラン、 １、１'−シクロペンタシリルシクロヘキサシラン、１、１'−シクロペンタシリルシクロヘプタシラン、１、１'−シクロヘキサシリルシクロヘプタシラン、スピロ［２、２］ペンタシラン、スピロ［３、３］ヘプタタシラン、スピロ［４、４］ノナシラン、スピロ［４、５］デカシラン、スピロ［４、６］ウンデカシラン、スピロ［５、５］ウンデカシラン、スピロ［５、６］ウンデカシラン、スピロ［６、６］トリデカシラン等が挙げられ、その他にこれらの骨格の水素原子を部分的にＳｉＨ₃基やハロゲン原子に置換したシラン化合物を挙げることができる。これらは２種以上を混合して使用することもできる。 Specific examples of such silane compounds include cyclotrisilane, cyclotetrasilane, cyclopentasilane, cyclohexasilane, cycloheptasilane, and the like as those having one cyclic structure. 1, 1'-bicyclobutasilane, 1, 1'-bicyclopentasilane, 1, 1'-bicyclohexasilane, 1, 1'-bicycloheptasilane, 1, 1'-cyclobuta Silylcyclopentasilane, 1,1′-cyclobutasilylcyclohexasilane, 1,1′-cyclobutasilylcycloheptasilane, 1,1′-cyclopentasilylcyclohexasilane, 1,1′-cyclopentasilylcyclo Heptasilane, 1,1′-cyclohexasilylcycloheptasilane, spiro [2,2] pentasilane, spiro [3,3] Tatasilane, spiro [4,4] nonasilane, spiro [4,5] decasilane, spiro [4,6] undecasilane, spiro [5,5] undecasilane, spiro [5,6] undecasilane, spiro [6,6] tridecasilane, etc. In addition, silane compounds in which hydrogen atoms of these skeletons are partially substituted with SiH ₃ groups or halogen atoms can be exemplified. These may be used in combination of two or more.

これらの内、分子内の最低一箇所に環状構造を有するシラン化合物は光に対する反応性が極度に高く、光重合が効率よく行えるという点から、これを原料として用いることが好ましい。その中でもシクロテトラシラン、シクロペンタシラン、シクロヘキサシラン、シクロヘプタシラン等のＳｉ_nＸ_2n（式中、ｎは３以上の整数を示し、Ｘは水素原子及び／又はフッ素原子、塩素原子、臭素原子、沃素原子等のハロゲン原子を示す。）で表されるシラン化合物は、以上の理由に加えて合成、精製が容易であるという観点から特に好ましい。 Of these, a silane compound having a cyclic structure in at least one position in the molecule is preferably used as a raw material because it has extremely high reactivity with light and photopolymerization can be performed efficiently. Among them, Si _n X _2n such as cyclotetrasilane, cyclopentasilane, cyclohexasilane, cycloheptasilane (wherein, n represents an integer of 3 or more, X is a hydrogen atom and / or fluorine atom, chlorine atom, bromine) In addition to the above reasons, a silane compound represented by the formula (1) represents a halogen atom such as an atom or an iodine atom.

尚、シラン化合物としては、前述の環状構造を有するシラン化合物が好ましいが、紫外線照射による光重合プロセスを阻害しない限りにおいては、必要に応じて、ｎ−ペンタシラン、ｎ−ヘキサシラン、ｎ−ヘプタシラン等のシラン化合物や、ホウ素原子及び／又はリン原子等により変性された変性シラン化合物等を併用しても構わない。   As the silane compound, a silane compound having the above-described cyclic structure is preferable. A silane compound, a modified silane compound modified with a boron atom and / or a phosphorus atom, or the like may be used in combination.

また、シラン化合物の溶液を形成するための溶媒としては、シラン化合物を溶解し、該化合物と反応しないものであれば特に限定されないが、通常、室温での蒸気圧が０．００１〜２００ｍｍＨｇのものが用いられる。蒸気圧が２００ｍｍＨｇより高いときには、コーティングで塗膜を形成する場合に溶媒が先に蒸発してしまい良好な塗膜を形成することが困難となる。一方、蒸気圧が０．００１ｍｍＨｇより低いときには、同様にコーティングで塗膜を形成する場合に乾燥が遅くなりケイ素化合物のコーティング膜中に溶媒が残留し易くなり、後工程の熱および／または光処理後にも良質のシリコン膜が得られ難い。また、上記溶媒としてはその常圧での沸点が室温以上であり、高次シラン化合物の分解点である２５０℃〜３００℃よりも低いものを用いることが好ましい。高次シラン化合物の分解点よりも低い溶媒を用いることによって、塗布後に高次シラン化合物を分解せずに加熱によって溶媒だけを選択的に除去できるため、シリコン膜に溶媒が残留することを防ぐことができ、より良質の膜を得ることができる。   The solvent for forming the silane compound solution is not particularly limited as long as it dissolves the silane compound and does not react with the compound, but usually has a vapor pressure of 0.001 to 200 mmHg at room temperature. Is used. When the vapor pressure is higher than 200 mmHg, when a coating film is formed by coating, the solvent evaporates first and it becomes difficult to form a good coating film. On the other hand, when the vapor pressure is lower than 0.001 mmHg, similarly, when forming a coating film by coating, drying is slow and the solvent tends to remain in the coating film of the silicon compound, and heat and / or light treatment in the subsequent process It is difficult to obtain a good quality silicon film later. Further, it is preferable to use a solvent having a boiling point at normal pressure of room temperature or higher and lower than 250 ° C. to 300 ° C. which is the decomposition point of the higher order silane compound. By using a solvent lower than the decomposition point of the higher order silane compound, it is possible to selectively remove only the solvent by heating without decomposing the higher order silane compound after coating, thus preventing the solvent from remaining in the silicon film. And a film with better quality can be obtained.

上記実施の形態においては、溶媒としてトルエンを用いたが、シラン化合物の溶液に使用する溶媒の具体例としては、ｎ−ヘキサン、ｎ−ヘプタン、ｎ−オクタン、ｎ−デカン、ジシクロペンタン、ベンゼン、トルエン、キシレン、デュレン、インデン、テトラヒドロナフタレン、デカヒドロナフタレン、スクワランなどの炭化水素系溶媒の他、ジプロピルエーテル、エチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、テトラヒドロフラン、テトラヒドロピラン、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系溶媒、さらにプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、アセトニトリル、ジメチルスルホキシドなどの極性溶媒を挙げることができる。これらの内、シラン化合物の溶解性と該溶液の安定性の点で炭化水素系溶媒、エーテル系溶媒が好ましく、さらに好ましい溶媒としては炭化水素系溶媒を挙げることができる。これらの溶媒は、単独でも、或いは２種以上の混合物としても使用できる。   In the above embodiment, toluene is used as the solvent. Specific examples of the solvent used in the silane compound solution include n-hexane, n-heptane, n-octane, n-decane, dicyclopentane, and benzene. , Toluene, xylene, durene, indene, tetrahydronaphthalene, decahydronaphthalene, squalane and other hydrocarbon solvents, dipropyl ether, ethylene glycol dimethyl ether, ethylene glycol diethyl ether, ethylene glycol methyl ethyl ether, diethylene glycol dimethyl ether, diethylene glycol diethyl Ether, diethylene glycol methyl ethyl ether, tetrahydrofuran, tetrahydropyran, 1,2-dimethoxyethane, bis (2-methoxyethyl) ether, p- Ether solvents such as dioxane, propylene carbonate, .gamma.-butyrolactone, N- methyl-2-pyrrolidone, dimethyl formamide, may be mentioned acetonitrile, polar solvent such as dimethyl sulfoxide. Of these, hydrocarbon solvents and ether solvents are preferred in view of the solubility of the silane compound and the stability of the solution, and more preferred solvents are hydrocarbon solvents. These solvents can be used singly or as a mixture of two or more.

また、上記実施例においては、ドーパント元素含有物質としては、黄燐、デカボラン等を用いたが、周期表の第３Ｂ族元素を含む物質又は周期表の第５Ｂ族元素を含む物質をドーパント源として添加してもよい。このように、高次シラン組成物の溶液にドーパント元素を含有させることで、シリコン原子とドーパント原子との結合を強固にすることができる。   In the above embodiment, yellow phosphorus, decaborane or the like is used as the dopant element-containing substance, but a substance containing a Group 3B element of the periodic table or a substance containing a Group 5B element of the periodic table is added as a dopant source. May be. Thus, the coupling | bonding of a silicon atom and a dopant atom can be strengthened by making a dopant element contain in the solution of a higher order silane composition.

また、上記実施例においては、低次シラン化合物に紫外線を照射した後、ドーパント元素含有物質を混合したが、低次シラン化合物にあらかじめドーパント元素含有物質を混合した後に光重合を行ってもよい。かかる方が、重合物（高次シラン組成物）中により効率的にドーパントが取り込まれ、ドーパントを膜中に高濃度で残存させることができる。   Moreover, in the said Example, after irradiating a low-order silane compound with an ultraviolet-ray, the dopant element containing material was mixed, However, You may perform photopolymerization, after mixing a dopant element-containing material with a low-order silane compound previously. In this way, the dopant is more efficiently taken into the polymer (higher order silane composition), and the dopant can remain in the film at a high concentration.

＜実施の形態２＞
本実施の形態においては、プール部７ｂと溝７ａのレイアウトについて説明する。なお、ここでは、前述のシリコン基板にトランジスタを形成する場合について説明する。 <Embodiment 2>
In the present embodiment, the layout of the pool portion 7b and the groove 7a will be described. Here, a case where a transistor is formed over the above-described silicon substrate will be described.

即ち、例えば、略円状の薄板であるシリコンウエハは、略矩形状のチップ領域ＣＡを複数有し、このチップ領域ＣＡ間には、スクライブエリア（スクライブライン、スクライブ領域）ＳＡが配置されている。   That is, for example, a silicon wafer that is a substantially circular thin plate has a plurality of substantially rectangular chip areas CA, and scribe areas (scribe lines, scribe areas) SA are arranged between the chip areas CA. .

図１１〜図１４は、本実施の形態のプール部７ｂと溝７ａの配置を示す要部平面図である。以下、これらの図面を参照しながら、本実施の形態を説明する。   FIGS. 11-14 is a principal part top view which shows arrangement | positioning of the pool part 7b and the groove | channel 7a of this Embodiment. Hereinafter, the present embodiment will be described with reference to these drawings.

（１）図１１に示すように、プール部７ｂは、例えば、スクライブエリアＳＡ上に配置され、その両側のチップ領域ＣＡの溝７ａと連結されている。   (1) As shown in FIG. 11, the pool part 7b is arrange | positioned, for example on scribe area SA, and is connected with the groove | channel 7a of the chip area | region CA of the both sides.

このように、スクライブエリアＳＡにプール部７ｂを配置することで、チップ領域ＣＡに形成されるトランジスタ等の素子形成領域を大きく確保することができる。   Thus, by disposing the pool portion 7b in the scribe area SA, a large element formation region such as a transistor formed in the chip region CA can be secured.

（２）図１２においては、プール部７ｂは、チップ領域ＣＡの両側のスクライブエリアＳＡ上に配置され、例えば、右側のプール部７ｂと左側のプール部７ｂから延在する一対の溝７ａが交互に配置されている。   (2) In FIG. 12, the pool portion 7b is disposed on the scribe area SA on both sides of the chip area CA. For example, a pair of grooves 7a extending from the right pool portion 7b and the left pool portion 7b are alternately arranged. Is arranged.

このように、チップ領域ＣＡの両側にプール部７ｂを配置することで、溝７ａへの溶液の充填を効率良く行うことができる。   Thus, by arranging the pool part 7b on both sides of the chip area CA, the groove 7a can be efficiently filled with the solution.

（３）図１３においては、アレイ状に並んだ複数のチップ領域ＣＡ中の１つをプール部７ｂとして利用したものである。この場合、略矩形のプール部７ｂの各辺に隣接するチップ領域ＣＡに、上記辺と直交する方向に溝７ａが配置される。   (3) In FIG. 13, one of a plurality of chip areas CA arranged in an array is used as the pool portion 7b. In this case, the groove 7a is arranged in a direction perpendicular to the side in the chip area CA adjacent to each side of the substantially rectangular pool part 7b.

（４）図１４においては、図１３に示す、略矩形のプール部７ｂおよびこのプール部７ｂ各辺に隣接する４つのチップ領域ＣＡを１つのグループとした場合、このグループが細密となるよう配置したものである。   (4) In FIG. 14, when the substantially rectangular pool part 7b and four chip areas CA adjacent to each side of the pool part 7b shown in FIG. It is a thing.

即ち、一のグループのプール部７ｂの斜め方向（図中斜め右上、斜め左上、斜め右下、斜め左下）に、それぞれ他のグループのチップ領域ＣＡが、位置するよう、レイアウトしたものである。なお、図１４は、一例であり、他のレイアウトとすることも可能である。   That is, the layout is such that the chip areas CA of the other groups are positioned in the diagonal direction (in the figure, diagonally upper right, diagonally upper left, diagonally lower right, diagonally lower left in the figure) of each group. FIG. 14 is an example, and other layouts are possible.

以上、詳細に説明したように、プール部７ｂのレイアウトを工夫することにより、溝７ａへの溶液の充填を効率良く行うことができる。   As described above in detail, the solution can be efficiently filled into the grooves 7a by devising the layout of the pool portion 7b.

特に、チップ領域ＣＡに、トランジスタがアレイ状に配列したメモリアレイ等を形成する場合には、微細なピッチで溝７ａ（トランジスタのソース、ドレイン領域）が配置されることとなる。従って、プール部７ｂを最適にレイアウトし、溝７ａへの溶液の充填を効率良く行うことが重要になるため、本実施の形態を適用して好適である。   In particular, when a memory array or the like in which transistors are arranged in an array is formed in the chip area CA, the grooves 7a (transistor source and drain areas) are arranged at a fine pitch. Therefore, it is important to optimally lay out the pool portion 7b and efficiently fill the groove 7a with the solution. Therefore, this embodiment is suitable for application.

なお、本実施の形態においては、シリコンウエハを例に説明したが、実施の形態１で説明したガラス基板（ＴＦＴ）を用いる場合にも適用可能である。即ち、例えば、ガラス基板のスクライブエリア上にプール部を配置してもよい。   Note that although a silicon wafer has been described as an example in this embodiment, the present invention can also be applied to the case where the glass substrate (TFT) described in Embodiment 1 is used. That is, for example, the pool portion may be arranged on the scribe area of the glass substrate.

＜電気光学装置および電子機器の説明＞
次に、前述のＴＦＴが使用される電気光学装置や電子機器について説明する。 <Description of electro-optical device and electronic device>
Next, an electro-optical device and an electronic apparatus in which the above-described TFT is used will be described.

ＴＦＴは、例えば、電気光学装置（表示装置）や電子機器の表示部である液晶パネルに用いられる。図１５に、電気光学装置を用いた電子機器の例を示す。図１５（Ａ）は携帯電話への適用例であり、図１５（Ｂ）は、ビデオカメラへの適用例である。また、図１５（Ｃ）は、テレビジョンへ（ＴＶ）の適用例であり、図１５（Ｄ）は、ロールアップ式テレビジョンへの適用例である。   The TFT is used in, for example, a liquid crystal panel that is a display unit of an electro-optical device (display device) or an electronic device. FIG. 15 illustrates an example of an electronic device using an electro-optical device. FIG. 15A shows an application example to a mobile phone, and FIG. 15B shows an application example to a video camera. FIG. 15C illustrates an application example to a television (TV), and FIG. 15D illustrates an application example to a roll-up television.

図１５（Ａ）に示すように、携帯電話５３０には、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４および電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の電気光学装置（ＴＦＴ）を使用する（組み込む）ことができる。また、この電気光学装置の製造工程に、本発明の電気光学装置（ＴＦＴ）の製造工程を含ませることができる。   As shown in FIG. 15A, the cellular phone 530 includes an antenna portion 531, an audio output portion 532, an audio input portion 533, an operation portion 534, and an electro-optical device (display portion) 500. The electro-optical device (TFT) of the present invention can be used (embedded) in this electro-optical device. In addition, the manufacturing process of the electro-optical device (TFT) of the present invention can be included in the manufacturing process of the electro-optical device.

図１５（Ｂ）に示すように、ビデオカメラ５４０には、受像部５４１、操作部５４２、音声入力部５４３および電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の電気光学装置を使用する（組み込む）ことができる。   As shown in FIG. 15B, the video camera 540 includes an image receiving unit 541, an operation unit 542, an audio input unit 543, and an electro-optical device (display unit) 500. The electro-optical device of the present invention can be used (incorporated) in this electro-optical device.

図１５（Ｃ）に示すように、テレビジョン５５０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の電気光学装置を使用する（組み込む）ことができる。なお、パーソナルコンピュータ等に用いられるモニタ装置（電気光学装置）にも本発明の電気光学装置を使用することができる。   As illustrated in FIG. 15C, the television 550 includes an electro-optical device (display unit) 500. The electro-optical device of the present invention can be used (incorporated) in this electro-optical device. The electro-optical device of the present invention can also be used for a monitor device (electro-optical device) used in a personal computer or the like.

図１５（Ｄ）に示すように、ロールアップ式テレビジョン５６０は、電気光学装置（表示部）５００を備えている。この電気光学装置に、本発明の電気光学装置を使用する（組み込む）ことができる。   As shown in FIG. 15D, the roll-up television 560 includes an electro-optical device (display unit) 500. The electro-optical device of the present invention can be used (incorporated) in this electro-optical device.

なお、電気光学装置を有する電子機器としては、上記の他、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示板、宣伝広告用ディスプレイなどがある。   In addition to the above, the electronic apparatus having the electro-optical device includes a fax machine with a display function, a digital camera finder, a portable TV, an electronic notebook, an electric bulletin board, a display for advertisements, and the like.

また、前述したＴＦＴのみならず本発明の不純物ドープシリコン膜をソース、ドレイン領域に用いたトランジスタは、メモリや駆動素子等として、各種電子機器に広く用いられる。   In addition to the above-described TFT, a transistor using the impurity-doped silicon film of the present invention in the source and drain regions is widely used in various electronic devices as a memory, a driving element, and the like.

実施の形態１の半導体装置（ＴＦＴ）の製造方法を示す斜視図および工程断面図である。6A and 6B are a perspective view and a process cross-sectional view illustrating a method for manufacturing the semiconductor device (TFT) of the first embodiment. 実施の形態１の半導体装置（ＴＦＴ）の製造方法を示す斜視図および工程断面図である。6A and 6B are a perspective view and a process cross-sectional view illustrating a method for manufacturing the semiconductor device (TFT) of the first embodiment. 実施の形態１の半導体装置（ＴＦＴ）の製造方法を示す斜視図および工程断面図である。6A and 6B are a perspective view and a process cross-sectional view illustrating a method for manufacturing the semiconductor device (TFT) of the first embodiment. 実施の形態１の半導体装置（ＴＦＴ）の製造方法を示す斜視図および工程断面図である。6A and 6B are a perspective view and a process cross-sectional view illustrating a method for manufacturing the semiconductor device (TFT) of the first embodiment. 実施の形態１の半導体装置（ＴＦＴ）の製造方法を示す斜視図および工程断面図である。6A and 6B are a perspective view and a process cross-sectional view illustrating a method for manufacturing the semiconductor device (TFT) of the first embodiment. 実施の形態１の半導体装置（ＴＦＴ）の製造方法を示す斜視図および工程断面図である。6A and 6B are a perspective view and a process cross-sectional view illustrating a method for manufacturing the semiconductor device (TFT) of the first embodiment. 実施の形態１の半導体装置（ＴＦＴ）の製造方法を示す斜視図および工程断面図である。6A and 6B are a perspective view and a process cross-sectional view illustrating a method for manufacturing the semiconductor device (TFT) of the first embodiment. 実施の形態１の半導体装置（ＴＦＴ）の製造方法を示す斜視図および工程断面図である。6A and 6B are a perspective view and a process cross-sectional view illustrating a method for manufacturing the semiconductor device (TFT) of the first embodiment. 実施の形態１の半導体装置（ＴＦＴ）の製造方法を示す工程断面図である。FIG. 6 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device (TFT) of the first embodiment. 溝７ａの深さを絶縁膜５の膜厚程度とした場合のＴＦＴの構造を示す断面図である。FIG. 5 is a cross-sectional view showing the structure of a TFT when the depth of a groove 7a is about the thickness of an insulating film 5. 実施の形態２のプール部７ｂと溝７ａの配置を示す要部平面図である。It is a principal part top view which shows arrangement | positioning of the pool part 7b of Embodiment 2, and the groove | channel 7a. 実施の形態２のプール部７ｂと溝７ａの配置を示す要部平面図である。It is a principal part top view which shows arrangement | positioning of the pool part 7b of Embodiment 2, and the groove | channel 7a. 実施の形態２のプール部７ｂと溝７ａの配置を示す要部平面図である。It is a principal part top view which shows arrangement | positioning of the pool part 7b of Embodiment 2, and the groove | channel 7a. 実施の形態２のプール部７ｂと溝７ａの配置を示す要部平面図である。It is a principal part top view which shows arrangement | positioning of the pool part 7b of Embodiment 2, and the groove | channel 7a. 電気光学装置を用いた電子機器の例を示す概要図である。It is a schematic diagram which shows the example of the electronic device using an electro-optical apparatus.

符号の説明Explanation of symbols

１…ガラス基板、３…半導体膜、５…絶縁膜、７ａ…溝、７ｂ…プール部、９…ドープ高次シラン組成物溶液、９Ａ…ドープシリコン膜、１１…分離絶縁膜、１３…導電性膜、１５…層間絶縁膜、１７ａ、１７ｃ…ソース、ドレイン引き出し配線、１７ｂ…ゲート電極引き出し配線、５００…電気光学装置、５３０…携帯電話、５３１…アンテナ部、５３２…音声出力部、５３３…音声入力部、５３４…操作部、５４０…ビデオカメラ、５４１…受像部、５４２…操作部、５４３…音声入力部、５５０…テレビジョン、５６０…ロールアップ式テレビジョン、Ｃ１…コンタクトホール、Ｇ…ゲート電極、ｓ…溝の間隔、ｗ…溝の幅   DESCRIPTION OF SYMBOLS 1 ... Glass substrate, 3 ... Semiconductor film, 5 ... Insulating film, 7a ... Groove, 7b ... Pool part, 9 ... Doped higher order silane composition solution, 9A ... Doped silicon film, 11 ... Isolation insulating film, 13 ... Conductivity Film 15, interlayer insulating film 17 a, 17 c, source and drain lead wiring 17 b gate electrode lead wiring 500 electro-optical device 530 mobile phone 531 antenna unit 532 audio output unit 533 audio Input unit, 534 ... operation unit, 540 ... video camera, 541 ... image receiving unit, 542 ... operation unit, 543 ... audio input unit, 550 ... television, 560 ... roll-up television, C1 ... contact hole, G ... gate Electrode, s ... groove spacing, w ... groove width

Claims (10)

半導体層上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の一部を除去することにより、開口部および前記開口部にそれぞれ連結した一対の溝を形成する工程と、
前記開口部に不純物を含有する半導体材料溶液を注入することにより、前記一対の溝内に前記半導体材料溶液を導入する工程と、
前記半導体材料溶液に熱処理を施し、前記一対の溝部内に、一対の不純物半導体膜を形成する工程と、
前記一対の不純物半導体膜の間に位置する前記第１絶縁膜上に導電性膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a first insulating film on the semiconductor layer;
Forming a pair of grooves respectively connected to the opening and the opening by removing a part of the first insulating film;
Introducing the semiconductor material solution into the pair of grooves by injecting a semiconductor material solution containing impurities into the opening; and
Applying a heat treatment to the semiconductor material solution to form a pair of impurity semiconductor films in the pair of grooves;
Forming a conductive film on the first insulating film located between the pair of impurity semiconductor films;
A method for manufacturing a semiconductor device, comprising: 前記不純物を含有する半導体材料溶液は、高次シラン組成物およびドーパント元素を含有する溶液であることを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor material solution containing impurities is a solution containing a higher order silane composition and a dopant element. 前記半導体層は、半導体基板自身又はガラス基板上に形成されたシリコン膜であることを特徴とする請求項１又は２記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor layer is a silicon film formed on the semiconductor substrate itself or a glass substrate. 前記半導体層は、半導体基板自身又はガラス基板上に形成されたシリコン膜であり、
前記開口部は、前記半導体基板又はガラス基板上のスクライブ領域に形成されることを特徴とする請求項１又は２記載の半導体装置の製造方法。 The semiconductor layer is a silicon film formed on a semiconductor substrate itself or a glass substrate,
3. The method of manufacturing a semiconductor device according to claim 1, wherein the opening is formed in a scribe region on the semiconductor substrate or the glass substrate. 前記溝の深さは、前記第１絶縁膜の膜厚と等しいことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein a depth of the groove is equal to a film thickness of the first insulating film. 前記導電性膜を形成する工程の前に、前記半導体層、前記第１絶縁膜、及び前記不純物半導体膜のそれぞれをパターニングし、前記第１絶縁膜の一部及び前記不純物半導体膜の一部を積層する複数の島状の半導体層を形成する工程を含むことを特徴とする、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。   Before the step of forming the conductive film, each of the semiconductor layer, the first insulating film, and the impurity semiconductor film is patterned, and a part of the first insulating film and a part of the impurity semiconductor film are formed. The method for manufacturing a semiconductor device according to claim 1, comprising a step of forming a plurality of island-shaped semiconductor layers to be stacked. 前記導電性膜を形成する工程の前に、前記複数の島状の半導体層のそれぞれの間に第２絶縁膜を形成する工程、を有することを特徴とする請求項６に記載の半導体装置の製造方法。   The semiconductor device according to claim 6, further comprising a step of forming a second insulating film between each of the plurality of island-shaped semiconductor layers before the step of forming the conductive film. Production method. 前記半導体装置は、トランジスタを有し、
前記薄膜トランジスタは、前記絶縁膜よりなるゲート絶縁膜と、前記溝内部の不純物半導体膜よりなるソース及びドレイン電極と、前記導電性膜よりなるゲート電極を有することを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。 The semiconductor device has a transistor,
8. The thin film transistor according to claim 1, wherein the thin film transistor includes a gate insulating film made of the insulating film, source and drain electrodes made of an impurity semiconductor film in the trench, and a gate electrode made of the conductive film. A manufacturing method of a semiconductor device given in any 1 paragraph. 半導体装置を有する電気光学装置の製造方法であって、請求項１〜８のいずれか一項記載の半導体装置の製造方法を有する電気光学装置の製造方法。   A method for manufacturing an electro-optical device having a semiconductor device, the method for manufacturing a semiconductor device according to claim 1. 半導体装置を有する電子機器の製造方法であって、請求項９に記載の電気光学装置の製造方法を有する電子機器の製造方法。   A method for manufacturing an electronic apparatus having a semiconductor device, comprising: the method for manufacturing an electro-optical device according to claim 9.

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