JP2007219047A - 液晶表示パネル - Google Patents
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Abstract
【課題】液晶表示パネルを駆動するICチップ搭載領域内の配線不良を低減できるようにして製造歩留まりを向上させた液晶表示パネルを提供すること。
【解決手段】ソース線SW1〜SWn及びゲート線GW1〜GWnを備えるアレイ基板2と対向透明基板10とを備え、基板周辺部にICチップ搭載領域GDR1、GDR2、SDRを設けた液晶表示パネルにおいて、ICチップ搭載領域には、ゲート線又はソース線に接続され基板周辺部に引回された複数本の引回し線SL1〜SLn、GL1〜GLnを導入し、引回し線に実装用端子61〜6nを設け、実装用端子のそれぞれから引出線SL’1〜SL’n、GL’1〜GL’nを引出し、引出線に検査用端子71〜7nを形成し、さらに、ICチップが搭載される領域の少なくとも一方の引出線を互いに隣接する引出線を2本ずつ組分けして一方を低位に、他方を間に絶縁層を介在させて高位に積層した。
【選択図】 図1
【解決手段】ソース線SW1〜SWn及びゲート線GW1〜GWnを備えるアレイ基板2と対向透明基板10とを備え、基板周辺部にICチップ搭載領域GDR1、GDR2、SDRを設けた液晶表示パネルにおいて、ICチップ搭載領域には、ゲート線又はソース線に接続され基板周辺部に引回された複数本の引回し線SL1〜SLn、GL1〜GLnを導入し、引回し線に実装用端子61〜6nを設け、実装用端子のそれぞれから引出線SL’1〜SL’n、GL’1〜GL’nを引出し、引出線に検査用端子71〜7nを形成し、さらに、ICチップが搭載される領域の少なくとも一方の引出線を互いに隣接する引出線を2本ずつ組分けして一方を低位に、他方を間に絶縁層を介在させて高位に積層した。
【選択図】 図1
Description
本発明は、液晶表示パネルに係り、特に、表示パネルを駆動する半導体チップ搭載前の中間検査においてパネル不良率を低減できるようにした液晶表示パネルに関するものである。
近年、情報通信機器のみならず一般の電気機器においても液晶表示パネルが広く使用されている。この液晶表示パネルは、マトリクス状に複数本の配線が形成され周辺部がシール材で貼り合わされ間に液晶が封入された一対の基板を有し、一方の基板に液晶駆動用半導体チップ(以下、ICチップという)を搭載するICチップ搭載領域が設けられ、この搭載領域内にはそれぞれの配線に接続された複数本の引出線が導入されて、これらの引出線にICチップのバンプ端子と接続されるバンプ用端子が設けられた構成を有している。
このような液晶表示パネルは、通常、ICチップが搭載される前に、配線の断線や配線間の短絡の有無、或いはそれぞれの配線に所定の電圧を印加したときに設計どおりの表示がされるか否かの中間検査が行なわれている。この検査は、一般に、複数配線の所定箇所に針状の検査ピンを接触させ、この検査ピンに所定電圧を印加することによって行われている。
このような検査ピンを用いた検査方法は、配線本数が少なく、しかも配線間隔が広い場合は手順通りスムーズに実行できる。しかしながら、近年、液晶表示パネルは小型、高精細化が要求され、この高精細化に伴って配線本数が増え、しかも線間間隔が極めて狭くなると共にICチップ搭載領域には多数本の引出線が高密度で集結された回路設計となってきている。このため、個々の配線に検査ピンを当てることは、極めて困難な作業となることから、この検査作業の軽減策として、複数バンプ用端子のうち、所定のバンプ用端子を選択、例えば一つおきに選択して検査ピンを当てるようにした簡易な検査法が採用されている。しかし、この方法では、全ての配線を検査しないので検査対象とならない配線に不良があるとその不良を発見できないことになる。しかも、この方法によっても、バンプ用端子数が多くなればそれに比例して検査作業の時間も多くかかり、検査ミスも発生し易くなってしまうことになる。更に、この方法では、バンプ用端子に検査ピンを接触させるので、バンプ用端子を損傷させる恐れもある。
そこで、このような不都合を解消するために、バンプ用端子とは別に検査用端子を設け、ICチップ搭載前の検査を行うようにした液晶表示パネルも知られている(例えば、下記特許文献1参照)。
図6は下記特許文献1に記載された液晶表示パネルの要部拡大平面図である。
この液晶表示パネル80は、図6に示すように、フロントガラス基板81と、この基板81より若干大きい面積を有するリアガラス基板82とを備え、各基板81、82が対向する部分には、周辺シール材83を介してそれらの間に液晶が封入されて表示領域が形成され、また、リアガラス基板82の張り出し部分には、液晶駆動用ICチップ(図示省略)が搭載されるICチップ搭載領域MAが設けられ、このICチップ搭載領域MA内に各引回し線84の端部が引き込まれた構成となっている。そして、それぞれの引回し線84a〜84iは、ICチップ搭載領域MA内において所定の長さ部分がICチップのバンプ端子に接続されるバンプ接続部Aとされている。また各バンプ接続部Aは、周辺シール材83とは反対側に延びる、すなわちICチップ搭載領域MA内に向けて更に延びる引出線Bがそれぞれ連設されて、各引出線Bの終端部にバンプ接続部Aの幅よりも幅広の四角形状の拡幅ランドRがそれぞれ形成されている。各引出線Bは、交互にその長さが異なり、奇数番目の引回し線84a、84c、84e、84g、84iから延長した各引出線Bは短長、一方偶数番目の引回し線84b、84d、84f、84hから延長した引出線Bは奇数番目の拡幅ランドRを越える長さとなっている。
したがって、各引回し線84a〜84iの終端部に拡幅ランドRが形成されると、検査ピンを用いた検査法では、図6の黒丸で示されている拡幅ランドRに検査ピンを当てればよいので、従来のバンプ接続部Aに検査ピンを当てる方法に比べて厳密な位置合わせ精度が不要となり検査が容易になる。
特開2000−137239号公報(図3、段落[0017]〜[0022])
ところが、近年の液晶表示パネル、特に携帯電話機に使用されるものは、小型及び高精細化が要求されている。このうち特に高精細化に対しては画素数を増大させる方策が採用されている。ところが、画素数を増大させるためには、それに伴って配線本数も増大させる必要があるために各配線の線間距離が極端に狭くなり、またICチップ搭載領域へは、多数本の配線が表示領域の外周囲から引回されて線間距離が狭められながら密集状態でICチップ搭載領域へ集結されることになる。そして、この領域へ集結された配線には、更にその延長線上に検査用端子を形成するための引出線が延出されるので、これらの引出線の本数も増大する一方で線間距離が極端に狭くなった回路設計となってきている。
このようにICチップ搭載領域内の引出線の線間距離が極めて狭くなると、線間での短絡事故が発生する率が極めて高くなるため、上記のような高精細化の表示パネルへの採用が極めて困難である。
このように線間短絡が発生すると、チップ搭載前の中間検査において、画像を表示する表示パネル側に何ら異常がない表示パネルであっても不良品と判定されてしまうことになる。このような不良判定は、表示側に何ら異常のない表示パネルを不良として扱い最終的に廃棄等してしまうので、パネルの生産性の低下を招来するばかりでなく、資源の無駄になってしまうことになる。
本発明はこのような従来技術に鑑みなされたものであって、本発明の目的は、液晶表示パネルを駆動する半導体チップ搭載領域内の配線不良を低減できるようにして製造歩留まりを向上させた液晶表示パネルを提供することにある。
上記目的を達成するために、本願の請求項1に記載の液晶表示パネルの発明は、マトリクス状に配置された複数のソース線及びゲート線と、前記ソース線及び前記ゲート線の交点近傍に設けられた薄膜トランジスタとを備えるアレイ基板と、前記アレイ基板と対向して間に液晶層が形成された対向透明基板とを備え、前記アレイ基板は、該アレイ基板に形成された画像表示部外の周辺部に前記薄膜トランジスタを駆動するゲート駆動用半導体チップ及びソース駆動用半導体チップを設けた液晶表示パネルにおいて、
前記ゲート駆動用半導体チップが搭載される領域には、前記ゲート線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、前記ソース駆動用半導体チップが搭載される領域には、前記ソース線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、これらの引回し線に前記ゲート駆動用半導体チップ及び前記ソース駆動用半導体チップと接続する実装用端子をそれぞれに設け、これらの実装用端子のそれぞれから引出線を引出し、これらの引出線に検査用端子を形成しており、さらに、前記ゲート駆動用半導体チップが搭載される領域及び前記ソース駆動用半導体チップが搭載される領域の少なくとも一方に形成された複数本の前記引出線を互いに隣接する引出線を2本ずつ組分けして一方を低位に、他方を間に絶縁層を介在させて高位に積層したことを特徴とする。
前記ゲート駆動用半導体チップが搭載される領域には、前記ゲート線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、前記ソース駆動用半導体チップが搭載される領域には、前記ソース線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、これらの引回し線に前記ゲート駆動用半導体チップ及び前記ソース駆動用半導体チップと接続する実装用端子をそれぞれに設け、これらの実装用端子のそれぞれから引出線を引出し、これらの引出線に検査用端子を形成しており、さらに、前記ゲート駆動用半導体チップが搭載される領域及び前記ソース駆動用半導体チップが搭載される領域の少なくとも一方に形成された複数本の前記引出線を互いに隣接する引出線を2本ずつ組分けして一方を低位に、他方を間に絶縁層を介在させて高位に積層したことを特徴とする。
請求項2の発明は、請求項1に記載の液晶表示パネルにおいて、前記低位の引出線と高位の引出線とは、前記絶縁層を介して互いに上下に重複しないように積層されていることを特徴とする。
請求項3の発明は、請求項1または2に記載の液晶表示パネルにおいて、前記検査用端子は、それぞれ隣接する端子が直線上に配列されていることを特徴とする。
請求項4の発明は、請求項1〜3のいずれかに記載の液晶表示パネルにおいて、前記ゲート線に接続された引回し線及び前記低位の引出線は前記ゲート線の配線材料で形成され、前記ソース線に接続された引回し線及び前記高位の引出線は前記ソース線の配線材料で形成され、前記絶縁層は前記ゲート線を覆うゲート絶縁材料で形成されていることを特徴とする。
本発明は上記構成を備えることで以下に示すような優れた効果を奏する。すなわち、請求項1の発明によれば、引出線が互いに絶縁膜を介して二層配線されるので、半導体チップ搭載領域に複数本の引出線を所定の幅線にして高密度に配線できるとともに、各引出線間の短絡事故を回避できる。したがって、この構成によると、表示パネルのチップ搭載前の中間検査において、引出線の短絡等の不良により、表示側に異常のない表示パネルが不良品と判定されず、表示パネル製造の歩留まりを向上させることができる。
請求項2の発明によれば、低位の引出線と高位の引出線とを絶縁層を介して上下に重複しない状態で積層されているので、検査用端子を容易に形成することができる。
請求項3の発明によれば、低位及び高位の検査用端子を直線上に配列することにより、シート状検査プローブの使用が可能となるので検査が簡単になる。
請求項4の発明によれば、引回し線及び引出線を薄膜トランジスタ素子形成プロセス時に同時に作成できるので製造工程を増やすことなく簡単に作成できる。
以下、図面を参照して本発明の最良の実施形態を説明する。但し、以下に示す実施形態は、本発明の技術思想を具体化するための液晶表示パネルを例示するものであって、本発明をこの液晶表示パネルに特定することを意図するものではなく、特許請求の範囲に含まれるその他の実施形態のものも等しく適応するものである。
図1は本発明の実施例に係る液晶表示パネルであって、積層された上基板から下基板の配線が透視して見えるように図示した平面図、図2は図1のA−A線断面図である。
液晶表示パネル1は、アクティブマトリクス方式を採用したものであって、図1及び図2に示すように、互いに対向配置される矩形状の透明材料、例えばガラス板からなる一対のアレイ基板2及びカラーフィルタ基板(対向透明基板)10を有し、アレイ基板2は、カラーフィルタ基板10と対向配置させたときに張出し部2aが形成されるようにカラーフィルタ基板10よりサイズが大きいものが使用され、これらアレイ基板2及びカラーフィルタ基板10の外周囲がシール材8でシール貼付されて、内部に液晶9が封入された構成となっている。
アレイ基板2及びカラーフィルタ基板10上の対向面側には、種々の配線等が形成されている。このうち、カラーフィルタ基板10には、図示しないがアレイ基板2の画素領域に合わせてマトリクス状に設けられたブラックマトリクスと、このブラックマトリクスで囲まれた領域に設けた例えば赤(R)、緑(G)、青(B)等のカラーフィルタと、アレイ基板2側の電極に電気的に接続されカラーフィルタを覆うように設けた共通電極とが設けられている。
アレイ基板2は、図1に示すように、その表面すなわち液晶9と接触する面に、行方向(横方向)に所定間隔をあけて配列された複数本のゲート線GW1〜GWn(n=1、2、3…)と、これらのゲート線と絶縁されて列方向(縦方向)に配列された複数本のソース線SW1〜SWn(n=1、2、3…)とを有し、これらのゲート線GW1〜GWnとソース線SW1〜SWnとがマトリクス状に配線され、互いに交差するゲート線GW1〜GWnとソース線SW1〜SWnとで囲まれる各領域に、ゲート線GW1〜GWnからの走査信号によってオン状態となるスイッチング素子(図示省略)及びソース線SW1〜SWnからの映像信号がスイッチング素子を介して供給される画素電極(図示省略)が形成されている。アレイ基板2の張出し部2aには、ソース駆動用半導体チップ及び2個のゲート駆動用半導体チップが搭載されるICチップ搭載領域SDR、GDR1、GDR2がそれぞれ設けられている。これらのICチップ搭載領域は、ICチップの形状に合わせた形状、例えば矩形状のスペースとなっている。そしてこれらの領域にそれぞれのドライバ(図示省略)が搭載される。
これらのゲート線GW1〜GWnとソース線SW1〜SWnとで囲まれる各領域は、それぞれいわゆる画素を構成し、これらの画素が形成されたエリアが表示領域DAとなっている。スイッチング素子には、電界効果型薄膜トランジスタ(TFT:Thin Film Transistor)が使用されている。それぞれのゲート線及びソース線のうち、各ゲート線GW1〜GWnは、アレイ基板2上に所定幅長及び長さを有する導電パターンにより形成され、各ソース線SW1〜SWnは、各ゲート線GW1〜GWn上にゲート絶縁膜を設け、このゲート絶縁膜上に所定幅長及び長さを有する導電パターンを設けることにより形成されている。各ゲート線GW1〜GWn及び各ソース線SW1〜SWnは、表示領域DAから表示領域外へ引出されて各ICチップ搭載領域SDR、GDR1、GDR2へ導入されてそれぞれのドライバに接続されるようになっている。
これらのゲート線GW1〜GWn及び各ソース線SW1〜SWnのうち、各ゲート線GW1〜GWnは、アレイ基板2の表示領域DAの外、すなわち表示領域DAの両側周辺の領域WA1、WA2へ引出されて、列方向(縦方向)に設けたゲート線用の各引回し線GL1〜GLn(n=1、2、3…)に接続される。このとき、奇数行のゲート線、例えばGW1、GW3、GW5…は、図1の左側の領域WA1に引出されてそれぞれ引回し線GL1、GL2、GL3…に接続される。一方、偶数行のゲート線、例えばGW2、GW4、GW6…は、図1の右側の領域WA2に引出されてそれぞれ引回し線GLm+1、GLm+2、GLm+3…GLnに接続される。各ゲート線のうち、奇数行のゲート線を一方の領域WA1に、偶数行のゲート線を領域WA2に振分けて配線することにより、基板上にバランスよく配線することが可能になる。
アレイ基板2上に形成される引回し線GL1〜GLnは、その材料としてゲート線GW1〜GWnと同一の導電材料(例えばアルミニウム、モリブデンあるいはクロム)を使用することができる。よって、この引回し線GL1〜GLnを形成する際には、ゲート線GW1〜GWnの形成工程と同一の工程で形成することができ、ゲート線GW1〜GWnと一体形成することで引回し線GL1〜GLnとゲート線GW1〜GWnとの接続不良の恐れを解消できるとともに液晶表示パネル1の製造プロセスを増やす必要がなくなる。
また、各引回し線GL1〜GLnは、各ICチップ搭載領域GDR1、GDR2内へ導入されてその端部に実装用端子が設けられる。更に、この実装用端子からICチップ搭載領域GDR1、GDR2内方へ引出線GL’1、GL’2…を形成し、これらの引出線GL’1、GL’2…の端部に検査用端子が形成される。そこで以下には、各チップ搭載領域GDR1、GDR2内は同じ配線構造になっているので、一方のICチップ搭載領域GDR1内の配線構造について説明する。
図3は図1の液晶駆動用半導体チップが搭載される領域のB部分の配線を模式して拡大した平面図、図4は図3に示す各配線の縦断面を示し、図4(a)は図3のC−C線の拡大断面図、図4(b)は図3のD−D線の拡大断面図、図5は図3に示す各配線の横断面を示し、図5(a)は図3のE−E線の拡大断面図、図5(b)は図3のF−F線の拡大断面図である。
各引回し線GL1〜GL5…は、図3に一部を拡大して示すように、ICチップ搭載領域GDR1に導入されると、この領域に載置されるICチップのバンプ端子に対応する位置まで延設される。この引回し線GL1〜GL5…のバンプ端子に対応する位置には、導電材からなる実装用端子61〜65…が形成されている。さらに、この実装用端子61〜65…部分から更にICチップ搭載領域GDR1の内方に向かって、互いに略平行に、かつ所定長さを備える引出線GL’1〜GL’5…が形成され、そして、この引出線GL’1〜GL’5…の先端部には、導電材からなる検査用端子71〜75…が形成されている。
このうち引出線GL’1〜GL’5…は実装用端子61〜65…から延びているが、隣接する引出線、例えば引出線GL’1とGL’2とは、一方の引出線(奇数番目)GL’1はアレイ基板2上、すなわち低位に、他の引出線(偶数番目)GL’2は低位の引出線GL’1、を覆う絶縁膜3上、すなわち高位に配設され、この高位の引出線GL’2は保護絶縁膜4に覆われている。すなわち隣接する引出線同士は2層配線構造となっている。
このように2層配線構造をなす引出線GL’1〜GL’5…のうち、低位の引出線、例えば引出線GL’1は、図4(a)に示すように、対応する引回し線GL1と同一の層に形成されているので、この引出線GL’1を形成する際には、対応する引回し線GL1を延出することで形成すればよい。なお、これは低位に位置する奇数番目の他の引出線GL’3、GL’5…についても同様の方法で形成することができる。
これに対し、高位の引出線、例えば引出線GL’2は、図4(b)に示すように、絶縁膜3上に設けられているので、引回し線GL’1〜GL’5…とは異なる工程あるいは部材を用いて形成され、この引出線GL’2と対応する引回し線GL2との接続は、実装用端子62を介してなされる。
次に、この低位及び高位引出線並びに絶縁膜の形成方法の一例を、主に図1、図3、図4及び図5を参照して説明する。
先ず、アレイ基板2上にゲート線GW1〜GWnを形成する。このとき、ゲート線GW1〜GWnを形成すると同時に、同一材料からなる引回し線GL1〜GLnを形成し、更に、引回し線GL1〜GLnのうち奇数番目の引回し線GL1、GL3…については偶数番目の引回し線GL2、GL4…よりも所定長さ延設して設けるようにすることで奇数番目の引出線GL’1、GL’3…も形成する。そして、ゲート線GW1〜GWn、引回し線GL1〜GLn及び奇数番目の引出線GL’1、GL’3…を覆うようにゲート絶縁膜3を成膜する。次に、ソース線SW1〜SWn及びソース線の引回し線SL1〜SLnを配線するとともに、同一材料を用いて、一端部が偶数番目の引回し線GL2、GL4…のICチップ搭載領域GDR1、GDR2内に位置する端部にその端部が近接するように偶数番目の引出線GL’2、GL’4…を形成する。その後、ソース線SW1〜SWn、ソース線の引回し線SL1〜SLn及び偶数番目の引出線GL’2、GL’4…を覆うように保護絶縁膜4を成膜する。そして、引回し線GL1〜GLnのICチップ搭載領域GDR1、GDR2内の端部上及び偶数番目の引出線GL’2、GL’4…の引回し線GL2、GL4…に近接する端部上のそれぞれにコンタクトホール60を穿孔し、このコンタクトホール60に導電材を充填することによって実装用端子61〜65…を形成する。なお、偶数番目の実装用端子62,64…は、それぞれ対応する偶数番目の引回し線GL2、GL4…と同じく偶数番目の引出線GL’2、GL’4…とに接続している。また、引出線GL’1〜GL’5…のICチップ搭載領域GDR1、GDR2内方に位置する端部上にもコンタクトホール70が形成され、このコンタクトホール70のそれぞれに導電材を充填することで検査用端子71〜75…を形成する。
上述のように形成された各配線及び絶縁膜のうち、引出線、例えば引出線GL’3〜GL’5は、図5(a)に示すように、引出線GL’3はアレイ基板2上に、また引出線GL’4は絶縁膜3上に引出線GL’3と重ならないように横方向に若干位置をずらして形成され、更に引出線GL’5も引出線GL’3と同じようにアレイ基板2上の低位位置に形成されている。
また、各実装用端子61〜65…は矩形状のICチップ搭載領域GDR1、GDR2内の手前側、すなわちICチップ搭載領域GDR1、GDR2の外周縁近傍に搭載されるICチップのバンプ端子の配列に合わせた配列、例えば横一列に形成される。各検査用端子71〜75…は、所定の配列、例えば横一列に形成される。各検査用端子71〜75…のうち、奇数番目の引出線、例えば引出線GL’3及びGL’5に設ける検査用端子73、75は、図5(b)に示すように、引出線GL’3及びGL’5へ達するコンタクトホール70が絶縁膜3及び保護絶縁膜4に穿孔形成されて、このコンタクトホール70に導電材を充填して形成される。また、偶数番目の引出線、例えば引出線GL’4に設ける検査用端子74は、引出線GL’4へ達するコンタクトホール70が保護絶縁膜4に穿孔形成されて、このコンタクトホール70に導電材を充填して形成される。この導電材にITO(Indium Tin Oxide)を使用すると表示領域DA内に形成される共通電極形成時に同一のプロセスで形成できる。また、図3に示すように、各検査用端子を横方向に一直線に配列すると、所定の幅長を有するシート状導電プローブを使用した検査が可能になり検査を効率よく簡単にできる。また、この配線構造によると、隣接する引出線は、互いに上下に絶縁膜を介して積層するので、引出線間の短絡事故の発生を防止できるとともに、積層されていることにより横方向の線間距離を短縮できる。
また、各ソース線SW1〜SWnは、表示領域DAから延出して複数本のソース線用の引回し線SL1〜SLnをアレイ基板2の周辺部、すなわち表示領域DA外に形成し、これらの引回し線をICチップ搭載領域SDRへ導入して、この領域内で引出線を形成し、これらの引回し線及び引出線にICチップの実装用端子及び検査用端子が設けられるが、このソース線SW1〜SWnの引出線もゲート線GW1〜GWnの引出線と同様に積層構造とすることが可能であることは明白であるので、ここでは説明を省略する。なおソース線の引出線について積層構造を行う場合は、例えば3色のカラーフィルタからなる液晶表示パネルの場合には、同色の引出線が低位或いは高位に片寄らないが、ゲート線の引出線の積層構造であれば、偶数番目、奇数番目が低位或いは高位に片寄るので、偶数番目だけの点灯、奇数番目だけの点灯が可能になるので、例えば隣接する画素における配線の短絡を検査するときなどは都合がよい。
1 液晶表示パネル
2 アレイ基板
3 絶縁膜
4 保護絶縁膜
61〜65… 実装用端子
71〜75… 検査用端子
8 シール材
9 液晶
10 カラーフィルタ基板
SW1〜SWn ソース線
GW1〜GWn ゲート線
SL1〜SLn (ソース線の)引回し線
GL1〜GLn (ゲート線の)引回し線
GL’1〜GL’n (ゲート線の)引出線
GDR1、GDR2、SDR ICチップ搭載領域
2 アレイ基板
3 絶縁膜
4 保護絶縁膜
61〜65… 実装用端子
71〜75… 検査用端子
8 シール材
9 液晶
10 カラーフィルタ基板
SW1〜SWn ソース線
GW1〜GWn ゲート線
SL1〜SLn (ソース線の)引回し線
GL1〜GLn (ゲート線の)引回し線
GL’1〜GL’n (ゲート線の)引出線
GDR1、GDR2、SDR ICチップ搭載領域
Claims (4)
- マトリクス状に配置された複数のソース線及びゲート線と、前記ソース線及び前記ゲート線の交点近傍に設けられた薄膜トランジスタとを備えるアレイ基板と、前記アレイ基板と対向して間に液晶層が形成された対向透明基板とを備え、前記アレイ基板は、該アレイ基板に形成された画像表示部外の周辺部に前記薄膜トランジスタを駆動するゲート駆動用半導体チップ及びソース駆動用半導体チップを設けた液晶表示パネルにおいて、
前記ゲート駆動用半導体チップが搭載される領域には、前記ゲート線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、前記ソース駆動用半導体チップが搭載される領域には、前記ソース線に接続されて前記アレイ基板の周辺部に引回された複数本の引回し線を導入し、これらの引回し線に前記ゲート駆動用半導体チップ及び前記ソース駆動用半導体チップと接続する実装用端子をそれぞれに設け、これらの実装用端子のそれぞれから引出線を引出し、これらの引出線に検査用端子を形成しており、さらに、前記ゲート駆動用半導体チップが搭載される領域及び前記ソース駆動用半導体チップが搭載される領域の少なくとも一方に形成された複数本の前記引出線を互いに隣接する引出線を2本ずつ組分けして一方を低位に、他方を間に絶縁層を介在させて高位に積層したことを特徴とする液晶表示パネル。 - 前記低位の引出線と高位の引出線とは、前記絶縁層を介して互いに上下に重複しないように積層されていることを特徴とする請求項1に記載の液晶表示パネル。
- 前記検査用端子は、それぞれ隣接する端子が直線上に配列されていることを特徴とする請求項1または2に記載の液晶表示パネル。
- 前記ゲート線に接続された引回し線及び前記低位の引出線は前記ゲート線の配線材料で形成され、前記ソース線に接続された引回し線及び前記高位の引出線は前記ソース線の配線材料で形成され、前記絶縁層は前記ゲート線を覆うゲート絶縁材料で形成されていることを特徴とする請求項1〜3のいずれかに記載の液晶表示パネル。
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Publication number | Priority date | Publication date | Assignee | Title |
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-
2006
- 2006-02-15 JP JP2006037561A patent/JP2007219047A/ja not_active Withdrawn
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