JP2007213304A - Cache memory system and multiprocessor system - Google Patents
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Abstract
Description
本発明は、各プロセッサがキャッシュメモリを備えるマルチプロセッサシステムにおけるデータ読み出しの技術に関する。 The present invention relates to a technique for reading data in a multiprocessor system in which each processor includes a cache memory.
近年、複数のプロセッサを備えるマルチプロセッサシステムが種々提案されている。そして、このマルチプロセッサシステムとして、データを高速に読み出すために、各プロセッサがキャッシュメモリを備える構成のマルチプロセッサシステムが提案されている（下記特許文献１参照）。
In recent years, various multiprocessor systems including a plurality of processors have been proposed. As a multiprocessor system, there has been proposed a multiprocessor system in which each processor includes a cache memory in order to read data at high speed (see
前述のように、各プロセッサがキャッシュメモリを備える構成のマルチプロセッサシステムでは、或るプロセッサ（仮に「プロセッサＡ」と呼ぶ。）が或るデータ（仮に「データＸ」と呼ぶ。）を読み出そうとする場合に、自己が備えるキャッシュメモリにデータＸが格納されていない場合には、メインメモリからデータＸを読み出すこととなる。メインメモリはキャッシュメモリに比べて動作速度が遅いので、プロセッサＡはデータＸの読み出しに比較的長時間を要することとなる。 As described above, in a multiprocessor system in which each processor includes a cache memory, a certain processor (tentatively referred to as “processor A”) will read certain data (temporarily referred to as “data X”). In the case where the data X is not stored in the cache memory provided therein, the data X is read from the main memory. Since the operation speed of the main memory is slower than that of the cache memory, the processor A takes a relatively long time to read the data X.
また、プロセッサＡがデータＸを読み出した後に、プロセッサＡとは異なるプロセッサ（仮に「プロセッサＢ」と呼ぶ。）が、同じデータＸを読み出そうとした場合に、プロセッサＢが備えるキャッシュメモリにデータＸが格納されていないと、プロセッサＢは、プロセッサＡと同様にメインメモリからデータＸを読み出すこととなる。このとき、メインメモリにおける処理について考えてみると、同じデータＸについての読み出し要求を二度も処理しなくてはならない。その結果、他のデータの読み出し要求やデータの書き込み要求などの処理が待たされることとなり、マルチプロセッサシステム全体でのメモリアクセスのレイテンシ（遅延）が増加することとなる。 Further, after the processor A reads the data X, when a processor different from the processor A (referred to as “processor B”) tries to read the same data X, the data is stored in the cache memory included in the processor B. If X is not stored, the processor B reads the data X from the main memory in the same manner as the processor A. At this time, considering the processing in the main memory, the read request for the same data X must be processed twice. As a result, processing such as another data read request or data write request is awaited, and the memory access latency (delay) in the entire multiprocessor system increases.
本発明は、各プロセッサがキャッシュメモリを備えるマルチプロセッサシステムにおいて、メインメモリからのデータの読み出しが長時間化することを抑制すると共に、マルチプロセッサシステム全体でのメモリアクセスのレイテンシ増加を抑制することができる技術を提供することを目的とする。 According to the present invention, in a multiprocessor system in which each processor includes a cache memory, it is possible to suppress an increase in the latency of memory access in the entire multiprocessor system as well as to suppress the reading of data from the main memory for a long time. The purpose is to provide technology that can be used.
前述の課題の少なくとも一部を解決するために、本発明のキャッシュメモリシステムは、２以上のキャッシュメモリを備えたキャッシュメモリシステムであって、第１のキャッシュメモリと、第２のキャッシュメモリと、第１のプロセッサに接続され、前記第１のキャッシュメモリを制御するための第１のキャッシュコントローラと、第２のプロセッサに接続され、前記第２のキャッシュメモリを制御するための第２のキャッシュコントローラと、を備え、前記第１のキャッシュコントローラ及び前記第２のキャッシュコントローラは、互いに接続されていると共に、それぞれメインメモリに接続されており、前記第１のキャッシュコントローラは、前記第１のプロセッサからデータの読み出し要求を受信すると、前記第１のキャッシュメモリに前記データが記憶されているか否かを判定し、前記第１のキャッシュメモリに前記データが記憶されていないと判定した場合に、前記第２のキャッシュコントローラに対して、前記データの読み出し要求を送信することを要旨とする。 In order to solve at least a part of the problems described above, a cache memory system of the present invention is a cache memory system including two or more cache memories, and includes a first cache memory, a second cache memory, A first cache controller connected to a first processor for controlling the first cache memory; and a second cache controller connected to a second processor for controlling the second cache memory. The first cache controller and the second cache controller are connected to each other and each connected to a main memory, and the first cache controller is connected to the first processor. Upon receiving a data read request, the first cache memo And when the data is stored in the first cache memory, a request to read the data is sent to the second cache controller. The gist is to send.
このように、本発明のキャッシュメモリシステムでは、第１のキャッシュコントローラは、第１のキャッシュメモリにデータが記憶されていないと判定した場合に、第２のキャッシュコントローラに対して、データの読み出し要求を送信するので、例えば、かかる要求を受信した第２のキャッシュメモリがデータを返信すると、そのデータを受信することでデータを取得することができる。従って、第１のキャッシュコントローラは、メインメモリにアクセスすることなく、データを取得することができるので、データの読み出しが長時間化することを抑制すると共に、マルチプロセッサシステム全体でのメモリアクセスのレイテンシ増加を抑制することができる。 As described above, in the cache memory system of the present invention, when the first cache controller determines that no data is stored in the first cache memory, a data read request is sent to the second cache controller. Therefore, for example, when the second cache memory receiving the request returns data, the data can be acquired by receiving the data. Therefore, since the first cache controller can acquire data without accessing the main memory, the reading of data is prevented from taking a long time, and the latency of memory access in the entire multiprocessor system is suppressed. Increase can be suppressed.
上記キャッシュメモリシステムにおいて、前記第２のキャッシュコントローラは、前記第１のキャッシュコントローラから、前記データの読み出し要求を受信した場合に、前記第２のキャッシュメモリに前記データが記憶されているか否かを判定し、前記第２のキャッシュコントローラは、前記第２のキャッシュメモリに前記データが記憶されていると判定した場合に、前記データを前記第２のキャッシュメモリから読み出して前記第１のキャッシュコントローラに送信し、前記第２のキャッシュメモリに前記データが記憶されていないと判定した場合に、前記第２のキャッシュメモリに前記データが記憶されていない旨を前記第１のキャッシュコントローラに送信することが好ましい。 In the cache memory system, when the second cache controller receives the data read request from the first cache controller, the second cache controller determines whether the data is stored in the second cache memory. And when the second cache controller determines that the data is stored in the second cache memory, the second cache controller reads the data from the second cache memory and sends the data to the first cache controller. And when it is determined that the data is not stored in the second cache memory, the fact that the data is not stored in the second cache memory is transmitted to the first cache controller. preferable.
このようにすることで、第２のキャッシュメモリにデータが記憶されている場合には、第１のキャッシュコントローラはデータを第２のキャッシュコントローラから受信することができ、また、第２のキャッシュメモリにデータが記憶されていない場合には、第１のキャッシュコントローラは第２のキャッシュメモリにデータが記憶されていないことを知ることができる。 Thus, when data is stored in the second cache memory, the first cache controller can receive the data from the second cache controller, and the second cache memory When no data is stored in the first cache controller, the first cache controller can know that no data is stored in the second cache memory.
上記キャッシュメモリシステムにおいて、前記第１のキャッシュコントローラは、前記第２のキャッシュコントローラから、前記データを受信した場合に、前記受信したデータを前記第１のプロセッサに送信し、前記第１のキャッシュコントローラは、前記第２のキャッシュコントローラから、前記第２のキャッシュメモリに前記データが記憶されていない旨を受信した場合に、前記メインメモリから前記データを読み出すと共に、前記読み出したデータを前記第１のプロセッサに送信することが好ましい。 In the cache memory system, when the first cache controller receives the data from the second cache controller, the first cache controller transmits the received data to the first processor, and the first cache controller Receives from the second cache controller that the data is not stored in the second cache memory, reads the data from the main memory, and reads the read data into the first cache memory. Preferably it is sent to the processor.
このようにすることで、第１のキャッシュコントローラは、第１のキャッシュメモリ及び第２のキャッシュメモリのいずれのキャッシュメモリにもデータが記憶されていない場合にのみ、メインメモリからデータを読み出すこととなる。従って、第１のキャッシュメモリにデータが記憶されておらず、第２のキャッシュメモリにデータが記憶されている場合には、第１のキャッシュコントローラは、メインメモリにアクセスせずにデータを取得することができる。その結果、データの読み出しが長時間化することを抑制すると共に、マルチプロセッサシステム全体でのメモリアクセスのレイテンシ増加を抑制することができる。 In this way, the first cache controller reads data from the main memory only when no data is stored in either the first cache memory or the second cache memory. Become. Therefore, when data is not stored in the first cache memory and data is stored in the second cache memory, the first cache controller acquires the data without accessing the main memory. be able to. As a result, it is possible to suppress the reading of data for a long time and to suppress an increase in the latency of memory access in the entire multiprocessor system.
なお、本発明は、種々の形態で実現することが可能であり、例えば、上記キャッシュメモリシステムと、上記メインメモリと、上記第１のプロセッサと、上記第２のプロセッサと、を備えるマルチプロセッサシステム、データ読み出し方法、それらの方法又は装置の機能を実現するためのコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体、そのコンピュータプログラムを含み搬送波内に具現化されたデータ信号、等の形態で実現することができる。 The present invention can be realized in various forms, for example, a multiprocessor system including the cache memory system, the main memory, the first processor, and the second processor. , A data reading method, a computer program for realizing the functions of the method or apparatus, a recording medium storing the computer program, a data signal including the computer program and embodied in a carrier wave, and the like be able to.
以下、本発明を実施するための最良の形態を実施例に基づいて以下の順序で説明する。
Ａ．第１の実施例：
Ｂ．第２の実施例：
Ｃ．変形例：
Hereinafter, the best mode for carrying out the present invention will be described in the following order based on examples.
A. First embodiment:
B. Second embodiment:
C. Variation:
Ａ．第１の実施例：
Ａ１．マルチプロセッサシステムの概要構成：
図１は、本発明の一実施例としてのキャッシュメモリシステムを適用したマルチプロセッサシステムの概要構成を示す説明図である。マルチプロセッサシステム１００は、第１プロセッサ１０と、第２プロセッサ２０と、キャッシュメモリシステム４０と、メインメモリ５０と、メインメモリ５０を制御するメモリコントローラ５１と、を備える。第１プロセッサ１０及び第２プロセッサ２０は、それぞれ、図示せざるプロセッサコア及び１次キャッシュメモリを備える。キャッシュメモリシステム４０は、内部バス６０を介してメモリコントローラ５１に接続されている。
A. First embodiment:
A1. General configuration of multiprocessor system:
FIG. 1 is an explanatory diagram showing a schematic configuration of a multiprocessor system to which a cache memory system as an embodiment of the present invention is applied. The
キャッシュメモリシステム４０は、第１キャッシュメモリ１５と、第１キャッシュメモリ１５を制御する第１キャッシュコントローラ１５ａと、第２キャッシュメモリ２５と、第２キャッシュメモリ２５を制御する第２キャッシュコントローラ２５ａと、を備える。第１キャッシュコントローラ１５ａは、第１プロセッサ１０及びメモリコントローラ５１に接続されており、第１プロセッサ１０からの要求に応じて、メモリコントローラ５１を介してメインメモリ５０に記憶されているデータを読み出すことができる。同様にして、第２キャッシュコントローラ２５ａは、第２プロセッサ２０及びメモリコントローラ５１に接続されており、第２プロセッサ２０からの要求に応じて、メモリコントローラ５１を介してメインメモリ５０に記憶されているデータを読み出すことができる。これら第１キャッシュコントローラ１５ａ及び第２キャッシュコントローラ２５ａは、互いに接続されており、所定のコマンドや、その応答メッセージを送受信することができる。
The
第１キャッシュメモリ１５及び第２キャッシュメモリ２５は、いずれも記憶領域として、タグ領域及びデータ領域を備えている。そして、第１キャッシュメモリ１５は、これらタグ領域及びデータ領域を用いて、第１プロセッサ１０の２次キャッシュメモリとして機能する。同様にして、第２キャッシュメモリ２５は、第２プロセッサ２０の２次キャッシュメモリとして機能する。
Each of the
例えば、第１キャッシュコントローラ１５ａは、第１プロセッサ１０からの要求に応じて、メモリコントローラ５１を介してメインメモリ５０からデータｘ（先頭アドレス値「０００９」）を読み出した場合に、読み出したデータｘを第１プロセッサ１０に送信すると共に第１キャッシュメモリ１５のデータ領域に格納し、また、アドレス値「０００９」をタグ領域に格納する。このようにすることで、次に第１プロセッサ１０が同じデータｘを読み出そうとする場合に、第１キャッシュコントローラ１５ａは、動作速度の比較的速い第１キャッシュメモリ１５からデータｘを読み出すことができるので、動作速度の比較的遅いメインメモリ５０から読み出す場合に比べて、より高速にデータｘを読み出すことができる。
For example, when the
従来のシステムでは、第１キャッシュコントローラ１５ａは第２キャッシュメモリ２５からデータを取得することはできず、また第２キャッシュコントローラ２５ａは第１キャッシュメモリ１５からデータを取得することは不可能であった。これに対して、本実施例のマルチプロセッサシステム１００では、以下に説明するように、第１キャッシュコントローラ１５ａは、第２キャッシュメモリ２５からデータを取得することができ、また、第２キャッシュコントローラ２５ａは、第１キャッシュメモリ１５からデータを取得することができるように構成されている。
In the conventional system, the
Ａ２．データ読み出し処理：
図１の例では、第２キャッシュメモリ２５のデータ領域には、データＡ，ｍ，ｐ，ｎが格納されている。一方、第１キャッシュメモリ１５のデータ領域には、データｘ，ｓ，ｒ，ｔが格納されている。この状態において、第１プロセッサ１０がデータＡ（アドレス値「０００３」）の読み出し要求を第１キャッシュコントローラ１５ａに送信すると（図１のステップ［１］）、第１キャッシュコントローラ１５ａにおいてデータ読み出し処理が開始される。
A2. Data read processing:
In the example of FIG. 1, data A, m, p, and n are stored in the data area of the
図２は、第１キャッシュコントローラ１５ａにおいて実行されるデータ読み出し処理の手順を示すフローチャートである。図２において、各破線の矢印に付与された数字（［２］〜［１０］）は、マルチプロセッサシステム１００におけるデータのやりとりを特定するための数字であり、図１に示す数字と対応している。
FIG. 2 is a flowchart showing a procedure of data read processing executed in the
図２に示すデータ読み出し処理が開始されると、図１に示す第１キャッシュコントローラ１５ａは、第１キャッシュメモリ１５のタグ領域に格納されているアドレス値と、第１プロセッサ１０から指定されたアドレス値「０００３」と、を比較して、第１プロセッサ１０から要求されたデータが第１キャッシュメモリ１５に格納されているか否かを判定する（ステップＳ２０２）。
When the data reading process shown in FIG. 2 is started, the
アドレス値「０００３」のデータＡが第１キャッシュメモリ１５に格納されていないときには、第１キャッシュコントローラ１５ａは、そのデータの読み出し要求コマンドを第２キャッシュコントローラ２５ａに送信し（ステップＳ２０６）、第２キャッシュコントローラ２５ａから返信メッセージを受信したか否かを判定する（ステップＳ２０８）。
When the data A having the address value “0003” is not stored in the
ここで、第２キャッシュコントローラ２５ａは、第１キャッシュコントローラ１５ａから前述の読み出し要求コマンドを受信すると（ステップ［４］）、指定されたアドレス値「０００３」のデータが第２キャッシュメモリ２５に格納されているか否かを判定する。そして、アドレス値「０００３」のデータＡが第２キャッシュメモリ２５に格納されている場合には、第２キャッシュコントローラ２５ａは、データＡを第２キャッシュメモリ２５から読み出して、返信メッセージとして、ＡＣＫメッセージにデータＡを付加して第１キャッシュコントローラ１５ａに送信する（ステップ［６］）。なお、指定されたアドレス値「０００３」のデータが第２キャッシュメモリ２５に格納されていない場合、第２キャッシュコントローラ２５ａは、その旨（指定されたアドレス値のデータが第２キャッシュメモリ２５に格納されていない旨）を示すＮＡＣＫメッセージを、返信メッセージとして第１キャッシュコントローラ１５ａに送信する。
Here, when the
第１キャッシュコントローラ１５ａは、返信メッセージを受信すると、受信した返信メッセージがＡＣＫメッセージであるか否かを判定する（ステップＳ２１０）。返信メッセージがＡＣＫメッセージである場合には、第１キャッシュコントローラ１５ａは、付加されたデータＡを第１プロセッサ１０に送信する（ステップＳ２１２）。このようにして、第１プロセッサ１０は、アドレス値「０００３」のデータＡを受け取ることができる。
When receiving the reply message, the
なお、仮に、第２キャッシュメモリ２５にデータＡが格納されていない場合には、第１キャッシュコントローラ１５ａは、ＮＡＣＫメッセージを受信することとなるので、ステップＳ２１０の処理において、受信した返信メッセージがＡＣＫメッセージでないと判定する（ステップＳ２１０：ＮＯ）。この場合、第１キャッシュコントローラ１５ａは、メモリコントローラ５１に対して、アドレス「０００３」を指定してデータの読み出し要求を送信し（ステップＳ２１４）、メモリコントローラ５１から返信メッセージを受信したか否かを判定する（ステップＳ２１６）。
If the data A is not stored in the
ここで、メモリコントローラ５１は、第１キャッシュコントローラ１５ａから前述のデータの読み出し要求を受信すると、指定されたアドレス値「０００３」のデータＡをメインメモリ５０から読み出して第１キャッシュコントローラ１５ａに送信する。そして、第１キャッシュコントローラ１５ａは、メモリコントローラ５１から受信したデータＡを第１プロセッサ１０に送信する（ステップＳ２１８）。
When the
なお、ステップＳ２０２の処理において、第１プロセッサ１０からデータの読み出し要求を受信したときに、第１キャッシュメモリ１５にデータＡが格納されていた場合には、第１キャッシュコントローラ１５ａは、第１キャッシュメモリ１５からデータＡを読み出して第１プロセッサ１０に送信する（ステップＳ２０４）。
In the process of step S202, when data A is stored in the
図２に示す処理は、第２キャッシュコントローラ２５ａが第２プロセッサ２０からデータ読み出し要求を受信したときも、第２キャッシュコントローラ２５ａによって同様に実行される。
The processing shown in FIG. 2 is similarly executed by the
以上説明したように、本実施例におけるデータ読み出し処理では、第１キャッシュコントローラ１５ａは、要求されたデータＡが第１キャッシュメモリ１５に格納されていない場合に、第２キャッシュコントローラ２５ａに対し、そのデータの読み出し要求コマンドを送信するようにしている。そして、第２キャッシュコントローラ２５ａは、第２キャッシュメモリ２５にデータＡが格納されている場合に、データＡを第１キャッシュコントローラ１５ａに送信するようにしている。従って、第１キャッシュコントローラ１５ａは、動作速度の比較的遅いメインメモリ５０にアクセスせずにデータＡを取得して第１プロセッサ１０に送信するので、第１プロセッサ１０は、比較的短時間のうちにデータを読み出すことができる。
As described above, in the data read process according to the present embodiment, the
また、メインメモリ５０における処理について考えると、第２キャッシュコントローラ２５ａからの要求に応じてデータＡを読み出した後において、第２キャッシュメモリ２５にデータＡが格納されている場合には、第１キャッシュコントローラ１５ａからデータＡの読み出し要求を受信することはない。従って、メインメモリ５０（メモリコントローラ５１）では、同じデータの読み出し処理を行わずに済むので、他のデータの読み出しやデータの書き込み処理を行うことができる。その結果、マルチプロセッサシステム１００全体でのメモリアクセスのレイテンシの増加を抑制することができる。
Considering the processing in the
Ｂ．第２の実施例：
図３は、第２の実施例におけるマルチプロセッサシステムの概要構成を示す説明図である。上述した第１の実施例におけるマルチプロセッサシステム１００は、プロセッサ，２次キャッシュメモリ，キャッシュコントローラのセットが２セット存在する構成であったが、本実施例のマルチプロセッサシステムは、かかるセットが３セット存在する構成である。なお、図３において、プロセッサ，２次キャッシュメモリ，キャッシュコントローラ以外の構成については、図１に示すマルチプロセッサシステム１００の構成と同じであるので図示を省略する。
B. Second embodiment:
FIG. 3 is an explanatory diagram showing a schematic configuration of the multiprocessor system in the second embodiment. The
図３に示すように、第２の実施例におけるマルチプロセッサシステムは、図１に示す第１プロセッサ１０，第２プロセッサ２０，第１キャッシュメモリ１５，第２キャッシュメモリ２５，第１キャッシュコントローラ１５ａ，第２キャッシュコントローラ２５ａの他に、第３プロセッサ３０と、第３プロセッサ３０の２次キャッシュメモリとして機能する第３キャッシュメモリ３５と、第３キャッシュメモリ３５を制御する第３キャッシュコントローラ３５ａと、を備える。そして、３つのキャッシュコントローラ１５ａ，２５ａ，３５ａは、それぞれ、他の２つのキャッシュコントローラと接続されている。
As shown in FIG. 3, the multiprocessor system in the second embodiment includes the
かかる構成のマルチプロセッサシステムにおいて、第１プロセッサ１０から第１キャッシュコントローラ１５ａに対して、データの読み出し要求が送信された場合の処理について説明する。
In the multiprocessor system having such a configuration, a process when a data read request is transmitted from the
第１キャッシュコントローラ１５ａは、第１プロセッサ１０からのデータ読み出し要求を受信すると（ステップ［１］）、上述したステップＳ２０２の処理と同様に、要求されたデータが第１キャッシュメモリ１５に格納されているか否かを判定する。そして、格納されていないと判定した場合、第１キャッシュコントローラ１５ａは、第１の実施例と異なり、第２キャッシュコントローラ２５ａと第３キャッシュコントローラ３５ａとに対して、データの読み出し要求コマンドを並列に送信する（ステップ［４］，［４’］）。
When the
このとき、第２キャッシュコントローラ２５ａ及び第３キャッシュコントローラ３５ａが実行する処理は、第１の実施例において第２キャッシュコントローラ２５ａが実行した処理と同じである。すなわち、自己に接続されたキャッシュメモリに、データ読み出し要求コマンドで要求されたデータが格納されているか否かを判定し、格納されている場合には、かかるデータを読み出して（ステップ［５］，［５’］）、ＡＣＫメッセージに付加して返信し、格納されていない場合にはＮＡＣＫメッセージを返信する（ステップ［６］，［６’］）。
At this time, the processing executed by the
そして、第１キャッシュコントローラ１５ａは、２つのキャッシュコントローラ２５ａ，３５ａの少なくとも一方からＡＣＫメッセージを受信した場合には、付加されたデータを第１プロセッサ１０に送信する。一方、２つのキャッシュコントローラ２５ａ，３５ａのいずれからもＮＡＣＫメッセージを受信した場合には、メモリコントローラ５１を介してメインメモリ５０からデータを読み出して第１プロセッサ１０に送信する。なお、両キャッシュコントローラ２５ａ，３５ａの両方からＡＣＫメッセージを受信した場合には、第１キャッシュコントローラ１５ａは、例えば、より早く受信したＡＣＫメッセージに付加されたデータを第１プロセッサ１０に送信するようにしてもよい。
When the
以上説明したように、本実施例におけるデータ読み出し処理では、第１キャッシュコントローラ１５ａは、第１キャッシュメモリ１５に指定されたアドレス値のデータが格納されていない場合に、第２キャッシュコントローラ２５ａと第３キャッシュコントローラ３５ａとに対して、データの読み出し要求コマンドを並列に送信するようにしている。従って、２次キャッシュメモリにおいてデータがヒットする確率を、他の１つのキャッシュコントローラに対して要求コマンドを送信する場合に比べてより高くすることができる。
As described above, in the data read process according to this embodiment, the
Ｃ．変形例：
なお、本発明は、前述の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において、種々の態様において実施することが可能であり、例えば以下のような変形も可能である。
C. Variation:
The present invention is not limited to the above-described examples and embodiments, and can be implemented in various modes without departing from the gist thereof. For example, the following modifications are possible. .
Ｃ１．変形例１：
上述した第１の実施例及び第２の実施例では、第１キャッシュメモリ１５，第２キャッシュメモリ２５，第３キャッシュメモリ３５は、いずれも２次キャッシュメモリとして機能するキャッシュメモリであるものとしたが、２次キャッシュメモリに代えて、１次キャッシュメモリや、３次キャッシュメモリなど、他のキャッシュメモリとして機能するものであっても構わない。このような構成であっても、各キャッシュコントローラにおいて上述したデータ読み出し処理が実行されることで、各プロセッサは、比較的短時間のうちにデータの読み出しを行うことができる。
C1. Modification 1:
In the first and second embodiments described above, the
Ｃ２．変形例２： C2. Modification 2:
上述した第２の実施例では、第１キャッシュコントローラ１５ａは、第１キャッシュメモリ１５に指定されたアドレスのデータが格納されていない場合に、第２キャッシュコントローラ２５ａと共に第３キャッシュコントローラ３５ａにデータ読み出し要求コマンドを送信するようにしていたが、これに代えて、予め定められた一方のキャッシュコントローラに対してのみデータ読み出し要求コマンドを送信しても構わない。
In the second embodiment described above, the
具体的には、例えば、予めデータ読み出し要求コマンドの送信先として、第１キャッシュコントローラ１５ａは第２キャッシュコントローラ２５ａを、第２キャッシュコントローラ２５ａは第３キャッシュコントローラ３５ａを、第３キャッシュコントローラ３５ａは第１キャッシュコントローラ１５ａを、それぞれ定めておくようにしてもよい。このようにしても、データ読み出し要求コマンドの送信先のキャッシュコントローラにおいて、接続されたキャッシュメモリに要求されたデータが格納されていれば、各キャッシュコントローラは、メインメモリ５０にアクセスするよりも高速にデータを取得することができる。
Specifically, for example, the
Ｃ３．変形例３：
上述した第２の実施例では、マルチプロセッサシステムにおいて、プロセッサ，２次キャッシュメモリ，キャッシュコントローラのセットが、３セット存在する構成であったが、４セット以上が存在する構成であっても構わない。この場合、各キャッシュコントローラをメッシュに接続するようにすることで、他のキャッシュコントローラに対してデータ読み出し要求コマンドを送信することができる。また、変形例３のように予めデータ読み出し要求コマンドの送信先を定めておく場合には、定められた送信先に対してのみ接続するようにしてもよい。
C3. Modification 3:
In the second embodiment described above, in the multiprocessor system, there are three sets of processors, secondary cache memories, and cache controllers, but there may be a configuration in which there are four or more sets. . In this case, by connecting each cache controller to the mesh, a data read request command can be transmitted to another cache controller. Further, when the transmission destination of the data read request command is determined in advance as in the third modification, the connection may be made only to the determined transmission destination.
Ｃ４．変形例４：
上述した第２の実施例では、第１キャッシュコントローラ１５ａ，第２キャッシュコントローラ２５ａ，第３キャッシュコントローラ３５ａは、それぞれ他の２つのキャッシュコントローラと接続する構成（メッシュ接続の構成）であったが、これに代えて、デイジーチェーン接続（数珠つなぎする接続）の構成であっても構わない。
C4. Modification 4:
In the second embodiment described above, the
例えば、第１キャッシュコントローラ１５ａ，第２キャッシュコントローラ２５ａ，第３キャッシュコントローラ３５ａの順番でデイジーチェーン接続するようにしてもよい。そして、かかるデイジーチェーン接続の構成において、第１キャッシュコントローラ１５ａが第２キャッシュコントローラ２５ａにデータ読み出し要求コマンドを送信し、第２キャッシュメモリ２５に要求されたデータがない場合に、第２キャッシュコントローラ２５ａは、さらに、第３キャッシュコントローラ３５ａにデータ読み出し要求コマンドを送信する構成としてもよい。このようにすることで、データ読み出し要求コマンドを受信したキャッシュコントローラが、自己に接続されたキャッシュメモリに要求されたデータがない場合にＮＡＣＫメッセージを返信する構成に比べて、２次キャッシュメモリにおいてデータがヒットする確率を、より高くすることができる。
For example, the
なお、このようなデイジーチェーン接続の構成において、データ読み出し要求コマンドの送信元のキャッシュコントローラは、かかる要求コマンドを他のキャッシュコントローラに送信してからの経過時間を測定し、所定の時間が経過した時点で返信メッセージを受信していない場合に、メモリコントローラ５１に対してデータの読み出し要求を送信するようにしてもよい。多数のキャッシュコントローラがデイジーチェーン接続されている場合には、返信メッセージが要求コマンドの送信元のキャッシュコントローラに到着するまでに比較的長時間を要する場合が起こり得る。そして、この返信メッセージがＮＡＣＫメッセージであると、キャッシュコントローラは、このＮＡＣＫメッセージを受信してから、改めてメモリコントローラ５１にデータ読み出し要求を送信するので、データの読み出しに比較的長時間を要することとなる。そこで、前述のように、所定の時間が経過した時点で、キャッシュコントローラがメモリコントローラ５１に対してデータの読み出し要求を送信することにより、データの読み出しの長時間化を抑制することができる。
In such a daisy chain connection configuration, the cache controller that transmitted the data read request command measures the elapsed time since the request command was transmitted to another cache controller, and a predetermined time has elapsed. A data read request may be transmitted to the
Ｃ５．変形例５：
上述した第１の実施例及び第２の実施例では、各キャッシュコントローラ１５ａ，２５ａ，３５ａには、それぞれ１つのプロセッサ１０，２０，３０が接続される構成であったが、この構成に代えて、少なくともいずれか１つのキャッシュコントローラに、複数のプロセッサが接続される構成であっても構わない。
C5. Modification 5:
In the first and second embodiments described above, each
１０…第１プロセッサ
１５…第１キャッシュメモリ
１５ａ…第１キャッシュコントローラ
２０…第２プロセッサ
２５…第２キャッシュメモリ
２５ａ…第２キャッシュコントローラ
３０…第３プロセッサ
３５…第３キャッシュメモリ
３５ａ…第３キャッシュコントローラ
４０…キャッシュメモリシステム
５０…メインメモリ
５１…メモリコントローラ
６０…内部バス
１００…マルチプロセッサシステム
DESCRIPTION OF
Claims (5)
第１のキャッシュメモリと、
第２のキャッシュメモリと、
第１のプロセッサに接続され、前記第１のキャッシュメモリを制御するための第１のキャッシュコントローラと、
第２のプロセッサに接続され、前記第２のキャッシュメモリを制御するための第２のキャッシュコントローラと、
を備え、
前記第１のキャッシュコントローラ及び前記第２のキャッシュコントローラは、互いに接続されていると共に、それぞれメインメモリに接続されており、
前記第１のキャッシュコントローラは、前記第１のプロセッサからデータの読み出し要求を受信すると、前記第１のキャッシュメモリに前記データが記憶されているか否かを判定し、前記第１のキャッシュメモリに前記データが記憶されていないと判定した場合に、前記第２のキャッシュコントローラに対して、前記データの読み出し要求を送信することを特徴とするキャッシュメモリシステム。 A cache memory system comprising two or more cache memories,
A first cache memory;
A second cache memory;
A first cache controller connected to a first processor for controlling the first cache memory;
A second cache controller connected to a second processor for controlling the second cache memory;
With
The first cache controller and the second cache controller are connected to each other and each connected to a main memory,
When the first cache controller receives a data read request from the first processor, the first cache controller determines whether or not the data is stored in the first cache memory, and the first cache memory stores the data in the first cache memory. A cache memory system, wherein when it is determined that no data is stored, the data read request is transmitted to the second cache controller.
前記第２のキャッシュコントローラは、前記第１のキャッシュコントローラから、前記データの読み出し要求を受信した場合に、前記第２のキャッシュメモリに前記データが記憶されているか否かを判定し、
前記第２のキャッシュコントローラは、前記第２のキャッシュメモリに前記データが記憶されていると判定した場合に、前記データを前記第２のキャッシュメモリから読み出して前記第１のキャッシュコントローラに送信し、前記第２のキャッシュメモリに前記データが記憶されていないと判定した場合に、前記第２のキャッシュメモリに前記データが記憶されていない旨を前記第１のキャッシュコントローラに送信する、
キャッシュメモリシステム。 The cache memory system according to claim 1,
The second cache controller determines whether the data is stored in the second cache memory when receiving the data read request from the first cache controller;
When the second cache controller determines that the data is stored in the second cache memory, the second cache controller reads the data from the second cache memory and transmits the data to the first cache controller; If it is determined that the data is not stored in the second cache memory, the fact that the data is not stored in the second cache memory is transmitted to the first cache controller;
Cache memory system.
前記第１のキャッシュコントローラは、前記第２のキャッシュコントローラから、前記データを受信した場合に、前記受信したデータを前記第１のプロセッサに送信し、
前記第１のキャッシュコントローラは、前記第２のキャッシュコントローラから、前記第２のキャッシュメモリに前記データが記憶されていない旨を受信した場合に、前記メインメモリから前記データを読み出すと共に、前記読み出したデータを前記第１のプロセッサに送信する、
キャッシュメモリシステム。 The cache memory system according to claim 2,
When the first cache controller receives the data from the second cache controller, the first cache controller transmits the received data to the first processor;
When the first cache controller receives from the second cache controller that the data is not stored in the second cache memory, the first cache controller reads the data from the main memory and reads the data. Sending data to the first processor;
Cache memory system.
前記メインメモリと、
前記第１のプロセッサと、
前記第２のプロセッサと、
を備えるマルチプロセッサシステム。 A cache memory system according to any one of claims 1 to 3,
The main memory;
The first processor;
The second processor;
A multiprocessor system comprising:
前記第１のキャッシュコントローラ及び前記第２のキャッシュコントローラは、互いに接続されていると共に、それぞれ前記メインメモリに接続されており、
前記方法は、
（ａ）前記第１のキャッシュコントローラにおいて、前記第１のプロセッサから前記データの読み出し要求を受信すると、前記第１のキャッシュメモリに前記データが記憶されているか否かを判定する工程と、
（ｂ）前記第１のキャッシュコントローラにおいて、前記判定工程の結果、前記第１のキャッシュメモリに前記データが記憶されていないと判定された場合に、前記第２のキャッシュコントローラに対して、前記データの読み出し要求を送信する工程と、
を備えるデータ読み出し方法。 A cache comprising: a first cache memory; a second cache memory; a first cache controller that controls the first cache memory; and a second cache controller that controls the second cache memory. A data read method for reading data stored in a main memory in response to a request from a first processor connected to the first cache controller in a memory system,
The first cache controller and the second cache controller are connected to each other and each connected to the main memory,
The method
(A) in the first cache controller, when receiving the data read request from the first processor, determining whether or not the data is stored in the first cache memory;
(B) In the first cache controller, when it is determined that the data is not stored in the first cache memory as a result of the determination step, the data is transmitted to the second cache controller. Sending a read request for
A data reading method comprising:
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| JP2006032310A JP2007213304A (en) | 2006-02-09 | 2006-02-09 | Cache memory system and multiprocessor system |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010165210A (en) * | 2009-01-16 | 2010-07-29 | Toyota Motor Corp | Control device |
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- 2006-02-09 JP JP2006032310A patent/JP2007213304A/en not_active Withdrawn
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