JP2007208969A - ローカルクロック補正方法および回路 - Google Patents
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Abstract
【課題】 量子化誤差の蓄積を回避しつつ、ローカルクロックの過剰なドリフトを回避するローカルクロックの正確な補正方法等を提供する。
【解決手段】上述した課題は、複数のレート係数の中からレート係数のシーケンスを選択する段階と、徐々に長くなっている置換周期内において前記レート係数のシーケンスをそれぞれ蓄積する段階とを有するローカル時間を補正する方法等により解決することができる。
【選択図】図1
【解決手段】上述した課題は、複数のレート係数の中からレート係数のシーケンスを選択する段階と、徐々に長くなっている置換周期内において前記レート係数のシーケンスをそれぞれ蓄積する段階とを有するローカル時間を補正する方法等により解決することができる。
【選択図】図1
Description
本発明は、電子システムに利用するローカルクロックの補正方法に関する。
様々な電子システムに、ローカルクロックが包含可能である。ローカルクロックを包含する装置の例は多数存在しており、これらには、コンピュータシステム、サーバー、ストレージ装置、試験装置、産業用制御装置、環境制御装置、及び電気製品が含まれている。
ローカルクロックは、カウンタと、カウンタにそのカウントを増分させる発振器信号を生成する発振器とを包含することができる。例えば、1メガヘルツの周波数を具備した発振器信号は、カウンタにそのカウントをマイクロ秒ごとに増分させる(即ち、マイクロ秒をカウントさせる)ことができる。使用する発振器の周波数が高いほど、提供可能な時間分解能が高くなる。
1以外の値によってカウンタを増分することにより、ローカル時間をカウンタと関連付けることができる。例えば、250kHzの周波数を具備した発振器を使用し、時間カウントをマイクロ秒を単位として維持するには、1クロックごとにカウンタを4つ増分すればよい。カウンタを増分する際に使用する値は、カウント対象である時間増分との比較におけるその発振器のレートによって左右される。
ローカルクロック内の発振器の周波数は、時間と共に変化し得る。例えば、発振器の周波数は、温度やその他の環境要因の変化に応答して変化可能である。発振器の周波数に対する変化により、ローカルクロックは、ある場合には、相対的に高速で、その他の場合には、相対的に低速で稼動することになり、この結果、その精度が低下する。
ローカルクロックの精度を改善するための従来技法の1つが、定期的に補正を適用する方法である。例えば、補正をローカルクロックに対して加算又は減算することにより、ローカルクロックを基準時間に整合させることができる。残念ながら、ローカルクロックに対して補正を1回適用しても、その後、放置された場合には、ローカルクロックは、基準時間との整合状態から逸脱することになる。ローカルクロックに対して補正を頻繁に適用することは可能であるが、これには、過剰な量子化誤差が蓄積されるというリスクが伴っている。例えば、nビット値を保持しているローカルクロックは、補正のそれぞれの加算又は減算の際に1/nの量子化誤差が発生する可能性を有している。
量子化誤差の蓄積を回避しつつ、ローカルクロックの過剰なドリフトを回避するローカルクロックの正確な補正方法について開示している。本技法によるローカルクロックは、一連の徐々に長くなっている置換周期を使用して複数のレート係数の中から選択されたレート係数のシーケンスを蓄積することによって、ローカル時間を生成している。
本発明のその他の特徴及び利点については、以下の詳細な説明を参照することによって明らかとなろう。
以下、本発明は、その特定の模範的な実施例に関して説明され、添付の図面が参照される。
図1は、本開示内容によるローカルクロック10を示している。ローカルクロック10は、発振器14からの発振器信号16に応答して時間カウント18を生成するカウンタ12を含んでいる。発振器信号16により、カウンタ12は、例えば、発振器信号16の立ち上がりエッジにおいて増分する。ローカルクロック10は、時間カウント18に応答してレート係数100の組を蓄積することによってローカル時間110を生成するレート補正回路20及びアキュムレータ22を含んでいる。レート補正回路20は、一連の徐々に長くなっている置換周期を使用してレート係数100のシーケンスを選択している。
レート係数100はA0、A1、...、AMと呼称可能である。レート補正回路20は、時間カウント18内におけるそれぞれのステップごとのアキュムレータ22による蓄積用の係数40を、レート係数A0、A1、...、AMの中から選択する。
表1は、一実施例において時間カウント18内の各ステップごとにレート補正回路20によって選択されるレート係数Aiのインデックスiを示している。この実施例においては、レート係数A0の4回目の使用ごとに、レート係数A1によって置換されている。そして、レート係数A1の4回目の使用ごとに、レート係数A2によって置換されている(以下、同様)。
この時間カウント18内におけるステップに対するレート係数A0、A1、...、AMの割り当てにより、置換周期の組を提供している。これらの置換周期は、N0、N1、...、NMと呼称可能である。一実施例における置換周期N0、N1、...、NMは、すべてのjについてNj=k*Nj+1となるように、互いの倍数になっており、この場合、倍増率kは2の累乗である。k=4の場合には、ローカル時間110は、A0、2*A0、3*A0、(A1+3*A0)、(A1+4*A0)、(A1+5*A0)、(A1+6*A0)、(2*A1+6*A0)、...、(3*A1+12*A0)、(A2+3*A1+12*A0)、(A2+3*A1+13*A0)として蓄積する(以下、同様)。それぞれのレート係数A0、A1、...、AMは、0〜(2^k−1)の範囲を具備している。レート係数A0、A1、...、AMと置換周期N0、N1、...、NMは、k/2倍したレート係数LSBを上回らない瞬間的な量子化誤差をローカル時間110内にもたらしている。ローカルクロック110の量子化誤差が、k/2とレート係数LSBを乗算したものに近づくごとに、別の更に長い周期レート係数が呼び出される。
一実施例において、カウンタ12は、長さがlog2(k*M)ビットのバイナリカウンタである。
図2は、レート補正回路20の一実施例を示している。レート補正回路20は、マルチプレクサを実装しているANDゲートの組60〜62及びORゲートの組63〜65と、このマルチプレクサ用のなんらかのイネーブルロジック50を含んでいる。イネーブルロジック50は、イネーブル信号70〜72の組(Enable0〜EnableM)を介してレート係数A0、A1、...、AMをイネーブルするべく、ANDゲート60〜62の使用を可能にしている。イネーブルロジック50は、時間カウント18のそれぞれのステップにおいて、レート係数A0、A1、...、AMの中の1つのもののみをイネーブルしている。ORゲート63〜65が、イネーブルされたレート係数40をアキュムレータ22に対して提供している。
イネーブル信号70〜72は、時間カウント18のビットを組み合わせることによって決定される。0番目のレート係数用のイネーブル信号70(Enable0)は、〜(〜x0&〜x1&〜x2&...&〜xk−2&xk−1)である。i番目の正のレート係数用のイネーブル信号Enableiは、(〜x0&〜x1&〜x2&...&〜xp−2&xp−1)&〜(〜xp&〜xp+1&〜xp+2&...&〜xp+k−2&xp+k−1)であり、この場合に、p=i*kである。この式において、xは、カウンタ12のすべての段のビット値である。k=4であり、且つ、M=3である実施例において、カウンタ12は、4つのレート係数A0、A1、A2、及びA3用のイネーブル信号70〜72を導出する12段のバイナリカウンタである。この実施例におけるイネーブル信号70〜72は、次のとおりである。
Enable0=〜(〜x0&〜x1&〜x2&x3)
Enable1=(〜x0&〜x1&〜x2&x3)&〜(〜x4&〜x5&〜x6&x7)
Enable2=(〜x0&〜x1&〜x2&〜x3&〜x4&〜x5&〜x6&〜x7)&〜(〜x8&〜x9&〜x10&x11)
Enable3=(〜x0&〜x1&〜x2&〜x3&〜x4&〜x5&〜x6&〜x7&〜x8&〜x9&〜x10&x11)
Enable1=(〜x0&〜x1&〜x2&x3)&〜(〜x4&〜x5&〜x6&x7)
Enable2=(〜x0&〜x1&〜x2&〜x3&〜x4&〜x5&〜x6&〜x7)&〜(〜x8&〜x9&〜x10&x11)
Enable3=(〜x0&〜x1&〜x2&〜x3&〜x4&〜x5&〜x6&〜x7&〜x8&〜x9&〜x10&x11)
レート補正回路は、相対的に大きなインデックのスレート係数を、徐々に減少する頻度によって選択する。前述の実施例において、レート係数A0は、カウンタ12の16個のステップごとに、15回にわたって使用される。レート係数A1は、カウンタ12の256(16*16)個のステップごとに、15回にわたって使用される。レート係数A2は、カウンタ12の4096(16*16*16)個のステップごとに、15回にわたって使用される。レート係数A3は、カウンタ12の4096個のステップごとに、1回だけ使用される。整数個のカウンタ段と、それぞれのレート係数とM+1個のレート係数の合計の間にk個の段とを有する実施例において、それぞれのレート係数が適用される回数は、i<M及びnm=1において、ni=(k−1)*2^(k*M)/2^(k*(i+1))である。
前述の例において、それぞれのレート係数が選択される回数は、次のとおりである。
n0=3840
n1=240
n2=15
n3=1
n1=240
n2=15
n3=1
ローカルクロック10は、補正インターバルごとに1回の補正からなる従来技術による技法と比べて、k:M乗の比率で量子化精度を改善している。レート係数A0、A1、...、AMが相対的に頻繁に適用されているため、ローカルクロック10の瞬間的な精度も相対的に高くなっている。
更なるレート係数を使用することにより、kの値(従って、最大量子化誤差)を低減することも可能であるが、これには、ハードウェアの増加が伴う。置換周期N0、N1、...、NMが互いに均一な倍数になっていない場合には、量子化誤差は、なんらかのレート係数により、相対的に高頻度で、且つ、その他のレート係数により、相対的に低頻度で補正されることになる。
レート係数A0、A1、...、AMは、最終カウントFをもたらすように選択されている。最終カウントFは、例えば、IEEE1588の時間同期化においてローカル時間110を補正するための時間オフセットから導出可能である。最も頻繁に使用されるレート係数を最初に選択し、次いで、その他のものを順番に選択する。レート係数A0、A1、...、AMは、次のように決定される。
A0=floor(F/n0)
A1=floor((F−A0*n0)/n1)
A2=floor((F−A0*n0−A1*n1)/n2)
Ai=floor((F−A0*n1...−Ai−1*ni−1)/ni)
A1=floor((F−A0*n0)/n1)
A2=floor((F−A0*n0−A1*n1)/n2)
Ai=floor((F−A0*n1...−Ai−1*ni−1)/ni)
前述の例において、最終カウントFが16,793に等しい場合には、レート係数A0、A1、...、AMは、次のとおりである。
A0=4
A1=5
A2=15
A3=8
A1=5
A2=15
A3=8
ローカルクロック10内において別のカウント方式を使用することも可能であるが、これには、相対的に複雑なレート係数の選択ロジックの犠牲が伴っている。レート係数の使用頻度がレート係数の数に伴って幾何学的に減少しないカウント方式の場合には、相対的に多くの誤差を許容することにより、レート係数を次善の方式で利用することになる。
本発明の以上の詳細な説明は、例示を目的として提供したものであり、本発明のすべてを網羅することや、開示した実施例そのままに本発明を限定することを意図したものではない。従って、本発明の範囲は、添付の請求項に定義されているとおりである。
最後に本発明の代表的な実施態様を述べる。
(実施態様1)
一連の徐々に長くなっている置換周期を使用して複数のレート係数(100)の中から選択されたレート係数のシーケンスを蓄積することによって、ローカル時間(110)を補正する回路。
(実施態様1)
一連の徐々に長くなっている置換周期を使用して複数のレート係数(100)の中から選択されたレート係数のシーケンスを蓄積することによって、ローカル時間(110)を補正する回路。
(実施態様2)
前記置換周期及び前記レート係数は、前記ローカル時間(110)内における量子化誤差の蓄積を回避するべく選択される実施態様1記載の回路。
前記置換周期及び前記レート係数は、前記ローカル時間(110)内における量子化誤差の蓄積を回避するべく選択される実施態様1記載の回路。
(実施態様3)
前記置換周期及び前記レート係数は、前記ローカル時間(110)内における大きな誤差を回避するべく選択される実施態様1記載の回路。
前記置換周期及び前記レート係数は、前記ローカル時間(110)内における大きな誤差を回避するべく選択される実施態様1記載の回路。
(実施態様4)
前記置換周期は、互いの倍数になっている実施態様1から3のいずれかに記載の回路。
前記置換周期は、互いの倍数になっている実施態様1から3のいずれかに記載の回路。
(実施態様5)
前記置換周期は、2の整数乗の比率で増大する実施態様4記載の回路。
前記置換周期は、2の整数乗の比率で増大する実施態様4記載の回路。
(実施態様6)
複数のレート係数(110)の中からレート係数のシーケンスを選択する段階と、
徐々に長くなっている置換周期内において前記レート係数のシーケンスをそれぞれ蓄積する段階と、
を有するローカル時間(110)を補正する方法。
複数のレート係数(110)の中からレート係数のシーケンスを選択する段階と、
徐々に長くなっている置換周期内において前記レート係数のシーケンスをそれぞれ蓄積する段階と、
を有するローカル時間(110)を補正する方法。
(実施態様7)
前記置換周期及び前記レート係数は、前記ローカル時間(110)内における量子化誤差の蓄積を回避するべく選択されている実施態様6記載の方法。
前記置換周期及び前記レート係数は、前記ローカル時間(110)内における量子化誤差の蓄積を回避するべく選択されている実施態様6記載の方法。
(実施態様8)
レート係数のシーケンスを選択する段階は、前記ローカル時間(110)内における大きな誤差を回避するべく、レート係数のシーケンス及び前記置換周期を選択する段階を有する実施態様6記載の方法。
レート係数のシーケンスを選択する段階は、前記ローカル時間(110)内における大きな誤差を回避するべく、レート係数のシーケンス及び前記置換周期を選択する段階を有する実施態様6記載の方法。
(実施態様9)
前記レート係数のシーケンスを蓄積する段階は、互いの倍数になっている置換周期の組内において前記レート係数のシーケンスを蓄積する段階を有する実施態様6から8のいずれかに記載の方法。
前記レート係数のシーケンスを蓄積する段階は、互いの倍数になっている置換周期の組内において前記レート係数のシーケンスを蓄積する段階を有する実施態様6から8のいずれかに記載の方法。
(実施態様10)
互いの倍数になっている置換周期の組内において前記レート係数のシーケンスを蓄積する段階は、2の整数乗の比率で増大する置換周期の組内において前記レート係数のシーケンスを蓄積する段階を有する実施態様9記載の方法。
互いの倍数になっている置換周期の組内において前記レート係数のシーケンスを蓄積する段階は、2の整数乗の比率で増大する置換周期の組内において前記レート係数のシーケンスを蓄積する段階を有する実施態様9記載の方法。
100 レート係数
110 ローカル時間
110 ローカル時間
Claims (10)
- 一連の徐々に長くなっている置換周期を使用して複数のレート係数の中から選択されたレート係数のシーケンスを蓄積することによって、ローカル時間を補正する回路。
- 前記置換周期及び前記レート係数は、前記ローカル時間内における量子化誤差の蓄積を回避するべく選択される請求項1に記載の回路。
- 前記置換周期及び前記レート係数は、前記ローカル時間内における大きな誤差を回避するべく選択される請求項1に記載の回路。
- 前記置換周期は、互いの倍数になっている請求項1から3のいずれかに記載の回路。
- 前記置換周期は、2の整数乗の比率で増大する請求項4に記載の回路。
- 複数のレート係数の中からレート係数のシーケンスを選択する段階と、
徐々に長くなっている置換周期内において前記レート係数のシーケンスをそれぞれ蓄積する段階と、
を有するローカル時間を補正する方法。 - 前記置換周期及び前記レート係数は、前記ローカル時間内における量子化誤差の蓄積を回避するべく選択されている請求項6に記載の方法。
- レート係数のシーケンスを選択する段階は、前記ローカル時間内における大きな誤差を回避するべく、レート係数のシーケンス及び前記置換周期を選択する段階を有する請求項6に記載の方法。
- 前記レート係数のシーケンスを蓄積する段階は、互いの倍数になっている置換周期の組内において前記レート係数のシーケンスを蓄積する段階を有する請求項6から8のいずれかに記載の方法。
- 互いの倍数になっている置換周期の組内において前記レート係数のシーケンスを蓄積する段階は、2の整数乗の比率で増大する置換周期の組内において前記レート係数のシーケンスを蓄積する段階を有する請求項9に記載の方法。
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