CN114665848A - 占空比校准电路及方法、芯片和电子设备 - Google Patents

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丁建裕
李约廷
杨阳
郭旭
刘洋
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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Abstract

占空比校准电路及方法、芯片及电子设备，所述占空比校准电路通过计数单元采用时钟信号频率高于校正时钟信号的计数时钟信号获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，从而获取校正时钟信号的实际占空比，与将校正时钟信号与参考时钟信号进行比较获取校正时钟信号的占空比的方式相比，可以克服因参考时钟信号受到影响所导致的校正时钟信号的占空比检测不准确的问题，故而可以提高占空比检测的准确性，进而可以提高占空比校准的精度。

Description

占空比校准电路及方法、芯片和电子设备
技术领域
本发明涉及电路技术领域，具体涉及一种占空比校准电路及方法、芯片和电子设备。
背景技术
占空比的概念仅仅应用于周期信号。周期信号的占空比为该信号的高电平状态的持续时间与时钟周期的时间长度之间比值。例如，占空比为50％，即其在一个时钟周期内的一半时间中处于高电平状态。
占空比校准在许多高性能电路应用中，包括在动态逻辑电路、模拟电路、阵列等中具有重要价值，其在时钟源电路中尤其重要。
因此，如何对时钟信号的占空比进行精确地校准，成为了本领域技术人员亟需解决的技术问题。
发明内容
有鉴于此，本发明实施例提供了一种占空比校准电路及方法、芯片和电子设备，以提高占空比校准的准确性。
为实现上述目的，本发明实施例提供了一种占空比校准电路，包括：
计数单元，适于接收校正时钟信号；获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的计数时钟信号的频率高于所述校正时钟信号的频率；
控制单元，适于接收所述预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；根据所述预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；根据所述校正时钟信号的占空比与所述目标占空比之间的比较结果，生成对应的控制信号；
占空比调整单元，适于接收所述控制信号和输入时钟信号；根据所接收到的控制信号对输入时钟信号的占空比进行调整，获取对应的校正时钟信号，直至所生成的校正时钟信号的占空比达到所述目标占空比。
相应地，本发明实施例还提供了一种芯片，包括如上述任一项所述的占空比校准电路。
相应地，本发明实施例还提供了一种电子设备，包括如上述所述的芯片。
相应地，本发明实施例还提供了一种占空比校准方法，包括：
获取预设计数周期内校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的的频率高于所述校正时钟信号的频率；
根据预设计数周期内校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；
将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；
根据所述校正时钟信号的当前占空比与所述目标占空比之间的比较结果，生成对应的控制信号；
根据所述控制信号对输入时钟信号的占空比进行调整，直至所生成的校正时钟信号的占空比达到所述目标占空比。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的占空比校准电路，通过计数单元采用时钟信号频率高于校正时钟信号的计数时钟信号获取所述校正时钟信号在预设计数周期内的高电平状态和低电平状态的数量，从而获取校正时钟信号的实际占空比，与将校正时钟信号与参考时钟信号进行比较获取校正时钟信号的占空比的方式相比，可以克服因参考时钟信号受到影响所导致的校正时钟信号的占空比检测不准确的问题，故而可以提高占空比检测的准确性，进而可以提高占空比校准的精度。
附图说明
图1示出了本发明实施例中的一种占空比校准电路的结构示意图；
图2示出了本发明实施例中的一种计数单元的结构示意图；
图3为本发明实施例中一种占空比调整单元的结构示意图；
图4为本发明实施例中一种占空比整形模块的结构示意图；
图5为本发明实施例中一种延迟子模块的结构示意图；
图6为本发明实施例中一种占空比校准电路的相关信号的脉冲时序图；
图7为本发明实施例中一种占空比校准方法的流程示意图。
具体实施方式
现有的占空比校准电路存在着占空比检测不准确的问题，进而导致占空比校准的精度较低。
具体地，将校准时钟信号与预设的参考时钟信号进行比较，以获取校准时钟信号的占空比检测信息。然而，在参考时钟信号受到影响时，会导致校准时钟信号的占空比检测不准确，进而影响了占空比校准的精度。
为解决上述问题，本发明实施例中提供的一种占空比校准电路，包括：计数单元，适于接收校正时钟信号；获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的计数时钟信号的频率高于所述校正时钟信号的频率；控制单元，适于接收预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；根据预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；根据所述校正时钟信号的当前占空比与所述目标占空比之间的比较结果，生成对应的控制信号；占空比调整单元，适于接收所述控制信号和输入时钟信号；根据所述控制信号对输入时钟信号的占空比进行调整，获取所述校正时钟信号，直至所述校正时钟信号的占空比达到所述目标占空比。
本发明实施例所提供的占空比校准电路，通过计数单元采用时钟信号频率高于校正时钟信号的计数时钟信号在预设计数周期内获取所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，从而获取校正时钟信号的实际占空比，与将校正时钟信号与参考时钟信号进行比较获取校正时钟信号的占空比的方式相比，可以克服因参考时钟信号受到影响所导致的校正时钟信号的占空比检测不准确的问题，故而可以提高占空比检测的准确性，进而可以提高占空比校准的精度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1示出了本发明实施例中的一种占空比校准电路的结构示意图。参见图1，本发明实施例中的一种占空比校准电路可以包括计数单元10、控制单元20和占空比调整单元30。其中，计数单元10与控制单元20耦接，控制单元20还与占空比调整单元30耦接。
计数单元10具有第一输入端、第二输入端、第一输出端和第二输出端，其中，计数单元10的第一输入端与占空比调整单元30耦接，计数单元10的第二入端用于接收预设的计数时钟信号，计数单元10的第一输出端和第二输出端分别与控制单元20耦接。所述计数单元10用于接收占空比调整单元30输出的校正时钟信号，并获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量。其中，产生所述计数脉冲为所述计数时钟信号的频率高于所述校正时钟信号的频率。
图2示出了本发明实施例中的一种计数单元的结构示意图。如图2所示，计数单元包括第一计数模块110和第二计数模块120。
第一计数模块110具有第一输入端、第二输入端和输出端，其中，第一计数模块110的第一输入端作为所述计数单元的第一输入端或与所述计数单元的第一输入端耦接，用于接收校正时钟信号CLKcal，计数模块110的第二输入端作为计数单元的第二输入端或与计数单元的第二输入端耦接，用于接收计数时钟信号CLKcnt。第一计数模块110用于获取所述预设计数周期内所述校正时钟信号的高电平状态下产生的计数脉冲的第一数量。
本实施例中，所述第一计数模块110包括第一或门111、第一与门112和第一计数器113。其中，所述第一或门111的第一输入端作为第一计数模块110的第一输入端或与第一计数模块110的第一输入端耦接，用于接收所述校正时钟信号CLKcal，所述第一或门111的第二输入端作为第一计数模块110的第二输入端或与第一计数模块110的第二输入端耦接，用于接收所述计数时钟信号CLKcnt，所述第一或门111的输出端与所述第一与门112的第一输入端耦接；所述第一与门112的第二输入端用于接收第一计数控制信号CNT_1，所述第一与门112的输出端与所述第一计数器113的输入端耦接；所述第一计数器113的输出端作为所述第一计数模块110的输出端或与所述第一计数模块110的输出端耦接。其中，第一计数控制信号CNT_1在所述预设计数周期内为高电平。
第二计数模块120具有第一输入端、第二输入端和输出端，其中，第二计数模块120的第一输入端作为计数单元的第一输入端或与计数单元的第一输入端耦接，用于接收校正时钟信号CLKcal，第二计数模块120的第二输入端作为计数单元的第二输入端或与计数单元的第二输入端耦接，用于接收所述计数时钟信号CLKcnt，第二计数模块120的输出端作为计数单元的第二输出端或与计数单元的第二输出端耦接。第二计数模块120用于获取所述预设计数周期内所述校正时钟信号的低电平状态下产生的计数脉冲的第二数量。
本实施例中，第二计数模块120包括第二与门121、第二或门122和第二计数器123。其中，所述第二与门121的第一输入端作为第二计数模块120的第一输入端或与第二计数模块120的第一输入端耦接，用于接收所述校正时钟信号CLKcal，所述第二与门121的第二输入端作为第二计数模块120的第二输入端或与第二计数模块120的第二输入端耦接，用于接收所述计数时钟信号CLKcnt，所述第二与门121的输出端与所述第二或门122的第一输入端耦接；所述第二或门122的第二输入端用于接收第二计数控制信号CNT_2，所述第二与门122的输出端与所述第二计数器123的输入端耦接；所述第二计数器123的输出端作为所述第二计数模块120的输出端或与所述第二计数模块120的输出端耦接。其中，第二计数控制信号CNT_2在所述预设计数周期内为低电平。
请继续参见图1，控制单元20具有第一输入端、第二输入端和输出端，其中，控制单元20的第一输入端和第二输入端分别与计数单元10耦接，控制单元20的输出端与占空比调整单元30耦接。控制单元20用于接收预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；根据预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；根据所述校正时钟信号的当前占空比与所述目标占空比之间的比较结果，生成对应的控制信号。
占空比调整单元30具有第一输入端、第二输入端和输出端，其中，占空比调整单元30的第一输入端与所述控制单元20耦接，占空比调整单元30的第二输入端用于接收所述输入时钟信号，占空比调整单元30的输出端与计数单元10耦接。占空比调整单元30用于接收所述控制信号和输入时钟信号；根据所接收到的控制信号对输入时钟信号的占空比进行调整，获取所述校正时钟信号，直至所述校正时钟信号的占空比达到所述目标占空比。
具体地，控制单元20包括有限状态机。所述有限状态机具有预设数量的状态，以在该预设数量的状态之间进行切换，从而实现输出不同的控制信号给占空比调整单元30，以使得占空比调整单元30能够根据所述控制信号对输入时钟信号的占空比进行对应地调整。
本实施例中，有限状态机采用升压控制信号和降压控制信号，实现对校正时钟信号的占空比控制。具体地，有限状态机用于在确定所述校正时钟信号的当前占空比低于所述目标占空比时，生成对应的升压控制信号；当确定所述校正时钟信号的占空比高于所述目标占空比时，生成对应的降压控制信号。
相应地，占空比调整单元30用于产生多个档位的调节电压；在接收到所述升压控制信号时，采用高于当前档位调节电压的下一档位调节电压对所述输入时钟信号的占空比进行调整；在接收到所述降压控制信号时，采用低于当前档位调节电压的下一档位调节电压对所述输入时钟信号的占空比进行调整。
图3示出了本发明实施例中的一种占空比调整单元的结构示意图。参见图3，本发明实施例中的一种占空比调整单元包括调节电压提供模块310和占空比整形模块320。其中，调节电压提供模块310和占空比整形模块320之间相互耦接。
所述调节电压提供模块310具有输入端和输出端，其中，所述调节电压提供模块310的输入端作为占空比调整单元的第一输入端或与占空比调整单元的第一输入端耦接，所述调节电压提供模块310的输出端与占空比整形模块320耦接。所述调节电压提供模块310用于采用串联连接的多个分压电阻对预设的第一电源电压进行分压处理，生成多个档位的调节电压；在接收到所述升压控制信号时，选取高于当前档位调节电压的下一档位调节电压并输出；在接收到所述降压控制信号时，选取低于当前档位调节电压的下一档位调节电压并输出。
具体地，所述调节电压提供模块310包括调节电压生成子模块311和选择输出子模块312。其中，调节电压生成子模块311与选择输出子模块312之间相互耦接。
调节电压生成子模块311具有输入端和N个输出端，其中，调节电压生成子模块311的输入端用于接收所述第一电源电压VDD1，调节电压生成子模块311的N个输出端分别与选择输出子模块312耦接。所述调节电压生成子模块311可以采用串联连接的多个分压电阻对预设的第一电源电压进行分压处理，生成多个档位的调节电压并输出。
具体地，所述调节电压生成子模块311包括电流源I1和N个串联连接的分压电阻Rt1～RtN(N为大于1的整数)。其中，电流源I1的第一端用于接收所述第一电源电压VDD1，电流源I1的第二端通过N个串联连接的分压电阻Rt1～RtN接地。
需要指出的是，所述调节电压生成子模块311的N个输出端分别与N个分压电阻Rt1～RtN一一对应设置。具体地，N个分压电阻Rt1～RtN的第一端分别作为所述调节电压生成子模块311的N个输出端或分别所述调节电压生成子模块311的N个输出端耦接。具体地，分压电阻Rt1的第一端作为所述调节电压生成子模块311的第一输出端或与所述调节电压生成子模块311的第一输出端耦接，分压电阻Rt2的第一端作为所述调节电压生成子模块311的第二输出端或与所述调节电压生成子模块311的第二输出端耦接，......，分压电阻RtN的第一端作为所述调节电压生成子模块311的第N输出端或与所述调节电压生成子模块311的第N输出端耦接。
相应地，选择输出子模块312具有N个输入端、控制端和输出端，其中，选择输出子模块312的N个输入端分别用于接收所述调节电压生成子模块311输出的N个档位的调节电压，选择输出子模块312的控制端作为调节电压提供模块310的输入端或与调节电压提供模块310的输入端耦接，选择输出子模块312的输出端作为调节电压提供模块310的输出端或与调节电压提供模块310的输出端耦接。选择输出子模块312用于在接收到所述升压控制信号Ctrlinc时，选取高于当前档位调节电压的下一档位调节电压并输出；在接收到所述降压控制信号Ctrldec时，选取低于当前档位调节电压的下一档位调节电压并输出。
本实施例中，选择输出子模块312包括多路开关(MUX)。多路开关具有N个输入端和输出端，分别作为选择输出子模块312的N个输入端和输出端。在其他实施例中，选择输出子模块还能够采用其他具有相同结构的功能实现，在此不做限制。
占空比整形模块320具有第一输入端、第二输入端和输出端，其中，占空比整形模块320的第一输入端作为占空比调整单元的第二输入端或占空比调整单元的第二输入端耦接，占空比整形模块320的第二输入端与调节电压提供模块310的输出端耦接，占空比整形模块320的输出端作为占空比调整单元的输出端或与占空比调整单元的输出端耦接。占空比整形模块320用于接收相应档位调节电压；采用所接收到的相应档位调节电压对所述输入时钟信号的占空比进行调整，获取所述校正时钟信号。
请继续参见图3，本实施例中，占空比整形模块320包括第一反相器321和第二反相器322。其中，第一反相器321和第二反相器322之间相互耦接。
所述第一反相器321包括第一PMOS管P1和第一NMOS管N1。其中，所述第一PMOS管P1的栅端与所述第一NMOS管N1的栅端耦接，且作为所述占空比整形模块320的第一输入端或与所述占空比整形模块320的第一输入端耦接，所述第一PMOS管P1的源端用于接收第二电源电压VDD2，所述第一PMOS管P1的漏端与所述第一NMOS管N1的漏端耦接，且作为所述第一反相器321的输出端或与所述第一反相器321的输出端耦接；所述第一NMOS管N1的源端接地。所述第一反相器321用于采用相应档位调节电压对第一PMOS管P1和第一NMOS管N1的导通时间的比例进行调节，从而实现对输入时钟信号CLKin的占空比的调整，并对所述输入时钟信号CLKin进行反相处理，获取反相时钟信号。
所述第二反相器322包括第二PMOS管P2和第二NMOS管N2。其中，所述第二PMOS管P2的栅端与所述第二NMOS管N2的栅端耦接，且作为所述第二反相器322的输入端或与所述第二反相器322的输入端耦接，所述第二PMOS管P2的源端用于接收所述第二电源电压VDD2，所述第二PMOS管P2的漏端与所述第二NMOS管N2的漏端耦接，且作为所述占空比整形模块的输出端或与所述占空比整形模块的输出端耦接；所述第二NMOS管N2的源端接地。所述第二反相器322用于对所述第一反相器321输出的反相时钟信号进行缓冲和反相处理，从而产生所述校正时钟信号CLKcal。
本实施例中，所述占空比整形模块320还包括偏置电压生成子模块(未标示)。
偏置电压生成子模块具有输入端和输出端，其中，偏置电压生成子模块的输入端作为所述占空比整形模块320的第一输入端或所述占空比整形模块320第一输入端耦接，偏置电压生成子模块的输出端与所述第一反相器321的输入端耦接。偏置电压生成子模块用于接收相应档位调节电压，并对所述相应档位调节电压进行偏置处理，获取对应的偏置电压。
本实施例中，所述偏置电压生成子模块包括第一电阻R1。第一电阻R1的第一端作为偏置电压生成子模块的输入端或与偏置电压生成子模块的输入端耦接，第一电阻R1的第二端作为偏置电压生成子模块的输出端或与偏置电压生成子模块的输出端耦接。
本实施例中，所述占空比整形模块320还包括交流耦合子模块(未标示)。
所述交流耦合子模块具有输入端和输出端，其中，所述交流耦合子模块的输入端作为占空比整形模块320的第二输入端或与所述占空比整形模块320的第二输入端耦接，所述交流耦合子模块的输出端与所述第一反相器321的输入端耦接。所述交流耦合子模块用于对输入时钟信号CLKin进行直流信号隔除处理。
本实施例中，所述交流耦合子模块包括第一电容C1。第一电容C1的第一端作为所述交流耦合子模块的输入端或与所述交流耦合子模块的输入端耦接，用于接收所述输入时钟信号CLKin，第一电容C1的第二端作为所述交流耦合子模块的输出端或与所述交流耦合子模块的输出端耦接，与第一反相器321的输入端耦接。
在其他实施例中，所述占空比整形单元还能够采用其他具有相同功能的结构实现。
图4示出了本发明实施例中的另一种占空比整形模块的结构示意图；图5示出了图4中的占空比整形模块中的延迟子模块一实施例的结构示意图。结合参见图4和图5，所述占空比整形模块包括第三反相器421、第一选择子模块422、延迟子模块423、第三或门424和第二选择子模块425。
第三反相器421具有输入端和输出端，其中，第三反相器421输入端作为占空比整形模块的第二输入端或占空比整形模块的第二输入端耦接，用于接收所述输入时钟信号CLKin，第三反相器421的输出端与第一选择子模块422的第一输入端耦接。第三反相器421用于接收所述输入时钟信号CLKin，并对所述输入时钟信号CLKin进行反相处理，获取所述输入反相时钟信号。
第一选择子模块422具有第一输入端、第二输入端、选择控制端与输出端，其中，第一选择子模块422的第一输入端作为占空比整形模块的第一输入端或与占空比整形模块的第一输入端耦接，用于接收所述输入时钟信号CLKin，第一选择子模块422的第二输入端与所述第三反相器421的输出端耦接，所述第一选择子模块422的选择控制端用于接收第一选择控制信号SELECT1，第一选择子模块422的输出端分别与所述延迟子模块423、第三或门424和第二选择子模块425耦接。第一选择子模块422用于接收所述第一选择控制信号SELECT1，根据所述第一选择控制信号SELECT1选择所述输入时钟信号CLKin或者所述输入反相时钟信号作为选择时钟信号。其中，在校正时钟信号的占空比高于目标占空比时，第一选择控制信号SELECT1为逻辑1；在校正时钟信号的占空比低于目标占空比时，第一选择控制信号SELECT1为逻辑0。
作为一种示例，所述第一选择子模块422为多路开关。在其他实施例中，所述第一选择子模块422还能够为其他具有相同功能的结构，在此不做限制。
延迟子模块423具有输入端、控制端和输出端，其中，延迟子模块423的输入端与第一选择子模块422耦接，延迟子模块423的控制端作为所述占空比整形模块的第一输入端或与所述占空比整形模块的第一输入端耦接，延迟子模块423的输出端与所述第三或门424的第一输入端耦接。延迟子模块423可以接收所述选择时钟信号，并采用所述相应档位调节电压对所述选择时钟信号进行延迟处理，获取延迟时钟信号。
作为一种示例，延迟子模块423包括(M-1)个压控电容Cx1～CxM和串联连接的M个缓冲器Buf1～BufM(M为大于1的整数)，每个压控电容Cxi(i为大于1或等于1且小于或等于M的整数)的第一端用于接收相应档位调节电压VTUNEi，每个压控电容Cxi的第二端与对应的缓冲器Bufi的输出端耦接。
第三或门424具有第一输入端、第二输入端和输出端，其中，第三或门424的第一输入端与所述延迟子模块423耦接，第三或门424的第二输入端与所述第一选择子模块422耦接，所述第三或门424的输出端与第二选择子模块425耦接。所述第三或门424用于接收所述选择输出时钟信号和所述延迟时钟信号，并根据所述输出时钟信号和所述延迟时钟信号，获取初始校正时钟信号。
第二选择子模块425具有第一输入端、第二输入端和输出端，其中，第二选择子模块425的第一输入端与所述第一选择子模块422耦接，第二选择子模块425的第二输入端与所述第三或门424的输出端耦接，第二选择子模块425的输出端作为所述占空比整形模块的输出端或与所述占空比整形模块的输出端耦接。第二选择子模块425用于接收第二选择控制信号SELECT2，并根据所述第二选择控制信号SELECT2选取所述选择时钟信号和所述初始校正时钟信号作为所述校正时钟信号CLKcal。
作为一种示例，第二选择子模块425为多路开关。在其他实施例中，所述第二选择子模块425还能够为其他具有相同功能的结构，在此不做限制。
上述对本发明实施例中的占空比校准电路的结构进行了介绍，下面将对上述的占空比校准电路的工作原理进行描述。
图6示出了本发明实施例中的占空比校准电路的相关信号的脉冲时序图；图7是本发明实施例中的一种占空比校准方法的流程示意图。结合参见图1至图7，本发明实施例中的占空比校准方法具体可以包括：
步骤S701：获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的计数时钟信号的频率高于所述校正时钟信号的频率。
获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，以在后续获取校正时钟信号的当前占空比。
计数时钟信号CLKcnt用于对预设计数周期内校正时钟信号CLKcal的高电平状态和低电平状态进行检测。具体地，获取预设计数周期内校正时钟信号CLKcal的高电平状态下产生的计数脉冲的第一数量，以及预设计数周期内校正时钟信号CLKcal低电平状态产生的计数脉冲的第二数量。
因此，所述计数时钟信号CLKcnt的频率需高于所述校正时钟信号CLKcal，以能够采用所述计数时钟信号CLKcnt获取预设计数周期内校正时钟信号CLKcal的高电平状态和低电平状态下产生的计数脉冲的数量。
计数时钟信号CLKcnt可以由任何合适的时钟信号发生源产生。作为一种示例，采用环形振荡器(VCO)产生计数时钟信号CLKcnt。
可以理解的是，在校正时钟信号CLKcal的频率一定的前提下，若计数时钟信号CLKcnt的频率越高，则预设计数周期内校正时钟信号CLKcal的高电平状态下产生的计数脉冲的第一数量和低电平状态下产生的计数脉冲的第二数量的数值相应越大，则第一数量和第二数量更能够精确地反映出所获取的第一数量与第二数量之间的细微差异，故而可以提高后续所获取的校正时钟信号CLKcal的占空比的精度，相应有助于提高占空比校准的精度。
预设计数周期可以根据实际的需要进行设置。具体地，预设计数周期与计数时钟信号CLKcnt与校正时钟信号CLKcal的频率和计数精度相关。
例如，在计数时钟信号与校正时钟信号之间频率比为100：1的情况下，在一个校正时钟周期内仅能够达到1％的计数精度，因此，当计数精度为1‰，则相应需要10个校正时钟周期实现。
因此，预设计数周期与计数时钟信号CLKcnt与校正时钟信号CLKcal之间频率比成正比例关系，而与计数精度之间成反比例关系。
本实施例中，采用计数单元10分别获取预设计数周期内校正时钟信号CLKcal的高电平状态下和低电平状态产生的计数脉冲的数量。具体地，采用第一计数模块110获取预设计数周期内校正时钟信号CLKcal的高电平状态下产生的计数脉冲的第一数量，并采用第二计数模块120获取预设计数周期内校正时钟信号CLKcal的低高电平状态下产生的计数脉冲的第二数量。
在采用计数单元10执行计数之前，先执行相应的初始化操作，以使得计数单元10处于就绪状态。具体地，设置计数使能信号CNT_EN、第一计数控制信号CNT_1和第二计数控制信号CNT_1和计数重置信号RST。
具体地，计数使能信号CNT_EN和第一计数控制信号CNT_1在所述计数时钟周期内为高电平，第二计数控制信号CNT_2在所述计数时钟周期内为高电平，且在所述计数时钟周期开始之前，通过计数重置信号RST将第一计数模块和第二计数模块进行计数值清零处理。
计数开始，在第一计数模块110中，当校正时钟信号CLKcal处于高电平状态时，第一或门111的输出端的输出信号由计数时钟信号CLKcnt决定，也即与第一或门111的输出端的输出信号与计数时钟信号CLKcnt相同。同时，第一与门112的第二输出端用于接收第一计数控制信号CNT_1，且第一计数控制信号CNT_1在计数周期内为高电平，因此，第二与门112的输出端的输出信号由其第一输入端的计数时钟信号CLKcnt决定，使得第二与门112的输出端的输出信号与计数时钟信号CLKcnt相同，进而使得第一计数器113可以对预设计数周期内校正时钟信号CLKcal的高电平状态下产生的计数脉冲进行计数。
类似地，在第二计数模块120中，当校正时钟信号CLKcal处于低电平状态时，第二与门121的输出端的输出信号由计数时钟信号CLKcnt决定，也即第二与门121的输出端的输出信号与计数时钟信号CLKcnt相同。同时，第二或门122的第二输出端用于接收第二计数控制信号CNT_2，且第二计数控制信号CNT_2在计数周期内为低电平，因此，第二或门122的输出端的输出信号由其第一输入端的计数时钟信号CLKcnt决定，使得第二或门122的输出端的输出信号与计数时钟信号CLKcnt相同，进而使得第二计数器123可以对预设计数周期内校正时钟信号CLKcal的低电平状态下产生的计数脉冲进行计数。
步骤S702：根据预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息。
获取所述校正时钟信号CLKcal的当前占空比信息，以与校正时钟信号CLKcal的目标占空比进行比较，从而可以根据比较结果对校正时钟信号CLKcal的目标占空比进行调节。
具体地，根据预设计数周期内校正时钟信号CLKcal在高电平状态下和低电平状态下产生的计数时钟信号的数量，获取所述校正时钟信号CLKcal的当前占空比信息的步骤包括：计算预设计数周期内校正时钟信号CLKcal的高电平状态下产生的计数脉冲的第一数量与预设计数周期内校正时钟信号CLKcal的高电平状态产生的计数脉冲的第一数量和低电平状态下产生的计数脉冲的第二数量之和之间的比值，获取所述校正时钟信号CLKcal的当前占空比信息。
例如，预设计数周期内校正时钟信号在高电平状态下和低电平状态下产生的计数时钟信号的数量分别为2500和7500，则所述校正时钟信号的当前占空比为2500/(2500+7500)，即25％。
本实施例中，采用控制单元20根据预设计数周期内校正时钟信号CLKcal的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号CLKcal的当前占空比信息。
具体地，控制单元20在确定预设计数周期结束时，生成对应的读取控制信号Ctr_Read并发送至计数单元10，以使得计数单元10中的第一计数模块110和第二计数模块120对预设计数周期内校正时钟信号CLKcal的高电平状态下产生的计数脉冲的第一数量和低电平状态下产生的计数脉冲的第二数量分别进行锁存。之后，控制单元20从计数单元10中的第一计数模块110和第二计数模块120内分别获取预设计数周期内校正时钟信号CLKcal的高电平状态下产生的计数脉冲的第一数量和低电平状态下产生的计数脉冲的第二数量，并采用从计数单元10中的第一计数模块110和第二计数模块120内分别获取的第一数量和第二数量，通过计算获取所述校正时钟信号CLKcal的当前占空比信息。
可以看出，通过对预设计数周期内校正时钟信号CLKcal的高电平状态下产生的计数脉冲的第一数量和低电平状态下产生的计数脉冲的第二数量，获取校正时钟信号CLKcal的当前占空比信息，而非将校正时钟信号与参考时钟信号进行比较，以获取校正时钟信号的当前占空比信息，可以避免因参考时钟信号不准确导致所获取的校正时钟信号的当前占空比不准确，故而可以提高占空比检测的准确性，进而可以提高占空比校准的精度。
步骤S703：将所述校正时钟信号的占空比与预设的目标占空比进行比较，并根据所述校正时钟信号的占空比与预设的目标占空比之间比较结果，生成对应的控制信号。
将所述校正时钟信号CLKcal的占空比与预设的目标占空比进行比较，获取对应的比较结果，并根据比较结果生成对应的控制信号，以实现对校正时钟信号CLKcal的占空比控制。
本实施例中，采用控制单元20将所述校正时钟信号CLKcal的占空比与预设的目标占空比进行比较，并根据所述校正时钟信号CLKcal的占空比与预设的目标占空比之间比较结果，生成对应的控制信号。
后续，通过调整调节电压VTUNE的大小，以实现对输入时钟信号的占空比进行调整，相应地，控制单元20采用升压控制信号Ctrlinc和降压控制信号Ctrldec，以实现对调节电压VTUNE的调整。
具体地，控制单元20在确定校正时钟信号CLKcal的当前占空比高于目标占空比时，生成所述降压控制信号Ctrldec，以实现调节电压VTUNE的减量调整；在确定校正时钟信号CLKcal的当前占空比低于目标占空比时，生成所述升压控制信号Ctrlinc，以实现调节电压VTUNE的增量调整。
步骤S704：根据所述控制信号对输入时钟信号的占空比进行调整，直至所生成的校正时钟信号的占空比达到所述目标占空比。
根据所接收到的控制信号对输入时钟信号CLKin的占空比进行调整，从而最终实现校正时钟信号CLKcal的占空比达到目标占空比。
本实施例中，采用占空比调整单元30根据所接收到的控制信号对输入时钟信号CLKin的占空比进行调整。
具体地，占空比调整单元30中的调节电压提供模块310采用串联连接的多个分压电阻Rt1～RtN对预设的第一电源电压VDD1进行分压处理，生成多个档位的调节电压VTUNE1～VTUNEN；在接收到所述升压控制信号Ctrlinc时，选取高于当前档位调节电压的下一档位调节电压并输出；在接收到所述降压控制信号Ctrldec时，选取低于当前档位调节电压的下一档位调节电压并输出。
本实施例中，占空比调整单元30中的调节电压提供模块310采用调节电压生成子模块311生成多个档位的调节电压。其中，调节电压生成子模块311所生成对N个档位的调节电压可以采用如下的公式计算获取：
VTUNEi＝VDD-ITUNE*(Rt1+Rt2+……+Rt(i-1)) (1)
其中，VTUNEi表示第i档位调节电压，ITUNE表示电流源输出的恒定电流，Rt(i-1)表示第(i-1)个分压电阻，i为大于或等于1且小于或等于N的整数。
调节电压提供模块310中的选择输出子模块312在接收到所述升压控制信号Ctrlinc时，选取高于当前档位调节电压的下一档位调节电压并输出；在接收到所述降压控制信号Ctrldec时，选取低于当前档位调节电压的下一档位调节电压并输出。
由公式(1)可知，调节电压VTUNEi与其所处的档位i之间成反比，即高档位的调节电压低于低档位的调节电压。因此，当前档位调节电压为第i档位调节电压VTUNEi时，高于当前档位调节电压的下一档位调节电压则为VTUNE(i-1)，低于当前档位调节电压的下一档位调节电压则为VTUNE(i+1)。
占空比调整单元30中的占空比整形模块320则接收相应档位调节电压VTUNEi，并采用所接收到的相应档位调节电压VTUNEi对所述输入时钟信号CLKin的占空比进行调整。
请参见图3，本实施例中，在采用所接收到的相应档位调节电压VTUNEi对所述输入时钟信号CLKin的占空比进行调整时，第一电容C1将输入时钟信号CLKin进行直流隔除处理后输出至第一反相器311的输入端，消除输入时钟信号CLKin中的直流信号对占空比调整产生的干扰。
与此同时，调节电压提供模块310提供的相应档位调节电压VTUNEi通过第一电阻R1进行偏置处理后生成对应的偏置电压提供至第一反相器311的输入端，从而为占空比整形模块提供偏置电压。因此，通过相应档位调节电压对第一反相器311中的第一PMOS管P1和第一NMOS管N1的导通时间比例进行调整，也即通过偏置电压，对第一反相器311中的第一PMOS管P1和第一NMOS管N1的导通时间比例进行调整，从而实现对输入时钟信号CLKin进行第一反相处理，生成对应的反相时钟信号，并实现对反相时钟信号的占空比的调整。
具体地，当偏置电压越大时，第一PMOS管P1的导通时间减少，第一NMOS管N1的导通时间相应增加，从而使得反相时钟信号的占空比降低；反之，偏置电压越小时，第一PMOS管P1的导通时间增加，第一NMOS管N1的导通时间相应减少，从而使得反相时钟信号的占空比提高。
接着，采用第二反相器322对第一反相时钟信号进行缓冲和反相处理，使得所生成的校正时钟信号CLKcal与输入时钟信号CLKin保持同相。而且，校正时钟信号CLKcal与第一反相时钟信号反相，因此，当第一反相时钟信号的占空比提高时，校正时钟信号CLKcal的占空比相应降低；当第一反相时钟信号的占空比降低时，校正时钟信号CLKcal的占空比相应提高。
因此，校正时钟信号CLKcal的当前占空比高于目标占空比时，通过减小输入占空比整形模块的调节电压VTUNE，以降低校正时钟信号CLKcal的占空比；当校正时钟信号CLKcal的当前占空比低于目标占空比时，通过增加输入占空比整形模块的调节电压VTUNE，以提高校正时钟信号CLKcal的占空比。如此循环往复，直至所生成的校正时钟信号CLKcal的占空比达到所述目标占空比。
在其他实施例中，占空比整形模块320还能够通过选取占空比低于目标占空比的输入时钟信号或输入反相时钟信号，并通过对所述占空比低于目标占空比的输入时钟信号或输入反相时钟信号进行占空比提升处理，以使得所获取的校正时钟信号的占空比达到目标占空比，具体请参见图4和图5。
如图4和图5所示，初始时，第一选择控制信号SELECT1和第二选择控制信号SELECT2均为逻辑0。此时，输入时钟信号CLKin作为校准时钟信号CLKcal进行输出。若校准时钟信号CLKcal的当前占空比高于目标占空比，表明输入时钟信号CLKin的占空比高于目标占空比，则第一选择控制信号SELECT1由逻辑0变为逻辑1，使得第一选择子模块422将占空比低于目标占空比的输入反相时钟信号作为选择时钟信号进行输出。反之，若校准时钟信号CLKcal的当前占空比低于目标占空比，表明输入时钟信号CLKin的占空比低于目标占空比，则第一选择控制信号SELECT1的数值保持逻辑0不变，第一选择子模块422将占空比低于目标占空比的输入时钟信号CLKin作为选择时钟信号进行输出。
在完成第一选择控制信号SELECT1的数值设定之后，将第二选择控制信号SELECT2的数值从逻辑0变为逻辑1，以使得第二选择子模块425将第三或门424输出的初始校正时钟信号作为校正时钟信号进行输出。
其中，第三或门424输出的初始校正时钟信号为根据选择时钟信号和延迟时钟信号产生。具体地，选择时钟信号和延迟时钟信号经过第三或门424之进行逻辑或处理之后，使得第三或门424输出的初始校正时钟信号的上升沿由选择时钟信号的上升沿决定，而初始校正时钟信号的下降沿则由选择时钟信号经延迟后得到的延迟时钟信号的下降沿决定。
因此，在校正时钟信号CLKcal的占空比小于目标占空比的情况下，通过提高相应档位调节电压VTUNEi，使得延迟子模块423的延迟时间增加，以使得延迟时钟信号的下降沿延迟到来，从而增加校正时钟信号的占空比；在校正时钟信号的占空比大于目标占空比的情况下，通过降低相应档位调节电压VTUNEi，使得延迟子模块423的延迟时间减少，以使得延迟时钟信号的下降沿提前到来，从而降低校正时钟信号的占空比。如此循环往复，直至所生成的校正时钟信号CLKcal的占空比达到所述目标占空比。
相应地，本发明实施例还提供了一种芯片，包括所述的占空比校准电路。其中，所述的占空比校准电路请参见前述部分的介绍，在此不再赘述。
相应地，本发明实施例还提供了一种电子设备，包括所述的芯片，所述的芯片包括所述占空比校准电路。其中，所述的占空比校准电路请参见前述部分的介绍，在此不再赘述。
上文描述了本发明实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本发明实施例披露、公开的实施例方案。
虽然本发明实施例披露如上，但本申请并非限定于此。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各种更动与修改，因此本申请的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种占空比校准电路，其特征在于，包括：
计数单元，适于接收校正时钟信号；获取预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的所述计数时钟信号的频率高于所述校正时钟信号的频率；
控制单元，适于接收所述预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量；根据所述预设计数周期内所述校正时钟信号的高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；根据所述校正时钟信号的当前占空比与所述目标占空比之间的比较结果，生成对应的控制信号；
占空比调整单元，适于接收所述控制信号和输入时钟信号；根据所述控制信号对所述输入时钟信号的占空比进行调整，获取对应的校正时钟信号，直至所述校正时钟信号的占空比达到所述目标占空比。
2.根据权利要求1所述的占空比校准电路，其特征在于，所述计数单元包括：
第一计数模块，适于获取所述预设计数周期内所述校正时钟信号的高电平状态下产生的计数脉冲的第一数量；
第二计数模块，适于获取所述预设计数周期内所述校正时钟信号的低电平状态下产生的计数脉冲的第二数量。
3.根据权利要求2所述的占空比校准电路，其特征在于，所述第一计数模块包括第一或门、第一与门和第一计数器；
所述第一或门的第一输入端用于接收所述校正时钟信号，所述第一或门的第二输入端用于接收所述计数时钟信号，所述第一或门的输出端与所述第一与门的第一输入端耦接；
所述第一与门的第二输入端用于接收第一计数控制信号，所述第一与门的输出端与所述第一计数器的输入端耦接；所述第一计数控制信号在所述计数周期内为高电平；
所述第一计数器的输出端作为所述第一计数模块的输出端或与所述第一计数模块的输出端耦接。
4.根据权利要求2所述的占空比校准电路，其特征在于，所述第二计数模块包括第二与门、第二或门和第二计数器；
所述第二与门的第一输入端用于接收所述校正时钟信号，所述第二与门的第二输入端用于接收所述计数时钟信号，所述第二与门的输出端与所述第二或门的第一输入端耦接；
所述第二或门的第二输入端用于接收第二计数控制信号，所述第二与门的输出端与所述第二计数器的输入端耦接；所述第二计数控制信号在所述计数周期内为低电平；
所述第二计数器的输出端作为所述第二计数模块的输出端或与所述第二计数模块的输出端耦接。
5.根据权利要求1所述的占空比校准电路，其特征在于，所述控制单元，适于在确定所述校正时钟信号的占空比高于所述目标占空比时，生成对应的降压控制信号；在确定所述校正时钟信号的占空比低于所述目标占空比时，生成对应的升压控制信号；
所述占空比调整单元，适于产生多个档位的调节电压；在接收到所述升压控制信号时，采用高于当前档位调节电压的下一档位调节电压对所述输入时钟信号的占空比进行调整；在接收到所述降压控制信号时，采用低于当前档位调节电压的下一档位调节电压对所述输入时钟信号的占空比进行调整。
6.根据权利要求1或5所述的占空比校准电路，其特征在于，所述控制单元包括有限状态机。
7.根据权利要求5所述的占空比校准电路，其特征在于，所述占空比调整单元包括：
调节电压提供模块，适于接收第一电源电压，并采用串联连接的多个分压电阻对所述第一电源电压进行分压处理，生成多个档位的调节电压；在接收到所述升压控制信号时，选取高于当前档位调节电压的下一档位调节电压并输出；在接收到所述降压控制信号时，选取低于当前档位调节电压的下一档位调节电压并输出；
占空比整形模块，适于接收相应档位调节电压，并采用所接收到的相应档位调节电压对所述输入时钟信号的占空比进行调整。
8.根据权利要求7所述的占空比校准电路，其特征在于，所述调节电压提供模块包括：
调节电压生成子模块，适于接收第一电源电压，并采用串联连接的多个分压电阻对所述第一电源电压进行分压处理，生成多个档位的调节电压；
选择输出子模块，适于在接收到所述升压控制信号时，选取高于当前档位调节电压的下一档位调节电压并输出；在接收到所述降压控制信号时，选取低于当前档位调节电压的下一档位调节电压并输出。
9.根据权利要求8所述的占空比校准电路，其特征在于，所述调节电压生成子模块包括电流源和所述串联连接的多个分压电阻；
所述电流源的第一端用于接收所述第一电源电压，所述电流源的第二端通过所述串联连接的多个分压电阻接地。
10.根据权利要求8所述的占空比校准电路，其特征在于，所述选择输出子模块包括多路开关。
11.根据权利要求7所述的占空比校准电路，其特征在于，所述占空比整形模块包括第一反相器和第二反相器；
所述第一反相器包括第一PMOS管和第一NMOS管；所述第一PMOS管的栅端与所述第一NMOS管的栅端耦接，且作为所述占空比整形模块的输入端或与所述占空比整形模块的输入端耦接，所述第一PMOS管的源端用于接收第二电源电压，所述第一PMOS管的漏端与所述第一NMOS管的漏端耦接，且作为所述第一反相器的输出端或与所述第一反相器的输出端耦接；所述第一NMOS管的源端接地；
所述第二反相器包括第二PMOS管和第二NMOS管；所述第二PMOS管的栅端与所述第二NMOS管的栅端耦接，且作为所述第二反相器的输入端或与所述第二反相器的输入端耦接，所述第二PMOS管的源端用于接收所述第二电源电压，所述第二PMOS管的漏端与所述第二NMOS管的漏端耦接，且作为所述占空比整形模块的的输出端或与所述占空比整形模块的的输出端耦接；所述第二NMOS管的源端接地。
12.根据权利要求11所述的占空比校准电路，其特征在于，所述占空比整形模块还包括：
偏置电压生成子模块，适于接收相应档位调节电压，并对所述相应档位调节电压进行偏置处理，获取对应的偏置电压。
13.根据权利要求12所述的占空比校准电路，其特征在于，所述偏置电压生成子模块包括第一电阻；
所述第一电阻的第一端用于接收相应档位调节电压，所述第一电阻的第二端与所述第一反相器耦接。
14.根据权利要求11所述的占空比校准电路，其特征在于，所述占空比整形模块还包括：
交流耦合子模块，适于接收所述输入时钟信号，并对所述输入时钟信号进行直流信号隔除处理。
15.根据权利要求14所述的占空比校准电路，其特征在于，所述交流耦合子模块包括第一电容；
所述第一电容的第一端用于接收所述输入时钟信号，所述第一电容的第二端与所述第一反相器耦接。
16.根据权利要求7所述的占空比校准电路，其特征在于，所述占空比整形单元包括：
第三反相器，适于接收所述输入时钟信号，对所述输入时钟信号进行反相处理，获取输入反相时钟信号；
第一选择子模块，适于接收第一选择控制信号，根据所述第一选择控制信号选择所述输入时钟信号或者所述输入反相时钟信号作为选择时钟信号；其中，在校正时钟信号的占空比高于目标占空比时，第一选择控制信号为逻辑1；在校正时钟信号的占空比低于目标占空比时，第一选择控制信号为逻辑0；延迟子模块，适于接收所述选择时钟信号和相应档位调节电压，并采用所述相应档位调节电压对所述选择时钟信号进行延迟处理，获取延迟时钟信号；第三或门，适于接收所述选择输出时钟信号和所述延迟时钟信号，并根据所述输出时钟信号和所述延迟时钟信号，获取初始校正时钟信号；
第二选择子模块，适于接收第二选择控制信号，并根据所述第二选择控制信号选取所述选择时钟信号和所述初始校正时钟信号作为所述校正时钟信号；其中，初始时，第二选择控制信号为逻辑0；在获取第一选择控制信号的逻辑值之后，第二选择控制信号为逻辑1。
17.根据权利要求16所述的占空比校准电路，其特征在于，所述延迟子模块包括：(M-1)个压控电容和M个串联连接的缓冲器，其中，M为大于1的整数；
每个所述压控电容的第一端用于接收相应档位调节电压，每个压控电容Cxi的第二端分别与对应的缓冲器的输出端耦接。
18.一种芯片，其特征在于，包括如权利要求1-17任一项所述的占空比校准电路。
19.一种电子设备，其特征在于，包括如权利要求18所述的芯片。
20.一种占空比校准方法，其特征在于，包括：
获取预设计数周期内校正时钟信号在高电平状态和低电平状态下产生的计数脉冲的数量；产生所述计数脉冲的计数时钟信号的频率高于所述校正时钟信号的频率；
根据预设计数周期内校正时钟信号在高电平状态和低电平状态下产生的计数脉冲的数量，获取所述校正时钟信号的当前占空比信息；
将所述校正时钟信号的当前占空比与预设的目标占空比进行比较；
根据所述校正时钟信号的占空比与所述目标占空比之间的比较结果，生成对应的控制信号；
根据所述控制信号对输入时钟信号的占空比进行调整，获取对应的校正时钟信号，直至所述校正时钟信号的占空比达到所述目标占空比。
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