JP2007208576A - Network device capable of selecting and changing monitoring control circuit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a mechanism for enabling a CPU to perform polling monitoring of each line card with a low load and to change monitoring content and conditions according to use in a network device having a line card for mounting many monitoring objects. <P>SOLUTION: A monitoring circuit for performing polling monitoring in a line part is mounted on each line part. The monitoring circuit uses a programmable LSI (hereinafter FPGA(Field Programmable Gate Array)) and can change monitoring content and judgment conditions and the like of the monitoring circuit by changing FPGA data. When changing the FPGA data of the monitoring circuit, the CPU selects FPGA data satisfying the type of the circuit part among data stored in an FPGA data storing part of the CPU part and transmits the selected FPGA data to a nonvolatile memory. The monitoring circuit is updated when the circuit part is next started, and hardware perform polling monitoring, thereby the load of the CPU can be reduced. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ネットワーク装置における回線部のように監視対象を複数有する装置における中央処理部の負荷軽減に関する。   The present invention relates to a load reduction of a central processing unit in a device having a plurality of monitoring targets such as a line unit in a network device.

従来の複数の監視対象への監視システムでは回線状態を示す情報はポーリングにより変復調装置の監視部が採取し情報の保持をしておき、更にデータ転送装置がその変復調装置が保持している回線状態データをポーリングによりすべて取り込んだ後に、データ転送装置にて故障情報の有無を判断し、故障情報のみを処理装置へ転送する事で処理装置の負荷を低減する制御をしている（特許文献１参照）。   In a conventional monitoring system for a plurality of monitoring targets, information indicating the line state is collected by the monitoring unit of the modem by polling and held, and further the data transfer device holds the line state held by the modem After all the data is fetched by polling, the data transfer device determines whether or not there is failure information, and controls to reduce the load on the processing device by transferring only the failure information to the processing device (see Patent Document 1). ).

特開平５−３１６１１１号公報JP-A-5-316111

図３に従来装置による監視システムの構成の一例を示す。   FIG. 3 shows an example of the configuration of a monitoring system using a conventional apparatus.

多数の監視回線と接続されている変復調装置は下位通信制御処理部と接続されている。仮にここでは変復調装置310a〜310nと通信路で接続されている下位通信制御処理部330で説明する。下位通信制御処理部330は変復調装置310a〜310nに対しポーリングを実行し、回線データ等の採取を実行し、それをポーリング／セレクティング処理部332へ転送する。ポーリング／セレクティング処理部332ではそのデータ情報のヘッダ情報より故障情報かどうかを判断し、故障情報だった場合処理装置301に通知する情報として変復調装置より吸い上げたデータにポート番号，変復調装置アドレス，ヘッダ情報を付加した情報をレスポンス処理部333経由で処理装置301へ通知する事で処理装置に送信されるデータ量は大幅に減少し、変復調装置の数が多くなっても処理装置の負荷を大きくならない。   A modem device connected to a large number of monitoring lines is connected to a lower communication control processing unit. Here, a description will be given of the lower communication control processing unit 330 connected to the modems 310a to 310n via a communication path. The lower communication control processing unit 330 performs polling on the modems 310a to 310n, collects line data, etc., and transfers it to the polling / selecting processing unit 332. The polling / selecting processing unit 332 determines whether or not it is failure information from the header information of the data information. If it is failure information, the port number, the modem address, By notifying the processing device 301 via the response processing unit 333 of the information with the header information added, the amount of data transmitted to the processing device is greatly reduced, and the load on the processing device is increased even if the number of modems is increased. Don't be.

近年のネットワーク機器の監視制御において、ソフトウェアによるポーリング監視ではＣＰＵの負荷増加が発生し、他のソフトウェア制御に影響を与える問題がある。これは、近年のネットワーク装置において回線カードに実装する回線ポート数の高密度化が原因であり、多ポートを有する回線カードでは監視対象も回線ポート数に比例し多数存在するため、ＣＰＵに掛かる負荷は甚大となっている。ネットワーク装置では回線カードの種類についても多種多様になっており、監視対象に対しても監視内容・条件を柔軟に変更できる仕組みが求められている。   In monitoring control of network devices in recent years, there is a problem that polling monitoring by software causes an increase in CPU load and affects other software control. This is due to the increase in the number of line ports mounted on the line card in recent network devices, and in the case of a line card having many ports, the number of objects to be monitored is proportional to the number of line ports, so the load on the CPU Is enormous. Network devices have a wide variety of types of line cards, and there is a demand for a mechanism that can flexibly change the monitoring contents and conditions for the monitoring target.

そこで、例えば、ソフトウェアにて行っている各回線部のポーリング監視は各回線部に監視回路を実装し、監視対象へのポーリング監視をハードウェアでサポートすることでＣＰＵ負荷の軽減を実現する。ハードウェアでのポーリング監視は監視回路の機能変更・構成定義修正の更新が困難になるという問題も持っているが、監視回路にプログラム可能なＬＳＩ（以降ＦＰＧＡ）を使用し監視回路の更新ＦＰＧＡデータをＦＰＧＡデータ格納部よりＣＰＵ経由で回線部の不揮発性メモリに更新する事により、回線部の次回立ち上げ時に監視回路の監視内容・判断条件などの機能変更を可能とする。   Therefore, for example, in the polling monitoring of each line unit performed by software, a monitoring circuit is mounted in each line unit, and the load on the monitoring target is supported by hardware, thereby reducing the CPU load. Although the polling monitoring by hardware has a problem that it is difficult to update the function of the monitoring circuit and update the configuration definition, it uses a programmable LSI (hereinafter referred to as FPGA) for the monitoring circuit and updates the monitoring circuit FPGA data. Is updated from the FPGA data storage unit to the nonvolatile memory of the line unit via the CPU, so that the monitoring contents and judgment conditions of the monitoring circuit can be changed at the next startup of the line unit.

第１の効果は、ＣＰＵ低負荷で回線部の多数の監視対象に対して監視制御を行える点にある。これは各回線部に対してソフトウェアの負荷が一番大きかったポーリングによる情報採取、判断をハードウェア監視回路がサポートするからである。ソフトウェアは監視回路より通知が来た場合のみ回線部の監視制御に対しての処理を行えばよいため、回線部に対してアクセス数が減り、ＣＰＵ負荷が軽減する。   The first effect is that monitoring control can be performed on a large number of monitoring targets of the line section with a low CPU load. This is because the hardware monitoring circuit supports information collection and determination by polling, which has the greatest software load on each line unit. Since the software only needs to perform the monitoring control of the line unit when a notification is received from the monitoring circuit, the number of accesses to the line unit is reduced and the CPU load is reduced.

第２の効果はハードウェアにて行う監視制御の変更を対応できる点にある。従来、ハードウェアにて実装した監視回路においては最低限の設定は変更できても監視内容を完全に変更する事は不可能としていた。本ネットワーク装置では回線部の監視回路であるプログラム可能なＬＳＩ（以降ＦＰＧＡ）を更新する仕組みを持たせる事で可能とする。   The second effect is that it is possible to cope with a change in monitoring control performed by hardware. Conventionally, in a monitoring circuit implemented by hardware, it has been impossible to completely change the monitoring contents even if the minimum setting can be changed. This network apparatus is made possible by providing a mechanism for updating a programmable LSI (hereinafter referred to as FPGA) which is a monitoring circuit of the line unit.

上記以外の、課題、手段、効果は、後述する実施例によって明らかにされる。   Problems, means, and effects other than those described above will be clarified by examples described later.

本発明に好適な実施形態の例について図面を参照して詳細に説明する。ただし、本発明は本実施形態に限定されない。   Exemplary embodiments suitable for the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to this embodiment.

本実施形態は、ＣＰＵ部と多数の監視対象を実装した回線部を持ち、監視対象に対してソフトウェアによるポーリング監視を行う装置制御において、ポーリング監視を各回線部のハードウェアにてサポートしソフトウェア使用率を削減する事でＣＰＵの負荷を減少し、且つハードウェアにて行う監視内容の変更を可能とするネットワーク装置に関する。   This embodiment has a CPU section and a line section on which a large number of monitoring targets are mounted, and in the device control for performing polling monitoring by software on the monitoring target, the polling monitoring is supported by the hardware of each line section and the software is used. The present invention relates to a network device capable of reducing the load on a CPU by reducing the rate and changing the contents of monitoring performed by hardware.

図１に、ネットワーク装置構成ブロック図を示す。   FIG. 1 shows a block diagram of a network device configuration.

ネットワーク装置はＣＰＵ部と回線部に分かれており、回線カードは数種類のバリエーションを持っている。ＣＰＵ部はネットワーク装置全体の制御を行っているＣＰＵ100と、ネットワーク装置に実装される回線部のＦＰＧＡデータを格納しているＦＰＧＡデータ格納部101と、外部より更新ＦＰＧＡデータ102を取り込む手段と、回線部のＦＰＧＡデータが古かった場合に自動更新を指示する自動バージョンアップ情報103と、ＦＰＧＡデータ格納部に格納されているＦＰＧＡデータの版数を管理しているＦＰＧＡレビジョン管理情報104を有する。   The network device is divided into a CPU part and a line part, and the line card has several kinds of variations. The CPU unit is a CPU 100 that controls the entire network device, an FPGA data storage unit 101 that stores FPGA data of a line unit mounted on the network device, a means for fetching updated FPGA data 102 from the outside, a line Automatic update information 103 for instructing automatic update when the FPGA data of the part is old, and FPGA revision management information 104 for managing the version number of the FPGA data stored in the FPGA data storage part.

次に回線部だがプログラム可能なＬＳＩ（Field Programmable Gate Array：以降ＦＰＧＡ）のＦＰＧＡデータを格納している不揮発性メモリ111（以後ＦＬＡＳＨメモリ）と、多数の監視対象の監視を行いＦＰＧＡのレビジョン情報とカードの構成情報を持つＦＰＧＡ110を有する。   Next, a non-volatile memory 111 (hereinafter referred to as FLASH memory) that stores FPGA data of an LSI (Field Programmable Gate Array: hereinafter referred to as FPGA) that is a line unit, and a number of monitoring targets are monitored, and revision information of the FPGA An FPGA 110 having card configuration information is included.

図２に回線部のＬＩＮＫ監視を想定した場合の監視回路の詳細なブロック図を示す。   FIG. 2 shows a detailed block diagram of the monitoring circuit when LINK monitoring of the line unit is assumed.

監視回路はポーリング監視の監視タイミングを制御するタイマ210と、監視のポーリング周期を設定するポーリング監視設定レジスタ211と、監視を行う監視対象の監視制御回路を決める監視設定レジスタ220と、監視対象の採取情報箇所を格納している採取情報レジスタ240と、監視対象より情報採取を行う監視制御回路250a〜250nと、監視対象より採取した情報を一次格納するメモリ270と、メモリに格納された情報より監視対象が条件違反していないかを判別し、問題があった場合はＣＰＵ200に通知する監視判別回路230と、判別回路の各判別要因の保護段数を設定する要因保護段数設定レジスタ231を有する。   The monitoring circuit includes a timer 210 that controls the monitoring timing of polling monitoring, a polling monitoring setting register 211 that sets a monitoring polling cycle, a monitoring setting register 220 that determines a monitoring control circuit to be monitored, and sampling of monitoring targets Monitoring from the collection information register 240 that stores the information location, the monitoring control circuits 250a to 250n that collect information from the monitoring target, the memory 270 that primarily stores information collected from the monitoring target, and the information stored in the memory It is determined whether or not the target has violated the condition. If there is a problem, the monitoring determination circuit 230 notifies the CPU 200, and a factor protection stage number setting register 231 for setting the protection stage number of each determination factor of the determination circuit.

まず、回線部の監視回路が立ち上がるまでの動作について説明する。ネットワーク装置に回線部が実装後、回線部のＦＬＡＳＨメモリはＦＰＧＡデータをＦＰＧＡに転送し、監視回路を立ち上げる。この時にＣＰＵ部の自動バージョンアップ情報がオンになっている場合はＣＰＵがＦＰＧＡより回線カードの構成情報とＦＰＧＡのレビジョン情報を読み取り、ＣＰＵがＦＰＧＡデータ格納部で管理している回線部のＦＰＧＡデータのレビジョン情報と比較し、監視回路のＦＰＧＡデータが最新化されているかを確認する。もし、ＦＰＧＡデータが古かった場合は、ＦＰＧＡデータ格納部より最新のＦＰＧＡデータをＦＬＡＳＨメモリに更新する。ＦＰＧＡデータがＦＬＡＳＨメモリに更新後は、回線部が次回立ち上げ時に、ＦＰＧＡを再コンフィグレーションし更新されたＦＰＧＡデータで監視回路を立ち上がる。また、その後に監視回路の内容を変更させたい場合はＣＰＵ部にて外部より更新ＦＰＧＡデータをＦＰＧＡデータ格納部に対して更新を行い、その後に自動バージョンアップ情報をオンする事で上記一連の動作が実行され監視回路の変更が可能となる。   First, the operation until the monitoring circuit of the line unit starts up will be described. After the line unit is mounted on the network device, the FLASH memory in the line unit transfers the FPGA data to the FPGA and starts up the monitoring circuit. If the automatic upgrade information of the CPU unit is turned on at this time, the CPU reads the configuration information of the line card and the revision information of the FPGA from the FPGA, and the FPGA data of the line unit managed by the CPU in the FPGA data storage unit Compared with the revision information, it is confirmed whether the FPGA data of the monitoring circuit is updated. If the FPGA data is old, the latest FPGA data is updated to the FLASH memory from the FPGA data storage unit. After the FPGA data is updated to the FLASH memory, the next time the line unit is started up, the FPGA is reconfigured and the monitoring circuit is started up with the updated FPGA data. Further, when it is desired to change the contents of the monitoring circuit thereafter, the CPU unit updates the updated FPGA data from the outside to the FPGA data storage unit, and then turns on the automatic version upgrade information to perform the above series of operations. The monitoring circuit can be changed.

次に、監視回路の動作の説明だが、これは監視制御の実施例の１つとして回線部のポートのＬＩＮＫ監視制御として説明する。この場合、監視対象はＬＩＮＫ情報をもっている回線制御デバイスとなる。   Next, the operation of the monitoring circuit will be described. This will be described as LINK monitoring control of the port of the line unit as one example of monitoring control. In this case, the monitoring target is a line control device having LINK information.

まず、監視回路の初期設定としてソフトウェアにてタイマのポーリング監視時間設定レジスタ，監視設定レジスタ、要因保護段数設定レジスタの設定を行い、監視対象の監視条件を設定する。ここでは仮にポーリング周期を１００ｍｓ、監視設定レジスタを１ポート目のみ、要因保護段数をすべて４回と設定した事とする。初期設定が完了したら、ポーリングタイマを起動させ監視制御回路にて１００ｍｓ周期ごとの回線制御デバイスに対しての情報採取を開始する。監視制御回路は採取情報レジスタに格納されている監視対象の採取情報箇所に対してアクセスし、採取した情報をメモリに格納する。本例では回線部のＬＩＮＫ監視のため、回線制御デバイスの回線障害情報などを採取し、それの有無によりＬＩＮＫ判定を行う。メモリに採取情報が格納されると監視判別回路にて各ポートの回線障害の有無を確認し、保護段数カウンタに反映する。保護段数カウンタは各要因で発生有無の２つのカウンタを所持しており、ＬＩＮＫ監視で言えば回線障害がある一定期間(この場合は、周期監視時間：１００ｍｓ×保護段数：４回)なければＬＩＮＫアップ状態、回線障害がある一定期間(この場合は、周期監視時間：１００ｍｓ×保護段数：４回)続いたらＬＩＮＫダウン状態という判別を行う。ＣＰＵへの通知は各ポートのステータスが現状のステータスより変化した時のみ、ＬＩＮＫ変化通知を送る仕組みとなっている。つまり、ＬＩＮＫアップ状態の時にはＬＩＮＫアップの保護段数カウンタは動作せず、ＬＩＮＫダウン要因の保護段数カウンタのみが動作する仕組みとなっている。ＣＰＵはＬＩＮＫ変化通知が来た場合のみ、そのステータス変化を確認しそのポートに対しての処理を実行する。   First, as an initial setting of the monitoring circuit, software sets a timer polling monitoring time setting register, a monitoring setting register, and a factor protection stage number setting register, and sets a monitoring condition to be monitored. Here, it is assumed that the polling cycle is set to 100 ms, the monitoring setting register is set to only the first port, and the number of factor protection stages is set to 4 times. When the initial setting is completed, the polling timer is activated and the monitoring control circuit starts collecting information for the line control device every 100 ms. The monitoring control circuit accesses the collection information location to be monitored stored in the collection information register and stores the collected information in the memory. In this example, in order to monitor the LINK of the line unit, line fault information and the like of the line control device are collected, and LINK determination is performed based on the presence / absence thereof. When the collection information is stored in the memory, the monitoring discrimination circuit checks whether there is a line failure in each port and reflects it in the protection stage counter. The protection stage number counter has two counters for occurrence of each factor, and in terms of LINK monitoring, if there is a line failure for a certain period (in this case, period monitoring time: 100 ms x number of protection stages: 4), LINK If the up state continues for a certain period of time when there is a line failure (in this case, the period monitoring time: 100 ms × the number of protection stages: 4 times), the LINK down state is determined. The notification to the CPU is such that a LINK change notification is sent only when the status of each port changes from the current status. That is, in the LINK up state, the protection stage number counter for LINK up does not operate, and only the protection stage counter for the LINK down factor operates. Only when the LINK change notification is received, the CPU confirms the status change and executes processing for the port.

本実施形態は、以下も含む。
（１）装置全体の制御を行うソフトウェアが動作するＣＰＵ部と、装置をネットワークに接続する機能を有する回線部により構成されるネットワーク装置において、回線部においてプログラム可能なＬＳＩ（以降ＦＰＧＡ）により回線部の障害情報の収集およびＣＰＵ部への障害情報の通知を行う障害監視制御回路の機能を有し、このＦＰＧＡは書換え可能な不揮発性メモリ（以降ＦＬＡＳＨメモリ）よりプログラムをダウンロードすることで所定の障害監視制御回路の機能を実現し、またＦＬＡＳＨメモリをＣＰＵ部より直接書換えが可能である機能を有することにより、ＣＰＵ部が回線部におけるＦＰＧＡが実現する障害監視制御回路に新たな機能の追加および修正が可能であることを特徴とするネットワーク装置。
（２）上記（１）のネットワーク装置において、ＣＰＵ部は回線部の書換え可能な不揮発性メモリ（以降ＦＬＡＳＨメモリ）に格納されたプログラム可能なＬＳＩ（以降ＦＰＧＡ）のプログラムの版番を管理する機能と、ＦＬＡＳＨメモリの内容を直接書き換える機能を有し、またＣＰＵ部は回線部のＦＬＡＳＨメモリに格納されたＦＰＧＡプログラムの版番の情報を読み込む機能を有することにより、ＣＰＵ部が管理する回線部の最新のプログラム版番と読み込んだ回線部のプログラム版番を比較し、ＣＰＵ部の管理するプログラム版番が新しい場合には自動的に回線部のＦＬＡＳＨメモリに格納されたＦＰＧＡプログラムをＣＰＵ部に格納された最新のＦＰＧＡプログラムに更新する機能を有することで、常に最新のＦＰＧＡプログラムを回線部に搭載可能となり、回線部のＦＰＧＡが実現する機能を最新に更新することが可能であることを特徴とするネットワーク装置。 This embodiment also includes the following.
(1) In a network device composed of a CPU section on which software for controlling the entire apparatus operates and a line section having a function of connecting the apparatus to a network, the line section is formed by an LSI (hereinafter referred to as FPGA) programmable in the line section. The fault monitoring control circuit functions to collect fault information and notify fault information to the CPU unit. This FPGA downloads a program from a rewritable non-volatile memory (hereinafter referred to as FLASH memory) to obtain a predetermined fault. Addition and correction of new functions to the fault monitoring control circuit realized by the FPGA in the line unit by realizing the function of the monitoring control circuit and having the function that the FLASH memory can be directly rewritten from the CPU unit. A network device characterized by that.
(2) In the network device of (1), the CPU unit manages the version number of a programmable LSI (hereinafter referred to as FPGA) program stored in a rewritable nonvolatile memory (hereinafter referred to as FLASH memory) of the line unit. And the function of directly rewriting the contents of the FLASH memory, and the CPU unit has a function of reading the version number information of the FPGA program stored in the FLASH memory of the line unit, so that the circuit unit managed by the CPU unit The latest program version number is compared with the program version number of the read line section. If the program version number managed by the CPU section is new, the FPGA program stored in the FLASH memory of the line section is automatically stored in the CPU section. By having a function to update to the latest FPGA program, the latest FPGA program It can be mounted in line unit, a network device, characterized in that it is possible to update the function of the FPGA circuit portion is realized to date.

ネットワーク装置の概要例を示すAn example of a network device is shown. 監視回路（LINK監視制御）例を示すExample of monitoring circuit (LINK monitoring control) 従来装置の構成例を示すA configuration example of a conventional device is shown.

符号の説明Explanation of symbols

CPU：110、200
FPGA（監視回路）：110、120
不揮発性メモリ（FLASHメモリ）：111、121
監視対象（ポート、インタフェース）：112、122、260
CPU: 110, 200
FPGA (monitoring circuit): 110, 120
Non-volatile memory (FLASH memory): 111, 121
Monitoring target (port, interface): 112, 122, 260

Claims (3)

複数の回線とそれぞれ接続する複数のポートと、前記複数の回線部から入力したパケットの宛先を検索する宛先検索部とを含む回線部と、
複数の前記回線部を制御する中央制御部とを有し、
前記回線部は、前記ポートのポーリング監視を実行する監視部を有することを特徴とするネットワーク装置。 A line unit including a plurality of ports respectively connected to a plurality of lines, and a destination search unit for searching for a destination of a packet input from the plurality of line units;
A central control unit for controlling a plurality of the line units,
The network device, wherein the line unit includes a monitoring unit that performs polling monitoring of the port. 請求項１のネットワーク装置であって、
前記監視部は、前記ポートがＬＩＮＫアップであるかＬＩＮＫダウンであるかをポーリング監視により判断する条件が、前記中央制御部により設定変更可能であることを特徴とするネットワーク装置。 The network device according to claim 1, wherein
The network device characterized in that the monitoring unit can change the setting of the condition for determining whether the port is LINK up or LINK down by polling monitoring by the central control unit. 請求項２のネットワーク装置であって、
前記条件は、周期監視時間及び保護段数の少なくとも一方を含むことを特徴とするネットワーク装置。
The network device according to claim 2, wherein
The network device characterized in that the condition includes at least one of a period monitoring time and a protection stage number.

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