JP2007188956A - Method for manufacturing semiconductor device - Google Patents

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友子 松田
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    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Abstract

<P>PROBLEM TO BE SOLVED: To improve stability in manufacture of transistors including a silicide layer. <P>SOLUTION: A gate electrode 105 and a sidewall 107 covering the side wall of the gate electrode are formed on an element forming surface of a silicon substrate 101, and a source-drain region 109 is formed on the silicon substrate 101 around the gate electrode 105. After an Ni film 115 is formed to the entire part of the element forming surface of the silicon substrate 101 on which the sidewall 107 is formed, the silicon substrate 101 is heated to react between the silicon substrate 101 and the Ni film 115 in the source-drain region 109. Thereafter, the non-reacted Ni film 115 is removed to form an Ni silicide layer 111 in the region at the upper part of the source-drain region 109. In the step of forming the Ni film 115 or in the step of reacting silicon substrate 101 and the Ni film 115 by heating the silicon substrate 101, a discontinuation 117 of the Ni film 115 is formed on the sidewall 107. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、シリコン基板に電界効果トランジスタが設けられた半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device in which a field effect transistor is provided on a silicon substrate.

従来の半導体装置の製造方法において、シリコン基板上にシリサイド層を形成する技術が知られている。シリサイド層を設けることにより、ゲートやソース・ドレイン電極の低抵抗化を図ることができる。このような半導体装置の製造方法として、従来、特許文献１および特許文献２に記載されたものがある。   In a conventional method of manufacturing a semiconductor device, a technique for forming a silicide layer on a silicon substrate is known. By providing the silicide layer, the resistance of the gate and the source / drain electrodes can be reduced. Conventionally, as a method for manufacturing such a semiconductor device, there are methods described in Patent Document 1 and Patent Document 2.

特許文献１には、薄い電極に対してシリサイドを適用しようとする技術が記載されている。特許文献１においては、シリサイドに必要なシリコンを、シリサイド層としてトランジスタ電極上に供給している。これにより、電極のシリコンを消費せずに、シリサイド層を形成できるとされている。   Patent Document 1 describes a technique for applying silicide to a thin electrode. In Patent Document 1, silicon necessary for silicide is supplied onto a transistor electrode as a silicide layer. Thereby, it is said that a silicide layer can be formed without consuming silicon of an electrode.

また、特許文献２には、ゲート電極の両側にダミー電極が設けられた半導体装置が記載されている。この半導体装置においては、ゲート電極上に形成されるシリサイド層の厚さが、ゲート電極とダミー電極との間に位置する領域に形成されるシリサイド層の厚さよりも厚くなっている。これにより、ソースドレイン拡散層におけるシリサイド層の厚みを均一にすることができるとされている。また、ゲート電極上のシリサイド膜の厚膜化とソースドレイン拡散層の浅接合化に伴うシリサイド膜厚の薄膜化との両立が可能であるとされている。   Patent Document 2 describes a semiconductor device in which dummy electrodes are provided on both sides of a gate electrode. In this semiconductor device, the thickness of the silicide layer formed on the gate electrode is larger than the thickness of the silicide layer formed in the region located between the gate electrode and the dummy electrode. Thereby, the thickness of the silicide layer in the source / drain diffusion layer can be made uniform. Further, it is said that both the thickening of the silicide film on the gate electrode and the thinning of the silicide film thickness accompanying the shallow junction of the source / drain diffusion layer are possible.

また、シリサイド層形成過程で用いられるスパッタ装置として、従来、特許文献３に記載のものがある。特許文献３には、ターゲットホルダとウェーハホルダとの間にコリメート板を設置した状態で介在させることが記載されている。コリメート板を挿入して金属のスパッタを行うことにより、ゲート電極のチャージアップを抑制できるとされている。
特開平１０−１７８１７９号公報 特開２００４−２８９１３８号公報 特開２００４−２６３３０５号公報 Further, as a sputtering apparatus used in the process of forming a silicide layer, there is a conventional one described in Patent Document 3. Patent Document 3 describes that a collimator plate is interposed between a target holder and a wafer holder. It is said that the gate electrode can be prevented from being charged up by inserting a collimating plate and performing metal sputtering.
JP-A-10-178179 JP 2004-289138 A JP 2004-263305 A

ところで、電界効果型トランジスタのさらなる高速動作を実現するため、トランジスタのゲート長の微細化が進められている。   By the way, in order to realize further high-speed operation of the field effect transistor, the gate length of the transistor is being miniaturized.

そこで、本発明者は、シリサイド層としてニッケル（Ｎｉ）シリサイド層を用いる場合について、トランジスタのゲート長の微細化を試みた。ところが、シリコン基板上にニッケルを含む膜を形成し、シリコン基板と膜とを反応させてニッケルシリサイドを形成する工程においては、ゲート電極間距離が小さくなると、ゲート電極間距離が小さい領域で、ニッケルの過剰反応が顕著に発生することが明らかになった。   Therefore, the present inventor has attempted to reduce the gate length of the transistor in the case where a nickel (Ni) silicide layer is used as the silicide layer. However, in the process of forming a nickel silicide film by forming a nickel-containing film on a silicon substrate and reacting the silicon substrate with the film, if the distance between the gate electrodes is reduced, the nickel electrode is formed in a region where the distance between the gate electrodes is small. It was revealed that the excessive reaction of.

本発明者は、ニッケルを用いた場合に、ゲート電極間距離が小さい領域で、ニッケルの過剰反応が顕著に生じる原因について鋭意検討した。その結果、ニッケルの過剰反応の原因として、密領域においてＮｉＳｉ2化が起こりやすくなること、およびサイドウォール上に成膜されたニッケル含有膜からの反応時の「滑り込み」が起こりやすくなること、の二つが推察された。 The present inventors diligently studied the cause of excessive nickel reaction in a region where the distance between the gate electrodes is small when nickel is used. As a result, as a cause of the excessive reaction of nickel, NiSi 2 conversion is likely to occur in the dense region, and “sliding” at the time of reaction from the nickel-containing film formed on the sidewall is likely to occur. Two were inferred.

上記二つの原因のうち、後者の反応時の「滑り込み」と本明細書の記載において表現している現象は、サイドウォール上に成膜されたニッケル含有膜が、シリサイド化反応時に、サイドウォール上を移動し、シリコン基板のソース・ドレイン領域に滑り落ちてしまう現象である。シリサイド化反応時に滑り込みが生じる場合、ソース・ドレイン領域に当初成膜されたニッケル含有膜に加えて、さらにサイドウォールから移動してきたニッケル含有膜がソース・ドレイン領域に供給されることになる。ニッケル含有膜がソース・ドレイン領域に過剰に堆積すると、ニッケルとシリコン基板との過剰反応が生じる懸念があった。   Among the above two causes, the phenomenon expressed in the description of the present specification as “slip-in” during the latter reaction is that the nickel-containing film formed on the side wall is exposed on the side wall during the silicidation reaction. This is a phenomenon in which the substrate moves and slides down to the source / drain region of the silicon substrate. When slipping occurs during the silicidation reaction, in addition to the nickel-containing film initially formed in the source / drain region, a nickel-containing film that has further moved from the sidewall is supplied to the source / drain region. When the nickel-containing film is excessively deposited in the source / drain regions, there is a concern that an excessive reaction between nickel and the silicon substrate occurs.

この滑り込み現象は、ニッケル含有膜を用いた本発明者の検討により新たに発見された現象である。このようなニッケルの滑り込みによる過剰反応を抑制するためには、上記特許文献１および特許文献２に記載の技術とは異なる対応が必要となる。そこで、本発明者は、サイドウォールからのニッケル含有膜の滑り込みを抑制すべくさらに検討を進め、本発明に至った。   This slip phenomenon is a phenomenon newly discovered by the inventors' investigation using a nickel-containing film. In order to suppress such an excessive reaction due to the sliding of nickel, it is necessary to take measures different from the techniques described in Patent Document 1 and Patent Document 2. Therefore, the present inventor further studied to suppress the slip of the nickel-containing film from the side wall, and reached the present invention.

本発明によれば、
シリコン基板の素子形成面に、ゲート電極を形成する工程と、
前記ゲート電極の側壁を覆う側壁絶縁膜を形成する工程と、
前記ゲート電極の周囲の前記シリコン基板に、ソース・ドレイン領域を形成する工程と、
前記側壁絶縁膜が形成された前記シリコン基板の前記素子形成面全面に、ニッケルを含む膜を形成する工程と、
前記ニッケルを含む膜が形成された前記シリコン基板を加熱し、前記ソース・ドレイン領域において前記シリコン基板と前記ニッケルを含む膜とを反応させる工程と、
シリコン基板とニッケルを含む膜とを反応させる前記工程の後、未反応の前記ニッケルを含む膜を除去し、前記ソース・ドレイン領域の上部の領域にシリサイド層を形成する工程と、
を含み、
ニッケルを含む膜を形成する前記工程またはシリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記側壁絶縁膜上に、前記ニッケルを含む膜が途切れた断絶部を形成する半導体装置の製造方法が提供される。 According to the present invention,
Forming a gate electrode on the element formation surface of the silicon substrate;
Forming a sidewall insulating film covering the sidewall of the gate electrode;
Forming source / drain regions in the silicon substrate around the gate electrode;
Forming a film containing nickel on the entire surface of the element formation surface of the silicon substrate on which the sidewall insulating film is formed;
Heating the silicon substrate on which the film containing nickel is formed, and reacting the silicon substrate with the film containing nickel in the source / drain regions;
After the step of reacting the silicon substrate with the nickel-containing film, removing the unreacted nickel-containing film and forming a silicide layer in a region above the source / drain region;
Including
In the step of forming the film containing nickel or the step of heating the silicon substrate to react the silicon substrate and the film containing nickel, a cut-off portion where the film containing nickel is interrupted is formed on the sidewall insulating film. A method for manufacturing a semiconductor device is provided.

本発明の製造方法においては、ニッケルを含む膜の形成時または形成後において、側壁絶縁膜上のニッケルを含む膜を途切れさせて、断絶部を形成する。このため、側壁絶縁膜上に形成されたニッケルを含む膜のうち、断絶部よりも上部に形成されたニッケルを含む膜がシリコン基板のソース・ドレイン領域に滑り込まないようにすることができる。よって、ソース・ドレイン領域へのニッケルを含む膜の過剰な供給を抑制できる。したがって、ソース・ドレイン領域におけるシリコン基板とニッケルを含む膜との過剰反応を抑制できる。このため、本発明によれば、ソース・ドレイン領域に、ニッケルを含むシリサイド層を安定的に形成することができる。また、過剰反応の抑制により、ソース・ドレイン領域の深さの減少を効果的に抑制できるため、ソース・ドレイン領域における接合リーク電流の発生を抑制することができる。   In the manufacturing method of the present invention, during or after the formation of the nickel-containing film, the nickel-containing film on the sidewall insulating film is interrupted to form the disconnected portion. For this reason, among the films containing nickel formed on the sidewall insulating film, the film containing nickel formed above the cut-off portion can be prevented from slipping into the source / drain regions of the silicon substrate. Therefore, excessive supply of the film containing nickel to the source / drain regions can be suppressed. Therefore, excessive reaction between the silicon substrate and the nickel-containing film in the source / drain regions can be suppressed. Therefore, according to the present invention, a silicide layer containing nickel can be stably formed in the source / drain regions. Moreover, since the reduction of the depth of the source / drain region can be effectively suppressed by suppressing the excessive reaction, the occurrence of junction leakage current in the source / drain region can be suppressed.

なお、本発明の製造方法において、断絶部は、側壁絶縁膜の少なくとも一部の領域に形成されればよい。また、断絶部が、平面視においてゲート電極の延在方向に沿って形成されることにより、ニッケルを含む膜の滑り込みをさらに効果的に抑制できる。   In the manufacturing method of the present invention, the break portion may be formed in at least a part of the side wall insulating film. Further, since the disconnection portion is formed along the extending direction of the gate electrode in plan view, the slipping of the film containing nickel can be more effectively suppressed.

また、ニッケルを含む膜において、滑り込みが生じる理由は必ずしも明らかではないが、側壁絶縁膜とニッケルを含む膜との親和性が比較的低いためであると推察される。   In addition, although the reason why sliding occurs in a film containing nickel is not necessarily clear, it is presumed that the affinity between the sidewall insulating film and the film containing nickel is relatively low.

なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。   It should be noted that any combination of these components, or a conversion of the expression of the present invention between a method, an apparatus, and the like is also effective as an aspect of the present invention.

以上説明したように本発明によれば、シリサイド層を有するトランジスタの製造安定性を向上させる技術が実現される。   As described above, according to the present invention, a technique for improving the manufacturing stability of a transistor having a silicide layer is realized.

以下、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。   Embodiments of the present invention will be described below with reference to the drawings. In all the drawings, common constituent elements are denoted by the same reference numerals, and description thereof is omitted as appropriate.

（第一の実施形態）
図１は、本実施形態の半導体装置の構成を示す断面図である。
図１に示した半導体装置１００は、シリコン基板１０１と、シリコン基板１０１に設けられたＭＯＳＦＥＴ１０２とを備える。 (First embodiment)
FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device of this embodiment.
A semiconductor device 100 illustrated in FIG. 1 includes a silicon substrate 101 and a MOSFET 102 provided on the silicon substrate 101.

ＭＯＳＦＥＴ１０２は、シリコン基板１０１の表面近傍に設けられた一対のソース・ドレイン領域１０９、ソース・ドレイン領域１０９の上部に形成されたエクステンション領域１０８、これらの間に形成されたチャネル領域（不図示）、チャネル領域上に設けられたゲート絶縁膜１０３、ゲート絶縁膜１０３上に設けられたゲート電極１０５、ゲート絶縁膜１０３およびゲート電極１０５の側壁を被覆するサイドウォール１０７を含む。また、ゲート電極１０５の上部にＮｉシリサイド層１１３が設けられている。また、ソース・ドレイン領域１０９の上部のうち、サイドウォール１０７の非形成領域に、Ｎｉシリサイド層１１３が設けられている。   The MOSFET 102 includes a pair of source / drain regions 109 provided in the vicinity of the surface of the silicon substrate 101, an extension region 108 formed above the source / drain regions 109, a channel region (not shown) formed therebetween, A gate insulating film 103 provided over the channel region, a gate electrode 105 provided over the gate insulating film 103, a gate insulating film 103, and a sidewall 107 covering the side wall of the gate electrode 105 are included. A Ni silicide layer 113 is provided on the gate electrode 105. Further, a Ni silicide layer 113 is provided in a region where the sidewall 107 is not formed in the upper part of the source / drain region 109.

ゲート絶縁膜１０３は、たとえば、ＳｉＯ2膜等の酸化膜や、ＳｉＯＮ膜等の酸窒化膜とする。以下においては、ゲート絶縁膜１０３がＳｉＯ2膜である場合を例に説明する。また、ゲート絶縁膜１０３を高誘電率膜としてもよい。高誘電率膜は、シリコン酸化膜よりも比誘電率の高い膜であり、いわゆるｈｉｇｈ−ｋ膜を用いることができる。高誘電率膜は、比誘電率が６以上の材料により構成することができる。具体的には、高誘電率膜は、それぞれ、ＨｆおよびＺｒからなる群から選択される一または二以上の金属元素を含む材料により構成することができ、これらのいずれかの金属元素を含む酸化膜、シリケート膜等とすることができる。 The gate insulating film 103 is, for example, an oxide film such as a SiO 2 film or an oxynitride film such as a SiON film. In the following, a case where the gate insulating film 103 is a SiO 2 film will be described as an example. The gate insulating film 103 may be a high dielectric constant film. The high dielectric constant film is a film having a relative dielectric constant higher than that of the silicon oxide film, and a so-called high-k film can be used. The high dielectric constant film can be made of a material having a relative dielectric constant of 6 or more. Specifically, each of the high dielectric constant films can be made of a material containing one or more metal elements selected from the group consisting of Hf and Zr, and an oxide containing any one of these metal elements. It can be a film, a silicate film, or the like.

ゲート電極１０５は、シリコンを含む導電膜により構成される。ゲート電極１０５は、さらに具体的には、多結晶シリコン膜により構成される。   The gate electrode 105 is composed of a conductive film containing silicon. More specifically, the gate electrode 105 is composed of a polycrystalline silicon film.

サイドウォール１０７は絶縁膜からなる。サイドウォール１０７の材料は、たとえばＳｉＯ2膜等の酸化膜や、ＳｉＮ膜等の窒化膜とする。サイドウォール１０７は、ゲート絶縁膜１０３の上部からシリコン基板１０１表面に向かって拡径している。 The sidewall 107 is made of an insulating film. The material of the sidewall 107 is, for example, an oxide film such as a SiO 2 film or a nitride film such as a SiN film. The side wall 107 has a diameter that increases from the top of the gate insulating film 103 toward the surface of the silicon substrate 101.

ソース・ドレイン領域１０９は、ＭＯＳＦＥＴ１０２のソースまたはドレインとして機能する不純物拡散領域である。   The source / drain region 109 is an impurity diffusion region that functions as the source or drain of the MOSFET 102.

次に、図１に示した半導体装置１００の製造方法を説明する。図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）は、半導体装置１００の製造手順を示す工程断面図である。半導体装置１００は、シリコン基板１０１にＭＯＳＦＥＴ１０２を形成することにより得られる。   Next, a method for manufacturing the semiconductor device 100 shown in FIG. 1 will be described. FIGS. 2A to 2C and FIGS. 3A to 3C are process cross-sectional views illustrating the manufacturing procedure of the semiconductor device 100. FIG. The semiconductor device 100 is obtained by forming a MOSFET 102 on a silicon substrate 101.

半導体装置１００は、以下の手順により製造される。
ステップ１０１：シリコン基板１０１の素子形成面に、ゲート電極１０５を形成する工程、
ステップ１０３：ゲート電極１０５の側壁を覆う側壁絶縁膜（サイドウォール１０７）を形成する工程、
ステップ１０５：ゲート電極１０５の周囲のシリコン基板１０１に、ソース・ドレイン領域１０９を形成する工程、
ステップ１０７：サイドウォール１０７が形成されたシリコン基板１０１の素子形成面全面に、ニッケルを含む膜（Ｎｉ膜１１５）を形成する工程、
ステップ１０９：Ｎｉ膜１１５が形成されたシリコン基板１０１を加熱し、ソース・ドレイン領域１０９においてシリコン基板１０１とＮｉ膜１１５とを反応させる工程、および
ステップ１１１：シリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９の手順の後、未反応のＮｉ膜１１５を除去し、ソース・ドレイン領域１０９の上部の領域にシリサイド層（Ｎｉシリサイド層１１１）を形成する工程。
そして、上記工程のうち、Ｎｉ膜１１５を形成するステップ１０７またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９において、サイドウォール１０７上に、Ｎｉ膜１１５が途切れた断絶部１１７を形成する。 The semiconductor device 100 is manufactured by the following procedure.
Step 101: a step of forming a gate electrode 105 on the element formation surface of the silicon substrate 101;
Step 103: forming a sidewall insulating film (sidewall 107) that covers the sidewall of the gate electrode 105;
Step 105: forming a source / drain region 109 on the silicon substrate 101 around the gate electrode 105;
Step 107: forming a nickel-containing film (Ni film 115) on the entire surface of the element formation surface of the silicon substrate 101 on which the sidewall 107 is formed,
Step 109: heating the silicon substrate 101 on which the Ni film 115 is formed to react the silicon substrate 101 with the Ni film 115 in the source / drain region 109; and step 111: reacting the silicon substrate 101 with the Ni film 115. After the step 109, the unreacted Ni film 115 is removed, and a silicide layer (Ni silicide layer 111) is formed in a region above the source / drain region 109.
Then, in step 107 in which the Ni film 115 is formed or in the step 109 in which the silicon substrate 101 is heated to cause the silicon substrate 101 and the Ni film 115 to react, the interruption of the Ni film 115 on the sidewall 107 is interrupted. A portion 117 is formed.

Ｎｉ膜１１５を形成するステップ１０７またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９において、断絶部１１７が、平面視においてゲート絶縁膜１０３の延在方向に沿って形成される。また、断絶部１１７は、平面視において、サイドウォール１０７の一端から他端にわたってストライプ状に形成される。こうすれば、シリコン基板１０１へのＮｉの滑り込みをさらに確実に抑制することができる。   In step 107 of forming the Ni film 115 or in step 109 of heating the silicon substrate 101 to react the silicon substrate 101 with the Ni film 115, the disconnection portion 117 is formed along the extending direction of the gate insulating film 103 in plan view. Is done. Further, the disconnection portion 117 is formed in a stripe shape from one end of the sidewall 107 to the other end in plan view. By so doing, it is possible to further reliably suppress the slipping of Ni into the silicon substrate 101.

ただし、本実施形態および以下の実施形態において、断絶部１１７は、サイドウォール１０７上の少なくとも一部の領域に設けられていればよい。本実施形態のように、サイドウォール１０７の延在方向の一端から他端にわたって断絶部１１７を設けることにより、サイドウォール１０７の延在方向の全体にわたってＮｉの滑り込みを抑制することができる。このため、ソース・ドレイン領域１０９におけるシリコン基板１０１の過剰反応をさらに効果的に抑制することができる。   However, in this embodiment and the following embodiments, the disconnection portion 117 may be provided in at least a part of the region on the sidewall 107. As in the present embodiment, by providing the disconnection portion 117 from one end to the other end in the extending direction of the sidewall 107, it is possible to suppress the slipping of Ni over the entire extending direction of the sidewall 107. For this reason, the excessive reaction of the silicon substrate 101 in the source / drain region 109 can be further effectively suppressed.

また、Ｎｉ膜１１５を形成するステップ１０７またはシリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９において、ゲート絶縁膜１０３の両側のサイドウォール１０７上に断絶部１１７が形成される。こうすることにより、ゲート電極１０５の両側について、サイドウォール１０７からシリコン基板１０１へのＮｉの滑り込みをより一層確実に抑制することができる。このため、ゲート電極１０５の両側での半導体装置１００の構造のばらつきをさらに効果的に抑制できる。   Further, in step 107 for forming the Ni film 115 or in step 109 for heating the silicon substrate 101 to react the silicon substrate 101 with the Ni film 115, the disconnection portion 117 is formed on the sidewall 107 on both sides of the gate insulating film 103. The By doing so, it is possible to more reliably suppress the sliding of Ni from the sidewall 107 to the silicon substrate 101 on both sides of the gate electrode 105. For this reason, the variation in the structure of the semiconductor device 100 on both sides of the gate electrode 105 can be further effectively suppressed.

断絶部１１７は、サイドウォール１０７の底部近傍に形成される。なお、サイドウォール１０７の底部近傍とは、サイドウォール１０７上のＮｉ膜１１５のソース・ドレイン領域１０９への滑り込みが実用上充分に抑制できる程度にサイドウォール１０７の底部付近であることをいう。   The disconnection portion 117 is formed near the bottom of the sidewall 107. Note that the vicinity of the bottom of the sidewall 107 means the vicinity of the bottom of the sidewall 107 to the extent that the Ni film 115 on the sidewall 107 can be prevented from slipping into the source / drain region 109 practically.

半導体装置１００のゲート電極１０５はシリコンを含み、シリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９において、ゲート絶縁膜１０３とＮｉ膜１１５とを反応させるとともに、Ｎｉシリサイド層１１１を形成するステップ１１１において、ソース・ドレイン領域１０９の上部の領域およびゲート絶縁膜１０３の上部の領域に、それぞれＮｉシリサイド層１１１およびＮｉシリサイド層１１３を形成する。こうすれば、ソース・ドレイン領域１０９に加えてゲート絶縁膜１０３についても低抵抗化が可能となる。   The gate electrode 105 of the semiconductor device 100 contains silicon, and in step 109 in which the silicon substrate 101 is heated to cause the silicon substrate 101 and the Ni film 115 to react, the gate insulating film 103 and the Ni film 115 are reacted, and an Ni silicide layer is formed. In step 111 of forming 111, a Ni silicide layer 111 and a Ni silicide layer 113 are formed in a region above the source / drain region 109 and a region above the gate insulating film 103, respectively. In this way, the resistance of the gate insulating film 103 in addition to the source / drain region 109 can be reduced.

本実施形態においては、シリコン基板１０１を加熱しシリコン基板１０１とＮｉ膜１１５とを反応させるステップ１０９は、シリコン基板１０１を第一条件で加熱処理し、サイドウォール１０７上のＮｉ膜１１５を途切れさせて、断絶部１１７を形成する工程である。   In this embodiment, the step 109 of reacting the silicon substrate 101 with the Ni film 115 by heating the silicon substrate 101 heat-treats the silicon substrate 101 under the first condition, and interrupts the Ni film 115 on the sidewall 107. This is a step of forming the disconnection portion 117.

また、本実施形態においては、Ｎｉシリサイド層１１１を形成するステップ１１１が、
ステップ１１３：未反応のＮｉ膜１１５を除去する工程、および
ステップ１１５：未反応のＮｉ膜１１５を除去するステップ１１３の後、シリコン基板１０１を第二条件で加熱処理し、シリコン基板１０１とＮｉ膜１１５とを反応させる工程、
を含む。 In the present embodiment, the step 111 of forming the Ni silicide layer 111 includes
Step 113: Step of removing the unreacted Ni film 115, and Step 115: Step 113 of removing the unreacted Ni film 115, the silicon substrate 101 is heated under the second condition, and the silicon substrate 101 and the Ni film are removed. 115 reacting with 115,
including.

なお、ステップ１０９の第一条件での加熱処理は、断絶部１１７が形成される条件での処理であればよい。また、この加熱処理は、シリコン基板１０１とＮｉ膜１１５との反応が生じる条件とする。さらに具体的には、Ｎｉ膜１１５を形成するステップ１０７においては、サイドウォール１０７上に、Ｎｉ膜１１５の膜厚が５ｎｍ以下となる領域を形成する。そして、シリコン基板１０１を第一条件で加熱処理し断絶部１１７を形成するステップ１０９において、シリコン基板１０１を２５０℃以上５００℃以下の温度で加熱処理する。シリコン基板１０１を２５０℃以上の温度で加熱することにより、Ｎｉ膜１１５の熱凝集をさらに確実に生じさせて、断絶部をさらに確実に形成することができる。また、シリコン基板１０１を５００℃以下の温度で加熱することにより、シリサイド化反応をさらに穏やかな条件で安定的に行うことができる。   Note that the heat treatment under the first condition in step 109 may be a treatment under the condition that the disconnecting portion 117 is formed. Further, this heat treatment is performed under a condition that causes a reaction between the silicon substrate 101 and the Ni film 115. More specifically, in step 107 for forming the Ni film 115, a region where the film thickness of the Ni film 115 is 5 nm or less is formed on the sidewall 107. In step 109 in which the silicon substrate 101 is heat-treated under the first condition to form the cut-off portion 117, the silicon substrate 101 is heat-treated at a temperature of 250 ° C. or higher and 500 ° C. or lower. By heating the silicon substrate 101 at a temperature of 250 ° C. or higher, thermal aggregation of the Ni film 115 can be more reliably generated, and the break portion can be more reliably formed. Further, by heating the silicon substrate 101 at a temperature of 500 ° C. or lower, the silicidation reaction can be stably performed under milder conditions.

以下、図２（ａ）〜図２（ｃ）および図３（ａ）〜図３（ｃ）を参照し、半導体装置１００の製造手順をさらに具体的に説明する。   Hereinafter, with reference to FIGS. 2A to 2C and FIGS. 3A to 3C, the manufacturing procedure of the semiconductor device 100 will be described more specifically.

まず、図２（ａ）に示すように、たとえば（１００）面を主面とするシリコン基板１０１上に、公知の技術により、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離領域（不図示）を形成する。素子分離領域は、ＬＯＣＯＳ法等の公知の他の方法で形成してもよい。その後、熱酸化法により、シリコン基板１０１上に酸化膜を形成する。そして、酸化膜上に、たとえば５０〜２００ｎｍ程度の膜厚の多結晶シリコン膜を形成する。   First, as shown in FIG. 2A, for example, an element isolation region (not shown) by STI (Shallow Trench Isolation) is formed on a silicon substrate 101 having a (100) plane as a main surface by a known technique. . The element isolation region may be formed by other known methods such as the LOCOS method. Thereafter, an oxide film is formed on the silicon substrate 101 by a thermal oxidation method. Then, a polycrystalline silicon film having a thickness of, for example, about 50 to 200 nm is formed on the oxide film.

次に、シリコン基板１０１の上部に、ゲート絶縁膜１０３の形成領域を覆うフォトレジスト膜を形成する。そして、ゲート絶縁膜１０３の形成領域以外の領域に設けられた多結晶シリコン膜および酸化膜を選択的にドライエッチングして除去することにより、多結晶シリコン膜および酸化膜をゲート絶縁膜１０３およびゲート電極１０５の形状に加工する（ステップ１０１）。   Next, a photoresist film covering the formation region of the gate insulating film 103 is formed on the silicon substrate 101. Then, the polycrystalline silicon film and the oxide film provided in a region other than the region where the gate insulating film 103 is formed are selectively dry-etched and removed, thereby removing the polycrystalline silicon film and the oxide film from the gate insulating film 103 and the gate. Processing into the shape of the electrode 105 (step 101).

そして、ゲート電極１０５をマスクとするイオン注入により、チャネル領域とソース・ドレイン領域１０９との電気的接続部として機能するエクステンション領域１０８を形成する（図２（ａ））。   Then, an extension region 108 that functions as an electrical connection portion between the channel region and the source / drain region 109 is formed by ion implantation using the gate electrode 105 as a mask (FIG. 2A).

つづいて、図２（ｂ）に示すように、シリコン基板１０１の素子形成面に、ＣＶＤ（chemical vapor deposition）法によりゲート電極１０５を覆うようにサイドウォール１０７となる絶縁膜を成膜する。絶縁膜の材料は、たとえばシリコン酸化膜もしくは窒化膜とする。また、絶縁膜の膜厚は、たとえば１０〜１００ｎｍ程度とする。そして、絶縁膜を所定の条件でエッチバックすることにより、ゲート電極１０５の両側にサイドウォール１０７を形成する（ステップ１０３）。   Subsequently, as shown in FIG. 2B, an insulating film to be the sidewall 107 is formed on the element forming surface of the silicon substrate 101 so as to cover the gate electrode 105 by CVD (chemical vapor deposition). The material of the insulating film is, for example, a silicon oxide film or a nitride film. In addition, the thickness of the insulating film is, for example, about 10 to 100 nm. Then, the sidewall 107 is formed on both sides of the gate electrode 105 by etching back the insulating film under predetermined conditions (step 103).

そして、図２（ｃ）に示すように、ゲート電極１０５およびサイドウォール１０７をマスクとして、エクステンション領域１０８に注入された不純物と同じ導電型の不純物をシリコン基板１０１にイオン注入する。このイオン注入により、ゲート電極１０５の周囲にエクステンション領域１０８よりも深いソース・ドレイン領域１０９を形成する（ステップ１０５）。   Then, as shown in FIG. 2C, impurities having the same conductivity type as the impurity implanted into the extension region 108 are ion-implanted into the silicon substrate 101 using the gate electrode 105 and the sidewall 107 as a mask. By this ion implantation, a source / drain region 109 deeper than the extension region 108 is formed around the gate electrode 105 (step 105).

次いで、スパイク急速昇温アニール（スパイクＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ））により、ソース・ドレイン領域１０９を活性化する。スパイクＲＴＡにおけるシリコン基板１０１表面の最高到達温度は、たとえば１０００〜１１００℃程度とする。その後、シリコン基板１０１の素子形成面について、所定のニッケルスパッタ前処理を実施してもよい。前処理としては、たとえば薬液を用いたシリコン基板１０１表面の洗浄処理が挙げられる。洗浄処理により、シリコン基板１０１の表面に形成された自然酸化膜や異物を除去することができるため、ソース・ドレイン領域１０９の上部の領域のシリサイド化をさらに確実に行うことができる。   Next, the source / drain region 109 is activated by spike rapid temperature rising annealing (spike RTA (Rapid Thermal Annealing)). The highest temperature reached on the surface of the silicon substrate 101 in the spike RTA is, for example, about 1000 to 1100 ° C. Thereafter, a predetermined nickel sputtering pretreatment may be performed on the element formation surface of the silicon substrate 101. Examples of the pretreatment include a cleaning process for the surface of the silicon substrate 101 using a chemical solution. Since the natural oxide film and foreign matter formed on the surface of the silicon substrate 101 can be removed by the cleaning process, the upper portion of the source / drain region 109 can be further silicided.

次に、図３（ａ）に示すように、シリコン基板１０１の素子形成面全面に、スパッタ法を用いてＮｉ膜１１５を形成する（ステップ１０７）。このとき、ソース・ドレイン領域１０９の上部のＮｉ膜１１５の膜厚を、５〜２０ｎｍ程度、さらに具体的には７〜１５ｎｍ程度とする。Ｎｉ膜１１５の形成は、たとえば常温スパッタにより行う。また、このとき、サイドウォール１０７下部におけるＮｉ膜１１５の膜厚を、後述するシンターにより断絶部１１７が形成される程度に薄くする。サイドウォール上のＮｉ膜１１５に、シンターにより断絶部１１７が形成される程度の膜厚の領域を設けることにより、ステップ１０９にて断絶部１１７を確実に形成することができる。   Next, as shown in FIG. 3A, a Ni film 115 is formed on the entire surface of the element formation surface of the silicon substrate 101 by sputtering (step 107). At this time, the thickness of the Ni film 115 above the source / drain region 109 is set to about 5 to 20 nm, more specifically about 7 to 15 nm. The Ni film 115 is formed by room temperature sputtering, for example. At this time, the thickness of the Ni film 115 under the side wall 107 is reduced to such an extent that the disconnection portion 117 is formed by a sinter described later. By providing the Ni film 115 on the sidewall with a region having a film thickness that allows the disconnection portion 117 to be formed by sintering, the disconnection portion 117 can be reliably formed in step 109.

シンターによりサイドウォール１０７上のＮｉ膜１１５に断絶部１１７が形成されるためのサイドウォール１０７上のＮｉ膜１１５の膜厚の上限は、たとえば、サイドウォール１０７の底部におけるサイドウォール１０７表面のシリコン基板１０１表面に対する立ち上がり角度αなどのサイドウォール１０７の形状、サイドウォール１０７の材料、およびシンター温度に依存する。断絶部１１７の形成方法については、後述する実施例にてさらに詳細に説明する。本実施形態では、たとえば、サイドウォール１０７の底部近傍におけるサイドウォール１０７表面の立ち上がり角度を６０度とするとともに、サイドウォール１０７上にＮｉ膜１１５の膜厚が５ｎｍ以下の領域が形成される条件でＮｉ膜１１５を成膜する。   For example, the upper limit of the film thickness of the Ni film 115 on the sidewall 107 for the discontinuity 117 to be formed in the Ni film 115 on the sidewall 107 by sintering is, for example, the silicon substrate on the surface of the sidewall 107 at the bottom of the sidewall 107 It depends on the shape of the sidewall 107 such as the rising angle α with respect to the surface 101, the material of the sidewall 107, and the sintering temperature. A method for forming the cut-off portion 117 will be described in more detail in an example described later. In this embodiment, for example, the rising angle of the surface of the sidewall 107 in the vicinity of the bottom of the sidewall 107 is set to 60 degrees, and the Ni film 115 has a thickness of 5 nm or less on the sidewall 107. A Ni film 115 is formed.

サイドウォール１０７下部に形成されるＮｉ膜１１５の膜厚は、たとえばイオン化スパッタ法を用いる場合、スパッタ時の基板バイアス電圧を変えることにより調整することができる。また、通常のスパッタ法を用いる場合、コリメート板を使用してスパッタの異方性を調整することにより、サイドウォール１０７下部に形成されるＮｉ膜１１５の膜厚を調整することができる。コリメート板のみでスパッタの異方性を高める場合には、コリメート板の穴の径とコリメート板の厚さを制御する。具体的には、コリメート板を厚くし、穴径を小さくするほどスパッタの異方性は高くなり、サイドウォール１０７に付着するＮｉ膜１１５の膜厚を薄くすることができる。   The film thickness of the Ni film 115 formed under the sidewall 107 can be adjusted by changing the substrate bias voltage during sputtering, for example, when using ionized sputtering. In the case of using a normal sputtering method, the thickness of the Ni film 115 formed under the sidewall 107 can be adjusted by adjusting the anisotropy of sputtering using a collimating plate. When increasing the sputtering anisotropy with only the collimating plate, the diameter of the hole in the collimating plate and the thickness of the collimating plate are controlled. Specifically, the thicker the collimator plate and the smaller the hole diameter, the higher the anisotropy of sputtering, and the thickness of the Ni film 115 attached to the sidewall 107 can be reduced.

また、スパッタの異方性は、サイドウォール１０７の形状に応じて調整される。ゲート電極１０５の高さが低く、サイドウォール１０７の膜厚が厚い場合は、サイドウォール下部の形状がなだらかな形状となる。このため、Ｎｉ膜１１５の形成時に、サイドウォール１０７下部でのＮｉ膜１１５の膜厚を薄くするためには、より異方性の高いスパッタを行う必要がある。一方、ゲート電極１０５の高さが高く、サイドウォール１０７の膜厚が薄い場合は、サイドウォール下部の形状が急峻になる。このため、スパッタの異方性の程度が比較的小さくても、サイドウォール１０７下部に形成されるＮｉ膜１１５を薄膜化することができる。   Further, the anisotropy of sputtering is adjusted according to the shape of the sidewall 107. When the gate electrode 105 is low and the sidewall 107 is thick, the shape of the lower portion of the sidewall is gentle. For this reason, when the Ni film 115 is formed, it is necessary to perform sputtering with higher anisotropy in order to reduce the thickness of the Ni film 115 below the sidewall 107. On the other hand, when the gate electrode 105 is high and the sidewall 107 is thin, the shape of the lower portion of the sidewall becomes steep. Therefore, even if the degree of sputtering anisotropy is relatively small, the Ni film 115 formed under the sidewall 107 can be thinned.

Ｎｉ膜１１５のスパッタと連続して、Ｎｉ膜１１５表面の酸化防止のために、ＴｉＮを５〜１０ｎｍ程度スパッタしてもよい。   In order to prevent oxidation of the surface of the Ni film 115 continuously with the sputtering of the Ni film 115, TiN may be sputtered by about 5 to 10 nm.

次いで、図３（ｂ）に示したように、Ｎｉ膜１１５が形成されたシリコン基板１０１を加熱処理し、断絶部１１７を形成する（ステップ１０９）。本実施形態では、二段階のシンターを実施する。ステップ１０９では、第一シンター（ステップ１１３）が行われる。第一シンターでは、低温でアニールすることにより、サイドウォール１０７上に形成されたＮｉ膜１１５に膜凝集を生じさせて断絶部１１７を形成するとともに、準安定なＮｉシリサイドを形成する。   Next, as shown in FIG. 3B, the silicon substrate 101 on which the Ni film 115 is formed is subjected to heat treatment to form the cut-off portion 117 (step 109). In this embodiment, a two-stage sinter is performed. In step 109, the first sinter (step 113) is performed. In the first sinter, annealing is performed at a low temperature to cause film aggregation in the Ni film 115 formed on the sidewall 107 to form the break portion 117 and to form metastable Ni silicide.

断絶部１１７を形成するための加熱温度は、サイドウォール１０７上のＮｉ膜１１５の膜厚等に依存する。たとえば、サイドウォール１０７の底部近傍におけるサイドウォール１０７表面の立ち上がり角度が６０度であって、サイドウォール１０７底部におけるＮｉ膜１１５の膜厚が５ｎｍ以下であるとき、第一シンターのシンター温度を２５０℃以上５００℃以下とし、シンター時間を０秒より長く６０秒以下とする。   The heating temperature for forming the break portion 117 depends on the thickness of the Ni film 115 on the sidewall 107 and the like. For example, when the rising angle of the surface of the sidewall 107 in the vicinity of the bottom of the sidewall 107 is 60 degrees and the thickness of the Ni film 115 at the bottom of the sidewall 107 is 5 nm or less, the sintering temperature of the first sinter is 250 ° C. The temperature is set to 500 ° C. or lower and the sintering time is set to be longer than 0 seconds and 60 seconds or shorter.

つづいて、図３（ｃ）に示したように、未反応のＮｉ膜１１５をウェットエッチングにより除去する（ステップ１１３）。その後、第二シンターとして、シリコン基板１０１を所定の温度でアニールし、ＮｉとＳｉとを反応させてシリサイドを形成する（ステップ１１５）。第二シンターの温度は、たとえば第一シンターの温度よりも高い温度とする。以上の手順により、図１に示した半導体装置１００が得られる。なお、以上の手順の後、半導体装置１００の所定の位置に、コンタクトプラグを形成する工程や、所定の配線工程を実施してもよい。   Subsequently, as shown in FIG. 3C, the unreacted Ni film 115 is removed by wet etching (step 113). Thereafter, as the second sinter, the silicon substrate 101 is annealed at a predetermined temperature, and Ni and Si are reacted to form silicide (step 115). The temperature of the second sinter is, for example, higher than the temperature of the first sinter. The semiconductor device 100 shown in FIG. 1 is obtained by the above procedure. Note that after the above procedure, a step of forming a contact plug or a predetermined wiring step may be performed at a predetermined position of the semiconductor device 100.

本実施形態によれば、Ｎｉ膜１１５のシリサイド化反応の際に、サイドウォール１０７上に断絶部１１７が形成される。
従来の技術では、サイドウォールの下部の形状がなだらかであったり、ニッケルスパッタ工程における異方性が低かったりして、断絶部１１７を意図的に形成するプロセスとなっていなかった。このため、サイドウォール上に成膜されるニッケル量が多く、ゲート電極間距離の小さい領域で、ＮｉとＳｉとの過剰反応が促進されていた。 According to the present embodiment, the disconnection portion 117 is formed on the sidewall 107 during the silicidation reaction of the Ni film 115.
In the conventional technique, the shape of the lower portion of the sidewall is gentle, or the anisotropy in the nickel sputtering process is low, so that the process of intentionally forming the break portion 117 has not been achieved. For this reason, an excessive reaction between Ni and Si was promoted in a region where the amount of nickel deposited on the sidewall was large and the distance between the gate electrodes was small.

これに対し、本実施形態によれば、ステップ１０９のＮｉシリサイド化工程において、断絶部１１７が形成されるため、断絶部１１７の上部に形成されたＮｉ膜１１５がサイドウォール１０７からのシリコン基板１０１に滑り込まないようにすることができる。このため、ゲート間距離が小さい構成とした場合にも、ソース・ドレイン領域１０９上部において、シリコン基板１０１とＮｉとの過剰反応を抑制することができる。さらに具体的には、ゲート長方向の断面視において、シリコン基板表面における拡散層の幅、つまりシリコン基板表面における拡散層のゲート電極側端部と素子分離膜側端部との距離が０．１６μｍ以下の半導体装置では、特にサイドウォールからのＮｉの滑り込みの影響が顕著に生じる。本実施形態によれば、このような微細化された構成においても、サイドウォール１０７からソース・ドレイン領域１０９上へのＮｉ膜１１５の滑り込みを抑制することができる。よって、半導体装置１００の製造安定性を向上させることができる。   On the other hand, according to the present embodiment, since the disconnection portion 117 is formed in the Ni silicidation process of Step 109, the Ni film 115 formed on the upper portion of the disconnection portion 117 is transferred to the silicon substrate 101 from the sidewall 107. Can be prevented from slipping into. Therefore, even when the distance between the gates is small, an excessive reaction between the silicon substrate 101 and Ni can be suppressed above the source / drain region 109. More specifically, in the cross-sectional view in the gate length direction, the width of the diffusion layer on the silicon substrate surface, that is, the distance between the gate electrode side end and the element isolation film side end of the diffusion layer on the silicon substrate surface is 0.16 μm. In the following semiconductor devices, the influence of Ni sliding from the sidewall is particularly significant. According to the present embodiment, even in such a miniaturized configuration, the slip of the Ni film 115 from the sidewall 107 onto the source / drain region 109 can be suppressed. Therefore, the manufacturing stability of the semiconductor device 100 can be improved.

また、本実施形態によれば、Ｎｉ膜１１５の滑り込みを抑制できるので、サイドウォール１０７の形成領域の近傍におけるシリコン基板１０１の過剰反応を抑制することができる。このため、Ｎｉシリサイド層１１１を形成する際のサイドウォール１０７の形成領域の近傍におけるソース・ドレイン領域１０９の深さの減少を抑制できる。このため、ソース・ドレイン領域１０９の接合リーク電流の発生を効果的に抑制することができる。   Further, according to the present embodiment, since the slipping of the Ni film 115 can be suppressed, excessive reaction of the silicon substrate 101 in the vicinity of the formation region of the sidewall 107 can be suppressed. Therefore, it is possible to suppress a decrease in the depth of the source / drain region 109 in the vicinity of the formation region of the sidewall 107 when forming the Ni silicide layer 111. For this reason, generation | occurrence | production of the junction leakage current of the source-drain area | region 109 can be suppressed effectively.

また、本実施形態では、常温スパッタによりＮｉ膜１１５が形成される。このため、電極上にシリサイド層を堆積させる特許文献１の場合とは異なり、Ｎｉのスパッタ直後にサイドウォール上のニッケルが除去される条件でウェット処理をすると、すべてのニッケルが除去されてしまう。そこで、本実施形態においては、Ｎｉ膜１１５を形成し、第一シンターによるシリサイド化反応を行った後、ウェット処理により未反応のＮｉ膜１１５を除去する。これにより、サイドウォール１０７上の未反応のＮｉ膜１１５を選択的に除去することができる。   In the present embodiment, the Ni film 115 is formed by room temperature sputtering. For this reason, unlike the case of Patent Document 1 in which a silicide layer is deposited on an electrode, if the wet treatment is performed under the condition that the nickel on the sidewall is removed immediately after the sputtering of Ni, all the nickel is removed. Therefore, in this embodiment, after forming the Ni film 115 and performing the silicidation reaction by the first sinter, the unreacted Ni film 115 is removed by wet processing. Thereby, the unreacted Ni film 115 on the sidewall 107 can be selectively removed.

また、本実施形態では、シリサイド化の際の加熱処理を、第一シンターと第二シンターの二段階で行う。そして、第一シンターにおいては、加熱温度を比較的低温にすることにより、断絶部１１７を安定的に形成するとともに、シリサイド化反応を穏やかな条件で安定的に進行させることができる。このため、Ｎｉシリサイド層１１１およびＮｉシリサイド層１１３の製造安定性を向上させることができる。   In this embodiment, the heat treatment for silicidation is performed in two stages, a first sinter and a second sinter. In the first sinter, the discontinuity 117 can be stably formed by making the heating temperature relatively low, and the silicidation reaction can be stably advanced under mild conditions. For this reason, the manufacturing stability of the Ni silicide layer 111 and the Ni silicide layer 113 can be improved.

以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。   In the following embodiment, it demonstrates centering on a different point from 1st embodiment.

（第二の実施形態）
本実施形態は、半導体装置１００（図１）の別の製造方法に関する。本実施形態の製造方法の基本手順は第一の実施形態と同様であるが、断絶部１１７の形成方法が異なる。第一の実施形態においては、ステップ１０９にてＮｉ膜１１５に断絶部１１７を形成したのに対し、本実施形態では、ステップ１０７において、断絶部１１７を有するＮｉ膜１１５を形成する。 (Second embodiment)
The present embodiment relates to another method for manufacturing the semiconductor device 100 (FIG. 1). The basic procedure of the manufacturing method of the present embodiment is the same as that of the first embodiment, but the method of forming the break portion 117 is different. In the first embodiment, the break portion 117 is formed in the Ni film 115 in step 109, whereas in this embodiment, the Ni film 115 having the break portion 117 is formed in step 107.

本実施形態においては、サイドウォール１０７を形成するステップ１０３において、サイドウォール１０７に、Ｎｉ膜１１５の付着を抑制する遮断面を形成するとともに、Ｎｉ膜１１５を形成するステップ１０９において、サイドウォール１０７の遮断面の上部に断絶部１１７を形成する。   In the present embodiment, in step 103 for forming the sidewall 107, a blocking surface for suppressing the adhesion of the Ni film 115 is formed on the sidewall 107, and in step 109 for forming the Ni film 115, the sidewall 107 A cut-off portion 117 is formed on the upper portion of the blocking surface.

遮断面を形成する工程は、サイドウォール１０７の底部において、サイドウォール１０７の表面のシリコン基板１０１の表面に対する立ち上がり角度が略９０度となるようにサイドウォール１０７を形成する工程である。また、Ｎｉ膜１１５を形成するステップ１０９においては、サイドウォール１０７の底部に断絶部１１７が形成される。   The step of forming the blocking surface is a step of forming the sidewall 107 so that the rising angle of the surface of the sidewall 107 with respect to the surface of the silicon substrate 101 is approximately 90 degrees at the bottom of the sidewall 107. In step 109 in which the Ni film 115 is formed, a break portion 117 is formed at the bottom of the sidewall 107.

図４（ａ）および図４（ｂ）は、本実施形態の半導体装置１００の製造工程を示す断面図である。
本実施形態においても、図２（ａ）〜図２（ｃ）を参照して前述した手順を用いて、シリコン基板１０１上の所定の領域にゲート絶縁膜１０３、ゲート電極１０５、サイドウォール１０７、エクステンション領域１０８およびソース・ドレイン領域１０９を形成する。 FIG. 4A and FIG. 4B are cross-sectional views showing the manufacturing process of the semiconductor device 100 of this embodiment.
Also in this embodiment, the gate insulating film 103, the gate electrode 105, the sidewall 107, and the like are formed in a predetermined region on the silicon substrate 101 by using the procedure described above with reference to FIGS. Extension regions 108 and source / drain regions 109 are formed.

ただし、本実施形態においては、サイドウォール１０７を形成する際に、絶縁膜のエッチバック条件を制御して、サイドウォール１０７の下部の形状がシリコン基板１０１に対して急峻な角度を有するようにする。そして、アズスパッタ時に、Ｎｉ膜１１５が実質的に膜になっていない程度の薄膜となるように、Ｎｉスパッタにおける異方性を高める。   However, in this embodiment, when the sidewall 107 is formed, the etching back condition of the insulating film is controlled so that the shape of the lower portion of the sidewall 107 has a steep angle with respect to the silicon substrate 101. . Then, the anisotropy in Ni sputtering is increased so that the Ni film 115 becomes a thin film that is not substantially formed during as-sputtering.

本明細書で言うサイドウォール１０７の立ち上がり角度αとは、具体的には、図４（ａ）に示したように、シリコン基板１０１の表面からサイドウォール１０７の接線を引いたときに、接線とシリコン基板１０１表面（水平面）とのなす角αを示している。立ち上がり角度αは、たとえば、半導体装置１００のゲート長方向の断面をＳＥＭ（走査型電子顕微鏡）観察することにより計測することができる。   Specifically, the rising angle α of the sidewall 107 referred to in this specification is as follows when the tangent of the sidewall 107 is drawn from the surface of the silicon substrate 101 as shown in FIG. An angle α formed with the surface (horizontal plane) of the silicon substrate 101 is shown. The rising angle α can be measured, for example, by observing a cross section of the semiconductor device 100 in the gate length direction with an SEM (scanning electron microscope).

なお、ゲート長が１００ｎｍ以下であるような微細トランジスタの製造プロセスでは、接合が形成される以降の熱処理が形状変化に及ぼす影響は小さく、シリサイド形成時の立ち上がり角度αは、概ね、半導体装置が出来上がった状態でも保たれている。   Note that in the manufacturing process of a fine transistor having a gate length of 100 nm or less, the heat treatment after the junction is formed has little effect on the shape change, and the rise angle α at the time of silicide formation is generally a semiconductor device. It is kept in the state.

本実施形態においては、この立ち上がり角度αが９０度となるようにする。サイドウォール１０７の立ち上がり角度αを９０度とすれば、サイドウォールの底部近傍において、サイドウォール１０７の表面を、Ｎｉ膜１１５が付着しない遮断面とし、遮断面の少なくとも一部に断絶部１１７を設けることができる。そして、Ｎｉ膜１１５形成時のスパッタにおける異方性を高めて、シリコン基板１０１の法線方向成分以外の方向からのスパッタ量を低減させる。これにより、サイドウォール１０７の底部近傍にＮｉ膜１１５が形成されないようにすることができる（図４（ｂ））。   In the present embodiment, the rising angle α is set to 90 degrees. If the rising angle α of the sidewall 107 is 90 degrees, the surface of the sidewall 107 is set as a blocking surface to which the Ni film 115 does not adhere in the vicinity of the bottom of the sidewall, and a cut-off portion 117 is provided on at least a part of the blocking surface. be able to. Then, the anisotropy in sputtering when forming the Ni film 115 is increased, and the amount of sputtering from a direction other than the normal direction component of the silicon substrate 101 is reduced. As a result, the Ni film 115 can be prevented from being formed near the bottom of the sidewall 107 (FIG. 4B).

なお、サイドウォール１０７の立ち上がり角度は、サイドウォール１０７となる絶縁膜のドライエッチングの条件の調整することにより調整可能である。エッチング条件として、具体的には、エッチングガスの種類および圧力が挙げられる。たとえば、通常のなだらかな勾配のサイドウォール１０７を形成する際には、エッチングガスとしてＣＦ4、ＣＨＦ3、Ｏ2およびＡｒを用い、チャンバ内を比較的低い圧力としてエッチングする。これに対し、本実施形態では、エッチングガスとしてＣ4Ｆ8、Ｏ2およびＡｒを用い、チャンバ内を比較的高い圧力としてエッチングすることにより、サイドウォール１０７の勾配を急峻にすることができる。 Note that the rising angle of the sidewall 107 can be adjusted by adjusting the conditions of dry etching of the insulating film to be the sidewall 107. Specifically, the etching conditions include the type and pressure of the etching gas. For example, when the sidewall 107 having a gentle slope is formed, CF 4 , CHF 3 , O 2 and Ar are used as etching gases, and the inside of the chamber is etched at a relatively low pressure. In contrast, in this embodiment, the gradient of the sidewall 107 can be made steep by using C 4 F 8 , O 2 and Ar as the etching gas and etching the chamber at a relatively high pressure.

さらに具体的には、エッチングガスとして、ＣＦ4、ＣＨＦ3、Ｏ2およびＡｒを用いることにより、サイドウォール１０７の立ち上がり角度αを９０度にすることができる。また、ＣＨＦ3、Ｏ2およびＡｒを用いることもできる。さらに具体的には、エッチングの圧力を２０〜１００ｍｔｏｒｒ程度とし、ガス流量をＣＨＦ3／Ｏ2／Ａｒ＝２０／２０／３００ｓｃｃｍとしてもよい。このようにすれば、シリコン基板１０１から底部が垂直にたちあがるサイドウォール１０７を一段階のエッチング工程で形成することができる。 More specifically, the rising angle α of the sidewall 107 can be set to 90 degrees by using CF 4 , CHF 3 , O 2 and Ar as the etching gas. CHF 3 , O 2 and Ar can also be used. More specifically, the etching pressure may be about 20 to 100 mtorr, and the gas flow rate may be CHF 3 / O 2 / Ar = 20/20/300 sccm. In this way, the sidewall 107 whose bottom extends vertically from the silicon substrate 101 can be formed by a one-step etching process.

なお、本実施形態においても、Ｎｉ膜１１５のスパッタにおける異方性の向上方法として、第一の実施形態に記載の方法を用いることができる。   In this embodiment as well, the method described in the first embodiment can be used as a method for improving the anisotropy in sputtering of the Ni film 115.

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。   As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.

たとえば、以上の実施形態においては、Ｎｉシリサイド層１１１を形成するために、シリコン基板１０１上にＮｉ膜１１５を形成する場合を例に説明したが、シリコン基板１０１上に形成する膜は、ニッケルを含む膜であればよく、たとえば、ＮｉＮ膜等の窒化膜や、Ｎｉを含む金属膜を用いてもよい。ゲート電極１０５の材料を多結晶シリコンとしたが、ゲート電極１０５の材料としては、種々のものを用いることができる。   For example, in the above embodiment, the case where the Ni film 115 is formed on the silicon substrate 101 to form the Ni silicide layer 111 has been described as an example. However, the film formed on the silicon substrate 101 is made of nickel. For example, a nitride film such as a NiN film or a metal film containing Ni may be used. Although the material of the gate electrode 105 is polycrystalline silicon, various materials can be used as the material of the gate electrode 105.

図５（ａ）〜図５（ｃ）は、半導体装置１００のゲート電極の構成を示す図である。
図５（ａ）は、図１に示した半導体装置１００の構成に対応する。図５（ａ）においては、ゲート電極１０５の材料が多結晶シリコンであって、その上部にＮｉシリサイド層１１３が形成されている。
また、図５（ｂ）においては、ゲート電極がＮｉシリサイド層１１３からなる。
さらに、図５（ｃ）においては、金属膜１１９からなるゲート電極が設けられている。金属膜１１９からなるゲート電極は、たとえば以下の手順により得られる。まず、図１に示した半導体装置１００を得る。その後、シリコン基板１０１の素子形成面に、ゲート電極１０５上部の領域以外の領域を覆うマスクを絶縁膜などで形成する。そして、マスクを用いてＮｉシリサイド層１１３およびゲート電極１０５を順次除去する。その後、Ｎｉシリサイド層１１３およびゲート電極１０５が除去された領域に、金属膜１１９を選択的に形成する。あるいは、図１に示した半導体装置を形成する際に、後工程でエッチングされやすい材料でゲート電極１０５を形成しておいて、その材料をエッチングした後に、エッチング除去された領域を金属膜１１９で埋め込む方法を用いることもできる。 FIG. 5A to FIG. 5C are diagrams illustrating the configuration of the gate electrode of the semiconductor device 100.
FIG. 5A corresponds to the configuration of the semiconductor device 100 shown in FIG. In FIG. 5A, the material of the gate electrode 105 is polycrystalline silicon, and a Ni silicide layer 113 is formed thereon.
In FIG. 5B, the gate electrode is made of a Ni silicide layer 113.
Further, in FIG. 5C, a gate electrode made of a metal film 119 is provided. The gate electrode made of the metal film 119 is obtained by the following procedure, for example. First, the semiconductor device 100 shown in FIG. 1 is obtained. Thereafter, a mask that covers a region other than the region above the gate electrode 105 is formed on the element formation surface of the silicon substrate 101 with an insulating film or the like. Then, the Ni silicide layer 113 and the gate electrode 105 are sequentially removed using a mask. Thereafter, a metal film 119 is selectively formed in the region where the Ni silicide layer 113 and the gate electrode 105 are removed. Alternatively, when the semiconductor device illustrated in FIG. 1 is formed, the gate electrode 105 is formed using a material that can be easily etched in a later process, and after the material is etched, the region removed by etching is formed with the metal film 119. An embedding method can also be used.

本実施例では、第一の実施形態に記載の方法を用いて、半導体装置１００（図１）を製造した。サイドウォール１０７の材料は、ＳｉＯ2膜とした。サイドウォール１０７の立ち上がり角度αを６０度とした。そして、サイドウォール１０７上でＮｉ膜１１５の断絶が発生するシンター温度と、断絶が生じたときのサイドウォール１０７上のＮｉ膜１１５の膜厚の関係を調べた。結果を図６（ａ）および図６（ｂ）に示す。図６（ａ）は、サイドウォール１０７（図中「ＳＷ」とも表記する。）が酸化膜（ＳｉＯ2膜）である場合の結果であり、図６（ｂ）は、サイドウォール１０７が窒化膜（ＳｉＮ膜）である場合の結果である。 In this example, the semiconductor device 100 (FIG. 1) was manufactured using the method described in the first embodiment. The material of the sidewall 107 was an SiO 2 film. The rising angle α of the sidewall 107 was 60 degrees. Then, the relationship between the sintering temperature at which the Ni film 115 was interrupted on the sidewall 107 and the film thickness of the Ni film 115 on the sidewall 107 when the disconnection occurred was examined. The results are shown in FIGS. 6 (a) and 6 (b). 6A shows the result when the sidewall 107 (also expressed as “SW” in the drawing) is an oxide film (SiO 2 film), and FIG. 6B shows the result when the sidewall 107 is a nitride film. It is a result in the case of (SiN film).

図６（ａ）および図６（ｂ）において、実線の下の領域ではＮｉの断絶が生じるので、実線よりＮｉ膜厚を薄くすることによってＮｉの滑り込みを抑制することができる。   In FIG. 6A and FIG. 6B, since Ni breaks in the region below the solid line, the Ni slip can be suppressed by making the Ni film thickness thinner than the solid line.

また、図６（ａ）および図６（ｂ）より、サイドウォールの材質として、たとえばＳｉＮ膜を使うと、断絶が生じる膜厚は若干増加するが、ＳｉＯ2膜と同様の温度依存性が得られる。 Further, from FIGS. 6A and 6B, when, for example, a SiN film is used as the material of the sidewall, the thickness at which the disconnection occurs slightly increases, but the temperature dependence similar to that of the SiO 2 film is obtained. It is done.

第一シンター時に過剰反応が生じる場合、サイドウォール上にスパッタされたニッケルがサイドウォール下部の拡散層にどんどん供給されつづける。これに対し、サイドウォール下部のニッケルの膜厚が薄いと、熱をかけた際に凝集して、サイドウォール１０７上でＮｉ膜１１５の断絶が起こる。膜の断絶が起こると、ソース・ドレイン領域１０９となる拡散層上には、未反応のニッケルが供給されなくなるため、拡散層上の過剰反応が止められる。   When an excessive reaction occurs during the first sintering, nickel sputtered on the sidewall continues to be supplied to the diffusion layer below the sidewall. On the other hand, if the thickness of the nickel under the sidewall is thin, the nickel film 115 aggregates when heated and the Ni film 115 is cut off on the sidewall 107. When the film is cut off, unreacted nickel is not supplied onto the diffusion layer serving as the source / drain region 109, so that the excessive reaction on the diffusion layer is stopped.

シンター温度を２５０℃以上４００℃以下とした場合、図６中の各シンター温度におけるスポットに対応する膜厚よりもサイドウォール１０７上におけるＮｉ膜１１５の膜厚が薄くなる条件でＮｉ膜１１５のスパッタを行う。これにより、サイドウォール１０７上に断絶部１１７を形成することができる。   When the sintering temperature is 250 ° C. or more and 400 ° C. or less, the sputtering of the Ni film 115 is performed under the condition that the Ni film 115 on the sidewall 107 is thinner than the film thickness corresponding to the spot at each sintering temperature in FIG. I do. Thereby, the disconnection part 117 can be formed on the sidewall 107.

たとえば、本実施例においては、サイドウォール１０７の下部の角度をシリコン基板１０１に対して６０度とした。そして、スパッタ法を用いてシリコン基板１０１（ソース・ドレイン領域１０９）上に１０ｎｍの膜厚のＮｉ膜１１５をする際に、コリメート板厚を１０７ｍｍとするとともに、コリメート板の穴系を１センチ以下とした。こうすることにより、サイドウォール１０７上のＮｉ膜１１５の膜厚を５ｎｍ以下とすることができた。   For example, in this embodiment, the lower angle of the sidewall 107 is set to 60 degrees with respect to the silicon substrate 101. When the Ni film 115 having a thickness of 10 nm is formed on the silicon substrate 101 (source / drain region 109) by sputtering, the collimating plate thickness is set to 107 mm and the hole system of the collimating plate is set to 1 cm or less. It was. By doing so, the thickness of the Ni film 115 on the sidewall 107 could be 5 nm or less.

また、コリメート板をさらに厚くして、穴径を小さくすることにより、スパッタの異方性をさらに高めることができる。また、この場合、コリメート板の穴径を小さくすることにより、生産性は低下する方向に傾くため、コリメート板はチャージアップ対策のみに利用し、イオン化スパッタなどの方法を組み合わせることも可能である。   Further, by increasing the thickness of the collimating plate and reducing the hole diameter, the anisotropy of sputtering can be further increased. Further, in this case, since the productivity is inclined in the direction of decreasing the productivity by reducing the hole diameter of the collimating plate, the collimating plate can be used only for charge-up countermeasures and a method such as ionization sputtering can be combined.

実施形態における半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device in embodiment. 図１の半導体装置の製造工程を示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor device of FIG. 1. 図１の半導体装置の製造工程を示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor device of FIG. 1. 図１の半導体装置の製造工程を示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor device of FIG. 1. 実施形態における半導体装置のゲート電極の構成を示す断面図である。It is sectional drawing which shows the structure of the gate electrode of the semiconductor device in embodiment. 実施例の半導体装置における第一シンター温度と断絶が生じるＮｉ膜厚との関係を示す図である。It is a figure which shows the relationship between the 1st sintering temperature in the semiconductor device of an Example, and the Ni film thickness in which a disconnection occurs.

符号の説明Explanation of symbols

１００ 半導体装置
１０１ シリコン基板
１０２ ＭＯＳＦＥＴ
１０３ ゲート絶縁膜
１０５ ゲート電極
１０７ サイドウォール
１０８ エクステンション領域
１０９ ソース・ドレイン領域
１１１ Ｎｉシリサイド層
１１３ Ｎｉシリサイド層
１１５ Ｎｉ膜
１１７ 断絶部
DESCRIPTION OF SYMBOLS 100 Semiconductor device 101 Silicon substrate 102 MOSFET
103 Gate insulating film 105 Gate electrode 107 Side wall 108 Extension region 109 Source / drain region 111 Ni silicide layer 113 Ni silicide layer 115 Ni film 117 Cut off portion

Claims (8)

シリコン基板の素子形成面に、ゲート電極を形成する工程と、
前記ゲート電極の側壁を覆う側壁絶縁膜を形成する工程と、
前記ゲート電極の周囲の前記シリコン基板に、ソース・ドレイン領域を形成する工程と、
前記側壁絶縁膜が形成された前記シリコン基板の前記素子形成面全面に、ニッケルを含む膜を形成する工程と、
前記ニッケルを含む膜が形成された前記シリコン基板を加熱し、前記ソース・ドレイン領域において前記シリコン基板と前記ニッケルを含む膜とを反応させる工程と、
シリコン基板とニッケルを含む膜とを反応させる前記工程の後、未反応の前記ニッケルを含む膜を除去し、前記ソース・ドレイン領域の上部の領域にシリサイド層を形成する工程と、
を含み、
ニッケルを含む膜を形成する前記工程またはシリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記側壁絶縁膜上に、前記ニッケルを含む膜が途切れた断絶部を形成する半導体装置の製造方法。 Forming a gate electrode on the element formation surface of the silicon substrate;
Forming a sidewall insulating film covering the sidewall of the gate electrode;
Forming source / drain regions in the silicon substrate around the gate electrode;
Forming a film containing nickel on the entire surface of the element formation surface of the silicon substrate on which the sidewall insulating film is formed;
Heating the silicon substrate on which the film containing nickel is formed, and reacting the silicon substrate with the film containing nickel in the source / drain regions;
After the step of reacting the silicon substrate with the nickel-containing film, removing the unreacted nickel-containing film and forming a silicide layer in a region above the source / drain region;
Including
In the step of forming the film containing nickel or the step of heating the silicon substrate to react the silicon substrate and the film containing nickel, a cut-off portion where the film containing nickel is interrupted is formed on the sidewall insulating film. A method for manufacturing a semiconductor device. 請求項１に記載の半導体装置の製造方法において、
ニッケルを含む膜を形成する前記工程またはシリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記断絶部が、平面視において前記ゲート電極の延在方向に沿って形成される半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step of forming the film containing nickel or the step of heating the silicon substrate to react the silicon substrate and the film containing nickel, the disconnection portion is formed along the extending direction of the gate electrode in plan view. A method for manufacturing a semiconductor device. 請求項１または２に記載の半導体装置の製造方法において、
ニッケルを含む膜を形成する前記工程またはシリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記ゲート電極の両側の前記側壁絶縁膜上に前記断絶部が形成される半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
In the step of forming a film containing nickel or the step of heating the silicon substrate to react the silicon substrate and the film containing nickel, the semiconductor in which the disconnected portion is formed on the sidewall insulating film on both sides of the gate electrode Device manufacturing method. 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
前記ゲート電極がシリコンを含み、
シリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程において、前記ゲート電極と前記ニッケルを含む膜とを反応させるとともに、
シリサイド層を形成する前記工程において、前記ソース・ドレイン領域の上部の領域および前記ゲート電極の上部の領域にシリサイド層を形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The gate electrode comprises silicon;
In the step of reacting the silicon substrate and the nickel-containing film by heating the silicon substrate, the gate electrode and the nickel-containing film are reacted,
A method of manufacturing a semiconductor device, wherein in the step of forming a silicide layer, a silicide layer is formed in a region above the source / drain region and a region above the gate electrode. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
シリコン基板を加熱しシリコン基板とニッケルを含む膜とを反応させる前記工程が、前記シリコン基板を第一条件で加熱処理し、前記側壁絶縁膜上の前記ニッケルを含む膜を途切れさせて、前記断絶部を形成する工程であって、
シリサイド層を形成する前記工程が、
未反応の前記ニッケルを含む膜を除去する工程と、
未反応のニッケルを含む膜を除去する前記工程の後、前記シリコン基板を第二条件で加熱処理する工程と、
を含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The step of heating the silicon substrate to react the silicon substrate with the nickel-containing film heat-treats the silicon substrate under a first condition, interrupts the nickel-containing film on the sidewall insulating film, and Forming a part,
The step of forming the silicide layer comprises:
Removing the unreacted nickel-containing film;
After the step of removing the film containing unreacted nickel, the step of heat-treating the silicon substrate under a second condition;
A method of manufacturing a semiconductor device including: 請求項５に記載の半導体装置の製造方法において、
ニッケルを含む膜を形成する前記工程において、前記側壁絶縁膜上に、前記ニッケルを含む膜の膜厚が５ｎｍ以下となる領域を形成し、
シリコン基板を第一条件で加熱処理し断絶部を形成する前記工程が、前記シリコン基板を２５０℃以上５００℃以下の温度で加熱処理する工程である半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5,
In the step of forming a film containing nickel, a region where the film thickness of the nickel film is 5 nm or less is formed on the sidewall insulating film,
A method of manufacturing a semiconductor device, wherein the step of heat-treating a silicon substrate under a first condition to form a break portion is a step of heat-treating the silicon substrate at a temperature of 250 ° C. or higher and 500 ° C. or lower. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
側壁絶縁膜を形成する前記工程において、前記側壁絶縁膜に、前記ニッケルを含む膜の付着を抑制する遮断面を形成するとともに、
ニッケルを含む膜を形成する前記工程において、前記側壁絶縁膜の前記遮断面の上部に前記断絶部を形成する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step of forming the sidewall insulating film, a barrier surface that suppresses adhesion of the nickel-containing film is formed on the sidewall insulating film,
A method of manufacturing a semiconductor device, wherein in the step of forming a film containing nickel, the cut-off portion is formed above the blocking surface of the sidewall insulating film. 請求項７に記載の半導体装置の製造方法において、
遮断面を形成する前記工程が、前記側壁絶縁膜の底部において、前記側壁絶縁膜の表面の前記シリコン基板の表面に対する立ち上がり角度が略９０度となるように前記側壁絶縁膜を形成する工程であって、
ニッケルを含む膜を形成する前記工程において、前記側壁絶縁膜の前記底部に前記断絶部を形成する半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 7,
The step of forming a blocking surface is a step of forming the sidewall insulating film so that a rising angle of the surface of the sidewall insulating film with respect to the surface of the silicon substrate is approximately 90 degrees at the bottom of the sidewall insulating film. And
A method of manufacturing a semiconductor device, wherein in the step of forming a film containing nickel, the disconnected portion is formed at the bottom of the sidewall insulating film.
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