JP2007188188A - レイアウト方法、cad装置、プログラム及び記憶媒体 - Google Patents
レイアウト方法、cad装置、プログラム及び記憶媒体 Download PDFInfo
- Publication number
- JP2007188188A JP2007188188A JP2006004117A JP2006004117A JP2007188188A JP 2007188188 A JP2007188188 A JP 2007188188A JP 2006004117 A JP2006004117 A JP 2006004117A JP 2006004117 A JP2006004117 A JP 2006004117A JP 2007188188 A JP2007188188 A JP 2007188188A
- Authority
- JP
- Japan
- Prior art keywords
- layout
- rule
- circuit
- elements
- current value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】回路のレイアウト設計において、回路のシミュレーションを行うシミュレーションステップと、回路を構成する素子の端子間を流れる最大電流値及び素子形状を指定する指定ステップと、素子のレイアウトを、指定された最大電流値及び素子形状に基づいて、エレクトロマイグレーション(EM)ルールを満足するように自動的に作成して完成するレイアウト合成ステップとを含むように構成する。
【選択図】図2
Description
I_perMetal = α・TF・metalWidth [A] (式1)
又、コンタクト1つ当たりに流せる最大電流は、(式2)より計算することができる。ここで、βはコンタクトの物理構造に起因する係数を示す。
I_perContact = β・TF [A] (式2)
上記(式1)、(式2)より、(式1A)、(式2A)を求めることができる。
metalWidth = Imax / (α・TF) (式1A)
n = Imax / (β・TF) (式2A)
(式2A)から、mosWidth内にコンタクトがいくつ置けるかを計算する。予め決められたmosWidthに1列で置ける最大のコンタクト数をn1とすると、n1は(式3)から求めることができる。
mosWidth > cw・n1+cs(n1-1) + 2mcEOL
> cw・n1 + cs・n1 - cs + 2mcEOL
> n1(cw + cs) - cs + 2mcEOL
∴ n1 < (mosWidth + cs - 2mcEOL) / (cw + cs) (式3)
ここで、(式4)が成り立たない場合、コンタクトは1列では置ききれないことを意味するので、(式4)が満たされるコンタクト列の数iを求める必要がある。
n/i ≦ n1 i=1,2,3…. (式4)
ただし、iの値は有限で、マスクデザインルールで定められたmetalWidthの最大値から求まるので、(式5)により求めることができる。又、metalWidth_maxは、マスクデザインルールにより決まる。
metalWidth_max > i・cw + (i-1)・cs + 2mcEnc
> i・cw + i・cs - cs + 2mcEnc
∴ i < (metalWidth_max + cs - 2mcEnc) / (cw + cs) (式5)
(式5)を満足しない場合には、この形状ではマスクデザインルールを満たすことができないことを意味するので、エラーメッセージやエラー枠を表示画面102aに表示する。
D = int((m+1)/2) (式6)
トランジスタを分割したときの最大電流値は、(式6)に基づいて(式7)より求めることができる。
Imax_split = Imax / int((m+1)/2) (式7)
尚、トランジスタゲート2本に囲まれている内側の部分と、囲まれていない外側の部分とでは、ゲート2本に囲まれている内側の部分の方が電流を2倍流せる必要がある。このため、(式1A)、(式7)より夫々のmetalWidth、即ち、内側部分のmetalWidth_inと外側部分のmetalWidth_outを(式8)、(式9)より求めることができる。
metalWidth_in = Imax_split / (α・TF)・2 (式8)
metalWidth_out = Imax_split / (α・TF) (式9)
必要なコンタクト数nは、(式2A)、(式7)を用い、(式10)から求めることができる。
n = Imax_split / (β・TF) (式10)
コンタクト数nも、ゲート2本に囲まれている方が多く電流を流す必要があるので、(式10)より夫々のコンタクト数n、即ち、内側部分のコンタクト数n_inと外側部分のコンタクト数n_outを(式11)、(式12)より求めることができる。
n_in = Imax_split / (β・TF)・2 (式11)
n_out = Imax_split / (β・TF) (式12)
トランジスタのロウ数が例えば図8中(e)において増えた場合、(式8)、(式9)の値はロウ数倍する必要がある。又、図8中(f)の如きスタックレイヤにすると、metalWidthを細くすることができるが、コンタクト数nが増える可能性がある点等を考慮する必要がある。
(付記1) 回路のレイアウト設計において、
該回路のシミュレーションを行うシミュレーションステップと、
該回路を構成する素子の端子間を流れる最大電流値及び素子形状を指定する指定ステップと、
該素子のレイアウトを、指定された最大電流値及び素子形状に基づいて、エレクトロマイグレーション(EM)ルールを満足するように自動的に作成して完成するレイアウト合成ステップとを含むことを特徴とする、レイアウト方法。
(付記2) 該指定ステップは、素子形状が決まるパラメータを指定することを特徴とする、付記1記載のレイアウト方法。
(付記3) 該レイアウト合成ステップは、
EMルールを満足する素子のコンタクト数及び配線幅を計算し、
計算されたコンタクト数及び配線幅を考慮して素子を配置して素子のレイアウトを作成し、
素子のレイアウトがEMルールを満足しているか否かを確認するEM判定を行うことを特徴とする、付記1又は2記載のレイアウト方法。
(付記4) 該レイアウト合成ステップは、EM判定により素子のレイアウトがEMルールを満足していないと判定されると、エラーの発生により素子のレイアウトが作成できない旨をユーザに知らせるための警告を表示することを特徴とする、付記3記載のレイアウト方法。
(付記5) 該レイアウト合成ステップで作成された素子のレイアウトではEMルールを満足できない場合にはその旨を表示するエラー表示ステップを更に含むことを特徴とする、付記1又は2記載のレイアウト方法。
(付記6) 該レイアウト合成ステップの後、該素子を配置して該回路のレイアウトを作成するレイアウトステップと、
該回路のレイアウトに対してレイアウト検証を行うレイアウト判定ステップと、
該レイアウト検証の結果、該回路のレイアウトに問題がないとEMルールを満足しているか否かを確認するEM判定を行うEM判定ステップとを更に含むことを特徴とする、付記1〜5のいずれか1項記載のレイアウト方法。
(付記7) 回路のレイアウト設計を行うCAD装置であって、
該回路のシミュレーションを行うシミュレーション手段と、
該回路を構成する素子の端子間を流れる最大電流値及び素子形状を指定する指定手段と、
該素子のレイアウトを、指定された最大電流値及び素子形状に基づいて、エレクトロマイグレーション(EM)ルールを満足するように自動的に作成して完成するレイアウト合成手段とを備えたことを特徴とする、CAD装置。
(付記8) 該指定手段は、素子形状が決まるパラメータを指定することを特徴とする、付記7記載のCAD装置。
(付記9) 該レイアウト合成手段は、
EMルールを満足する素子のコンタクト数及び配線幅を計算する手段と、
計算されたコンタクト数及び配線幅を考慮して素子を配置して素子のレイアウトを作成する手段と、
素子のレイアウトがEMルールを満足しているか否かを確認するEM判定を行う手段とからなることを特徴とする、付記7又は8記載のCAD装置。
(付記10) ディスプレイを更に備え、
該レイアウト合成手段は、EM判定により素子のレイアウトがEMルールを満足していないと判定されると、エラーの発生により素子のレイアウトが作成できない旨をユーザに知らせるための警告を該ディスプレイに表示することを特徴とする、付記9記載のCAD装置。
(付記11) ディスプレイと、
該レイアウト合成手段で作成された素子のレイアウトではEMルールを満足できない場合にはその旨を該ディスプレイに表示するエラー表示手段とを更に備えたことを特徴とする、付記7又は8記載のCAD装置。
(付記12) 該レイアウト合成手段が素子のレイアウトを完成した後、該素子を配置して該回路のレイアウトを作成するレイアウト手段と、
該回路のレイアウトに対してレイアウト検証を行うレイアウト判定手段と、
該レイアウト検証の結果、該回路のレイアウトに問題がないとEMルールを満足しているか否かを確認するEM判定を行うEM判定手段とを更に備えたことを特徴とする、付記7〜11のいずれか1項記載のCAD装置。
(付記13) コンピュータに回路のレイアウト設計を行わせるプログラムであって、
該コンピュータに、該回路のシミュレーションを行わせるシミュレーション手順と、
該コンピュータに、該回路を構成する素子の端子間を流れる最大電流値及び素子形状を指定させる指定手順と、
該コンピュータに、該素子のレイアウトを、指定された最大電流値及び素子形状に基づいて、エレクトロマイグレーション(EM)ルールを満足するように自動的に作成させて完成させるレイアウト合成手順とを含むことを特徴とする、プログラム。
(付記14) 該指定手順は、該コンピュータに、素子形状が決まるパラメータを指定させることを特徴とする、付記13記載のプログラム。
(付記15) 該レイアウト合成手順は、該コンピュータに、
EMルールを満足する素子のコンタクト数及び配線幅を計算させ、
計算されたコンタクト数及び配線幅を考慮して素子を配置して素子のレイアウトを作成させ、
素子のレイアウトがEMルールを満足しているか否かを確認するEM判定を行わせることを特徴とする、付記13又は14記載のプログラム。
(付記16) 該レイアウト合成手順は、該コンピュータに、EM判定により素子のレイアウトがEMルールを満足していないと判定されると、エラーの発生により素子のレイアウトが作成できない旨をユーザに知らせるための警告を表示させることを特徴とする、付記15記載のプログラム。
(付記17) 該コンピュータに、該レイアウト合成ステップで作成された素子のレイアウトではEMルールを満足できない場合にはその旨を表示させるエラー表示手順を更に含むことを特徴とする、付記13又は14記載のプログラム。
(付記18) 該レイアウト合成手順の後、該コンピュータに、該素子を配置して該回路のレイアウトを作成させるレイアウト手順と、
該コンピュータに、該回路のレイアウトに対してレイアウト検証を行わせるレイアウト判定手順と、
該コンピュータに、該レイアウト検証の結果、該回路のレイアウトに問題がないとEMルールを満足しているか否かを確認するEM判定を行わせるEM判定手順とを更に含むことを特徴とする、付記13〜17のいずれか1項記載のプログラム。
(付記19) 付記13〜18のいずれか1項記載のプログラムを格納していることを特徴とする、コンピュータ読み取り可能な記憶媒体。
101 本体部
102 ディスプレイ
102a 表示画面
103 キーボード
104 マウス
105 モデム
106 記録媒体
110 ディスク
200 バス
201 CPU
202 メモリ部
203 ディスクドライブ
204 ハードディスクドライブ
Claims (10)
- 回路のレイアウト設計において、
該回路のシミュレーションを行うシミュレーションステップと、
該回路を構成する素子の端子間を流れる最大電流値及び素子形状を指定する指定ステップと、
該素子のレイアウトを、指定された最大電流値及び素子形状に基づいて、エレクトロマイグレーション(EM)ルールを満足するように自動的に作成して完成するレイアウト合成ステップとを含むことを特徴とする、レイアウト方法。 - 該指定ステップは、素子形状が決まるパラメータを指定することを特徴とする、請求項1記載のレイアウト方法。
- 該レイアウト合成ステップは、
EMルールを満足する素子のコンタクト数及び配線幅を計算し、
計算されたコンタクト数及び配線幅を考慮して素子を配置して素子のレイアウトを作成し、
素子のレイアウトがEMルールを満足しているか否かを確認するEM判定を行うことを特徴とする、請求項1又は2記載のレイアウト方法。 - 該レイアウト合成ステップで作成された素子のレイアウトではEMルールを満足できない場合にはその旨を表示するエラー表示ステップを更に含むことを特徴とする、請求項1又は2記載のレイアウト方法。
- 該レイアウト合成ステップの後、該素子を配置して該回路のレイアウトを作成するレイアウトステップと、
該回路のレイアウトに対してレイアウト検証を行うレイアウト判定ステップと、
該レイアウト検証の結果、該回路のレイアウトに問題がないとEMルールを満足しているか否かを確認するEM判定を行うEM判定ステップとを更に含むことを特徴とする、請求項1〜4のいずれか1項記載のレイアウト方法。 - 回路のレイアウト設計を行うCAD装置であって、
該回路のシミュレーションを行うシミュレーション手段と、
該回路を構成する素子の端子間を流れる最大電流値及び素子形状を指定する指定手段と、
該素子のレイアウトを、指定された最大電流値及び素子形状に基づいて、エレクトロマイグレーション(EM)ルールを満足するように自動的に作成して完成するレイアウト合成手段とを備えたことを特徴とする、CAD装置。 - 該レイアウト合成手段は、
EMルールを満足する素子のコンタクト数及び配線幅を計算する手段と、
計算されたコンタクト数及び配線幅を考慮して素子を配置して素子のレイアウトを作成する手段と、
素子のレイアウトがEMルールを満足しているか否かを確認するEM判定を行う手段とからなることを特徴とする、請求項6記載のCAD装置。 - ディスプレイを更に備え、
該レイアウト合成手段は、EM判定により素子のレイアウトがEMルールを満足していないと判定されると、エラーの発生により素子のレイアウトが作成できない旨をユーザに知らせるための警告を該ディスプレイに表示することを特徴とする、請求項6記載のCAD装置。 - コンピュータに回路のレイアウト設計を行わせるプログラムであって、
該コンピュータに、該回路のシミュレーションを行わせるシミュレーション手順と、
該コンピュータに、該回路を構成する素子の端子間を流れる最大電流値及び素子形状を指定させる指定手順と、
該コンピュータに、該素子のレイアウトを、指定された最大電流値及び素子形状に基づいて、エレクトロマイグレーション(EM)ルールを満足するように自動的に作成させて完成させるレイアウト合成手順とを含むことを特徴とする、プログラム。 - 請求項9記載のプログラムを格納していることを特徴とする、コンピュータ読み取り可能な記憶媒体。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006004117A JP4674164B2 (ja) | 2006-01-11 | 2006-01-11 | レイアウト方法、cad装置、プログラム及び記憶媒体 |
US11/504,625 US7810051B2 (en) | 2006-01-11 | 2006-08-16 | Layout method, CAD apparatus, computer-readable program and computer-readable storage medium |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006004117A JP4674164B2 (ja) | 2006-01-11 | 2006-01-11 | レイアウト方法、cad装置、プログラム及び記憶媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007188188A true JP2007188188A (ja) | 2007-07-26 |
JP4674164B2 JP4674164B2 (ja) | 2011-04-20 |
Family
ID=38234187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006004117A Expired - Fee Related JP4674164B2 (ja) | 2006-01-11 | 2006-01-11 | レイアウト方法、cad装置、プログラム及び記憶媒体 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7810051B2 (ja) |
JP (1) | JP4674164B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010049399A (ja) * | 2008-08-20 | 2010-03-04 | Asahi Kasei Electronics Co Ltd | 回路図設計装置、回路図設計プログラム及び回路図設計方法 |
JP2010049398A (ja) * | 2008-08-20 | 2010-03-04 | Asahi Kasei Electronics Co Ltd | 回路図設計装置、回路図設計プログラム及び回路図設計方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110233674A1 (en) * | 2010-03-29 | 2011-09-29 | International Business Machines Corporation | Design Structure For Dense Layout of Semiconductor Devices |
US8869084B2 (en) * | 2012-01-12 | 2014-10-21 | Synopsys, Inc. | Parameterized cell layout generation guided by a design rule checker |
US9594865B2 (en) * | 2015-05-20 | 2017-03-14 | International Business Machines Corporation | Distribution of power vias in a multi-layer circuit board |
US10963609B2 (en) * | 2019-08-08 | 2021-03-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for analyzing electromigration (EM) in integrated circuit |
US11657199B2 (en) | 2019-08-08 | 2023-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for analyzing electromigration (EM) in integrated circuit |
JP7249303B2 (ja) * | 2020-03-23 | 2023-03-30 | 株式会社東芝 | 演算装置及び演算方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04242959A (ja) * | 1991-01-08 | 1992-08-31 | Fujitsu Ltd | 半導体集積回路のセル構造 |
JPH07160754A (ja) * | 1993-12-07 | 1995-06-23 | Ricoh Co Ltd | レイアウト検証装置及びレイアウト自動生成装置並びにレイアウト検証方法及びレイアウト自動生成方法 |
JP2000349158A (ja) * | 1999-06-04 | 2000-12-15 | Toshiba Corp | 半導体集積回路のレイアウト方法及びそのレイアウト装置 |
JP2002299446A (ja) * | 2001-03-28 | 2002-10-11 | Nec Corp | レイアウト方法、レイアウトシステム、レイアウトプログラム及び記録媒体 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6230304B1 (en) * | 1997-12-24 | 2001-05-08 | Magma Design Automation, Inc. | Method of designing a constraint-driven integrated circuit layout |
GB9914380D0 (en) * | 1999-06-21 | 1999-08-18 | Regan Timothy J | Method of scaling an integrated circuit |
GB9929084D0 (en) * | 1999-12-08 | 2000-02-02 | Regan Timothy J | Modification of integrated circuits |
JP2002151592A (ja) | 2000-11-14 | 2002-05-24 | Nec Microsystems Ltd | 自動レイアウト方法及びその装置 |
US7007258B2 (en) * | 2003-06-13 | 2006-02-28 | Sun Microsystems, Inc. | Method, apparatus, and computer program product for generation of a via array within a fill area of a design layout |
US7254801B1 (en) * | 2005-01-20 | 2007-08-07 | Altera Corporation | Synthesis aware placement: a novel approach that combines knowledge of possible resynthesis |
JP2006229147A (ja) * | 2005-02-21 | 2006-08-31 | Toshiba Corp | 半導体装置のレイアウト最適化方法、フォトマスクの製造方法、半導体装置の製造方法およびプログラム |
-
2006
- 2006-01-11 JP JP2006004117A patent/JP4674164B2/ja not_active Expired - Fee Related
- 2006-08-16 US US11/504,625 patent/US7810051B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04242959A (ja) * | 1991-01-08 | 1992-08-31 | Fujitsu Ltd | 半導体集積回路のセル構造 |
JPH07160754A (ja) * | 1993-12-07 | 1995-06-23 | Ricoh Co Ltd | レイアウト検証装置及びレイアウト自動生成装置並びにレイアウト検証方法及びレイアウト自動生成方法 |
JP2000349158A (ja) * | 1999-06-04 | 2000-12-15 | Toshiba Corp | 半導体集積回路のレイアウト方法及びそのレイアウト装置 |
JP2002299446A (ja) * | 2001-03-28 | 2002-10-11 | Nec Corp | レイアウト方法、レイアウトシステム、レイアウトプログラム及び記録媒体 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010049399A (ja) * | 2008-08-20 | 2010-03-04 | Asahi Kasei Electronics Co Ltd | 回路図設計装置、回路図設計プログラム及び回路図設計方法 |
JP2010049398A (ja) * | 2008-08-20 | 2010-03-04 | Asahi Kasei Electronics Co Ltd | 回路図設計装置、回路図設計プログラム及び回路図設計方法 |
Also Published As
Publication number | Publication date |
---|---|
US7810051B2 (en) | 2010-10-05 |
US20070162881A1 (en) | 2007-07-12 |
JP4674164B2 (ja) | 2011-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4674164B2 (ja) | レイアウト方法、cad装置、プログラム及び記憶媒体 | |
US11487924B2 (en) | System, method and associated computer readable medium for designing integrated circuit with pre-layout RC information | |
US9852251B2 (en) | Manipulating parameterized cell devices in a custom layout design | |
US7971174B1 (en) | Congestion aware pin optimizer | |
JP2004502259A (ja) | 階層型金属末端、包囲、および曝露をチェックする方法およびシステム | |
US6539528B2 (en) | Methods, systems, and computer program products for designing an integrated circuit that use an information repository having circuit block layout information | |
JP4769687B2 (ja) | タイミング検証方法、タイミング検証装置及びタイミング検証プログラム | |
TWI833036B (zh) | 產生電路佈局之方法及系統 | |
CN109074412B (zh) | 使用自动焊接和自动克隆的电路中的连接的交互式布线 | |
JP2013109498A (ja) | 設計支援装置 | |
JP5418341B2 (ja) | 設計支援プログラム、設計支援装置および設計支援方法 | |
JP2003030267A (ja) | タイミングバジェット設計方法 | |
US20090172626A1 (en) | Method and system for visual implementation of layout structures for an integrated circuit | |
US10990743B2 (en) | Creating gateway model routing sub-templates | |
TWI483133B (zh) | 產生線路模型之系統及方法 | |
US11042684B1 (en) | Dynamic width-space patterns for handling complex DRC rules | |
US9026974B2 (en) | Semiconductor integrated circuit partitioning and timing | |
JPH06337904A (ja) | レイアウト検証装置 | |
JP2008130710A (ja) | 半導体集積回路のレイアウト方法および半導体集積回路のレイアウトプログラム | |
JP2007187827A (ja) | レイアウト方法、cad装置、プログラム及び記憶媒体 | |
JP2009245215A (ja) | Cadシステム、cadプログラム | |
US20100251194A1 (en) | Apparatus for aiding design of semiconductor device and method | |
JPH10254931A (ja) | 仮想配線遅延計算装置及び仮想配線遅延計算方法 | |
JPH04367978A (ja) | 回路図エディタ | |
JP2015049723A (ja) | 集積回路の回路動作シミュレーション方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080605 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100426 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100720 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101020 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20101028 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110104 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110124 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |