TWI483133B - 產生線路模型之系統及方法 - Google Patents

Description

產生線路模型之系統及方法

本發明之具體實施例大體有關於積體電路設計。更特別的是，本發明之具體實施例有關於產生供訊號完整性分析及功能設計驗證用之線路模型的系統及方法。

製造積體電路的簡化方法包含下列步驟：發展產品構想，設計電路，製造電路，封裝及組裝該產品。電路設計方法可進一步精細化含有下列步驟：精細化產品構想，產生邏輯設計圖(logic schematic)，以及驗證電路佈局的功能。由於製程已減到50奈米以下，電路佈局在電路佈局的功能驗證時更頻繁地無法滿足設計要求。這些失敗是由電路元件之緊鄰造成，這會增加寄生分量(parasitic component，例如，寄生電容、寄生電阻及寄生電感)。寄生分量使傳播通過電路的電子訊號延遲以及可能導致訊號完整性問題，妨礙電路滿足設計要求。如果電路設計無法滿足設計要求，設計者必須修改電路設計以及重新測試新設計直到滿足所有的設計要求。此一重覆過程會增加製程的額外成本以及延遲設計的完成。

線路模型可用來判斷電路設計的寄生效應，以便協助避免設計方法後期的昂貴重新設計。矽代工廠或元件庫供應商 (cell library vendor)可從得自各種樣本設計的統計資訊開發出線路模型。不過，特定的設計可能無法取得線路模型，以及設計者需要得知線路的分布電阻及電容。此外，線路模型的開發及使用很複雜、麻煩及耗時。

考慮到以上問題，最好可提供產生線路模型的系統及方法而沒有複雜的功能讓設計者可根據給定要求來改變模型正確度。此外，由以下結合附圖及本章節的【實施方式】及申請專利範圍可明白其他合意的特徵及特性。

在一示範具體實施例中，提供一種產生線路模型之方法。該方法包括產生線路組構檔。該寄生分量值由該線路組構檔確定以及用來建構合併該寄生分量值以計算電路之訊號完整性的表格模型(table model)。

也提供一種產生線路模型之示範方法，其係藉由提供線路幾何以及選擇具有複數個技術參數的技術。定義該複數個技術參數中之每一個的範圍。然後，由該線路組構及該複數個技術參數產生線路組構檔。寄生分量值由該線路組構檔確定以及加入Verilog-A表格模型以計算電路的訊號完整性。

此外，提供產生線路模型之系統的示範具體實施例。該系統包含耦合至顯示裝置、使用者輸入裝置及儲存裝置的處理器。該處理器經組構成(1)產生線路組構檔，(2)由該線路組構檔確定寄生分量值，以及(3)由該寄生分量值建構表格模型。

100、200、300‧‧‧流程圖

102‧‧‧產品構想

104‧‧‧電路設計

106‧‧‧製造

108‧‧‧封裝及組裝

110‧‧‧最終產品

112‧‧‧滿足所有電路設計要求

202‧‧‧系統設計

204‧‧‧設計圖的邏輯設計

206‧‧‧設計圖的功能驗證

208‧‧‧具體實作

210‧‧‧具體實作的功能驗證

302‧‧‧選擇技術

304‧‧‧提供技術參數範圍

306‧‧‧提供線路組構

308‧‧‧建立線路組構檔

310‧‧‧確定寄生分量值

312‧‧‧儲存寄生分量值於寄生提取檔

314‧‧‧建立Verilog-A模型

400‧‧‧系統

402‧‧‧使用者介面

404‧‧‧顯示裝置

406‧‧‧處理器

408‧‧‧儲存裝置

410‧‧‧RAM

412‧‧‧ROM

參考以下結合附圖的詳細說明及申請專利範圍可更 加完整地了解本發明，圖中類似的元件用相同的元件符號表示。

第1圖及第2圖的流程圖根據具體實施例圖示積體電路之設計及製造的各種步驟；第3圖圖示產生線路模型之方法的示範具體實施例；以及第4圖圖示產生線路模型之系統的示範具體實施例。

以下的詳細說明在本質上只是用來圖解說明而非旨在限制本發明具體實施例或該等具體實施例的應用及用途。本文使用“示範”的意思是“用來作為例子、實例或圖例”。在此作為範例所描述的任何具體實作不是要讓讀者認為它比其他具體實作更佳或有利。此外，希望不受明示或暗示於【發明所屬之技術領域】、【先前技術】、【發明內容】或【實施方式】之中的理論約束。

如前述，期望可提供產生線路模型的系統及方法以判斷積體電路中由寄生分量(例如，寄生電容、寄生電阻及寄生電感)造成的訊號完整性問題(例如，訊號延遲、交互干擾、及訊號紅外線落差)。根據一具體實施例，這可藉由以下步驟來實現：產生線路組構，由該線路組構確定該等寄生分量值，以及建構使用該等寄生分量值的表格模型。這讓設計者可產生以彼等之要求量身訂做的線路模型而沒有複雜、麻煩又耗時的產生過程。

第1圖的流程圖100根據一具體實施例圖示積體電路之設計及製造的簡化示範步驟。開發產品構想，(步驟102)包括一組所欲性能。然後，設計電路(步驟104)以滿足該組所欲性能(步 驟102)，第2圖進一步描述此過程。然後，製造電路設計(步驟106)，封裝(步驟108)，及組裝(步驟110)。應瞭解此描述並非意在限制本具體實施例而只是用來圖解說明。提及的步驟可用不同的順序完成或完全不按照設計的個別要求。

第2圖的流程圖200進一步描述電路設計方法(步驟102，第1圖)。產品構想(步驟102，第1圖)精細化成一組設計要求(步驟202)。該等設計要求可包含設計區塊的功能，延遲時間的限制，矽面積，功率消耗/散逸等等。在某些設計要求之間可能必須做出取捨。例如，為了減少時間延遲，可能必須增加電晶體的尺寸。在此步驟期間，設計者有數量相當多的自由度來設計電路，因為事實上實現電路設計有多種不同的方式。

由系統設計要求建立邏輯設計圖(步驟204)。設計圖編輯器可用來把電路的高階描述轉換成電晶體層級或閘極層級的設計圖。該邏輯設計圖必須正確地描述所有組件及其互連的電子性質。這是因為該邏輯設計圖會用來建立對應網路清單(netlist)供測試以判斷電路設計是否滿足設計要求(步驟202)。

模擬器(simulator)係用來驗證邏輯設計圖(步驟206)滿足設計要求(步驟202)。每個電路元件(例如，電阻器、電容器及電感器)有與各個電路元件關連的個別電阻、電容及電感。不過，基於電路元件的垂直及側向間距，可建立寄生分量(例如，寄生電容、寄生電阻)以及加到電路的整體電阻及電容。寄生分量為源自電路元件在積體電路中之緊鄰的不合意效應。此類不合意效應包括減少電子訊號傳播通過電路的速度，導致電路可能無法滿足設計要求。為了協助確保在此設計階段可考慮到寄生分量，線 路模型之具體實施例係用來估計寄生分量的衝擊，如以下在說明第3圖時所述。

建立電路元件的具體實作(例如，電阻器、電容器及電感器)(步驟208)以呈現該邏輯設計圖。將由此具體實作來製造電路。然後，設計規則檢查工具(例如，Calibre或SNPS Hercules)係用來驗證具體實作符合一組設計規則。該等設計規則有助於確保電路的製造可行以及製造缺陷的機率低。然後，驗證該具體實作(步驟210)以確保它滿足所有電路設計要求(步驟112，第1圖)。模擬器用來偵測提取自具體實作之網路清單的電氣效能及功能。該模擬器可準確地預測具體實作的訊號完整性以判斷是否滿足設計要求。

第3圖的流程圖300圖示產生線路模型之示範方法。選定一種技術(例如，20奈米(nm)、28奈米、32奈米等等)(步驟302)以用來製造電路。每種製造方法有定義製造方法的特定要求。例如，22奈米的製程要求相同特徵之間的一半距離實質等於22奈米。該製造方法的其他要求可包含線路寬度及線路長度。

可個別選定該等技術參數及其範圍(步驟304)，以允許線路模型的具體實施例可按照設計的特定要求量身訂做。技術參數的範圍係基於設計要求和選定技術(步驟302)。該等技術參數可包含目標線路的性質，相鄰線路的性質，鄰層的性質，以及其他適當技術參數。由個別線路(例如，目標線路)確定寄生分量值。該等目標線路技術參數可包含目標層參數(例如，組合物)，線路寬度參數(例如，實體寬度)，以及線路長度參數(例如，實體長度)。鄰層技術參數可包含上層參數與下層參數(例如，各自在目標線路 上下之層的組合物)。此外，該模型可包含密度以上參數(density above parameter)與密度以下參數(density below parameter)(例如，線路寬度與間距各自在目標線路上下的比率)。相鄰線路技術參數可包含間距左邊參數與間距右邊參數(例如，相鄰線路與目標線路的實體距離)。此外，該模型可包含左邊參數的寬度與右邊參數的寬度(例如，左、右相鄰線路的各自實體寬度)。

提供一種用於確定寄生分量值的線路組構(步驟306)。例如，所提供的線路組構可包含5條線路，兩條往目標線路之左邊的線路以及兩條往右線路。可進一步定義在目標線路上下有垂直線路的線路組構。可選擇此一特定組構，由於微影極限定義會衝擊線路寬度及間距參數的製造方法。該等參數中之每一個都有助於給定線路組構的寄生分量值。

處理器406(第4圖)經組構成可用參數化單元產生器(parameterized cell generator，PCell)植入線路組構檔(步驟308)。該Pcell會從該線路組構產生檔案(步驟306)以及選定的技術參數(步驟304)。然後，用設計交換格式(DEF)、圖形資料庫系統II(GDSII)、開放式作品系統交換標準(OASIS)、OpenAccess或任何其他適當檔案格式儲存詳細網路清單。所有這些格式可被欄位解析程式接受以算出寄生分量值。DEF檔案為以ASCll格式呈現積體電路之網路清單及電路佈局的開放規格。GDSII及OASIS為用來呈現幾何形狀的檔案格式。GDSII為用來以階層形式呈現平面幾何形狀、文字標示及與佈局有關之其他資訊的二元檔案格式。然而OASIS呈現諸如多邊形、矩形及梯形之類的形狀以及定義每個形狀可能具有的性質、如何組織及彼此之間的位置。已開發、部署 OpenAccess格式及支援有共享控件的開源設計資料庫。

利用欄位解析程式(例如，Rapid3D)，由線路組構檔確定寄生分量值(步驟310)。該欄位解析程式提取寄生分量值係藉由解析馬克斯威方程組之形式。馬克斯威方程組的解析通常是用3種不同方法中之一種。第一種方法使用不同形式的支配方程組(governing equations)以及需要離散化有電磁場駐留於其中的整個領域。然而，大部份的電路設計提取問題為外部問題，此一方法在離散化時需要解開極大數量的元素。第二種方法使用積分方程組以及只需要離散化電磁場的來源。此一方法需要較不複雜的計算但是缺乏複雜電路設計所要求的正確度。第三種方法為隨機漫步法，其係使用微分及積分形式的方程組供解析。第三種方法提供複雜電路設計所要求的正確度，然而限制要解開之元素的總數目。

在寄生分量已由該線路組構檔確定後，以標準寄生交換格式(SPEF)或詳細標準寄生格式(DSPF)格式儲存寄生分量值於寄生提取檔中(步驟312)。SPEF及DSPF為美國電子電機工程師學會(IEEE)的標準格式供以ASCll格式表示積體電路中之線路的寄生資料。此檔案格式為欄位解析程式可輸出經確定之寄生分量值的標準格式。

寄生分量值均由內含於寄生提取檔的資料字串提取。資料字串的分割係基於內含於每一資料字串的標點符號以及儲存於Verilog-A表格中。Verilog-A模型(步驟314)包含Verilog-A表格以及會使用於以積體電路為重點的模擬程式(SPICE)以計算由寄生分量值造成的訊號完整性。如果給定線路組構的Verilog-A 表格缺少資料，則Verilog-A模型會執行內插函數以估計缺少的數值。不過，如果缺少的資料是在離散區域外，則具體化線路模型已被建立來拋出錯誤。這確保在使用該具體化線路模型時，不會偵測到不準確。

第4圖圖示可產生線路模型的系統400，其係包含使用者介面402、一個或多個顯示裝置404、處理器406、及資料來源408。使用者介面402與處理器406可操作地通訊以及經組構成可接收使用者的輸入，以及回應使用者輸入，供給命令訊號給處理器406。例如，使用者會通過使用者介面402輸入各種命令以控制處理器產生線路組構檔。使用者介面402可為各種習知使用者介面裝置中之任一者或組合，包括但不受限於一個或多個鍵盤、光標控制器、按鈕、開關或旋鈕。

實作或實現處理器406可用通用處理器、內容可定址記憶體(content addressable memory)、數位訊號處理器、特殊應用積體電路、現場可編程輯閘陣列(field programmable gate array)、任何適當可編程邏輯裝置、離散閘或電晶體邏輯、離散硬體組件、或經設計成可執行描述於本文之功能的任何組合。可將處理器裝置實現成為微處理器、控制器、微控制器或狀態機。此外，處理器裝置可實作成為計算裝置的組合，例如，數位訊號處理器與微處理器、多個微處理器、一個或多個微處理器與數位訊號處理器核心、或任何其他此類組構的組合。在圖示具體實施例中，處理器406包含內建(on-board)RAM(隨機存取記憶體)410，及內建ROM(唯讀記憶體)412。控制處理器406的程式指令可儲存於RAM 410或ROM 412或兩者中。例如，操作系統軟體可儲存於ROM 412， 而各種操作軟體可儲存於RAM 410。應瞭解，這只是儲存操作系統軟體及軟體程式的示範方案，而且可實作不同的其他儲存方案。

記憶體410及412可實現成為RAM記憶體、快閃記憶體、EPROM記憶體、EEPROM記憶體、暫存器或任何其他適當的儲存媒體。在這點上，記憶體410、412可耦合至處理器406使得處理器406可讀出及寫入資訊至記憶體410、412。或者，記憶體可整合於處理器406。例如，處理器406與記憶體410、412可屬於ASIC。不管該處理器是用什麼特定方式實作，它都與軟體資料庫408及顯示裝置404可操作地通訊。處理器406經組構成可產生線路組構檔，由該線路組構檔確定寄生分量值，以及由該等寄生分量值構成表格模型以回應使用者通過使用者介面裝置402所輸入的命令。回應使用者命令的顯示裝置404會選擇性地使各種類型的文字、圖形及/或圖標資訊顯示以通知使用者所輸入的命令。

如上述，回應使用者命令，顯示裝置404選擇性地使各種文字、圖形及/或圖標資訊顯示，從而提供視覺反饋給使用者。應瞭解，顯示裝置404的實作可用適於以使用者可觀看之格式使各種文字、圖形及/或圖標資訊顯示的許多已知顯示裝置中之任一來實現。此類顯示裝置的非限制性實施例包括各種陰極射線管(CRT)顯示器，以及各種平面螢幕顯示器，例如各種類型的LCD(液晶顯示器)及TFT(薄膜電晶體)顯示器。另外，顯示裝置404可實作成為螢幕裝載式顯示器，或許多已知技術中之任一者。

因此，已提供用於產生線路模型之系統及方法。該線路模型允許在電路設計方法早期估計積體電路的訊號完整性而 不使用複雜的功能。此外，模型的正確度可隨著給定要求而改變。這允許有效地形成設計以協助確保設計計畫趕上截止日期。此外，線路模型在邏輯設計步驟之前可提供給定技術所強加之限制的資訊給設計者。此資訊可協助設計者做與電路設計要求有關的知情決策以及預測設計取捨。

儘管以上詳細說明已陳述至少一個示範具體實施例，然而應瞭解，仍然有許多變化。也應瞭解，該(等)示範具體實施例並非旨在以任何方式限制本發明的範疇、適用性或組構。反而，上述詳細說明是要讓熟諳此藝者有個方便的發展藍圖用來具體實作本發明的示範具體實施例，應瞭解，示範具體實施例中提及之元件的功能及配置可做出不同的改變而不脫離如申請專利範圍所述的本發明範疇。

400‧‧‧系統

402‧‧‧使用者介面

404‧‧‧顯示裝置

406‧‧‧處理器

408‧‧‧儲存裝置

410‧‧‧RAM

412‧‧‧ROM

Claims (9)

1. 一種產生線路模型之系統，包含：顯示裝置；使用者輸入裝置；儲存裝置；以及處理器，係耦合至該顯示裝置、該使用者輸入裝置及該儲存裝置，以及經組構成執行下列電子實施製程步驟：產生線路組構檔，其中產生該線路組構檔的步驟包括：提供線路幾何，其中該線路幾何包括目標線路、往該目標線路之左邊的兩條線路、往該目標線路之右邊的兩條線路和在該目標線路上下的垂直線路；選擇具有複數個技術參數的技術，其中該等技術參數包括目標層、線路寬度及線路長度、上層、下層、密度以上及密度以下、左邊空間、右邊空間、左鄰的寬度及右鄰的寬度之各者；定義該複數個技術參數的範圍；以及由該線路幾何及該複數個技術參數建立該線路組構檔；由該線路組構檔確定寄生分量值，其中，該寄生分量值包含電阻、電容及電感中之至少一者，其中，確定該寄生分量值包括：藉由解析馬克斯威方程組而由該線路組構檔確定該寄生分量值；以及 以資料字串的形式建立合併該寄生分量值的寄生提取檔；以及建構合併該寄生分量值的表格模型，其中建構表格模型包括：由該寄生提取檔提取該寄生分量值；建立合併該寄生分量值的查找表；以及由該查找表建構該表格模型，其中該表格包括Verilog-A表格和該表格模型為Verilog-A表格模型，以及其中該表格模型經組構成執行內插函數以估計缺少的表格數值。
2. 如申請專利範圍第1項所述之系統，其中，建立該線路組構檔包括：以設計交換格式檔案類型儲存該線路組構檔。
3. 如申請專利範圍第1項所述之系統，其中，建立該線路組構檔包括：以圖形資料庫系統II檔案類型儲存該線路組構檔。
4. 如申請專利範圍第1項所述之系統，其中，建立該線路組構檔包括：以開放式作品系統交換標準檔案類型儲存該線路組構檔。
5. 如申請專利範圍第1項所述之系統，其中，建立該寄生提取檔包括：以標準寄生交換格式檔案格式儲存該寄生提取檔。
6. 如申請專利範圍第1項所述之系統，其中，建立該寄生提取檔包括：以詳細標準寄生格式檔案格式儲存該寄生提取檔。
7. 如申請專利範圍第1項所述之系統，其中，使用不同形式的支配方程組解析馬克斯威方程組。
8. 如申請專利範圍第1項所述之系統，其中，使用積分形式的支配方程組解析馬克斯威方程組。
9. 如申請專利範圍第1項所述之系統，其中，使用隨機漫步法解析馬克斯威方程組。