JP2007173856A - Forming method of through-hole wiring to semiconductor wafer - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To shorten plating time in electroplating process where a metal for through-hole wiring is formed inside a through-hole of a high aspect ratio. <P>SOLUTION: The taper-like through-hole 22 whose opening diameter of one surface of the semiconductor wafer 20a is larger than that of the other surface is formed by dry etching (Fig. 1(d)). An insulating layer 23 is formed on a one surface-side and the other surface-side of the semiconductor wafer 20a, and on an inner peripheral face of the through-hole 22 (Fig. 1(e)). A metal thin film 43 is formed on a surface of the insulating layer 23 on the other surface-side of the semiconductor wafer 20a (Fig. 1(f)). A conductor 45 blocking the through-hole 22 is formed on the other surface-side of the semiconductor wafer 20a (Fig. 1(g)). The metal 24a of the through-hole wiring 24 is deposited from an exposure surface of a through-hole 22-side in a cathode by electroplating along a thickness direction of the semiconductor wafer 20a, by oppositely arranging an anode on one surface-side of the semiconductor wafer 20a and making the conductor 45 as a cathode (Fig. 1(h)). <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体ウェハへの貫通孔配線の形成方法に関するものである。   The present invention relates to a method for forming a through-hole wiring on a semiconductor wafer.

近年、チップサイズパッケージ（Chip Size Package：ＣＳＰ）を有するセンサエレメントとして、ウェハレベルパッケージング技術を利用して形成したセンサエレメントが各所で研究開発されている（例えば、特許文献１参照）。   In recent years, as a sensor element having a chip size package (CSP), a sensor element formed by using a wafer level packaging technique has been researched and developed in various places (for example, see Patent Document 1).

ここにおいて、上記特許文献１には、図１３（ａ）に示すように、複数のＭＥＭＳ（Micro Electro Mechanical System）素子２１１およびＭＥＭＳ素子２１１のセンシング部（図示せず）に電気的に接続された金属配線（引き出し電極）２１７を形成したセンサウェハ２１０と、金属配線２１７に電気的に接続される貫通孔配線２２４およびＭＥＭＳ素子２１１を気密封止する空間を形成するための凹所２２１を形成したパッケージウェハ２２０とを対向させてから、図１３（ｂ）に示すようにセンサウェハ２１０とパッケージウェハ２２０とをウェハレベルで貼り合わせることでウェハレベルパッケージ構造体２００を形成し、ウェハレベルパッケージ構造体２００から個々のセンサエレメントに分割する技術が開示されている。なお、このようにして製造されたセンサエレメントは、センサウェハ２１０から切り出された部分がセンサ基板（センサ本体）を構成し、パッケージウェハ２２０から切り出された部分がパッケージ用基板を構成している。   Here, in Patent Document 1, as shown in FIG. 13A, a plurality of MEMS (Micro Electro Mechanical System) elements 211 and a sensing unit (not shown) of the MEMS elements 211 are electrically connected. A package in which a sensor wafer 210 on which metal wiring (leading electrode) 217 is formed, a through hole wiring 224 electrically connected to the metal wiring 217, and a recess 221 for forming a space for hermetically sealing the MEMS element 211 is formed. The wafer level package structure 200 is formed by bonding the sensor wafer 210 and the package wafer 220 at the wafer level as shown in FIG. 13B after the wafer 220 is opposed to the wafer level package structure 200. A technique of dividing into individual sensor elements is disclosed. In the sensor element manufactured as described above, a portion cut out from the sensor wafer 210 constitutes a sensor substrate (sensor body), and a portion cut out from the package wafer 220 constitutes a package substrate.

ここで、センサウェハ２１０におけるパッケージウェハ２２０との対向面には、各センサエレメントに対応する領域ごとに、ＭＥＭＳ素子２１１および当該ＭＥＭＳ素子２１１に電気的に接続された金属配線２１７を囲む第１の封止用接合金属層（封止用下地金属膜）２１８が形成され、パッケージウェハ２２０におけるセンサウェハ２１０との対向面には、各センサエレメントに対応する領域ごとに、凹所２２１を囲み第１の封止用接合金属層２１８に対向する第２の封止用接合金属層（封止用下地金属膜）２２８が形成されている。   Here, on the surface of the sensor wafer 210 facing the package wafer 220, the first seal surrounding the MEMS element 211 and the metal wiring 217 electrically connected to the MEMS element 211 is provided for each region corresponding to each sensor element. A fastening bonding metal layer (sealing base metal film) 218 is formed, and the first surface of the package wafer 220 facing the sensor wafer 210 is surrounded by a recess 221 for each region corresponding to each sensor element. A second sealing bonding metal layer (sealing base metal film) 228 is formed opposite to the stopper bonding metal layer 218.

また、センサウェハ２１０は、第１の封止用接合金属層２１８よりも内側で金属配線２１７と電気的に接続された第１の接続用接合金属層２１９が形成され、パッケージウェハ２２０は、第２の封止用接合金属層２２８よりも内側に貫通孔配線２２４と電気的に接続された第２の接続用接合金属層２２９が形成されている。   Further, the sensor wafer 210 is formed with a first connection bonding metal layer 219 that is electrically connected to the metal wiring 217 inside the first sealing bonding metal layer 218, and the package wafer 220 includes the second A second connecting bonding metal layer 229 that is electrically connected to the through-hole wiring 224 is formed inside the sealing bonding metal layer 228.

そして、上述のウェハレベルパッケージ構造体２００は、センサウェハ２１０の第１の封止用接合金属層２１８とパッケージウェハ２２０の第２の封止用接合金属層２２８とが例えばＡｕＳｎなどの半田からなる第１の半田部２３８を介して接合されるとともに、第１の接続用接合金属層２１９と第２の接続用接合金属層２２９とが第２の半田部２３９を介して接合されている。   In the wafer level package structure 200 described above, the first sealing bonding metal layer 218 of the sensor wafer 210 and the second sealing bonding metal layer 228 of the package wafer 220 are made of solder such as AuSn. The first connecting bonding metal layer 219 and the second connecting bonding metal layer 229 are bonded via the second solder portion 239 while being bonded via the first solder portion 238.

ところで、従来から、半導体ウェハへの貫通孔配線の形成方法が各所で研究開発されている（例えば、特許文献２参照）。   By the way, conventionally, a method for forming a through-hole wiring on a semiconductor wafer has been researched and developed in various places (for example, see Patent Document 2).

以下、半導体ウェハへの貫通孔配線の形成方法の一例について図１４に基づいて説明する。   Hereinafter, an example of a method for forming the through-hole wiring on the semiconductor wafer will be described with reference to FIG.

まず、半導体ウェハ２４０の一表面（図１４（ａ）の上面）における貫通孔形成予定部位にエッチング加工などによって貫通孔用の凹部２４０ａを形成してから、ＣＶＤ法や熱酸化法などによって半導体ウェハ２４０の上記一表面および凹部２４０ａの内面に絶縁層２４３ａを形成するとともに半導体ウェハ２４０の他表面（図１４（ａ）の下面）に絶縁層２４３ｂを形成することにより、図１４（ａ）に示す構造を得る。   First, a through-hole recess 240a is formed by etching or the like at a through-hole formation scheduled portion on one surface of the semiconductor wafer 240 (the upper surface in FIG. 14A), and then the semiconductor wafer is formed by CVD or thermal oxidation. An insulating layer 243a is formed on the one surface of 240 and the inner surface of the recess 240a, and an insulating layer 243b is formed on the other surface of the semiconductor wafer 240 (the lower surface of FIG. 14A). Get the structure.

その後、半導体ウェハ２４０の上記一表面および凹部２４０ａの内面に形成されている絶縁層２４３ａに金属材料（例えば、銅、ニッケルなど）からなる金属薄膜２４４をＣＶＤ法やスパッタ法などによって積層してから、当該金属薄膜２４４をシード層として電気メッキ法などによって金属材料（例えば、銅、ニッケルなど）からなる金属部２４５を析出（堆積）させることにより、図１４（ｂ）に示す構造を得る。   Thereafter, a metal thin film 244 made of a metal material (for example, copper, nickel, etc.) is laminated on the insulating layer 243a formed on the one surface of the semiconductor wafer 240 and the inner surface of the recess 240a by a CVD method or a sputtering method. Then, by depositing (depositing) a metal portion 245 made of a metal material (for example, copper, nickel, etc.) using the metal thin film 244 as a seed layer by electroplating or the like, the structure shown in FIG. 14B is obtained.

次に、半導体ウェハ２４０の上記他表面側を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）技術などによって研磨して金属薄膜２４４を露出させるとともに貫通孔２４２を完成させ、続いて、金属部２４５および金属薄膜２４４のうち半導体ウェハ２４０の上記一表面側における不要部分を除去することによって、図１４（ｃ）に示す構造を得る。ここに、図１４（ｃ）では、金属部２４５のうち貫通孔２４２に埋め込まれている部分と金属薄膜２４４のうち貫通孔２４２に埋め込まれている部分とで貫通配線２４６を構成している。   Next, the other surface side of the semiconductor wafer 240 is polished by a chemical mechanical polishing (CMP) technique or the like to expose the metal thin film 244 and complete the through hole 242, and then the metal portion 245. And the structure shown in FIG.14 (c) is obtained by removing the unnecessary part in the said one surface side of the semiconductor wafer 240 among the metal thin films 244. FIG. Here, in FIG. 14C, a through wiring 246 is configured by a portion embedded in the through hole 242 in the metal portion 245 and a portion embedded in the through hole 242 in the metal thin film 244.

ところで、上述の電気メッキ法により金属部２４５を析出させる工程においては、図１５（ａ）に示すように半導体ウェハ２４０の上記一表面および凹部２４０ａの内面に形成されている絶縁層２４３ａに積層された金属薄膜２４４をシード層として利用しているので、金属部２４５は図１５（ｂ）に示すように均一に成長するコンフォーマル成長により析出することとなる。   By the way, in the step of depositing the metal part 245 by the above-described electroplating method, as shown in FIG. 15A, the metal part 245 is laminated on the insulating layer 243a formed on the one surface of the semiconductor wafer 240 and the inner surface of the recess 240a. Since the metal thin film 244 is used as a seed layer, the metal portion 245 is deposited by conformal growth that grows uniformly as shown in FIG.

しかしながら、上述のコンフォーマル成長により金属部２４５を析出させる方法では、凹部２４０ａのアスペクト比が高くなるにつれて凹部２４０ａの内側にボイド（空洞）が形成されてしまう（言い換えれば、凹部２４０ａの内側を隙間なく埋め込むことができない）という問題が起こりやすかった。また、上述のコンフォーマル成長により金属部２４５を析出させる方法では、凹部２４０ａが半導体ウェハ２４０の上記一表面側において上記一表面に近づくにつれて開口面積が徐々に小さくなる形状に形成されている場合に、金属部２４５の成長途中で凹部２４０ａの内側が完全に埋め込まれないうちに半導体ウェハ２４０の上記一表面側において凹部２４０ａの開口面が金属部２４５によって塞がれてしまって凹部２４０ａの内側にボイドが形成されてしまうという問題があった。   However, in the method of depositing the metal portion 245 by the above-described conformal growth, voids (cavities) are formed inside the recess 240a as the aspect ratio of the recess 240a increases (in other words, a gap is formed inside the recess 240a. It was easy to occur. Further, in the method of depositing the metal portion 245 by the above-described conformal growth, when the concave portion 240a is formed in a shape in which the opening area gradually decreases as it approaches the one surface on the one surface side of the semiconductor wafer 240. During the growth of the metal portion 245, the inside of the concave portion 240a is not completely embedded, and the opening surface of the concave portion 240a is blocked by the metal portion 245 on the one surface side of the semiconductor wafer 240. There was a problem that voids were formed.

そこで、ボイドの発生が起こりにくい貫通孔配線の形成方法として、半導体ウェハの厚み方向に沿って金属部が成長するボトムアップ成長により金属部を析出させる方法が提案されている。   Therefore, as a through hole wiring formation method in which voids are unlikely to occur, a method of depositing the metal part by bottom-up growth in which the metal part grows along the thickness direction of the semiconductor wafer has been proposed.

以下、ボトムアップ成長により金属部を析出させる方法を採用した貫通孔配線の形成方法の一例について図１６に基づいて説明する。   Hereinafter, an example of a method for forming a through-hole wiring employing a method of depositing a metal part by bottom-up growth will be described with reference to FIG.

まず、図１６（ａ）の上側に示すようにエッチング加工などによって貫通孔２４２を形成した半導体ウェハ２４０と、図１６（ａ）の下側に示すように金属材料などからなる導電層２５４が一表面上に形成された基板２５５とを用意し、半導体ウェハ２４０と基板２５５とを導電層２５４を介在させた形で接合あるいは貼り合わせることにより、図１６（ｂ）に示す構造を得る。   First, a semiconductor wafer 240 having a through hole 242 formed by etching or the like as shown in the upper side of FIG. 16A and a conductive layer 254 made of a metal material or the like as shown in the lower side of FIG. A substrate 255 formed on the surface is prepared, and the semiconductor wafer 240 and the substrate 255 are bonded or bonded together with the conductive layer 254 interposed therebetween, whereby the structure shown in FIG. 16B is obtained.

その後、導電層２５４をシード層として電気メッキ法により金属部２４５を析出させることにより、図１６（ｃ）に示す構造を得る。ここにおいて、金属部２４５は導電層２５４の表面から半導体ウェハ２４０の厚み方向に沿って成長するボトムアップ成長により形成されることとなるので、貫通孔２４２の内側にボイドが発生しにくくなる。   Thereafter, the metal layer 245 is deposited by electroplating using the conductive layer 254 as a seed layer, thereby obtaining the structure shown in FIG. Here, since the metal portion 245 is formed by bottom-up growth that grows from the surface of the conductive layer 254 along the thickness direction of the semiconductor wafer 240, voids are less likely to be generated inside the through-hole 242.

さらにその後、上述の導電層２５４が上記一表面側に形成されている基板２５５を半導体ウェハ２４０から剥離することにより、図１６（ｄ）に示す構造を得る。ここにおいて、金属部２４５のうち貫通孔２４２の内側に形成されている部分が貫通孔配線となる。その後は、例えば、半導体ウェハ２４０の裏面（図１６（ｄ）における下面）に電極層用の導体層を形成し、当該導体層の不要部分を除去すればよい。   Thereafter, the substrate 255 on which the above-described conductive layer 254 is formed on the one surface side is peeled off from the semiconductor wafer 240 to obtain the structure shown in FIG. Here, a portion of the metal portion 245 formed inside the through hole 242 is a through hole wiring. Thereafter, for example, a conductor layer for an electrode layer may be formed on the back surface of the semiconductor wafer 240 (the lower surface in FIG. 16D), and unnecessary portions of the conductor layer may be removed.

次に、ボトムアップ成長により金属部を析出させる方法を採用した貫通孔配線の形成方法の他の例について図１７に基づいて説明する。   Next, another example of a method for forming a through-hole wiring that employs a method of depositing a metal part by bottom-up growth will be described with reference to FIG.

まず、半導体ウェハ２４０にエッチング加工などによって厚み方向に貫通する貫通孔２４２を形成することにより、図１７（ａ）に示す構造を得る。その後、ＣＶＤ法や熱酸化法などによって半導体ウェハ２４０の一表面（図１７（ａ）における下面）および他表面（図１７（ａ）における上面）および貫通孔２４２の内周面に絶縁層２４３を形成することにより、図１７（ｂ）に示す構造を得る。   First, the structure shown in FIG. 17A is obtained by forming a through hole 242 penetrating in the thickness direction in the semiconductor wafer 240 by etching or the like. Thereafter, an insulating layer 243 is formed on one surface of the semiconductor wafer 240 (the lower surface in FIG. 17A) and the other surface (the upper surface in FIG. 17A) and the inner peripheral surface of the through hole 242 by a CVD method, a thermal oxidation method, or the like. By forming, the structure shown in FIG.

続いて、半導体ウェハ２４０の上記一表面側に金属材料（例えば、銅、ニッケルなど）からなる金属層２４４をスパッタ法などによって形成することにより、図１７（ｃ）に示す構造を得る。続いて、金属層２４４をシード層として電気メッキ法によって、貫通孔２４２の内側が埋め込まれるように金属部２４５を析出させることにより、図１７（ｅ）に示す構造を得る。ここにおいて、金属部２４５は、図１７（ｄ）に示すように半導体ウェハ２４０の上記一表面側に析出して半導体ウェハ２４０の上記一表面側において貫通孔２４２の開口面を塞ぐように成長した部分２４５ａと、引き続いて、ボトムアップ成長により半導体ウェハ２４０の厚み方向に沿って成長した部分２４５ｂ（図１７（ｅ）参照）とで構成されている。金属部２４５を形成した後、不要部分の除去や平坦化を目的としたＣＭＰを行うことによって、金属部２４５のうち貫通孔２４２の内側に形成されている部分からなる貫通孔配線が完成する。その後は、例えば、半導体ウェハ２４０の上記一表面側に電極層用の導体層を形成し、当該導体層の不要部分を除去すればよい。
特開２００５−２５１８９８号公報 特開２００３−３２８１８０号公報 Subsequently, a metal layer 244 made of a metal material (for example, copper, nickel, etc.) is formed on the one surface side of the semiconductor wafer 240 by a sputtering method or the like, thereby obtaining the structure shown in FIG. Subsequently, the metal layer 245 is deposited by electroplating using the metal layer 244 as a seed layer so that the inside of the through hole 242 is embedded, thereby obtaining the structure shown in FIG. Here, as shown in FIG. 17D, the metal portion 245 is deposited on the one surface side of the semiconductor wafer 240 and grows so as to close the opening surface of the through hole 242 on the one surface side of the semiconductor wafer 240. A portion 245a and a portion 245b (see FIG. 17E) grown along the thickness direction of the semiconductor wafer 240 by bottom-up growth are subsequently formed. After the metal portion 245 is formed, CMP for removing unnecessary portions and planarization is performed, thereby completing a through-hole wiring formed of a portion of the metal portion 245 formed inside the through-hole 242. Thereafter, for example, a conductive layer for the electrode layer may be formed on the one surface side of the semiconductor wafer 240, and unnecessary portions of the conductive layer may be removed.
JP 2005-251898 A JP 2003-328180 A

ところで、上述の図１６や図１７のようにボトムアップ成長により金属部２４５を析出させる方法を採用した半導体ウェハへの貫通孔配線の形成方法は、コンフォーマル成長による埋め込みが困難な高アスペクト比の貫通孔への埋め込み性が改善されるので、上述のセンサエレメントにおける貫通孔配線の形成方法として採用することが考えられる。   By the way, the formation method of the through-hole wiring in the semiconductor wafer that employs the method of depositing the metal portion 245 by bottom-up growth as shown in FIGS. 16 and 17 described above has a high aspect ratio that is difficult to fill by conformal growth. Since the embedding property to the through hole is improved, it is conceivable to employ the method as a method of forming the through hole wiring in the sensor element.

しかしながら、高アスペクト比の貫通孔２４２の内側にボトムアップ成長により金属部２４５を析出させる方法を採用した半導体ウェハへの貫通孔配線の形成方法では、コンフォーマル成長により金属部２４５を析出させる場合に比べて、電気メッキ工程の時間が長くなり、電気メッキ装置のスループットが低下して、結果的に製造コストの増加につながるという不具合があった。また、貫通孔２４２のアスペクト比が高くなるほど、電気メッキ工程において、貫通孔２４２の内側に気泡が留まって金属部２４５の析出が妨害されたり、貫通孔２４２内へメッキ液が浸入しにくくなって貫通孔２４２内での金属イオン濃度が低下したりして、析出速度が遅くなってしまう。   However, in the method of forming the through-hole wiring on the semiconductor wafer that employs the method of depositing the metal portion 245 by bottom-up growth inside the through-hole 242 having a high aspect ratio, the metal portion 245 is deposited by conformal growth. In comparison, the time of the electroplating process becomes longer, and the throughput of the electroplating apparatus is lowered, resulting in an increase in manufacturing cost. In addition, as the aspect ratio of the through-hole 242 increases, bubbles remain inside the through-hole 242 in the electroplating process, and the metal portion 245 is prevented from being deposited, or the plating solution is less likely to enter the through-hole 242. The concentration of metal ions in the through-hole 242 decreases, and the deposition rate becomes slow.

本発明は上記事由に鑑みて為されたものであり、その目的は、高アスペクト比の貫通孔の内側へ貫通孔配線となる金属部を形成する電気メッキ工程におけるメッキ時間を短縮可能な半導体ウェハへの貫通孔配線の形成方法を提供することにある。   The present invention has been made in view of the above-mentioned reasons, and the object thereof is a semiconductor wafer capable of shortening a plating time in an electroplating process for forming a metal part to be a through hole wiring inside a through hole having a high aspect ratio. Another object of the present invention is to provide a method for forming a through hole wiring.

請求項１の発明は、半導体ウェハへの貫通孔配線の形成方法であって、半導体ウェハに厚み方向に貫通し当該半導体ウェハの一表面の開口径が他表面の開口径に比べて大きなテーパ状の貫通孔をドライエッチングにより形成する貫通孔形成工程と、半導体ウェハの前記一表面および前記他表面および貫通孔の内周面に絶縁層を形成する絶縁層形成工程と、半導体ウェハの前記他表面側で絶縁層の表面に金属薄膜を形成した後、金属薄膜とともに導電体部を構成する金属層を電気メッキにより金属薄膜上に析出させることで半導体ウェハの前記他表面側において貫通孔を閉塞する前記導電体部からなる陰極を形成する陰極形成工程と、半導体ウェハの前記一表面側に対向配置した陽極と半導体ウェハの前記他表面側において貫通孔を閉塞している陰極との間に通電して貫通孔配線となる金属部を陰極における貫通孔側の露出表面から半導体ウェハの厚み方向に沿って析出させる電気メッキ工程とを備えることを特徴とする。   The invention of claim 1 is a method of forming a through-hole wiring in a semiconductor wafer, wherein the semiconductor wafer is penetrated in the thickness direction, and the opening diameter of one surface of the semiconductor wafer is larger than the opening diameter of the other surface. A through hole forming step of forming a through hole of the semiconductor wafer by dry etching, an insulating layer forming step of forming an insulating layer on the one surface and the other surface of the semiconductor wafer and an inner peripheral surface of the through hole, and the other surface of the semiconductor wafer After forming a metal thin film on the surface of the insulating layer on the side, the metal layer constituting the conductor portion together with the metal thin film is deposited on the metal thin film by electroplating to close the through hole on the other surface side of the semiconductor wafer A cathode forming step of forming a cathode made of the conductor portion; an anode disposed opposite to the one surface side of the semiconductor wafer; and a through hole being closed on the other surface side of the semiconductor wafer. Characterized in that it comprises an electroplating process a metal portion comprising a through-hole wiring is energized along the exposed surface of the through-hole side of the cathode in a thickness direction of the semiconductor wafer is deposited between the cathode.

この発明によれば、貫通孔形成工程において半導体ウェハの一表面の開口径が他表面の開口径に比べて大きなテーパ状の貫通孔を形成し、電気メッキ工程においては半導体ウェハの前記一表面側に対向配置した陽極と半導体ウェハの前記他表面側において貫通孔を閉塞している陰極との間に通電して貫通孔配線となる金属部を陰極における貫通孔側の露出表面から半導体ウェハの厚み方向に沿って析出させるようにしているので、貫通孔内へは開口径が大きい方からメッキ液が浸入し金属部は開口径の小さい方から開口径の大きい方へ向って析出することとなり、貫通孔の開口径が一様である場合に比べて、貫通孔内の気泡が抜けやすくなるとともに、貫通孔内へメッキ液が浸入しやすく貫通孔内での金属イオン濃度の低下を抑制することができ、金属部の析出速度を速くすることができるから、高アスペクト比の貫通孔の内側へ貫通孔配線となる金属部を形成する電気メッキ工程におけるメッキ時間を短縮可能となる。また、この発明によれば、絶縁層形成工程と電気メッキ工程との間に、半導体ウェハの前記他表面側において貫通孔を閉塞する導電体部からなる陰極を形成する陰極形成工程を備え、陰極形成工程では、半導体ウェハの前記他表面側で絶縁層の表面に金属薄膜を形成した後、金属薄膜とともに導電体部を構成する金属層を電気メッキにより金属薄膜上に析出させることで半導体ウェハの前記他表面側において貫通孔を閉塞する前記導電体部からなる陰極を形成するので、一般的な半導体製造プロセスにより陰極として用いる導電体部を形成することができる。   According to this invention, in the through hole forming step, a tapered through hole having a larger opening diameter on one surface of the semiconductor wafer than the opening diameter on the other surface is formed, and in the electroplating step, the one surface side of the semiconductor wafer is formed. The thickness of the semiconductor wafer from the exposed surface of the cathode on the through hole side by passing a current between the anode disposed opposite to the cathode and the cathode closing the through hole on the other surface side of the semiconductor wafer. Since it is made to deposit along the direction, the plating solution enters from the larger opening diameter into the through hole, and the metal part is deposited from the smaller opening diameter to the larger opening diameter, Compared to the case where the opening diameter of the through hole is uniform, the air bubbles in the through hole can be easily removed, and the plating solution can easily enter the through hole, thereby suppressing the decrease in the metal ion concentration in the through hole. But Can, because it is possible to increase the deposition rate of the metal portion, it is possible shorten the plating time in electroplating process for forming a metal part as a through-hole wiring to the inside of the through-hole of high aspect ratio. In addition, according to the present invention, a cathode forming step of forming a cathode composed of a conductor portion that closes a through hole on the other surface side of the semiconductor wafer is provided between the insulating layer forming step and the electroplating step. In the forming step, after forming a metal thin film on the surface of the insulating layer on the other surface side of the semiconductor wafer, the metal layer that constitutes the conductor portion together with the metal thin film is deposited on the metal thin film by electroplating. Since the cathode composed of the conductor portion that closes the through hole is formed on the other surface side, the conductor portion used as the cathode can be formed by a general semiconductor manufacturing process.

請求項２の発明は、請求項１の発明において、前記陰極形成工程では、前記金属薄膜をスパッタ法により形成することを特徴とする。   According to a second aspect of the present invention, in the first aspect of the invention, the metal thin film is formed by a sputtering method in the cathode forming step.

この発明によれば、前記金属薄膜を蒸着法やＣＶＤ法により形成する場合に比べて、前記貫通孔の内側への前記金属薄膜の堆積が起こりにくくなり、結果的に、前記貫通孔配線の埋め込み性が良くなる。   According to the present invention, compared to the case where the metal thin film is formed by vapor deposition or CVD, the metal thin film is less likely to be deposited inside the through hole, and as a result, the through hole wiring is embedded. Sexuality is improved.

請求項１の発明では、高アスペクト比の貫通孔の内側へ貫通孔配線となる金属部を形成する電気メッキ工程におけるメッキ時間を短縮可能となるという効果がある。   According to the first aspect of the present invention, it is possible to shorten the plating time in the electroplating process for forming the metal portion to be the through hole wiring inside the through hole having a high aspect ratio.

以下、本実施形態では、半導体ウェハへの貫通孔配線の形成方法を利用して形成されるセンサエレメントの一例としての加速度センサエレメントについて図２〜図１２に基づいて説明してから、半導体ウェハへの貫通孔配線の形成方法について図１に基づいて説明する。   Hereinafter, in this embodiment, an acceleration sensor element as an example of a sensor element formed by using a method for forming a through-hole wiring on a semiconductor wafer will be described with reference to FIGS. The through hole wiring forming method will be described with reference to FIG.

本実施形態の加速度センサエレメントは、図２（ｃ）および図３に示すように後述のセンシング部が形成されたセンサ基板（センサ本体）１と、センサ基板１のセンシング部に電気的に接続される貫通孔配線２４を有しセンサ基板１の一表面側（図２（ｃ）の上面側）に封着された貫通孔配線形成基板（第１のパッケージ用基板部）２と、センサ基板１の他表面側（図２（ｃ）の下面側）に封着されたカバー基板（第２のパッケージ用基板部）３とを備えている。ここにおいて、センサ基板１および貫通孔配線形成基板２およびカバー基板３の外周形状は矩形状であり、貫通孔配線形成基板２およびカバー基板３はセンサ基板１と同じ外形寸法に形成されている。なお、図２（ｃ）は図３のＡ−Ａ’概略断面に対応する図である。   The acceleration sensor element of the present embodiment is electrically connected to a sensor substrate (sensor body) 1 on which a sensing unit described later is formed and a sensing unit of the sensor substrate 1 as shown in FIGS. A through-hole wiring forming substrate (first package substrate portion) 2 sealed on one surface side (the upper surface side in FIG. 2C) of the sensor substrate 1, and the sensor substrate 1. And a cover substrate (second package substrate portion) 3 sealed on the other surface side (the lower surface side in FIG. 2C). Here, the outer peripheral shapes of the sensor substrate 1, the through-hole wiring formation substrate 2, and the cover substrate 3 are rectangular, and the through-hole wiring formation substrate 2 and the cover substrate 3 are formed to have the same outer dimensions as the sensor substrate 1. FIG. 2C is a diagram corresponding to the schematic cross-section A-A ′ of FIG. 3.

上述のセンサ基板１は、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハを加工することにより形成してあり、貫通孔配線形成基板２は第１のシリコンウェハを加工することにより形成し、カバー基板３は第２のシリコンウェハを加工することにより形成してある。ここで、なお、本実施形態では、ＳＯＩウェハにおける支持基板１０ａの厚さを３００μｍ〜５００μｍ程度、絶縁層１０ｂの厚さを０．３μｍ〜１．５μｍ程度、シリコン層１０ｃの厚さを４μｍ〜１０μｍ程度とし、また、第１のシリコンウェハの厚さを２００μｍ〜３００μｍ程度、第２のシリコンウェハの厚さを１００〜３００μｍ程度としてあるが、これらの数値は特に限定するものではない。また、ＳＯＩウェハの主表面であるシリコン層１０ｃの表面は（１００）面としてある。   The sensor substrate 1 described above processes an SOI wafer having an n-type silicon layer (active layer) 10c on an insulating layer (buried oxide film) 10b made of a silicon oxide film on a support substrate 10a made of a silicon substrate. The through-hole wiring forming substrate 2 is formed by processing the first silicon wafer, and the cover substrate 3 is formed by processing the second silicon wafer. Here, in this embodiment, the thickness of the support substrate 10a in the SOI wafer is about 300 μm to 500 μm, the thickness of the insulating layer 10b is about 0.3 μm to 1.5 μm, and the thickness of the silicon layer 10c is 4 μm to 4 μm. Although the thickness of the first silicon wafer is about 200 μm to 300 μm and the thickness of the second silicon wafer is about 100 to 300 μm, these numerical values are not particularly limited. The surface of the silicon layer 10c, which is the main surface of the SOI wafer, is a (100) plane.

センサ基板１は、図５〜図７に示すように、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側（図２（ｃ）および図５（ｂ）の上面側）において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、センサ基板１は、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、撓み部１３は、上述のＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。   As shown in FIGS. 5 to 7, the sensor substrate 1 includes a frame portion 11 having a frame shape (in this embodiment, a rectangular frame shape), and a weight portion 12 arranged inside the frame portion 11 is on one surface side. In FIG. 2 (c) and FIG. 5 (b), it is supported by the frame part 11 through four flexible strip-like bent parts 13 so as to be swingable. In other words, the sensor substrate 1 is swingably supported by the frame portion 11 via the four flexure portions 13 in which the weight portion 12 disposed inside the frame-shaped frame portion 11 extends from the weight portion 12 in four directions. Has been. Here, the frame portion 11 is formed using the above-described SOI wafer support substrate 10a, insulating layer 10b, and silicon layer 10c. On the other hand, the bending part 13 is formed using the silicon layer 10c in the above-described SOI wafer, and is sufficiently thinner than the frame part 11.

重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、センサ基板１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、センサ基板１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、センサ基板１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面からセンサ基板１の上記他表面側（図２（ｃ）および図５（ｂ）の下面側）へ離間して位置している。なお、センサ基板１の上述のフレーム部１１、重り部１２、各撓み部１３は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。   The weight part 12 is continuously integrated with each of the rectangular parallelepiped core part 12a supported by the frame part 11 via the four flexure parts 13 and the four corners of the core part 12a when viewed from the one surface side of the sensor substrate 1. And four accompanying portions 12b having a rectangular parallelepiped shape connected to each other. In other words, the weight portion 12 is formed integrally with the core portion 12a and the core portion 12a in which the other end portion of each bending portion 13 whose one end portion is connected to the inner side surface of the frame portion 11 is connected to the outer surface. It has four accompanying parts 12b arranged in the space between the part 12a and the frame part 11. That is, each appendage portion 12b is disposed in a space surrounded by the frame portion 11 and the core portion 12a and the two bent portions 13 and 13 extending in a direction orthogonal to each other when viewed from the one surface side of the sensor substrate 1. In addition, a slit 14 is formed between each of the accompanying portions 12b and the frame portion 11, and the interval between the adjacent accompanying portions 12b with the bending portion 13 interposed therebetween is longer than the width dimension of the bending portion 13. Yes. Here, the core portion 12a is formed using the above-described SOI wafer support substrate 10a, the insulating layer 10b, and the silicon layer 10c, and each accompanying portion 12b is formed using the SOI wafer support substrate 10a. It is. Thus, the surface of each associated portion 12b on the one surface side of the sensor substrate 1 is from the plane including the surface of the core portion 12a to the other surface side of the sensor substrate 1 (see FIG. 2C and FIG. 5B). (Lower surface side). Note that the above-described frame portion 11, weight portion 12, and each bending portion 13 of the sensor substrate 1 may be formed using a lithography technique and an etching technique.

ところで、図５（ａ），（ｂ）それぞれの右下に示したように、センサ基板１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、センサ基板１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、センサ基板１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。   By the way, as shown in the lower right of each of FIGS. 5A and 5B, one direction along one side of the frame portion 11 in a plane parallel to the one surface of the sensor substrate 1 is the positive direction of the x axis. If one direction along the side orthogonal to the one side is defined as the positive direction of the y-axis and one direction of the thickness direction of the sensor substrate 1 is defined as the positive direction of the z-axis, the weight portion 12 is extended in the x-axis direction. The pair of flexible portions 13 and 13 sandwiching the core portion 12a and the pair of flexible portions 13 and 13 extending in the y-axis direction and sandwiching the core portion 12a are supported by the frame portion 11. Will be. In the orthogonal coordinates defined by the three axes of the above-described x axis, y axis, and z axis, the center position of the weight portion 12 on the surface of the portion of the sensor substrate 1 formed by the silicon layer 10c is the origin.

重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図５（ａ）の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図５（ａ）の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図８における左側のブリッジ回路Ｂｘを構成するように配線（センサ基板１に形成されている拡散層配線、金属配線１７など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。   The bending portion 13 (the bending portion 13 on the right side of FIG. 5A) extended from the core portion 12a of the weight portion 12 in the positive direction of the x-axis is a pair of piezoresistors Rx2 and Rx4 in the vicinity of the core portion 12a. Is formed, and one piezoresistor Rz2 is formed in the vicinity of the frame portion 11. On the other hand, the bending portion 13 (the bending portion 13 on the left side of FIG. 5A) extended from the core portion 12a of the weight portion 12 in the negative direction of the x-axis is a pair of piezoresistors Rx1 in the vicinity of the core portion 12a. , Rx3 are formed, and one piezoresistor Rz3 is formed in the vicinity of the frame portion 11. Here, the four piezoresistors Rx1, Rx2, Rx3, and Rx4 formed in the vicinity of the core portion 12a are formed to detect acceleration in the x-axis direction, and the planar shape is an elongated rectangular shape. The wiring is formed so that the longitudinal direction coincides with the longitudinal direction of the bending portion 13 and the wiring (the diffusion layer wiring formed on the sensor substrate 1, the metal wiring 17 is formed so as to constitute the left bridge circuit Bx in FIG. Etc.). Note that the piezoresistors Rx1 to Rx4 are formed in a stress concentration region where stress is concentrated in the bent portion 13 when acceleration in the x-axis direction is applied.

また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図５（ａ）の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図５（ａ）の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図８における中央のブリッジ回路Ｂｙを構成するように配線（センサ基板１に形成されている拡散層配線、金属配線１７など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。   Further, the bending portion 13 (the upper bending portion 13 in FIG. 5A) extended from the core portion 12a of the weight portion 12 in the positive direction of the y-axis is a pair of piezoresistors Ry1, in the vicinity of the core portion 12a. Ry3 is formed, and one piezoresistor Rz1 is formed in the vicinity of the frame portion 11. On the other hand, the bending portion 13 (the lower bending portion 13 in FIG. 5A) extended from the core portion 12a of the weight portion 12 in the negative direction of the y-axis is a pair of piezoresistors Ry2 in the vicinity of the core portion 12a. , Ry4 are formed, and one piezoresistor Rz4 is formed at the end on the frame part 11 side. Here, the four piezoresistors Ry1, Ry2, Ry3, and Ry4 formed in the vicinity of the core portion 12a are formed to detect acceleration in the y-axis direction, and the planar shape is an elongated rectangular shape. The wiring is formed so that the longitudinal direction coincides with the longitudinal direction of the flexure 13 and the wiring (the diffusion layer wiring formed on the sensor substrate 1 and the metal wiring 17 is formed so as to constitute the central bridge circuit By in FIG. Etc.). Note that the piezoresistors Ry1 to Ry4 are formed in a stress concentration region where stress is concentrated in the flexure 13 when acceleration in the y-axis direction is applied.

また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図８における右側のブリッジ回路Ｂｚを構成するように配線（センサ基板１に形成されている拡散層配線、金属配線１７など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。   Further, the four piezoresistors Rz1, Rz2, Rz3, and Rz4 formed in the vicinity of the frame portion 11 are formed to detect acceleration in the z-axis direction, and constitute the right bridge circuit Bz in FIG. Thus, they are connected by wiring (a diffusion layer wiring formed on the sensor substrate 1, a metal wiring 17 or the like). However, the piezoresistors Rz1 and Rz4 formed in one set of the bent portions 13 and 13 of the two bent portions 13 and 13 are formed so that the longitudinal direction thereof coincides with the longitudinal direction of the bent portions 13 and 13. On the other hand, the piezoresistors Rz2 and Rz3 formed in the other set of flexures 13 and 13 are formed such that the longitudinal direction coincides with the width direction (short direction) of the flexures 13 and 13. Yes.

なお、図２〜図５では、センサ基板１における金属配線１７のうち第１の接続用接合金属層１９近傍の部位のみを図示してあり、拡散層配線の図示は省略してある。   2-5, only the site | part of the metal wiring 17 in the sensor board | substrate 1 vicinity of the 1st joining metal layer 19 for connection is shown in figure, and illustration of a diffused layer wiring is abbreviate | omitted.

ここで、センサ基板１の動作の一例について説明する。   Here, an example of the operation of the sensor substrate 1 will be described.

いま、センサ基板１に加速度がかかっていない状態で、センサ基板１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図８に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図８に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図８に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図８に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ基板１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該センサ基板１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。本実施形態では、重り部１２と各撓み部１３とで可動部を構成しており、各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４それぞれが、センサ基板１におけるセンシング部を構成している。   Now, assuming that acceleration is applied to the sensor substrate 1 in the positive x-axis direction while no acceleration is applied to the sensor substrate 1, the frame portion 11 is caused by the inertial force of the weight 12 acting in the negative x-axis direction. Accordingly, the weight 12 is displaced, and as a result, the bending portions 13 and 13 whose longitudinal direction is the x-axis direction are bent, and the resistance values of the piezoresistors Rx1 to Rx4 formed in the bending portions 13 and 13 are changed. Will do. In this case, the piezoresistors Rx1 and Rx3 are subjected to tensile stress, and the piezoresistors Rx2 and Rx4 are subjected to compressive stress. In general, a piezoresistor has a characteristic that a resistance value (resistivity) increases when subjected to a tensile stress, and a resistance value (resistivity) decreases when subjected to a compressive stress. Therefore, the piezoresistors Rx1 and Rx3 are resistant. The value increases, and the resistance values of the piezoresistors Rx2 and Rx4 decrease. Therefore, if a constant DC voltage is applied from the external power source between the pair of input terminals VDD and GND shown in FIG. 8, the potential difference between the output terminals X1 and X2 of the left bridge circuit Bx shown in FIG. It changes according to the magnitude of the acceleration in the x-axis direction. Similarly, when acceleration in the y-axis direction is applied, the potential difference between the output terminals Y1 and Y2 of the central bridge circuit By shown in FIG. 8 changes according to the magnitude of the acceleration in the y-axis direction, and the z-axis When acceleration in the direction is applied, the potential difference between the output terminals Z1 and Z2 of the right bridge circuit Bz shown in FIG. 8 changes according to the magnitude of acceleration in the z-axis direction. Thus, the above-described sensor substrate 1 detects the change in the output voltage of each of the bridge circuits Bx to Bz, so that the acceleration in the x-axis direction, the y-axis direction, and the z-axis direction that acted on the sensor substrate 1 is detected. Can be detected. In this embodiment, the weight part 12 and each bending part 13 comprise a movable part, and each piezoresistor Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4 constitutes a sensing part in the sensor substrate 1. Yes.

ところで、センサ基板１は、図８に示すように、上述の３つのブリッジ回路Ｂｘ，Ｂｙ，Ｂｚに共通の２つの入力端子ＶＤＤ，ＧＮＤと、ブリッジ回路Ｂｘの２つの出力端子Ｘ１，Ｘ２と、ブリッジ回路Ｂｙの２つの出力端子Ｙ１，Ｙ２と、ブリッジ回路Ｂｚの２つの出力端子Ｚ１，Ｚ２とを備えており、これらの各入力端子ＶＤＤ，ＧＮＤおよび各出力端子Ｘ１，Ｘ２，Ｙ１，Ｙ２，Ｚ１，Ｚ２が、上記一表面側（つまり、貫通孔配線形成基板２側）に第１の接続用接合金属層１９として設けられており、貫通孔配線形成基板２に形成された貫通孔配線２４と電気的に接続されている。すなわち、センサ基板１には、８つの接続用接合金属層１９が形成され、貫通孔配線形成基板２には、８つの貫通孔配線２４が形成されている。なお、８つの第１の接続用接合金属層１９は、外周形状が矩形状（本実施形態では、正方形状）であり、フレーム部１１の周方向に離間して配置されている（矩形枠状のフレーム部１１の４辺それぞれに２つずつ配置されている）。   Incidentally, as shown in FIG. 8, the sensor substrate 1 includes two input terminals VDD and GND common to the above-described three bridge circuits Bx, By, and Bz, two output terminals X1 and X2 of the bridge circuit Bx, Two output terminals Y1 and Y2 of the bridge circuit By and two output terminals Z1 and Z2 of the bridge circuit Bz are provided. These input terminals VDD and GND and output terminals X1, X2, Y1, Y2, and the like. Z1 and Z2 are provided as the first connection bonding metal layer 19 on the one surface side (that is, the through hole wiring forming substrate 2 side), and the through hole wiring 24 formed on the through hole wiring forming substrate 2 is provided. And are electrically connected. That is, eight connecting metal layers 19 for connection are formed on the sensor substrate 1, and eight through-hole wirings 24 are formed on the through-hole wiring forming substrate 2. Note that the eight first connecting bonding metal layers 19 have a rectangular outer peripheral shape (in this embodiment, a square shape) and are spaced apart in the circumferential direction of the frame portion 11 (rectangular frame shape). 2 are arranged on each of the four sides of the frame part 11).

また、センサ基板１のフレーム部１１上には、フレーム部１１よりも開口面積が大きな枠状（矩形枠状）の第１の封止用接合金属層１８が形成されており、上述の８つの接続用接合金属層１９は、フレーム部１１において第１の封止用接合金属層１８よりも内側に配置されている。要するに、センサ基板１は、第１の封止用接合金属層１８の幅寸法をフレーム部１１の幅寸法に比べて小さく設定し、第１の封止用接合金属層１８と各接続用接合金属層１９とを同一平面上に形成してある。   In addition, a frame-shaped (rectangular frame-shaped) first sealing bonding metal layer 18 having a larger opening area than the frame portion 11 is formed on the frame portion 11 of the sensor substrate 1. The connection bonding metal layer 19 is disposed inside the first sealing bonding metal layer 18 in the frame portion 11. In short, the sensor substrate 1 is set so that the width dimension of the first sealing bonding metal layer 18 is smaller than the width dimension of the frame portion 11, and the first sealing bonding metal layer 18 and each connecting bonding metal. The layer 19 is formed on the same plane.

ここにおいて、センサ基板１は、上記一表面側において上記シリコン層１０ｃ上にシリコン酸化膜とシリコン窒化膜との積層膜からなる絶縁膜１６が形成されており、第１の接続用接合金属層１９および第１の封止用接合金属層１８および金属配線１７は絶縁膜１６の同一レベル面上に同一厚さで形成されている。   Here, in the sensor substrate 1, an insulating film 16 made of a laminated film of a silicon oxide film and a silicon nitride film is formed on the silicon layer 10c on the one surface side, and a first connecting bonding metal layer 19 is formed. The first sealing bonding metal layer 18 and the metal wiring 17 are formed on the same level surface of the insulating film 16 with the same thickness.

また、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、接合用のＡｕ膜と絶縁膜１６との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、絶縁膜１６の同一レベル面上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第１の接続用接合金属層１９と第１の封止用接合金属層１８とは同一の金属材料により形成されているので、第１の接続用接合金属層１９と第１の封止用接合金属層１８とを同時に形成することができるとともに、第１の接続用接合金属層１９と第１の封止用接合金属層１８とを同じ厚さに形成することができる。なお、第１の封止用接合金属層１８および第１の接続用接合金属層１９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあり、金属配線１７の膜厚は１μｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁膜１６との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。   In addition, the first sealing bonding metal layer 18 and the first connecting bonding metal layer 19 have an adhesion improving Ti film interposed between the bonding Au film and the insulating film 16. In other words, the first sealing bonding metal layer 18 and the first connecting bonding metal layer 19 are composed of a Ti film formed on the same level surface of the insulating film 16 and an Au film formed on the Ti film. And a laminated film. In short, since the first connecting bonding metal layer 19 and the first sealing bonding metal layer 18 are formed of the same metal material, the first connecting bonding metal layer 19 and the first sealing metal layer 19 are formed. The first bonding metal layer 19 and the first sealing bonding metal layer 18 can be formed to have the same thickness. The first sealing bonding metal layer 18 and the first connecting bonding metal layer 19 have a Ti film thickness of 15 to 50 nm and an Au film thickness of 500 nm. The film thickness is set to 1 μm, but these numerical values are merely examples and are not particularly limited. Here, the material of each Au film is not limited to pure gold, and may be added with impurities. In this embodiment, a Ti film is interposed as an adhesion layer for improving adhesion between each Au film and the insulating film 16. However, the material of the adhesion layer is not limited to Ti, and, for example, Cr, Nb Zr, TiN, TaN, etc. may be used.

上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、上記シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されており、上述の金属配線１７は、絶縁膜１６上にスパッタ法や蒸着法などにより成膜した金属膜（例えば、Ａｌ膜、Ａｌ合金膜など）をリソグラフィ技術およびエッチング技術を利用してパターニングすることにより形成されており、金属配線１７は絶縁膜１６に設けたコンタクトホールを通して拡散層配線と電気的に接続されている。また、第１の接続用接合金属層１９と金属配線１７とは、第１の接続用接合金属層１９における金属配線１７との接続部位１９ｂ（図４（ｂ）参照）が、貫通孔配線形成基板２におけるセンサ基板１との対向面に形成された後述の変位空間形成用凹部２１内に位置する形で電気的に接続されている。   Each of the above-described piezoresistors Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4, and each of the diffusion layer wirings is formed by doping a p-type impurity with an appropriate concentration in each formation site in the silicon layer 10c. The metal wiring 17 described above is formed by patterning a metal film (for example, an Al film, an Al alloy film, etc.) formed on the insulating film 16 by sputtering or vapor deposition using lithography technology and etching technology. The metal wiring 17 is electrically connected to the diffusion layer wiring through a contact hole provided in the insulating film 16. In addition, the first connecting metal layer 19 for connection and the metal wiring 17 are connected to the metal wiring 17 in the first connecting metal layer 19 for connection, as shown in FIG. The substrate 2 is electrically connected so as to be positioned in a later-described displacement space forming recess 21 formed on the surface of the substrate 2 facing the sensor substrate 1.

貫通孔配線形成基板２は、図９〜図１１に示すように、センサ基板１側（図２（ｃ）における下面側）の表面に、センサ基板１の重り部１２と各撓み部１３とで構成される可動部の変位空間を確保する上述の変位空間形成用凹部２１が形成されるとともに、変位空間形成用凹部２１の周部に厚み方向に貫通する複数（本実施形態では、８つ）の貫通孔２２が形成されており、厚み方向の両面と各貫通孔２２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁層２３が形成され、貫通孔配線２４と貫通孔２２の内面との間に絶縁層２３の一部が介在している。ここにおいて、貫通孔配線形成基板２の８つの貫通孔配線２４は当該貫通孔配線形成基板２の周方向に離間して形成されている。また、貫通孔配線２４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。   As shown in FIGS. 9 to 11, the through-hole wiring forming substrate 2 is formed on the surface on the sensor substrate 1 side (the lower surface side in FIG. 2C) with the weight portion 12 and each bending portion 13 of the sensor substrate 1. The above-mentioned displacement space forming recesses 21 that secure the displacement space of the movable portion that is configured are formed, and a plurality (eight in the present embodiment) penetrates in the thickness direction in the peripheral portion of the displacement space formation recesses 21. Through-holes 22 are formed, and an insulating layer 23 made of a thermal insulating film (silicon oxide film) is formed across both sides in the thickness direction and the inner surface of each through-hole 22, and through-hole wiring 24 and through-holes 22 are formed. A part of the insulating layer 23 is interposed between the inner surface of each of the layers. Here, the eight through-hole wirings 24 of the through-hole wiring forming substrate 2 are formed apart from each other in the circumferential direction of the through-hole wiring forming substrate 2. Moreover, although Cu is adopted as the material of the through-hole wiring 24, it is not limited to Cu, and for example, Ni may be adopted.

また、貫通孔配線形成基板２は、センサ基板１側の表面において変位空間形成用凹部２１の周部に、各貫通孔配線２４それぞれと電気的に接続された複数（本実施形態では、８つ）の第２の接続用接合金属層２９が形成されている。貫通孔配線形成基板２は、センサ基板１側の表面の周部には、全周に亘って枠状（矩形枠状）の第２の封止用接合金属層２８が形成されており、上述の８つの第２の接続用接合金属層２９は、外周形状が細長の長方形状であり、第２の封止用接合金属層２８よりも内側に配置されている。ここにおいて、第２の接続用接合金属層２９は、長手方向の一端部が貫通孔配線２４と接合されており、他端側の部位がセンサ基板１の金属配線１７よりも外側でセンサ基板１の第１の接続用接合金属層１９と接合されて電気的に接続されるように配置してある。要するに、貫通孔配線形成基板２の周方向において貫通孔配線２４と当該貫通孔配線２４に対応する第１の接続用接合金属層１９との位置をずらしてあり、第２の接続用接合金属層２９を、長手方向が第２の封止用接合金属層２８の周方向に一致し且つ貫通孔配線２４と第１の接続用接合金属層１９とに跨る形で配置してある。   In addition, the through-hole wiring forming substrate 2 has a plurality (eight in this embodiment, eight) electrically connected to the respective through-hole wirings 24 on the periphery of the displacement space forming concave portion 21 on the surface on the sensor substrate 1 side. ) Second connecting bonding metal layer 29 is formed. The through-hole wiring forming substrate 2 has a frame-shaped (rectangular frame-shaped) second sealing bonding metal layer 28 formed around the entire periphery of the surface on the sensor substrate 1 side. The eight second connecting bonding metal layers 29 have a rectangular shape whose outer peripheral shape is an elongated shape, and are disposed on the inner side of the second sealing bonding metal layer 28. Here, one end of the second connection bonding metal layer 29 is bonded to the through-hole wiring 24, and the other end side is outside the metal wiring 17 of the sensor substrate 1 and the sensor substrate 1. The first connecting bonding metal layer 19 is bonded and electrically connected. In short, the positions of the through-hole wiring 24 and the first connection bonding metal layer 19 corresponding to the through-hole wiring 24 in the circumferential direction of the through-hole wiring formation substrate 2 are shifted, and the second connection bonding metal layer 29 is arranged such that the longitudinal direction thereof coincides with the circumferential direction of the second sealing bonding metal layer 28 and straddles the through-hole wiring 24 and the first connecting bonding metal layer 19.

また、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、接合用のＡｕ膜と絶縁層２３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、絶縁層２３の同一レベル面上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。要するに、第２の接続用接合金属層２９と第２の封止用接合金属層２８とは同一の金属材料により形成されているので、第２の接続用接合金属層２９と第２の封止用接合金属層２８とを同時に形成することができるとともに、第２の接続用接合金属層２９と第２の封止用接合金属層２８とを同じ厚さに形成することができる。なお、第２の封止用接合金属層２８および第２の接続用接合金属層２９は、Ｔｉ膜の膜厚を１５〜５０ｎｍ、Ａｕ膜の膜厚を５００ｎｍに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Ａｕ膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Ａｕ膜と絶縁層２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。   Further, in the second sealing bonding metal layer 28 and the second connecting bonding metal layer 29, an adhesion improving Ti film is interposed between the bonding Au film and the insulating layer 23. In other words, the second sealing bonding metal layer 28 and the second connecting bonding metal layer 29 are composed of a Ti film formed on the same level surface of the insulating layer 23 and an Au film formed on the Ti film. And a laminated film. In short, since the second connecting bonding metal layer 29 and the second sealing bonding metal layer 28 are formed of the same metal material, the second connecting bonding metal layer 29 and the second sealing metal layer 29 are formed. The bonding metal layer 28 can be formed at the same time, and the second bonding metal layer 29 for connection and the second bonding metal layer 28 for sealing can be formed to the same thickness. The second sealing bonding metal layer 28 and the second connecting bonding metal layer 29 have a Ti film thickness of 15 to 50 nm and an Au film thickness of 500 nm. The numerical value is an example and is not particularly limited. Here, the material of each Au film is not limited to pure gold, and may be added with impurities. In the present embodiment, a Ti film is interposed as an adhesion improving adhesive layer between each Au film and the insulating layer 23. However, the material of the adhesion layer is not limited to Ti, for example, Cr, Nb Zr, TiN, TaN, etc. may be used.

また、貫通孔配線形成基板２におけるセンサ基板１側とは反対側の表面には、各貫通孔配線２４それぞれと電気的に接続された複数の外部接続用電極２５が形成されている。なお、各外部接続用電極２５の外周形状は矩形状となっている。   A plurality of external connection electrodes 25 electrically connected to the respective through-hole wirings 24 are formed on the surface of the through-hole wiring forming substrate 2 opposite to the sensor substrate 1 side. The outer peripheral shape of each external connection electrode 25 is rectangular.

カバー基板３は、図１２に示すように、センサ基板１との対向面に、重り部１２の変位空間を形成する所定深さ（例えば、５μｍ〜１０μｍ程度）の凹部３１を形成してある。ここにおいて、凹部３１は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、カバー基板３におけるセンサ基板１との対向面に、重り部１２の変位空間を形成する凹部３１を形成してあるが、重り部１２のコア部１２ａおよび各付随部１２ｂのうち支持基板１０ａを利用して形成されている部分の厚さを、フレーム部１１において支持基板１０ａを利用して形成されている部分の厚さに比べて、センサ基板１の厚み方向への重り部１２の許容変位量分だけ薄くするようにすれば、カバー基板３に凹部３１を形成しなくても、センサ基板１の上記他表面側には上記他表面に交差する方向への重り部１２の変位を可能とする隙間が重り部１２とカバー基板３との間に形成される。   As shown in FIG. 12, the cover substrate 3 is formed with a recess 31 having a predetermined depth (for example, about 5 μm to 10 μm) that forms a displacement space of the weight portion 12 on the surface facing the sensor substrate 1. Here, the recess 31 is formed using a lithography technique and an etching technique. In the present embodiment, the concave portion 31 that forms the displacement space of the weight portion 12 is formed on the surface of the cover substrate 3 that faces the sensor substrate 1, but the core portion 12a and each associated portion 12b of the weight portion 12 are formed. The thickness of the portion formed using the support substrate 10a of the sensor substrate 1 is compared with the thickness of the portion formed using the support substrate 10a in the frame portion 11 in the thickness direction of the sensor substrate 1. If the weight 12 is made thinner by the allowable displacement amount, the weight portion in the direction intersecting the other surface is formed on the other surface side of the sensor substrate 1 without forming the recess 31 in the cover substrate 3. A gap that enables the displacement of 12 is formed between the weight portion 12 and the cover substrate 3.

ところで、上述の加速度センサエレメントにおけるセンサ基板１と貫通孔配線形成基板２とは、第１の封止用接合金属層１８と第２の封止用接合金属層２８とが接合されるとともに、第１の接続用接合金属層１９と第２の接続用接合金属層２９とが接合され、センサ基板１とカバー基板３とは、互いの対向面の周部同士が接合されている。また、本実施形態の加速度センサエレメントは、図２（ａ）〜（ｃ）に示すように、センサ基板１となるセンサ本体を複数形成したセンサウェハ１０と、センサ本体に対応する領域ごとに貫通孔配線２４および変位空間形成用凹部２１が形成された第１のパッケージウェハ２０と、センサ基板１に対応する領域ごとに凹部３１が形成されセンサウェハ１０に対して第１のパッケージウェハ２０とは反対側に配置される第２のパッケージウェハ３０とをウェハレベルで接合することでウェハレベルパッケージ構造体１００を形成してから、センサ基板１のサイズに基づいて規定した所望のサイズにダイシング工程により分割されている（図２（ｃ）の加速度センサエレメントは図２（ａ）に示すウェハレベルパッケージ構造体１００のうち丸Ａで囲んだ部分の断面に相当している）。したがって、貫通孔配線形成基板２とカバー基板３とがセンサ基板１と同じ外形サイズとなり、小型のチップサイズパッケージを実現できるとともに、製造が容易になる。なお、本実施形態では、上述のようにＳＯＩウェハを加工することによりセンサ基板１を形成してあるが、ＳＯＩウェハに限らず、例えば、シリコンウェハを加工することによりセンサ基板１を形成してもよい。   By the way, the sensor substrate 1 and the through-hole wiring formation substrate 2 in the acceleration sensor element described above are bonded to the first sealing bonding metal layer 18 and the second sealing bonding metal layer 28, The first connecting bonding metal layer 19 and the second connecting bonding metal layer 29 are bonded to each other, and the sensor substrate 1 and the cover substrate 3 are bonded to each other on the peripheral portions of the opposing surfaces. In addition, as shown in FIGS. 2A to 2C, the acceleration sensor element of the present embodiment includes a sensor wafer 10 in which a plurality of sensor main bodies serving as the sensor substrate 1 are formed, and a through hole for each region corresponding to the sensor main body. The first package wafer 20 in which the wiring 24 and the displacement space forming recess 21 are formed, and the recess 31 is formed in each region corresponding to the sensor substrate 1, and is opposite to the first package wafer 20 with respect to the sensor wafer 10. After the wafer level package structure 100 is formed by bonding the second package wafer 30 arranged at the wafer level at the wafer level, it is divided into a desired size defined based on the size of the sensor substrate 1 by a dicing process. (The acceleration sensor element in FIG. 2C is a circle A in the wafer level package structure 100 shown in FIG. 2A. It corresponds to the cross section of a portion surrounded). Therefore, the through-hole wiring forming substrate 2 and the cover substrate 3 have the same outer size as the sensor substrate 1, and a small chip size package can be realized and manufacture is facilitated. In the present embodiment, the sensor substrate 1 is formed by processing the SOI wafer as described above. However, the sensor substrate 1 is not limited to the SOI wafer, and for example, the sensor substrate 1 is formed by processing a silicon wafer. Also good.

ウェハレベルパッケージ構造体１００の製造にあたっては、センサウェハ１０と第１のパッケージウェハ２０および第２のパッケージウェハ３０との接合方法として、センサ基板１の残留応力を少なくするためにより低温での接合が可能な常温接合法を採用している。常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で接合する。本実施形態では、上述の常温接合法により、常温下で適宜の荷重を印加して、第１の封止用接合金属層１８と第２の封止用接合金属層２８とを直接接合するのと同時に、第１の接続用接合金属層１９と第２の接続用接合金属層２９とを直接接合しており、また、上述の常温接合法により、常温下でセンサ基板１のフレーム部１１とカバー基板３の周部とを直接接合している。   In manufacturing the wafer level package structure 100, the sensor wafer 10, the first package wafer 20 and the second package wafer 30 can be joined at a lower temperature to reduce the residual stress of the sensor substrate 1. The room temperature bonding method is adopted. In the room temperature bonding method, each bonding surface is irradiated with argon plasma or ion beam or atomic beam in vacuum before bonding to clean and activate each bonding surface, and then the bonding surfaces are brought into contact with each other. Join at room temperature. In the present embodiment, the first sealing bonding metal layer 18 and the second sealing bonding metal layer 28 are directly bonded by applying an appropriate load at room temperature by the above-described normal temperature bonding method. At the same time, the first connection bonding metal layer 19 and the second connection bonding metal layer 29 are directly bonded, and the frame portion 11 of the sensor substrate 1 is bonded to the sensor substrate 1 at room temperature by the above-described room temperature bonding method. The cover substrate 3 is directly joined to the peripheral portion.

しかして、本実施形態におけるウェハレベルパッケージ構造体１００では、センサウェハ１０と第１のパッケージウェハ２０との封止用接合金属層１８，２８同士および接続用接合金属層１９，２９同士が直接接合されており、センサウェハ１０と第２のパッケージウェハ３０とが常温接合法のような低温プロセスで直接接合されており、センサウェハ１０と第１のパッケージウェハ２０および第２のパッケージウェハ３０とを半田リフローのような熱処理を必要とする方法により接合する場合に比べて、センシング部を構成するピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４が熱応力の影響を受けにくくなるという利点がある。また、本実施形態では、センサ基板１と貫通孔配線形成基板２およびカバー基板３とが同じ半導体材料であるＳｉにより形成されているので、センサ基板１と貫通孔配線形成基板２およびカバー基板３との線膨張率差に起因した応力（センサ基板１における残留応力）が上記ブリッジ回路の出力信号に与える影響を低減でき、貫通孔配線形成基板２およびカバー基板３がセンサ基板１と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。   Therefore, in the wafer level package structure 100 according to the present embodiment, the sealing bonding metal layers 18 and 28 and the connection bonding metal layers 19 and 29 of the sensor wafer 10 and the first package wafer 20 are directly bonded. The sensor wafer 10 and the second package wafer 30 are directly bonded by a low-temperature process such as a room-temperature bonding method, and the sensor wafer 10, the first package wafer 20 and the second package wafer 30 are subjected to solder reflow. Compared to the case of joining by a method that requires such heat treatment, there is an advantage that the piezo resistors Rx1 to Rx4, Ry1 to Ry4, and Rz1 to Rz4 constituting the sensing portion are less susceptible to thermal stress. In the present embodiment, since the sensor substrate 1, the through-hole wiring formation substrate 2, and the cover substrate 3 are formed of Si, which is the same semiconductor material, the sensor substrate 1, the through-hole wiring formation substrate 2, and the cover substrate 3 are used. The stress (residual stress in the sensor substrate 1) due to the difference in linear expansion coefficient with respect to the output signal of the bridge circuit can be reduced, and the through-hole wiring forming substrate 2 and the cover substrate 3 are made of a material different from that of the sensor substrate 1. Compared with the case where it is formed, variation in sensor characteristics can be reduced.

以下、第１のパッケージウェハ２０の形成方法について図１を参照しながら説明する。   Hereinafter, a method for forming the first package wafer 20 will be described with reference to FIG.

まず、第１のパッケージウェハ２０の基礎となる半導体ウェハ（本実施形態では、シリコンウェハ）２０ａの一表面側（図１（ａ）における下面側）および他表面側（図１（ａ）における上面側）にドライ酸化法によってシリコン酸化膜４１ａ，４１ｂを形成する第１の熱酸化工程を行うことにより、図１（ａ）に示す構造を得る。   First, a semiconductor wafer (in this embodiment, a silicon wafer) 20a serving as a basis of the first package wafer 20 is provided on one surface side (the lower surface side in FIG. 1A) and on the other surface side (an upper surface in FIG. 1A). By performing a first thermal oxidation process for forming silicon oxide films 41a and 41b on the side) by dry oxidation, the structure shown in FIG. 1A is obtained.

その後、半導体ウェハ２０ａの上記一表面側に変位空間形成用凹部２１を形成する際のマスクを形成するために、フォトリソグラフィ技術およびエッチング技術を利用して半導体ウェハ２０ａの上記一表面側のシリコン酸化膜４１ａをパターニングし、当該パターニングされたシリコン酸化膜４１ａをマスクとして半導体ウェハ２０ａを上記一表面側から所定深さまでエッチングすることで変位空間形成用凹部２１を形成する凹部形成工程を行うことによって、図１（ｂ）に示す構造を得る。なお、変位空間形成用凹部２１を形成するエッチングでは、ＫＯＨ水溶液（水酸化カリウム水溶液）やＴＭＡＨ水溶液（テトラメチルアンモニウム水溶液）のようなアルカリ系溶液を用いた湿式のエッチングを行うようにしてもよいし、ＲＩＥ（反応性イオンエッチング）などのドライエッチングを行うようにしてもよい。   Thereafter, in order to form a mask for forming the displacement space forming recess 21 on the one surface side of the semiconductor wafer 20a, silicon oxide on the one surface side of the semiconductor wafer 20a is utilized by using a photolithography technique and an etching technique. By patterning the film 41a and etching the semiconductor wafer 20a from the one surface side to a predetermined depth by using the patterned silicon oxide film 41a as a mask, a recess forming step for forming the displacement space forming recess 21 is performed. The structure shown in FIG. In the etching for forming the displacement space forming recess 21, wet etching using an alkaline solution such as a KOH aqueous solution (potassium hydroxide aqueous solution) or a TMAH aqueous solution (tetramethylammonium aqueous solution) may be performed. Then, dry etching such as RIE (reactive ion etching) may be performed.

次に、半導体ウェハ２０ａの上記一表面側および上記他表面側にパイロジェニック酸化法によって比較的厚い膜厚（例えば、１μｍ程度）のシリコン酸化膜４２ａ，４２ｂを形成する第２の熱酸化工程を行うことにより、図１（ｃ）に示す構造を得る。   Next, a second thermal oxidation step for forming silicon oxide films 42a and 42b having a relatively thick film thickness (for example, about 1 μm) on the one surface side and the other surface side of the semiconductor wafer 20a by a pyrogenic oxidation method is performed. By doing so, the structure shown in FIG. 1C is obtained.

その後、半導体ウェハ２０ａに上述の貫通孔２２を形成する際のマスクを形成するために、フォトリソグラフィ技術およびエッチング技術を利用して半導体ウェハ２０ａの上記一表面側のシリコン酸化膜４２ａをパターニングし、当該パターニングされたシリコン酸化膜４２ａをマスクとして、半導体ウェハ２０ａを上記一表面側から上記他表面側のシリコン酸化膜４２ｂに達する（つまり、半導体ウェハ２０ａの上記一表面側のシリコン酸化膜４２ａをマスク、上記他表面側のシリコン酸化膜４２ｂをエッチングストッパとして半導体ウェハ２０ａを貫通する）までドライエッチングすることで貫通孔２２を形成する貫通孔形成工程を行うことによって、図１（ｄ）に示す構造を得る。ここにおいて、貫通孔形成工程では、半導体ウェハ２０ａに厚み方向に貫通し当該半導体ウェハ２０ａの上記一表面の開口径が上記他表面の開口径に比べて大きなテーパ状（本実施形態では、半導体ウェハ２０ａの上記一表面から上記他表面に近づくにつれて開口径が徐々に小さくなるテーパ状）の貫通孔２２をドライエッチングにより形成している。ここで、貫通孔形成工程におけるエッチング装置としては、例えば、誘導結合プラズマ（ＩＣＰ）型のドライエッチング装置を用いている。ＩＣＰ型のエッチング装置は、一般的に、エッチング対象をエッチングするエッチングモードと被エッチング面へ有機物を堆積させるデポジションモードとを交互に繰り返すエッチング条件の設定が可能となっており、エッチングモードの時間をデポジションモードの時間に比べて比較的長く設定してエッチングモードとデポジションモードとを交互に繰り返すことにより略垂直なエッチングが可能となり、例えば、貫通孔形成工程の開始から終了までの間に、エッチングモードの時間が徐々に短くなり、デポジションモードの時間が徐々に長くなるようにエッチング条件を設定すれば、上述のように半導体ウェハ２０ａの上記一表面から上記他表面に近づくにつれて開口径が徐々に小さくなる貫通孔２２を形成することが可能となる。なお、本実施形態では、半導体ウェハ２０ａの厚みを２００μｍ〜５００μｍ程度、貫通孔２２のアスペクト比を２０〜５０という高アスペクト比に設定してある。   Thereafter, in order to form a mask for forming the above-described through-hole 22 in the semiconductor wafer 20a, the silicon oxide film 42a on the one surface side of the semiconductor wafer 20a is patterned using a photolithography technique and an etching technique, Using the patterned silicon oxide film 42a as a mask, the semiconductor wafer 20a reaches the silicon oxide film 42b on the other surface side from the one surface side (that is, the silicon oxide film 42a on the one surface side of the semiconductor wafer 20a is masked). The structure shown in FIG. 1D is performed by performing a through hole forming step of forming the through hole 22 by dry etching to the semiconductor wafer 20a using the silicon oxide film 42b on the other surface side as an etching stopper. Get. Here, in the through hole forming step, the semiconductor wafer 20a penetrates in the thickness direction, and the opening diameter of the one surface of the semiconductor wafer 20a is larger than the opening diameter of the other surface (in this embodiment, the semiconductor wafer A through-hole 22 having a tapered shape in which the opening diameter gradually decreases from the one surface 20a toward the other surface is formed by dry etching. Here, as the etching apparatus in the through hole forming step, for example, an inductively coupled plasma (ICP) type dry etching apparatus is used. In general, an ICP type etching apparatus can set an etching condition in which an etching mode for etching an object to be etched and a deposition mode for depositing an organic substance on a surface to be etched are alternately repeated. Is set to be relatively long compared to the time of the deposition mode, and the etching mode and the deposition mode are alternately repeated to enable a substantially vertical etching, for example, from the start to the end of the through hole forming process. If the etching conditions are set so that the time of the etching mode is gradually shortened and the time of the deposition mode is gradually lengthened, the opening diameter becomes closer to the other surface from the one surface of the semiconductor wafer 20a as described above. It becomes possible to form the through-hole 22 in which becomes gradually smaller. In the present embodiment, the thickness of the semiconductor wafer 20a is set to about 200 μm to 500 μm, and the aspect ratio of the through hole 22 is set to a high aspect ratio of 20 to 50.

続いて、シリコン酸化膜４２ａ，４２ｂをエッチング除去してから、半導体ウェハ２０ａの上記一表面側および上記他表面側および貫通孔２２の内周面にドライ酸化法によってシリコン酸化膜からなる絶縁層２３を形成する絶縁層形成工程を行うことにより、図１（ｅ）に示す構造を得る。   Subsequently, after the silicon oxide films 42a and 42b are removed by etching, the insulating layer 23 made of a silicon oxide film is formed on the one surface side and the other surface side of the semiconductor wafer 20a and the inner peripheral surface of the through hole 22 by a dry oxidation method. The structure shown in FIG. 1E is obtained by performing the insulating layer forming step of forming.

その後、半導体ウェハ２０ａの上記他表面側（つまり、貫通孔２２の開口径が小さい側）で絶縁層２３の表面に金属材料（例えば、Ｃｕ、Ｎｉなど）からなる金属薄膜４３をスパッタ法によって形成する金属薄膜形成工程を行うことにより、図１（ｆ）に示す構造を得る。   Thereafter, a metal thin film 43 made of a metal material (for example, Cu, Ni, etc.) is formed on the surface of the insulating layer 23 on the other surface side of the semiconductor wafer 20a (that is, the side where the opening diameter of the through hole 22 is small) by sputtering. By performing the metal thin film forming step, the structure shown in FIG.

続いて、金属薄膜４３をシード層として半導体ウェハ２０ａの上記他表面側において貫通孔を閉塞する金属層を電気メッキ法により金属薄膜４３から析出させることで金属薄膜４３と上記金属層とからなる導電体部４５を形成する導電体部形成工程を行うことによって、図１（ｇ）に示す構造を得る。本実施形態では、半導体ウェハ２０ａの上記他表面側、つまり、貫通孔２２の開口径が小さい側で貫通孔２２を閉塞しているので、開口径が大きい側で貫通孔２２を閉塞する場合に比べて貫通孔２２を閉塞しやすく、メッキ量を少なくできるという利点がある。ここで、導電体部形成工程では、電気メッキ法により上記金属層を形成しているが、電気メッキ法に限らず、例えば、無電解メッキ法、スパッタ法、蒸着法などにより上記金属層を形成するようにしてもよい。なお、本実施形態では、金属薄膜形成工程と導電体部形成工程とで陰極形成工程を構成しているが、陰極形成工程としては、陰極となる板状の金属箔を半導体ウェハ２０ａの上記他表面側に貼り合わせることも考えられる。   Subsequently, a metal layer that closes the through hole on the other surface side of the semiconductor wafer 20a using the metal thin film 43 as a seed layer is deposited from the metal thin film 43 by electroplating, thereby conducting the conductive film composed of the metal thin film 43 and the metal layer. By performing the conductor part forming step for forming the body part 45, the structure shown in FIG. In the present embodiment, since the through hole 22 is closed on the other surface side of the semiconductor wafer 20a, that is, on the side where the opening diameter of the through hole 22 is small, the through hole 22 is closed on the side where the opening diameter is large. Compared to this, there is an advantage that the through hole 22 is easily closed and the amount of plating can be reduced. Here, in the conductor part forming step, the metal layer is formed by an electroplating method. However, the metal layer is not limited to the electroplating method, and is formed by, for example, an electroless plating method, a sputtering method, or a vapor deposition method. You may make it do. In the present embodiment, the metal thin film forming step and the conductor portion forming step constitute the cathode forming step. As the cathode forming step, a plate-shaped metal foil serving as the cathode is formed on the semiconductor wafer 20a. It can also be considered to be bonded to the surface side.

その後、半導体ウェハ２０ａの上記一表面側に対向配置した陽極（図示せず）と半導体ウェハ２０ａの上記他表面側において貫通孔２２を閉塞している陰極（本実施形態では、導電体部４５）との間に通電して貫通孔配線２４となる金属部２４ａを導電体部４５における貫通孔２２側の露出表面から半導体ウェハ２０ａの厚み方向に沿って析出させる電気メッキ工程を行うことによって、図１（ｈ）に示す構造を得る。つまり、電気メッキ工程では、金属部２４ａをボトムアップ成長させている。なお、電気メッキ工程では、一定電流密度、一定電圧の条件で電気メッキを行うようにしてもよいし、メッキ開始時からの時間経過とともに電流密度を大きくする条件で電気メッキを行うようにしてもよい。   After that, an anode (not shown) arranged opposite to the one surface side of the semiconductor wafer 20a and a cathode closing the through hole 22 on the other surface side of the semiconductor wafer 20a (conductor portion 45 in this embodiment) By conducting an electroplating process in which the metal portion 24a that becomes the through-hole wiring 24 is deposited along the thickness direction of the semiconductor wafer 20a from the exposed surface on the through-hole 22 side in the conductor portion 45 by conducting an electric current between The structure shown in 1 (h) is obtained. That is, in the electroplating process, the metal portion 24a is grown from the bottom up. In the electroplating process, electroplating may be performed under conditions of constant current density and constant voltage, or electroplating may be performed under conditions where the current density increases with the passage of time from the start of plating. Good.

さらにその後、金属部２４ａのうち半導体ウェハ２０ａの上記一表面側に形成された不要部分および半導体ウェハ２０ａの上記他表面側の導電体部４５をＣＭＰなどによって除去する研磨工程を行ってから、半導体ウェハ２０ａの上記他表面側に外部接続用電極２５を形成する電極形成工程を行い、続いて、半導体ウェハ２０ａの上記一表面側に第２の封止用接合金属層２８および第２の接続用接合金属層２９を形成する接合金属層形成工程を行うことによって、図１（ｉ）に示す構造の第１のパッケージウェハ２０を得る。   Further, after performing a polishing step of removing unnecessary portions formed on the one surface side of the semiconductor wafer 20a and the conductor portion 45 on the other surface side of the semiconductor wafer 20a by CMP or the like from the metal portion 24a, the semiconductor An electrode forming step of forming the external connection electrode 25 on the other surface side of the wafer 20a is performed. Subsequently, the second sealing bonding metal layer 28 and the second connection metal layer 28 are formed on the one surface side of the semiconductor wafer 20a. By performing the bonding metal layer forming step of forming the bonding metal layer 29, the first package wafer 20 having the structure shown in FIG.

以上説明した半導体ウェハ２０ａへの貫通孔配線２４の形成方法によれば、貫通孔形成工程において半導体ウェハ２０ａの上記一表面の開口径が上記他表面の開口径に比べて大きなテーパ状の貫通孔２２を形成し、電気メッキ工程においては半導体ウェハ２０ａの上記一表面側に対向配置した陽極と上記他表面側において貫通孔２２を閉塞している陰極（導電体部４５）との間に通電して貫通孔配線２４となる金属部２４ａを陰極における貫通孔２２側の露出表面から半導体ウェハ２０ａの厚み方向に沿って析出させるようにしているので、貫通孔２２内へは開口径が大きい方からメッキ液が浸入し金属部２４ａは開口径の小さい方から開口径の大きい方へ向って析出することとなり、貫通孔２２の開口径が一様である場合に比べて、貫通孔２２内の気泡が抜けやすくなるとともに、貫通孔２２内へメッキ液が浸入しやすく貫通孔２２内での金属イオン濃度の低下を抑制することができ、金属部２４ａの析出速度を速くすることができるから、高アスペクト比の貫通孔２２の内側へ貫通孔配線２４となる金属部２４ａを形成する電気メッキ工程におけるメッキ時間を短縮可能となる。   According to the method for forming the through-hole wiring 24 in the semiconductor wafer 20a described above, the tapered through-hole in which the opening diameter of the one surface of the semiconductor wafer 20a is larger than the opening diameter of the other surface in the through-hole forming step. In the electroplating step, current is passed between the anode disposed opposite to the one surface side of the semiconductor wafer 20a and the cathode (conductor portion 45) closing the through hole 22 on the other surface side. Since the metal portion 24a to be the through-hole wiring 24 is deposited along the thickness direction of the semiconductor wafer 20a from the exposed surface of the cathode on the through-hole 22 side, the through-hole 22 has a larger opening diameter. The plating solution enters and the metal portion 24a is deposited from the smaller opening diameter toward the larger opening diameter, and the through hole 22 has a uniform opening diameter compared to the case where the opening diameter is uniform. 2 can easily escape, the plating solution can easily enter the through hole 22, and the decrease in the metal ion concentration in the through hole 22 can be suppressed, and the deposition rate of the metal portion 24 a can be increased. Therefore, it is possible to shorten the plating time in the electroplating process for forming the metal portion 24a to be the through hole wiring 24 inside the through hole 22 having a high aspect ratio.

また、上述の陰極形成工程では、半導体ウェハ２０ａの上記他表面側で絶縁層２３の表面に金属薄膜４３を形成した後、金属薄膜４３とともに導電体部４５を構成する金属層を電気メッキにより金属薄膜４３上に析出させることで半導体ウェハ２０ａの上記他表面側において貫通孔２２を閉塞する導電体部４５を形成しているので、一般的な半導体製造プロセスにより導電体部４５を形成することができる。ここで、陰極形成工程において、金属薄膜４３をスパッタ法により形成するようにすれば、金属薄膜４３を蒸着法やＣＶＤ法により形成する場合に比べて、貫通孔２２の内側への金属薄膜４３の堆積が起こりにくくなり、結果的に、貫通孔配線２４の埋め込み性が良くなる。   In the cathode forming step described above, after forming the metal thin film 43 on the surface of the insulating layer 23 on the other surface side of the semiconductor wafer 20a, the metal layer constituting the conductor portion 45 together with the metal thin film 43 is electroplated. Since the conductor portion 45 that closes the through hole 22 is formed on the other surface side of the semiconductor wafer 20a by being deposited on the thin film 43, the conductor portion 45 can be formed by a general semiconductor manufacturing process. it can. Here, if the metal thin film 43 is formed by the sputtering method in the cathode forming step, the metal thin film 43 on the inner side of the through hole 22 can be compared with the case where the metal thin film 43 is formed by the vapor deposition method or the CVD method. Deposition is unlikely to occur, and as a result, the embedding property of the through-hole wiring 24 is improved.

上述の実施形態では、センサエレメントとしてピエゾ抵抗形の加速度センサエレメントを例示したが、本発明の技術思想は、ピエゾ抵抗形の加速度センサエレメントに限らず、例えば、容量形の加速度センサエレメントやジャイロセンサエレメントなど他のセンサエレメントにも適用でき、容量形の加速度センサエレメントやジャイロセンサエレメントでは、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成し、固定電極と可動電極とによりセンシング部を構成することとなる。   In the above-described embodiment, the piezoresistive acceleration sensor element is exemplified as the sensor element. However, the technical idea of the present invention is not limited to the piezoresistive acceleration sensor element, and for example, a capacitive acceleration sensor element or a gyro sensor. It can also be applied to other sensor elements such as elements. In capacitive acceleration sensor elements and gyro sensor elements, the weight part with a movable electrode or the weight part that also serves as the movable electrode constitutes the movable part, and the fixed electrode and the movable electrode Thus, a sensing unit is configured.

また、上述の実施形態では、１枚のセンサウェハ１０に対して２枚のパッケージウェハ２０，３０をウェハレベルで接合しているが、ウェハレベルで接合するウェハの枚数は特に限定するものではなく、センサ本体たるセンサ基板１の構造によっては、１枚のセンサウェハに１枚のパッケージウェハのみをウェハレベルで接合してから所望のサイズに分割するようにしてもよい。   In the above-described embodiment, two package wafers 20 and 30 are bonded to one sensor wafer 10 at the wafer level. However, the number of wafers bonded at the wafer level is not particularly limited. Depending on the structure of the sensor substrate 1 as the sensor body, only one package wafer may be bonded to one sensor wafer at the wafer level and then divided into a desired size.

実施形態における第１のパッケージウェハの形成方法を説明するための主要工程概略断面図である。It is a main process schematic sectional drawing for demonstrating the formation method of the 1st package wafer in embodiment. 実施形態におけるウェハレベルパッケージ構造体を示し、（ａ）は概略平面図、（ｂ）は概略側面図、（ｃ）は加速度センサエレメントの概略断面図である。The wafer level package structure in embodiment is shown, (a) is a schematic plan view, (b) is a schematic side view, (c) is a schematic sectional drawing of an acceleration sensor element. 同上における加速度センサエレメントの概略平面図である。It is a schematic plan view of the acceleration sensor element same as the above. 同上における加速度センサエレメントを示し、（ａ）は図２（ｃ）の要部拡大図、（ｂ）は図３のＣ−Ｃ’概略断面図である。The acceleration sensor element in the same as the above is shown, (a) is an enlarged view of a main part of FIG. 2 (c), (b) is a schematic cross-sectional view of FIG. 同上におけるセンサ基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＢ−Ａ’概略断面図である。The sensor board | substrate in the same is shown, (a) is a schematic plan view, (b) is B-A 'schematic sectional drawing of (a). 同上におけるセンサ基板を示し、（ａ）は図５（ａ）のＡ−Ａ’概略断面図、（ｂ）は図５（ａ）のＣ−Ｃ’概略断面図である。The sensor board | substrate in the same as the above is shown, (a) is A-A 'schematic sectional drawing of Fig.5 (a), (b) is C-C' schematic sectional drawing of Fig.5 (a). 同上におけるセンサ基板を示す概略下面図である。It is a schematic bottom view which shows the sensor board | substrate in the same as the above. 同上におけるセンサ基板の回路図である。It is a circuit diagram of the sensor board | substrate in the same as the above. 同上における貫通孔配線形成基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。The through-hole wiring formation board | substrate in the same as the above is shown, (a) is a schematic plan view, (b) is A-A 'schematic sectional drawing of (a). 同上における貫通孔配線形成基板を示し、図９（ｂ）の要部拡大図である。The through-hole wiring formation board | substrate in the same as the above is shown, and it is a principal part enlarged view of FIG.9 (b). 同上における貫通孔配線形成基板の下面図である。It is a bottom view of the through-hole wiring formation board in the same as the above. 同上におけるカバー基板を示し、（ａ）は概略平面図、（ｂ）は（ａ）のＡ−Ａ’概略断面図である。The cover board | substrate in the same as the above is shown, (a) is a schematic plan view, (b) is A-A 'schematic sectional drawing of (a). 従来例のウェハレベルパッケージ構造体の製造方法の説明図である。It is explanatory drawing of the manufacturing method of the wafer level package structure of a prior art example. 他の従来例における半導体ウェハへの貫通孔配線の形成方法を説明するための主要工程断面図である。It is principal process sectional drawing for demonstrating the formation method of the through-hole wiring to the semiconductor wafer in another prior art example. 同上における半導体ウェハへの貫通孔配線の形成方法を説明するための主要工程断面図である。It is principal process sectional drawing for demonstrating the formation method of the through-hole wiring to a semiconductor wafer in the same as the above. 別の従来例における半導体ウェハへの貫通孔配線の形成方法を説明するための主要工程断面図である。It is main process sectional drawing for demonstrating the formation method of the through-hole wiring to the semiconductor wafer in another prior art example. さらに別の従来例における半導体ウェハへの貫通孔配線の形成方法を説明するための主要工程断面図である。It is principal process sectional drawing for demonstrating the formation method of the through-hole wiring to the semiconductor wafer in another prior art example.

符号の説明Explanation of symbols

２０ａ 半導体ウェハ
２２ 貫通孔
２３ 絶縁層
２４ 貫通孔配線
２４ａ 金属部
４３ 金属薄膜
４５ 導電体部 20a Semiconductor wafer 22 Through-hole 23 Insulating layer 24 Through-hole wiring 24a Metal part 43 Metal thin film 45 Conductor part

Claims (2)

半導体ウェハへの貫通孔配線の形成方法であって、半導体ウェハに厚み方向に貫通し当該半導体ウェハの一表面の開口径が他表面の開口径に比べて大きなテーパ状の貫通孔をドライエッチングにより形成する貫通孔形成工程と、半導体ウェハの前記一表面および前記他表面および貫通孔の内周面に絶縁層を形成する絶縁層形成工程と、半導体ウェハの前記他表面側で絶縁層の表面に金属薄膜を形成した後、金属薄膜とともに導電体部を構成する金属層を電気メッキにより金属薄膜上に析出させることで半導体ウェハの前記他表面側において貫通孔を閉塞する前記導電体部からなる陰極を形成する陰極形成工程と、半導体ウェハの前記一表面側に対向配置した陽極と半導体ウェハの前記他表面側において貫通孔を閉塞している陰極との間に通電して貫通孔配線となる金属部を陰極における貫通孔側の露出表面から半導体ウェハの厚み方向に沿って析出させる電気メッキ工程とを備えることを特徴とする半導体ウェハへの貫通孔配線の形成方法。   A method of forming a through-hole wiring in a semiconductor wafer, wherein a through-hole having a taper shape that penetrates the semiconductor wafer in the thickness direction and has an opening diameter on one surface of the semiconductor wafer larger than the opening diameter on the other surface is dry-etched. A through hole forming step to be formed; an insulating layer forming step of forming an insulating layer on the one surface and the other surface of the semiconductor wafer and an inner peripheral surface of the through hole; and a surface of the insulating layer on the other surface side of the semiconductor wafer. After the metal thin film is formed, the cathode formed of the conductor portion that closes the through hole on the other surface side of the semiconductor wafer by depositing a metal layer constituting the conductor portion together with the metal thin film on the metal thin film by electroplating. Between the anode forming the cathode and the anode facing the one surface side of the semiconductor wafer and the cathode closing the through hole on the other surface side of the semiconductor wafer Method for forming a through-hole wiring to the semiconductor wafer, characterized in that it comprises an electroplating process to deposit along the metal portion serving as a through-hole wiring from the exposed surface of the through-hole side of the cathode in a thickness direction of the semiconductor wafer Te. 前記陰極形成工程では、前記金属薄膜をスパッタ法により形成することを特徴とする請求項１記載の半導体ウェハへの貫通孔配線の形成方法。   2. The method for forming a through-hole wiring on a semiconductor wafer according to claim 1, wherein the metal thin film is formed by a sputtering method in the cathode forming step.
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