JP2007172259A - フラッシュメモリ、メモリ制御回路、マイクロコンピュータおよびメモリ制御方法 - Google Patents
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Abstract
【解決手段】 本発明は、第1のデータをフラッシュメモリ4に書き込むときには、第1のデータを識別するための第1の付加ビットを書き込み、第2のデータをフラッシュメモリ4に書き込むときには、第2のデータを識別するための第1の付加ビットとは異なる第2の付加ビットを書き込む、ことを特徴とする。
【選択図】図2
Description
「アプリケーションノート U17057JJ3V0AN00」、第3版、NECエレクトロニクス株式会社、2004年11月、p.25−27
図1は、実施の形態1に係るマイクロコンピュータの構成を示すブロック図である。マイクロコンピュータ1は、中央演算装置(CPU)2、メモリ制御回路3およびフラッシュメモリ4を備えている。CPU2は、バス5、6を介して、それぞれメモリ制御回路3およびフラッシュメモリ4に接続されている。CPU2は、メモリ制御回路3に対し、書き込み/読み出し命令、書き込み/読み出し先のアドレス(番地)および書き込みデータを出力する。また、フラッシュメモリ4から読み出されたデータを取得する。メモリ制御回路3は、フラッシュメモリ4と配線7を介して接続されており、フラッシュメモリ対し、書き込み/読み出しの制御信号(ライト/リードモードの制御信号)、書き込み/読み出し先のアドレス(番地)および書き込みデータを出力する。フラッシュメモリ4は、メモリ制御回路3からの制御信号等に基づいて、書き込み/読み出しの動作を行い、読み出しの場合には、読み出したデータをCPUに出力する。
図6では、FFFFH番地〜0012H番地まで未使用(ブランク)領域であり、付加ビット領域の読み出し値は消去状態の1Hであるため、0012H番地までは、S9−2とS9−3の処理を繰り返すことになる。
図6において、0000H番地〜0003H番地よりDATA_0〜DATA_3を読み出すことによって、データ群0の読み出しを行う。また、000FH番地〜0010H番地よりDATA_0、DATA_1を読み出すことによって、データ群1の読み出しを行う。
図10は、本発明の実施の形態2に関するデータの書き込み順序を示したものである。実施の形態2では、書き込み処理における0H+IDを書き込む際の書き込み順序に実施の形態1と異なる特徴がある。従って、これ以外の点においては、実施の形態1と同じであるので説明は省略する。
2 CPU
3 メモリ制御回路
4 フラッシュメモリ
5、6 バス
7 信号配線
8 エミュレーション書き込み単位(データ群)
9 DATA
10 データ番号(ID)
11、12 付加ビット
Claims (25)
- l(l>0)ビットの第1および第2のデータを格納するデータ領域と、
前記第1のデータを識別するためのmビットの第1の付加ビットおよび前記第2のデータを識別するためのm(m>0)ビットの第2の付加ビットを格納する付加ビット領域と、
を備え、
前記第1の付加ビットは、前記第2の付加ビットとは異なる値を有する、
ことを特徴とするフラッシュメモリ。 - 前記lビットの第1および第2のデータが入力される端子と、
前記mビットの第1および第2の付加ビットが入力される端子と、
を備える請求項1に記載のフラッシュメモリ。 - 前記第1および第2の付加ビットは、それぞれ対応する前記第1および第2のデータと同じ番地に格納される、
ことを特徴とする請求項1または2に記載のフラッシュメモリ。 - 前記フラッシュメモリの消去状態を示す値が、第1の値であるときには、
前記第1の付加ビットは、前記第1の値である、
ことを特徴とする請求項1ないし3のいずれか1項に記載のフラッシュメモリ。 - 前記mは、m=1である、
ことを特徴とする請求項1ないし4のいずれか1項に記載のフラッシュメモリ。 - 前記第2のデータは、前記第1のデータを特定するためのデータであって前記第1のデータと関連付けが行われているデータである、
ことを特徴とする請求項1ないし5のいずれか1項に記載のフラッシュメモリ。 - 第1のデータおよび第2のデータから構成されるデータ単位でフラッシュメモリへのアクセスを行うメモリ制御回路であって、
前記メモリ制御回路は、
前記第1のデータを前記フラッシュメモリ書き込むときには、前記第1のデータを識別するための第1の付加ビットを書き込み、
前記第2のデータを前記フラッシュメモリに書き込むときには、前記第2のデータを識別するための前記第1の付加ビットとは異なる第2の付加ビットを書き込む、
ことを特徴とするメモリ制御回路。 - 前記メモリ制御回路は、前記第2の付加ビットに基づいて、前記第1のデータの読み出し処理を行う、
ことを特徴とする請求項7に記載のメモリ制御回路。 - 前記第1および第2の付加ビットは、それぞれ対応する前記第1および第2のデータと同じ番地に格納される、
ことを特徴とする請求項7または8に記載のメモリ制御回路。 - 前記フラッシュメモリの消去状態を示す値が、第1の値であるときには、
前記第1の付加ビットは、前記第1の値である、
ことを特徴とする請求項7ないし9のいずれか1項に記載のメモリ制御回路。 - フラッシュメモリと、
中央演算装置と、
第1のデータおよび第2のデータから構成されるデータ単位で、前記中央演算装置の命令に従って前記フラッシュメモリへのアクセスを行うメモリ制御回路と、
を備えるマイクロコンピュータであって、
前記メモリ制御回路は、
前記第1のデータを前記フラッシュメモリ書き込むときには、前記第1のデータを識別するための第1の付加ビットを書き込み、
前記第2のデータを前記フラッシュメモリに書き込むときには、前記第2のデータを識別するための前記第1の付加ビットとは異なる第2の付加ビットを書き込む、
ことを特徴とするマイクロコンピュータ。 - 前記中央演算装置は、前記メモリ制御回路に対し前記第1のデータの書き込みを命令するときには、前記第1のデータおよび前記第1の付加ビットを書き込みデータとして出力し、前記メモリ制御回路に対し前記第2のデータの書き込みを命令するときには、前記第2のデータおよび前記第2の付加ビットを書き込みデータとして出力する、
ことを特徴とする請求項11に記載のマイクロコンピュータ。 - 前記中央演算装置は、前記第2の付加ビットに基づいて、前記メモリ制御回路に対し前記第1のデータの読み出し命令を出力する、
ことを特徴とする請求項11または12に記載のマイクロコンピュータ。 - 前記第1および第2の付加ビットは、それぞれ対応する前記第1および第2のデータと同じ番地に格納される、
ことを特徴とする請求項11ないし13のいずれか1項に記載のマイクロコンピュータ。 - 前記フラッシュメモリの消去状態を示す値が、第1の値であるときには、
前記第1の付加ビットは、前記第1の値である、
ことを特徴とする請求項11ないし14のいずれか1項に記載のマイクロコンピュータ。 - 前記第1および第2の付加ビットのビット長は、1ビットである、
ことを特徴とする請求項11ないし15のいずれか1項に記載のマイクロコンピュータ。 - 前記第2のデータは、前記第1のデータを特定するためのデータであって前記第1のデータと関連付けが行われているデータである、
ことを特徴とする請求項11ないし16のいずれか1項に記載のマイクロコンピュータ。 - 第1のデータおよび前記第1のデータから構成されるデータ単位でフラッシュメモリへのアクセスを行うメモリ制御方法であって、
前記第1のデータおよび前記第1のデータを識別するための第1の付加ビットを前記フラッシュメモリに書き込む第1の工程と、
前記第2のデータおよび前記第2のデータを識別するための前記第1の付加ビットとは異なる第2の付加ビットを前記フラッシュメモリに書き込む第2の工程と、
を備えることを特徴とするメモリ制御方法。 - 前記フラッシュメモリ内の前記第1および第2の付加ビットを格納する付加ビット領域に対し、読み出し処理を行う第3の工程と、
前記第3の工程における読み出し値が、前記第2の付加ビットであるか否かを判定する第4の工程と、
前記第4の工程における判定の結果に基づいて、前記フラッシュメモリへの書き込み先の番地を特定する第5の工程と、
を備えることを特徴とする請求項18に記載のメモリ制御方法。 - 前記フラッシュメモリ内の前記第1および第2の付加ビットを格納する付加ビット領域に対し、読み出し処理を行う第6の工程と、
前記第3の工程における読み出し値が、前記第2の付加ビットであるか否かを判定する第7の工程と、
前記第7の工程における判定の結果、前記第2の付加ビットが読み出されたときには、当該読み出した前記第2の付加ビットに対応する前記第2のデータを読み出し、当該読み出した前記第2のデータが、読み出し対象のデータであるか否かを判定する第8の工程と、
前記第8の工程における判定の結果に基づいて、前記フラッシュメモリへの読み出し先の番地を特定する第9の工程と、
前記9の工程で特定した読み出し先番地から前記第1のデータを読み出す第10の工程と、
を備えることを特徴とする請求項18または19に記載のメモリ制御方法。 - 前記第3および第6の工程における読み出し処理は、前記フラッシュメモリにデータを書き込む方向とは逆の方向で行う、
ことを特徴とする請求項19または20に記載のメモリの制御方法。 - 前記第1および第2の工程において、前記第1および第2の付加ビットは、それぞれ対応する前記第1および第2のデータと同じ番地に書き込まれる、
ことを特徴とする請求項18ないし21のいずれか1項に記載のメモリ制御方法。 - 前記フラッシュメモリの消去状態を示す値が、第1の値であるときには、
前記第1の付加ビットは、前記第1の値である、
ことを特徴とする請求項18ないし22のいずれか1項に記載のメモリ制御方法。 - 前記第2のデータは、前記第1のデータを特定するためのデータであって前記第1のデータと関連付けが行われているデータである、
ことを特徴とする請求項18ないし23のいずれか1項に記載のメモリ制御方法。 - 前記第2の工程は、
前記第2のデータを前記フラッシュメモリに書き込む第11の工程と、
前記第2の付加ビット前記フラッシュメモリに書き込む第12の工程と、
を有し、
前記第12の工程は、前記第11の工程の後に実行される、
ことを特徴とする請求項18ないし24のいずれか1項に記載のメモリ制御方法。
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