JP2007158139A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板11から電気的に分離されると共に、ゲート幅方向に配列する複数の島状領域10aに分断された素子形成領域10Aと、複数の島状領域10aに跨るように形成されたゲート電極15a及び15bと、島状領域10a上部に形成されたp型ボディ領域17と、p型ボディ領域17上部に形成されたソース領域18s及びボディ引上げ領域19と、島状領域10a上部に形成されたドレイン領域18dと、複数のドレイン領域18d又は複数のソース領域18s及びボディ引上げ領域19と電気的に接続されたコンタクト内配線22及びメタル配線23とを有する。
【選択図】図1
Description
図1は、本実施例による半導体装置100の構成を示す上視図である。図2は図1におけるA−A’断面図であり、図3は図1におけるB−B’断面図であり、図4は図1におけるC−C’断面図である。
次に、本実施例による半導体装置100の製造方法を図面と共に詳細に説明する。図5から図13は、半導体装置100の製造方法を示すプロセス図である。なお、以下では、適宜、図1におけるA−A’断面とB−B’断面とC−C’断面とに基づいて各工程を説明する。
以上のように、本実施例による半導体装置100は、ゲート幅方向(第1方向)に配列し且つそれぞれがゲート長方向(第2方向)に順に並ぶ第1から第3領域10−1〜10−3を有する複数の島状領域10aを含む第1導電型(例えばn型)の素子形成領域10A(第1ウエル領域とも言う)を備えた半導体基板11と、素子形成領域10Aの側面及び下面全体に形成され、素子形成領域10Aと半導体基板11との間を絶縁することで素子形成領域10Aを半導体基板11から電気的に分離する素子分離絶縁膜12a及び埋込み絶縁膜12c(第1絶縁膜とも言う)と、隣り合う島状領域10a間に形成され、この隣り合う島状領域10a間を絶縁することで素子形成領域10Aをゲート幅方向に配列する複数の島状領域10aに電気的に分断する分離絶縁膜12b(第2絶縁膜とも言う)と、島状領域10aの第2領域10−2上に形成されたゲート電極15a(第1導電体膜とも言う)と、隣り合う島状領域10aにおいて対向する第2領域10−2間の分離絶縁膜12bに形成されたトレンチ102c内に形成され、ゲート電極15aと電気的に連続するゲート電極15b(第2導電体膜とも言う)とを含むことで、複数の島状領域10aにゲート幅方向に沿って跨るように形成された一連のゲート電極15a及び15bと、一部がゲート電極15a下の一部に延在するように、島状領域10aにおける第1領域10−1上部から第2領域10−2上部に形成された第2導電型(例えばp型)のp型ボディ領域17(第2ウエル領域とも言う)と、ゲート電極15a下にp型ボディ領域17上面の一部を残しつつ、一部がゲート電極15a下に延在するように、p型ボディ領域17上部に形成された第1導電型(例えばn型)のソース領域18sと、p型ボディ領域17上部の一部であってソース領域18sと隣接する領域に形成された第2導電型(例えばp型)のボディ引上げ領域19(第1高濃度領域とも言う)と、島状領域10aにおける第3領域10−3上部の一部であってゲート電極15a下の領域と隣接しない領域に形成された第1導電型(例えばn型)のドレイン領域18dと、複数の島状領域10aそれぞれに形成された複数のドレイン領域18dと電気的に接続されたコンタクト内配線22及びメタル配線23(第1配線とも言う)と、複数の島状領域10aそれぞれに形成された複数のソース領域18s及びボディ引上げ領域19と電気的に接続されたコンタクト内配線22及びメタル配線23(第2配線とも言う)とを有して構成される。
図14は、本実施例による半導体装置200の構成を示す上視図である。図14は図14におけるD−D’断面図である。なお、図14におけるA−A’断面及びB−B’断面は図1におけるA−A’断面(図2参照)及びB−B’断面(参照)と同様であるため、ここではこれらを引用する。ただし、本実施例による半導体装置200では、半導体装置100における部分SOI構造10Bが部分SOI構造20Bに置き換えられる。また、本実施例では、素子分離絶縁膜12aと分離絶縁膜12bとを組み合わせた形状が、実施例1における『目』字状から、『日』字状に置き換えられている。
次に、本実施例による半導体装置200の製造方法を図面と共に詳細に説明する。図16及び図17は、半導体装置200の製造方法を示すプロセス図である。なお、半導体装置200の製造方法では、半導体基板11を準備後、これに形成したトレンチ102a及び102b底部にキャビティ105を形成するまでの工程が実施例1による半導体装置100の製造方法(図5(a)から図7(a)参照)と略同様であり、また、半導体基板11に部分SOI構造20Bを形成した後の工程が実施例1による半導体装置100の製造方法(図8(b)から図13(b)参照)と略同様であるため、ここでは詳細な説明を省略する。
以上のように、本実施例による半導体装置200は、ゲート幅方向(第1方向)に配列し且つそれぞれがゲート長方向(第2方向)に順に並ぶ第1から第3領域10−1〜10−3を有する複数の島状領域10aを含む第1導電型(例えばn型)の素子形成領域10A(第1ウエル領域とも言う)を備えた半導体基板11と、素子形成領域10Aの側面及び下面全体に形成され、素子形成領域10Aと半導体基板11との間を絶縁することで素子形成領域10Aを半導体基板11から電気的に分離する素子分離絶縁膜12a及び埋込み絶縁膜22c(第1絶縁膜とも言う)と、隣り合う島状領域10a間に形成され、この隣り合う島状領域10a間を絶縁することで素子形成領域10Aをゲート幅方向に配列する複数の島状領域10aに電気的に分断する分離絶縁膜12b(第2絶縁膜とも言う)と、島状領域10aの第2領域10−2上に形成されたゲート電極15a(第1導電体膜とも言う)と、隣り合う島状領域10aにおいて対向する第2領域10−2間の分離絶縁膜12bに形成されたトレンチ102c内に形成され、ゲート電極15aと電気的に連続するゲート電極15b(第2導電体膜とも言う)とを含むことで、複数の島状領域10aにゲート幅方向に沿って跨るように形成された一連のゲート電極15a及び15bと、一部がゲート電極15a下の一部に延在するように、島状領域10aにおける第1領域10−1上部から第2領域10−2上部に形成された第2導電型(例えばp型)のp型ボディ領域17(第2ウエル領域とも言う)と、ゲート電極15a下にp型ボディ領域17上面の一部を残しつつ、一部がゲート電極15a下に延在するように、p型ボディ領域17上部に形成された第1導電型(例えばn型)のソース領域18sと、p型ボディ領域17上部の一部であってソース領域18sと隣接する領域に形成された第2導電型(例えばp型)のボディ引上げ領域19(第1高濃度領域とも言う)と、島状領域10aにおける第3領域10−3上部の一部であってゲート電極15a下の領域と隣接しない領域に形成された第1導電型(例えばn型)のドレイン領域18dと、複数の島状領域10aそれぞれに形成された複数のドレイン領域18dと電気的に接続されたコンタクト内配線22及びメタル配線23(第1配線とも言う)と、複数の島状領域10aそれぞれに形成された複数のソース領域18s及びボディ引上げ領域19と電気的に接続されたコンタクト内配線22及びメタル配線23(第2配線とも言う)とを有して構成される。
図18は、本実施例による半導体装置300の構成を示す上視図である。なお、図18におけるA−A’断面とB−B’断面とC−C’断面とは、図14におけるA−A’断面(図2参照)とB−B’断面(図3参照)とC−C’断面(図14参照)とそれぞれ同様であるため、ここではこれらを引用する。ただし、本実施例による半導体装置300では、半導体装置200における部分SOI構造20Bが部分SOI構造30Bに置き換えられる。
次に、本実施例による半導体装置300の製造方法を図面と共に詳細に説明する。図19から図23は、半導体装置300の製造方法を示すプロセス図である。なお、半導体装置300の製造方法では、半導体基板11に部分SOI構造30Bを形成した後の工程が、実施例1による半導体装置100の製造方法(図8(b)から図13(b)参照)と略同様であるため、ここでは詳細な説明を省略する。また、以下では、適宜、上視図と図18におけるA−A’断面とB−B’断面とD−D’断面とに基づいて各工程を説明する。
以上のように、本実施例による半導体装置300は、ゲート幅方向(第1方向)に配列し且つそれぞれがゲート長方向(第2方向)に順に並ぶ第1から第3領域10−1〜10−3を有する複数の島状領域10aを含む第1導電型(例えばn型)の素子形成領域10A(第1ウエル領域とも言う)を備えた半導体基板11と、素子形成領域10Aの側面及び下面全体に形成され、素子形成領域10Aと半導体基板11との間を絶縁することで素子形成領域10Aを半導体基板11から電気的に分離する素子分離絶縁膜32a及び32b並びに埋込み絶縁膜32c(第1絶縁膜とも言う)と、隣り合う島状領域10a間に形成され、この隣り合う島状領域10a間を絶縁することで素子形成領域10Aをゲート幅方向に配列する複数の島状領域10aに電気的に分断する分離絶縁膜12b(第2絶縁膜とも言う)と、島状領域10aの第2領域10−2上に形成されたゲート電極15a(第1導電体膜とも言う)と、隣り合う島状領域10aにおいて対向する第2領域10−2間の分離絶縁膜12bに形成されたトレンチ102c内に形成され、ゲート電極15aと電気的に連続するゲート電極15b(第2導電体膜とも言う)とを含むことで、複数の島状領域10aにゲート幅方向に沿って跨るように形成された一連のゲート電極15a及び15bと、一部がゲート電極15a下の一部に延在するように、島状領域10aにおける第1領域10−1上部から第2領域10−2上部に形成された第2導電型(例えばp型)のp型ボディ領域17(第2ウエル領域とも言う)と、ゲート電極15a下にp型ボディ領域17上面の一部を残しつつ、一部がゲート電極15a下に延在するように、p型ボディ領域17上部に形成された第1導電型(例えばn型)のソース領域18sと、p型ボディ領域17上部の一部であってソース領域18sと隣接する領域に形成された第2導電型(例えばp型)のボディ引上げ領域19(第1高濃度領域とも言う)と、島状領域10aにおける第3領域10−3上部の一部であってゲート電極15a下の領域と隣接しない領域に形成された第1導電型(例えばn型)のドレイン領域18dと、複数の島状領域10aそれぞれに形成された複数のドレイン領域18dと電気的に接続されたコンタクト内配線22及びメタル配線23(第1配線とも言う)と、複数の島状領域10aそれぞれに形成された複数のソース領域18s及びボディ引上げ領域19と電気的に接続されたコンタクト内配線22及びメタル配線23(第2配線とも言う)とを有して構成される。
図25は、本実施例による半導体装置400の構成を示す上視図である。図26は図25におけるE−E’断面図であり、図27は図25におけるF−F’断面図であり、図28は図25におけるG−G’断面図である。
次に、本実施例による半導体装置400の製造方法を図面と共に詳細に説明する。図29から図32は、半導体装置400の製造方法を示すプロセス図である。なお、半導体装置400の製造方法では、半導体基板11に接合分離構造40Bを形成した後の工程が実施例1による半導体装置100の製造方法(図8(b)から図13(b)参照)と略同様であるため、ここでは詳細な説明を省略する。
以上のように、本実施例による半導体装置400は、ゲート幅方向(第1方向)に配列し且つそれぞれがゲート長(第2方向)方向に順に並ぶ第1から第3領域10−1〜10−3を有する複数の島状領域10aを含む第1導電型(例えばn型)の素子形成領域10A(第1ウエル領域とも言う)を備えた半導体基板11と、素子形成領域10Aの側面全体に形成され、素子形成領域10A側面と半導体基板11との間を絶縁することで素子形成領域10A側面を半導体基板11から電気的に分離する素子分離絶縁膜12a(第1絶縁膜とも言う)と、素子分離絶縁膜12aで囲まれた素子形成領域10Aの下面全体に形成され、素子形成領域10A下面と半導体基板11との間を接合分離することで素子形成領域10A下面を半導体基板11から電気的に分離する不純物埋込み層42c(第1高濃度領域とも言う)と、隣り合う島状領域10a間に形成され、この隣り合う島状領域10a間を絶縁することで素子形成領域10Aをゲート幅方向に配列する複数の島状領域10aに電気的に分断する分離絶縁膜12b(第2絶縁膜とも言う)と、島状領域10aの第2領域10−2上に形成されたゲート電極15a(第1導電体膜とも言う)と、隣り合う島状領域10aにおいて対向する第2領域10−2間の分離絶縁膜12bに形成されたトレンチ102b内に形成され、ゲート電極15aと電気的に連続するゲート電極15b(第2導電体膜とも言う)とを含むことで、複数の島状領域10aにゲート幅方向に沿って跨るように形成された一連のゲート電極15a及び15bと、一部がゲート電極15a下の一部に延在するように、島状領域10aにおける第1領域10−1上部から第2領域10−2上部に形成された第2導電型(例えばp型)のp型ボディ領域17(第2ウエル領域とも言う)と、ゲート電極15a下にp型ボディ領域17上面の一部を残しつつ、一部がゲート電極15a下に延在するように、p型ボディ領域17上部に形成された第1導電型(例えばn型)のソース領域18sと、p型ボディ領域17上部の一部であってソース領域18sと隣接する領域に形成された第2導電型(例えばp型)のボディ引上げ領域19(第2高濃度領域とも言う)と、島状領域10aにおける第3領域10−3上部の一部であってゲート電極15a下の領域と隣接しない領域に形成された第1導電型(例えばn型)のドレイン領域18dと、複数の島状領域10aそれぞれに形成された複数のドレイン領域18dと電気的に接続されたコンタクト内配線22及びメタル配線23(第1配線とも言う)と、複数の島状領域10aそれぞれに形成された複数のソース領域18s及びボディ引上げ領域19と電気的に接続されたコンタクト内配線22及びメタル配線23(第2配線とも言う)とを有して構成される。
図33は、本実施例による半導体装置500の構成を示す上視図である。図34は図33におけるH−H’断面図であり、図35は図33におけるJ−J’断面図であり、図36は図33におけるK−K’断面図である。なお、本実施例では、半導体基板11として、p型の導電性を有するシリコン基板を使用し、これにn型のトランジスタを形成する場合を例に挙げて説明する。
次に、本実施例による半導体装置500の製造方法を図面と共に詳細に説明する。図37及び図40は、半導体装置500の製造方法を示すプロセス図である。なお、半導体装置500の製造方法では、素子形成領域50A側面にトレンチ502a及び502bを形成した後、このトレンチ502a及び502b底面にn型の導電性を有する不純物(本例では例えばリンイオンなど)を注入して拡散することで不純物埋込み層52cを形成する工程からトレンチ502a及び502b内にそれぞれ素子分離絶縁膜52a及び分離絶縁膜52bを形成する工程までが、実施例4による半導体装置400の製造方法(図30(b)から図32(c)参照)と略同様であり、また、半導体素子が形成された半導体基板11上に層間絶縁膜21を形成する工程以降が、実施例1による半導体装置100の製造方法(図12(c)から図13(b)参照)と略同様であるため、ここでは詳細な説明を省略する。ただし、本実施例では、ドレイン領域58dを層間絶縁膜21上に電気的に引き出す際に、ドレイン領域58dを露出させるコンタクトが素子分離絶縁膜52aにも形成される。したがって、本実施例によるコンタクト内配線62は、層間絶縁膜21及び素子分離絶縁膜52aを貫通するように形成される。
以上で説明したように、本実施例による半導体装置500は、第1領域50aと、上方から見て第1領域50aから櫛歯状に突出した複数の第2領域50bとを含む第1導電型(例えばp型)の素子形成領域50Aを備えた半導体基板11と、素子形成領域50Aの側面全体に形成され、素子形成領域50A側面と半導体基板11との間を絶縁することで素子形成領域50A側面を半導体基板11から電気的に分離する素子分離絶縁膜52a及び分離絶縁膜52bと、素子分離絶縁膜52a及び分離絶縁膜52bとで囲まれた素子形成領域50Aの下面全体に形成され、素子形成領域50A下面と半導体基板11との間を接合分離することで素子形成領域50A下面を半導体基板11から電気的に分離する第2導電型(例えばn型)のドレイン領域58d(不純物埋込み層52c)と、複数の第2領域50bそれぞれを第1領域50aと連続しない3方の側面及び上面から包むように、第1領域50a上の一部と、第2領域50b上と、隣り合う第2領域50bの間及び先端とに一連に形成されたゲート電極55a及び55bと、第1領域50a上部の一部から第2領域50b上部にかけて形成された第2導電型(例えばn型)のソース領域18sと、第1領域50a上部におけるソース領域58sと隣接する領域であって、ゲート電極55a下以外の領域に形成された第1導電型(例えばp型)のボディ引上げ領域59(高濃度領域とも言う)と、素子形成領域50Aにおけるソース領域58sとドレイン領域58dとの間に形成された第1導電型(例えばp型)のp型ボディ領域57(ウエル領域とも言う)とを有して構成される。
10A 素子形成領域
10a 島状領域
10B、20B、30B 部分SOI構造
10−1、50a 第1領域
10−2、50b 第2領域
10−3 第3領域
11 半導体基板
12a、32a、32b、52a 素子分離絶縁膜
12b、52b 分離絶縁膜
12c、22c、32c 埋込み絶縁膜
12B、12C、22C、32A、32B シリコン酸化膜
14A、14a、14b、54A、54B、54a、54b ゲート絶縁膜
15A ポリシリコン膜
15a、15b、55a、55b ゲート電極
15c、18a シリサイド膜
17 p型ボディ領域
17w、57 nウエル領域
18d、58d ドレイン領域
18s、58s ソース領域
19、59 ボディ引上げ領域
21 層間絶縁膜
22、62 コンタクト内配線
23、24 メタル配線
40B、50B 接合分離構造
42A、42B 拡散領域
42c 不純物埋込み層
101a、103、103a、104a、106、401a、401b、404a、404B、405、501a、501b、506 シリコン酸化膜
101b、104B シリコン窒化膜
102a、102b、102c、302a、302b、502a、502b、502c トレンチ
103b ガラス酸化膜
104b、404b サイドウォール
105、205、305 キャビティ
R1、R2、R3、R4、R5、R6、R7、R8、R9、R10、R11 レジストパターン
Claims (12)
- 第1方向に配列し且つそれぞれが前記第1方向と垂直な第2方向に順に並ぶ第1から第3領域を有する複数の島状領域を含む第1導電型の第1ウエル領域を備えた半導体基板と、
前記第1ウエル領域の側面及び下面全体に形成され、当該第1ウエル領域と前記半導体基板との間を絶縁することで当該第1ウエル領域を前記半導体基板から電気的に分離する第1絶縁膜と、
前記隣り合う島状領域間に形成され、当該隣り合う島状領域間を絶縁することで前記第1ウエル領域を前記第1方向に配列する前記複数の島状領域に電気的に分断する第2絶縁膜と、
前記島状領域の前記第2領域上に形成された第1導電体膜と、隣り合う前記島状領域において対向する前記第2領域間に位置する前記第2絶縁膜に形成されたトレンチ内に形成され、前記第1導電体膜と電気的に連続する第2導電体膜とを含むことで、前記複数の島状領域を前記第1方向に沿って跨るように形成された一連のゲート電極と、
一部が前記ゲート電極下の一部に延在するように、前記島状領域における前記第1領域上部から前記第2領域上部に形成された第2導電型の第2ウエル領域と、
前記ゲート電極下に前記第2ウエル領域上面の一部を残しつつ、一部が前記ゲート電極下に延在するように、前記第2ウエル領域上部に形成された第1導電型のソース領域と、
前記第2ウエル領域上部の一部であって前記ソース領域と隣接する領域に形成された第2導電型の第1高濃度領域と、
前記島状領域における前記第3領域上部の一部であって前記ゲート電極下の領域と隣接しない領域に形成された第1導電型のドレイン領域と、
前記複数の島状領域それぞれに形成された複数の前記ドレイン領域と電気的に接続された第1配線と、
前記複数の島状領域それぞれに形成された複数の前記ソース領域及び前記第1高濃度領域と電気的に接続された第2配線と
を有することを特徴とする半導体装置。 - 第1方向に配列し且つそれぞれが前記第1方向と垂直な第2方向に順に並ぶ第1から第3領域を有する複数の島状領域を含む第1導電型の第1ウエル領域を備えた半導体基板と、
前記第1ウエル領域の側面全体に形成され、当該第1ウエル領域側面と前記半導体基板との間を絶縁することで当該第1ウエル領域側面を前記半導体基板から電気的に分離する第1絶縁膜と、
前記第1絶縁膜で囲まれた前記第1ウエル領域の下面全体に形成され、当該第1ウエル領域下面と前記半導体基板との間を接合分離することで当該第1ウエル領域下面を前記半導体基板から電気的に分離する第2導電型の第1高濃度領域と、
前記隣り合う島状領域間に形成され、当該隣り合う島状領域間を絶縁することで前記第1ウエル領域を前記第1方向に配列する前記複数の島状領域に電気的に分断する第2絶縁膜と、
前記島状領域の前記第2領域上に形成された第1導電体膜と、隣り合う前記島状領域において対向する前記第2領域間に位置する前記第2絶縁膜に形成されたトレンチ内に形成され、前記第1導電体膜と電気的に連続する第2導電体膜とを含むことで、前記複数の島状領域を前記第1方向に沿って跨るように形成された一連のゲート電極と、
一部が前記ゲート電極下の一部に延在するように、前記島状領域における前記第1領域上部から前記第2領域上部に形成された第2導電型の第2ウエル領域と、
前記ゲート電極下に前記第2ウエル領域上面の一部を残しつつ、一部が前記ゲート電極下に延在するように、前記第2ウエル領域上部に形成された第1導電型のソース領域と、
前記第2ウエル領域上部の一部であって前記ソース領域と隣接する領域に形成された第2導電型の第2高濃度領域と、
前記島状領域における前記第3領域上部の一部であって前記ゲート電極下の領域と隣接しない領域に形成された第1導電型のドレイン領域と、
前記複数の島状領域それぞれに形成された複数の前記ドレイン領域と電気的に接続された第1配線と、
前記複数の島状領域それぞれに形成された複数の前記ソース領域及び前記第2高濃度領域と電気的に接続された第2配線と
を有することを特徴とする半導体装置。 - 前記ゲート電極は、前記島状領域における前記第2領域の側面に位置する前記第1絶縁膜に形成されたトレンチ内に形成され、前記第1導電体膜と電気的に連続する第3導電体膜をさらに含むことを特徴とする請求項1または2記載の半導体装置。
- 第1領域と、上方から見て前記第1領域から櫛歯状に突出した複数の第2領域とを含む第1導電型の素子形成領域を備えた半導体基板と、
前記素子形成領域の側面全体に形成され、当該素子形成領域側面と前記半導体基板との間を絶縁することで当該素子形成領域側面を前記半導体基板から電気的に分離する絶縁膜と、
前記絶縁膜で囲まれた前記素子形成領域の下面全体に形成され、当該素子形成領域下面と前記半導体基板との間を接合分離することで当該素子形成領域下面を前記半導体基板から電気的に分離する第2導電型のドレイン領域と、
前記複数の第2領域それぞれを前記第1領域と連続しない3方の側面及び上面から包むように、前記第1領域上の一部と、前記第2領域上と、隣り合う前記第2領域の間及び先端とに一連に形成されたゲート電極と、
前記第1領域上部の一部から前記第2領域上部にかけて形成された第2導電型のソース領域と、
前記第1領域上部における前記ソース領域と隣接する領域であって、前記ゲート電極下以外の領域に形成された第1導電型の高濃度領域と、
前記素子形成領域における前記ソース領域と前記ドレイン領域との間に形成された第1導電型のウエル領域と
を有することを特徴とする半導体装置。 - 第1導電型の第1ウエル領域を含む半導体基板を準備する工程と、
前記第1ウエル領域の側面全体に第1トレンチを形成する工程と、
前記第1ウエル領域を、第1方向に配列し且つそれぞれが前記第1方向と垂直な第2方向に順に並ぶ第1から第3領域を有する複数の島状領域に分断する第2トレンチを形成する工程と、
前記第1及び第2トレンチの底部を熱酸化することで、前記複数の島状領域それぞれの下面全体と前記半導体基板との間を絶縁する第1絶縁膜を前記複数の島状領域それぞれの下面全体に形成する工程と、
前記第1トレンチを第2絶縁膜で埋めると共に第2トレンチを第3絶縁膜で埋める工程と、
隣り合う前記島状領域において対向する前記第2領域間に位置する前記第3絶縁膜に第3トレンチを形成する工程と、
前記複数の島状領域における前記第2領域上及び前記第3トレンチ内に一連の導電体膜を形成することで、前記複数の島状領域に前記第1方向に沿って跨る一連の第1ゲート電極を形成する工程と、
前記島状領域における前記第1領域上面から第2導電型の不純物を注入して拡散することで、前記第1領域上部から前記第1ゲート電極下の一部まで延在する第2ウエル領域を形成する工程と、
前記島状領域における前記第1領域上面から第1導電型の不純物を注入して拡散することで、前記第1ゲート電極下の前記第2ウエル領域上面の一部を残しつつ、一部が前記第1ゲート電極下まで延在するソース領域を前記第2ウエル領域上部に形成する工程と、
前記島状領域における前記第3領域上面から第1導電型の不純物を注入して拡散することで、前記島状領域における前記第3領域上部の一部であって前記第1ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、
前記島状領域における前記第1領域上面から第2導電型の不純物を注入して拡散することで、前記第2ウエル領域上部における前記ソース領域と隣接する領域であって前記第1ゲート電極下以外の領域に第1高濃度領域を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ドレイン領域と電気的に接続された第1配線を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ソース領域及び前記第1高濃度領域と電気的に接続された第2配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 第1導電型の第1ウエル領域を備えた半導体基板を準備する工程と、
前記第1ウエル領域の側面全体に第1トレンチを形成する工程と、
前記第1ウエル領域を、第1方向に配列し且つそれぞれが前記第1方向と垂直な第2方向に順に並ぶ第1から第3領域を有する複数の島状領域に分断する第2トレンチを形成する工程と、
前記第1及び2トレンチ下部をエッチングすることで、当該第1及び第2トレンチ下部を拡底する工程と、
前記拡底された第1及び第2トレンチ下部を熱酸化することで、前記複数の島状領域それぞれの下面全体と前記半導体基板との間を絶縁する第1絶縁膜を前記複数の島状領域それぞれの下面全体に形成する工程と、
前記第1トレンチを第2絶縁膜で埋めると共に第2トレンチを第3絶縁膜で埋める工程と、
隣り合う前記島状領域において対向する前記第2領域間に位置する前記第3絶縁膜に第3トレンチを形成する工程と、
前記複数の島状領域における前記第2領域上及び前記第3トレンチ内に一連の導電体膜を形成することで、前記複数の島状領域に前記第1方向に沿って跨る一連の第1ゲート電極を形成する工程と、
前記島状領域における前記第1領域上面から第2導電型の不純物を注入して拡散することで、前記第1領域上部から前記第1ゲート電極下の一部まで延在する第2ウエル領域を形成する工程と、
前記島状領域における前記第1領域上面から第1導電型の不純物を注入して拡散することで、前記第1ゲート電極下の前記第2ウエル領域上面の一部を残しつつ、一部が前記第1ゲート電極下まで延在するソース領域を前記第2ウエル領域上部に形成する工程と、
前記島状領域における前記第3領域上面から第1導電型の不純物を注入して拡散することで、前記島状領域における前記第3領域上部の一部であって前記第1ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、
前記島状領域における前記第1領域上面から第2導電型の不純物を注入して拡散することで、前記第2ウエル領域上部における前記ソース領域と隣接する領域であって前記第1ゲート電極下以外の領域に第1高濃度領域を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ドレイン領域と電気的に接続された第1配線を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ソース領域及び前記第1高濃度領域と電気的に接続された第2配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記島状領域における前記第2領域の側面に位置する前記第2絶縁膜に第4トレンチを形成する工程と、
前記第4トレンチ内に前記第1ゲート電極と連続する第2ゲート電極を形成する工程と
をさらに有することを特徴とする請求項5または6記載の半導体装置の製造方法。 - 第1導電型の第1ウエル領域を備えた半導体基板を準備する工程と、
前記第1ウエル領域における第1方向と垂直な側面に第1トレンチを形成する工程と、
前記第1ウエル領域を、前記第1方向に配列し且つそれぞれが前記第1方向と垂直な第2方向に順に並ぶ第1から第3領域を有する複数の島状領域に分断する第2トレンチを形成する工程と、
前記第1及び第2トレンチ下部をエッチングすることで、前記複数の島状領域それぞれの下に空隙を形成する工程と、
前記空隙の少なくとも一部を第1絶縁膜で埋め、前記第1トレンチを第2絶縁膜で埋めると共に第2トレンチを第3絶縁膜で埋める工程と、
前記第1ウエル領域における第1方向と平行な側面に第3トレンチを形成する工程と、
前記第3トレンチを第4絶縁膜で埋める工程と、
隣り合う前記島状領域において対向する前記第2領域間に位置する前記第3絶縁膜に第4トレンチを形成する工程と、
前記複数の島状領域における前記第2領域上及び前記第4トレンチ内に一連の導電体膜を形成することで、前記複数の島状領域に前記第1方向に沿って跨る一連の第1ゲート電極を形成する工程と、
前記島状領域における前記第1領域上面から第2導電型の不純物を注入して拡散することで、前記第1領域上部から前記第1ゲート電極下の一部まで延在する第2ウエル領域を形成する工程と、
前記島状領域における前記第1領域上面から第1導電型の不純物を注入して拡散することで、前記第1ゲート電極下の前記第2ウエル領域上面の一部を残しつつ、一部が前記第1ゲート電極下まで延在するソース領域を前記第2ウエル領域上部に形成する工程と、
前記島状領域における前記第3領域上面から第1導電型の不純物を注入して拡散することで、前記島状領域における前記第3領域上部の一部であって前記第1ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、
前記島状領域における前記第1領域上面から第2導電型の不純物を注入して拡散することで、前記第2ウエル領域上部における前記ソース領域と隣接する領域であって前記第1ゲート電極下以外の領域に第1高濃度領域を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ドレイン領域と電気的に接続された第1配線を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ソース領域及び前記第1高濃度領域と電気的に接続された第2配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記島状領域における前記第2領域の側面に位置する前記第2絶縁膜に第5トレンチを形成する工程と、
前記第5トレンチ内に前記第1ゲート電極と連続する第2ゲート電極を形成する工程と
をさらに有することを特徴とする請求項8記載の半導体装置の製造方法。 - 第1導電型の第1ウエル領域を備えた半導体基板を準備する工程と、
前記第1ウエル領域の側面全体に第1トレンチを形成する工程と、
前記第1ウエル領域を、第1方向に配列し且つそれぞれが第2方向に順に並ぶ第1から第3領域を有する複数の島状領域に分断する第2トレンチを形成する工程と、
前記第1ウエル領域よりも高い不純物濃度となるように前記第1及び第2トレンチ底面に第2導電型の不純物を注入して拡散することで、前記複数の島状領域それぞれの下面全体と前記半導体基板との間を接合分離する第1高濃度領域を前記複数の島状領域それぞれの下面全体に形成する工程と、
前記第1トレンチを第1絶縁膜で埋めると共に第2トレンチを第2絶縁膜で埋める工程と、
隣り合う前記島状領域において対向する前記第2領域間に位置する前記第2絶縁膜に第3トレンチを形成する工程と、
前記複数の島状領域における前記第2領域上及び前記第3トレンチ内に一連の導電体膜を形成することで、前記複数の島状領域に前記第1方向に沿って跨る一連の第1ゲート電極を形成する工程と、
前記島状領域における前記第1領域上面から第2導電型の不純物を注入して拡散することで、前記第1領域上部から前記第1ゲート電極下の一部まで延在する第2ウエル領域を形成する工程と、
前記島状領域における前記第1領域上面から第1導電型の不純物を注入して拡散することで、前記第1ゲート電極下の前記第2ウエル領域上面の一部を残しつつ、一部が前記第1ゲート電極下まで延在するソース領域を前記第2ウエル領域上部に形成する工程と、
前記島状領域における前記第3領域上面から第1導電型の不純物を注入して拡散することで、前記島状領域における前記第3領域上部の一部であって前記第1ゲート電極下の領域と隣接しない領域にドレイン領域を形成する工程と、
前記島状領域における前記第1領域上面から第2導電型の不純物を注入して拡散することで、前記第2ウエル領域上部における前記ソース領域と隣接する領域であって前記第1ゲート電極下以外の領域に第2高濃度領域を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ドレイン領域と電気的に接続された第1配線を形成する工程と、
前記複数の島状領域それぞれに形成した複数の前記ソース領域及び前記第2高濃度領域と電気的に接続された第2配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記島状領域における前記第2領域の側面に位置する前記第1絶縁膜に第4トレンチを形成する工程と、
前記第4トレンチ内に前記第1ゲート電極と連続する第2ゲート電極を形成する工程と
をさらに有することを特徴とする請求項10記載の半導体装置の製造方法。 - 第1領域と、上方から見て前記第1領域から櫛歯状に突出した複数の第2領域とを含む第1導電型の素子形成領域を備えた半導体基板を準備する工程と、
前記素子形成領域の側面全体に第1トレンチを形成する工程と、
前記素子形成領域よりも高い不純物濃度となるように前記第1トレンチ底面に第2導電型の不純物を注入して拡散することで、前記素子形成領域の下面と前記半導体基板との間を接合分離するドレイン領域を当該素子形成領域下全体に形成する工程と、
前記第1トレンチを絶縁膜で埋める工程と、
前記第1領域上部の一部と前記第2領域上部とに第1導電型の不純物を注入して拡散することで、ソース領域を形成する工程と、
前記第1領域上部であって前記ソース領域と隣接する領域に第2導電型の不純物を注入して拡散することで高濃度領域を形成する工程と、
隣り合う前記第2領域の間及び先端に一連の第2トレンチを形成する工程と、
前記複数の第2領域それぞれを前記第1領域と連続しない3方の側面及び上面から包むように、前記第1領域上の一部と前記第2領域上と前記第2トレンチ内とに一連のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014517509A (ja) * | 2011-04-26 | 2014-07-17 | 日本テキサス・インスツルメンツ株式会社 | ドリフト領域の下にキャビティを備えるdmosトランジスタ |
US9299711B2 (en) | 2012-09-26 | 2016-03-29 | Samsung Electronics Co., Ltd. | Field effect transistors including asymmetrical silicide structures and related devices |
CN107887341A (zh) * | 2016-09-29 | 2018-04-06 | 英飞凌科技股份有限公司 | 包括 ldmos 晶体管、单片微波集成电路的半导体器件和方法 |
US9972691B2 (en) | 2016-02-03 | 2018-05-15 | Fujitsu Limited | Semiconductor device with multi-finger structure |
US9985044B2 (en) | 2016-03-11 | 2018-05-29 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
JPWO2017170867A1 (ja) * | 2016-03-31 | 2019-02-21 | 国立大学法人東北大学 | 半導体デバイス |
US10727333B2 (en) | 2016-03-09 | 2020-07-28 | Kabushiki Kaisha Toshiba | Semiconductor device including laterally diffused metal-oxide-semiconductor field effect transistor and method for manufacturing the same |
WO2021010024A1 (ja) * | 2019-07-12 | 2021-01-21 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び撮像装置 |
JP2021068914A (ja) * | 2008-10-31 | 2021-04-30 | 株式会社半導体エネルギー研究所 | 回路 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63151047A (ja) * | 1986-12-16 | 1988-06-23 | Matsushita Electric Ind Co Ltd | Mos型半導体装置の製造方法 |
JPH10150207A (ja) * | 1996-11-15 | 1998-06-02 | Korea Electron Telecommun | 高圧素子およびその製造方法 |
JPH10190002A (ja) * | 1996-12-18 | 1998-07-21 | Korea Electron Telecommun | 絶縁ゲ−トピンチオフ型構造の高圧素子 |
JP2003502864A (ja) * | 1999-06-23 | 2003-01-21 | テレフオンアクチーボラゲツト エル エム エリクソン(パブル) | 半導体およびその製造方法 |
JP2003303962A (ja) * | 2002-04-09 | 2003-10-24 | Denso Corp | 半導体装置及びその製造方法 |
JP2004006731A (ja) * | 2002-03-27 | 2004-01-08 | Toshiba Corp | 電界効果型トランジスタおよびその応用装置 |
JP2004006778A (ja) * | 2002-04-04 | 2004-01-08 | Toshiba Corp | Mosfet、その製造方法及びそれを用いた光半導体リレー装置 |
JP2005294533A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 半導体装置 |
-
2005
- 2005-12-07 JP JP2005352943A patent/JP4933776B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63151047A (ja) * | 1986-12-16 | 1988-06-23 | Matsushita Electric Ind Co Ltd | Mos型半導体装置の製造方法 |
JPH10150207A (ja) * | 1996-11-15 | 1998-06-02 | Korea Electron Telecommun | 高圧素子およびその製造方法 |
JPH10190002A (ja) * | 1996-12-18 | 1998-07-21 | Korea Electron Telecommun | 絶縁ゲ−トピンチオフ型構造の高圧素子 |
JP2003502864A (ja) * | 1999-06-23 | 2003-01-21 | テレフオンアクチーボラゲツト エル エム エリクソン(パブル) | 半導体およびその製造方法 |
JP2004006731A (ja) * | 2002-03-27 | 2004-01-08 | Toshiba Corp | 電界効果型トランジスタおよびその応用装置 |
JP2004006778A (ja) * | 2002-04-04 | 2004-01-08 | Toshiba Corp | Mosfet、その製造方法及びそれを用いた光半導体リレー装置 |
JP2003303962A (ja) * | 2002-04-09 | 2003-10-24 | Denso Corp | 半導体装置及びその製造方法 |
JP2005294533A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 半導体装置 |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6994589B2 (ja) | 2008-10-31 | 2022-01-14 | 株式会社半導体エネルギー研究所 | 回路 |
JP2021068914A (ja) * | 2008-10-31 | 2021-04-30 | 株式会社半導体エネルギー研究所 | 回路 |
JP2014517509A (ja) * | 2011-04-26 | 2014-07-17 | 日本テキサス・インスツルメンツ株式会社 | ドリフト領域の下にキャビティを備えるdmosトランジスタ |
US9299711B2 (en) | 2012-09-26 | 2016-03-29 | Samsung Electronics Co., Ltd. | Field effect transistors including asymmetrical silicide structures and related devices |
US9972691B2 (en) | 2016-02-03 | 2018-05-15 | Fujitsu Limited | Semiconductor device with multi-finger structure |
US10727333B2 (en) | 2016-03-09 | 2020-07-28 | Kabushiki Kaisha Toshiba | Semiconductor device including laterally diffused metal-oxide-semiconductor field effect transistor and method for manufacturing the same |
US10431590B2 (en) | 2016-03-11 | 2019-10-01 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
US10608007B2 (en) | 2016-03-11 | 2020-03-31 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
US10930660B2 (en) | 2016-03-11 | 2021-02-23 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
US9985044B2 (en) | 2016-03-11 | 2018-05-29 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
US11329060B2 (en) | 2016-03-11 | 2022-05-10 | Kioxia Corporation | Semiconductor memory device and method for manufacturing the same |
US11751399B2 (en) | 2016-03-11 | 2023-09-05 | Kioxia Corporation | Semiconductor memory device and method for manufacturing the same |
JPWO2017170867A1 (ja) * | 2016-03-31 | 2019-02-21 | 国立大学法人東北大学 | 半導体デバイス |
CN107887341B (zh) * | 2016-09-29 | 2021-03-09 | 英飞凌科技股份有限公司 | 包括ldmos晶体管、单片微波集成电路的半导体器件和方法 |
EP3301713B1 (en) * | 2016-09-29 | 2021-11-03 | Infineon Technologies AG | Semiconductor device including a ldmos transistor, monolithic microwave integrated circuit and method |
CN107887341A (zh) * | 2016-09-29 | 2018-04-06 | 英飞凌科技股份有限公司 | 包括 ldmos 晶体管、单片微波集成电路的半导体器件和方法 |
WO2021010024A1 (ja) * | 2019-07-12 | 2021-01-21 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び撮像装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4933776B2 (ja) | 2012-05-16 |
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