JP2007157788A - 半導体装置 - Google Patents

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Abstract

【課題】本発明は、Ｓｉ／ＳｉＧｅ基板を用いて構成されるＭＯＳトランジスタのキャリアの移動度を向上させるために、基板上の有効な方向に応力がかかるようにすることを特徴とする。
【解決手段】Ｓｉ及びＳｉＧｅの積層構造を有する半導体基板１０と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極１５と、ゲート電極下の半導体基板表面に形成されたチャネル領域と、チャネル領域を挟むように半導体基板表面に形成されたソース・ドレイン領域１７とを具備し、チャネル領域下のＧｅ濃度とソース・ドレイン領域のＧｅ濃度が異なる。
【選択図】 図１

Description

本発明は、表面に歪んだＳｉ層を有するＳｉ／ＳｉＧｅ基板上に形成され、歪んだチャネル領域を有するＭＯＳトランジスタが形成された半導体装置に関する。
ゲート電極の両側に位置するＳｉ基板内にＳｉＧｅを埋め込みにより堆積させてソース・ドレイン領域を形成した構造を持つＭＯＳトランジスタが、例えば特許文献１に開示されている。この構造のＭＯＳトランジスタでは、ゲート電極下のチャネル領域に印加される１軸方向の圧縮応力によりホールの移動度が増加する。このため、ＰチャネルＭＯＳトランジスタでは駆動電流が増加する。ＳｉＧｅからなるソース・ドレイン領域からチャネル領域へ与えることのできる応力は電流に平行な１軸方向のため、電流に垂直な方向には応力をかけることができない。ＮチャネルＭＯＳトランジスタでは、電子の移動度が引っ張り応力により増加し、圧縮応力により減少する。従って、この構造ではＮチャネルＭＯＳトランジスタに対して圧縮応力が加えられるために、ＮチャネルＭＯＳトランジスタの駆動電流を増加させることができない。
また、特許文献２には、Ｓｉ／ＳｉＧｅ基板を用いることで、電子及びホールの移動度を向上させる技術が開示されている。基板表面のＳｉ層にはＳｉＧｅ層から２軸方向（平面）の引っ張り応力が加えられるので、電子及びホールの移動度が向上する。
しかし、ホールの移動度を十分に向上させるためには、ＳｉＧｅ層におけるＧｅ濃度を高くする必要がある。Ｇｅ濃度を高くした場合、Ｓｉ層とＳｉＧｅ層の間の結晶欠陥が発生し易くなり、動作不良の原因となる可能性がある。
すなわち、Ｓｉ／ＳｉＧｅ基板を用いる場合、ＳｉＧｅ層におけるＧｅ濃度を上げてＰチャネルＭＯＳトランジスタの駆動電流を増加させることと、結晶欠陥の発生を抑制して動作不良の発生を抑制することの両方を共に満たすことが困難である。
米国特許第６６２１１３１号明細書 米国特許第６６０５４９８号明細書
本発明は、ＭＯＳトランジスタのキャリアの移動度を向上させて動作の高速化を図ると共に、結晶欠陥の発生に基づく動作不良の発生が抑制できる半導体装置を提供する。
本発明の半導体装置は、Ｓｉ及びＳｉＧｅの積層構造を有する半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下の前記半導体基板表面に形成されたチャネル領域と、前記チャネル領域を挟むように前記半導体基板表面に形成されたソース・ドレイン領域とを具備し、前記チャネル領域下のＧｅ濃度と前記ソース・ドレイン領域のＧｅ濃度が異なることを特徴とする。
本発明によれば、ＭＯＳトランジスタのキャリアの移動度を向上させて動作の高速化を図ることができると共に、結晶欠陥の発生に基づく動作不良の発生を抑制することができる。
以下、図面を参照して本発明を実施の形態により説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＯＳトランジスタの断面構造を示している。このＭＯＳトランジスタは、表面に歪んだＳｉ層を持つＳｉ／ＳｉＧｅ基板１０上に形成されている。Ｓｉ／ＳｉＧｅ基板１０は、下地となるＳｉ基板（図示せず）上に形成されているＳｉＧｅ層１１と、ＳｉＧｅ層１１上に形成されているＳｉＧｅ層１２と、ＳｉＧｅ層１２上に形成されている薄膜の歪んだＳｉ層１３とを有する。ＳｉＧｅ層１１は、膜厚方向で最も深い位置におけるＧｅ濃度が０％にされており、深さが浅くなるに従ってＧｅ濃度が０％から始まり５％から100％の間で変化している。ＳｉＧｅ層１２は、Ｇｅ濃度が５％から100％の範囲の値で一定の濃度にされている。
Ｇｅ濃度を変化させたＳｉＧｅ層１１は例えば100ｎｍから5000ｎｍの膜厚を有し、Ｇｅ濃度を一定にしたＳｉＧｅ層１２は例えば１ｎｍから5000ｎｍの膜厚を有し、薄膜のＳｉ層１３は例えば10ｎｍ以下の膜厚を有する。
薄膜のＳｉ層１２上には、ゲート絶縁膜１４を介して、例えばポリシリコンからなるゲート電極１５が形成されている。ゲート電極１５の側壁上には、例えばＳｉＯ2 及びＳｉＮの２層構造からなる第１のスペーサ１６が形成されている。
ゲート電極１５の両側面に位置するＳｉ／ＳｉＧｅ基板１０には一対のリセス（窪み）が形成されており、この一対のリセスを埋めるように堆積されたＳｉＧｅまたはＳｉまたはＳｉＣからなるソース・ドレイン領域１７が形成されている。ソース・ドレイン領域１７相互間の歪んだＳｉ層１３にチャネル領域が形成される。さらに、第１のスペーサ１６上には、ソース・ドレイン領域１７のゲート電極側端部の一部表面上を覆うように、ＳｉＯ2 やＳｉＮ等の絶縁膜からなる第２のスペーサ１８が形成されている。第２のスペーサ１８は、ソース・ドレイン領域１７上に形成されるサリサイド層（図示せず）の位置を決めるために形成される。
Ｓｉ／ＳｉＧｅ基板１０上に形成されるＭＯＳトランジスタがＮチャネルの場合、ソース・ドレイン領域１７は、ＳｉＧｅ層１２のＧｅ濃度よりも低いＧｅ濃度のＳｉＧｅまたはＳｉまたはＳｉＣを用いて構成される。ソース・ドレイン領域１７を構成するＳｉＧｅまたはＳｉまたはＳｉＣに対し、ｎ型不純物として例えばＰ、ＡｓなどがIn-situドープされている。
このような構成のＮチャネルＭＯＳトランジスタでは、ゲート電極１５下部のチャネル領域には、ソース・ドレイン領域１７を構成するＳｉＧｅ層またはＳｉ層またはＳｉＣ層から電流に平行な方向へ引っ張り応力が加えられ、チャネル領域下部のＳｉＧｅ層１２から電流に垂直な方向へ引っ張り応力が与えられる。この結果、電子の移動度が向上し、ＮチャネルＭＯＳトランジスタの駆動電流が向上する。
Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度が例えば40％にされている場合、ソース・ドレイン領域１７はＳｉＧｅで埋め込まれ、この埋め込まれたＳｉＧｅのＧｅ濃度は例えば20％にされている。もしくは、Ｓｉ／ＳｉＧｅ基板のＳｉＧｅ層のＧｅ濃度が例えば20％にされている場合、ソース・ドレイン領域１７はＳｉまたはＳｉＣで埋め込まれる。このとき、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２と、ソース・ドレイン領域１７に埋め込まれるＳｉＧｅ層もしくはＳｉ層もしくはＳｉＣ層との間のＧｅ濃度差は20％になり、チャネル領域には電流に平行な方向へ100ＭＰａ〜２ＧＰａの引っ張り応力が加えられる。このような引っ張り応力により、チャネル領域の電子移動度は10％〜100％増加する。
一方、Ｓｉ／ＳｉＧｅ基板１０上に形成されるＭＯＳトランジスタがＰチャネルの場合、ソース・ドレイン領域１７は、ＳｉＧｅ層１２のＧｅ濃度よりも高いＧｅ濃度のＳｉＧｅを用いて構成される。ソース・ドレイン領域１７を構成するＳｉＧｅに対し、ｐ型不純物として例えばＢなどがIn-situドープされている。
このような構成のＰチャネルＭＯＳトランジスタでは、ゲート電極１５下部のチャネル領域には、ソース・ドレイン領域１７のＳｉＧｅ層から電流に平行な方向へ圧縮応力が与えられ、チャネル領域下部のＳｉＧｅ層１２から電流に垂直な方向へ引っ張り応力が与えられる。この結果、ホールの移動度が向上し、ＰチャネルＭＯＳトランジスタの駆動電流が向上する。
Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度が例えば40％にされている場合、ソース・ドレイン領域１７のＳｉＧｅのＧｅ濃度は例えば60％にされている。もしくは、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度が例えば20％にされている場合、ソース・ドレイン領域１７のＳｉＧｅのＧｅ濃度は40％にされている。このとき、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２と、ソース・ドレイン領域１７に埋め込まれるＳｉＧｅ層との間のＧｅ濃度差は20％になり、チャネル領域には電流に平行な方向へ100ＭＰａ〜２ＧＰａの圧縮応力が加えられる。このような圧縮応力により、チャネル領域のホール移動度は10％〜200％増加する。
また、Ｎ及びＰ両チャネルのＭＯＳトランジスタを同一基板上に構成する場合、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度を例えば40％にした場合、ＳｉＧｅを用いてソース・ドレイン領域１７を構成することができるので、Ｓｉ層とＳｉＧｅ基板との間の結晶欠陥に基づく動作不良の問題は発生しない。他方、ＮチャネルＭＯＳトランジスタのソース・ドレイン領域１７をＳｉまたはＳｉＣにより構成する場合、Ｓｉ／ＳｉＧｅ基板のＳｉＧｅ層１２のＧｅ濃度を例えば20％程度に低くしても十分な電子の移動度向上が図れる。すなわち、この場合にも、ＳｉＧｅ層１２のＧｅ濃度をそれ程、高くしなくても良いので、Ｓｉ層またはＳｉＣ層とＳｉＧｅ基板との間の結晶欠陥に基づく動作不良の問題は発生しない。
次に、第１の実施形態に係るＭＯＳトランジスタの製造方法を説明する。まず、図２に示すように、下地となるＳｉ基板（図示せず）上に形成されているＳｉＧｅ層１１と、ＳｉＧｅ層１１上に形成されているＳｉＧｅ層１２と、ＳｉＧｅ層１２上に形成されている薄膜の歪んだＳｉ層１３とを有するＳｉ／ＳｉＧｅ基板１０が用意される。
続いて、従来のＭＯＳトランジスタの製造方法と同様に、ゲート絶縁膜１４を介してゲート電極１５が形成され、さらにゲート電極１５の側壁上に、例えばＳｉＯ2 及びＳｉＮの２層構造からなる第１のスペーサ１６が形成される。第１のスペーサ１６の幅は例えば１ｎｍから200ｎｍである。
次に、図３に示すように、ＲＩＥ（Reactive Ion Etching）法によりＳｉ／ＳｉＧｅ基板１０が選択的にエッチングされ、ソース・ドレイン用の一対のリセス２１が形成される。このとき、ゲート電極１５の両側壁上の第１のスペーサ１６下部に位置する基板は、第１のスペーサ１６がエッチングブロックとなり、エッチングされない。リセス２１の深さは例えば10ｎｍ〜300ｎｍである。従って、図３に示すように、リセス２１の底部はＳｉＧｅ層１２にまで達する。基板がエッチングされる際、Ｓｉ層１３は横方向にもエッチングが進むため、第１のスペーサ１６下部のＳｉ層１３はソース・ドレイン領域から横方向にエッチングされる。エッチング時に使用されるエッチングガスの条件により、横方向のエッチング量は任意に変えることができる。横方向にエッチングされる量は例えば１ｎｍから100ｎｍである。
次に、図４に示すように、基板１０のＳｉＧｅ層１２及びＳｉ層１３と格子整合した状態でＳｉＧｅまたはＳｉまたはＳｉＣがエピタキシャル成長により堆積され、一対のリセス２１が埋め戻されることにより、ソース・ドレイン領域１７が形成される。エピタキシャル成長をさせる前の表面のクリーニング条件とエピタキシャル成長の条件は、従来と同様の条件を用いることができる。一対のリセス２１にエピタキシャル成長されるＳｉＧｅまたはＳｉまたはＳｉＣの量は、基板表面よりも高いか、もしくは同じ程度の高さになることが望ましい。エピタキシャル成長したＳｉＧｅまたはＳｉの表面の位置は、例えば基板表面から100ｎｍ下から基板表面より100ｎｍ上の間である。ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとで、一対のリセス２１を埋め戻すＳｉＧｅまたはＳｉは異なった構造を選択することができる。ＮチャネルＭＯＳトランジスタでは、ゲート電極下部のチャネル領域に引っ張り応力を与えるために、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度より低いＧｅ濃度のＳｉＧｅ、またはＳｉ、またはＳｉＣが一対のリセス２１内に埋め込まれる。ＰチャネルＭＯＳトランジスタでは、ゲート電極下部のチャネル領域に圧縮応力を与えるために、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度より高いＧｅ濃度のＳｉＧｅが一対のリセス２１内に埋め込まれる。
次に、図５に示すように、例えばＳｉＯ2 及びＳｉＮ等の絶縁膜からなる第２のスペーサ１８が、ゲート電極１５上の第１のスペーサ１６上に形成される。第２のスペーサ１８は、この後の工程でソース・ドレイン領域１７上にサリサイド層が形成される際に、サリサイド層の位置を自己整合的に決めるために使用される。
（第２の実施形態）
図６は、本発明の第２の実施形態に係るＭＯＳトランジスタの断面構造を示している。本実施形態のＭＯＳトランジスタでは、ゲート電極の両側面に位置するＳｉ／ＳｉＧｅ基板にはリセスが形成されず、表面の歪んだＳｉ層上に堆積された薄膜のＳｉＧｅ層またはＳｉ層によりソース・ドレイン領域が構成される。
本実施形態のＭＯＳトランジスタは、表面に歪んだＳｉ層を持つＳｉ／ＳｉＧｅ基板上に形成されている。Ｓｉ／ＳｉＧｅ基板１０は、下地となるＳｉ基板（図示せず）上に形成されているＳｉＧｅ層１１と、ＳｉＧｅ層１１上に形成されているＳｉＧｅ層１２と、ＳｉＧｅ層１２上に形成されている薄膜の歪んだＳｉ層１３とを有する。ＳｉＧｅ層１１は、膜厚方向で最も深い位置におけるＧｅ濃度が０％にされており、深さが浅くなるに従ってＧｅ濃度が０％から始まり５％から100％の間で変化している。ＳｉＧｅ層１２は、Ｇｅ濃度が５％から100％の範囲の値で一定の濃度にされている。
Ｇｅ濃度を変化させたＳｉＧｅ層１１は例えば100ｎｍから5000ｎｍの膜厚を有し、Ｇｅ濃度を一定にしたＳｉＧｅ層１２は例えば１ｎｍから5000ｎｍの膜厚を有し、薄膜のＳｉ層１２は例えば10ｎｍ以下の膜厚を有する。
薄膜のＳｉ層１２上には、ゲート絶縁膜１４を介して、例えばポリシリコンからなるゲート電極１５が形成されている。ゲート電極１５の側壁上には、例えばＳｉＯ2 及びＳｉＮの２層構造からなる第１のスペーサ１６が形成されている。
ゲート電極１５の両側面に位置するＳｉ層１３上には、ＳｉＧｅまたはＳｉまたはＳｉＣからなるソース・ドレイン領域１７が形成されている。ソース・ドレイン領域１７の膜厚は最大で100ｎｍ程度であり、ソース・ドレイン領域１７の上面の高さはゲート電極１５の上面よりも低い。なお、ソース・ドレイン領域１７は比較的薄膜であることが望ましい。さらに、第１のスペーサ１６上には、ソース・ドレイン領域１７のゲート電極側端部の一部表面上を覆うように、ＳｉＯ2 やＳｉＮ等の絶縁膜からなる第２のスペーサ１８が形成されている。第２のスペーサ１８は、ソース・ドレイン領域１７上に形成されるサリサイド層の位置を決めるために形成される。
Ｓｉ／ＳｉＧｅ基板１０上に形成されるＭＯＳトランジスタがＮチャネルの場合、ソース・ドレイン領域１７は、ＳｉＧｅ層１２のＧｅ濃度よりも低いＧｅ濃度のＳｉＧｅまたはＳｉまたはＳｉＣを用いて構成される。ソース・ドレイン領域１７を構成するＳｉＧｅまたはＳｉに対し、ｎ型不純物として例えばＰ、ＡｓなどがIn-situドープされている。
このような構成のＮチャネルＭＯＳトランジスタでは、ゲート電極１５下部のチャネル領域には、ソース・ドレイン領域１７を構成するＳｉＧｅ層またはＳｉ層またはＳｉＣ層から電流に平行な方向へ引っ張り応力が加えられ、チャネル領域下部のＳｉＧｅ層１２から電流に垂直な方向へ引っ張り応力が与えられる。この結果、電子の移動度が向上し、ＮチャネルＭＯＳトランジスタの駆動電流が向上する。
Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度が例えば40％にされている場合、ソース・ドレイン領域１７はＳｉＧｅで構成され、このＳｉＧｅのＧｅ濃度は例えば20％にされている。もしくは、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層のＧｅ濃度が例えば20％にされている場合、ソース・ドレイン領域１７はＳｉまたはＳｉＣで構成される。このとき、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２と、ソース・ドレイン領域１７のＳｉＧｅ層もしくはＳｉ層との間のＧｅ濃度差は20％になり、チャネル領域には電流に平行な方向へ100ＭＰａ〜２ＧＰａの引っ張り応力が加えられる。このような引っ張り応力により、チャネル領域の電子移動度は10％〜100％増加する。
一方、Ｓｉ／ＳｉＧｅ基板１０上に形成されるＭＯＳトランジスタがＰチャネルの場合、ソース・ドレイン領域１７は、ＳｉＧｅ層１２のＧｅ濃度よりも高いＧｅ濃度のＳｉＧｅを用いて構成される。ソース・ドレイン領域１７を構成するＳｉＧｅに対し、ｐ型不純物として例えばＢなどがIn-situドープされている。
このような構成のＰチャネルＭＯＳトランジスタでは、ゲート電極１５下部のチャネル領域には、ソース・ドレイン領域１７のＳｉＧｅ層から電流に平行な方向へ圧縮応力が与えられ、チャネル領域下部のＳｉＧｅ層１２から電流に垂直な方向へ引っ張り応力が与えられる。この結果、ホールの移動度が向上し、ＰチャネルＭＯＳトランジスタの駆動電流が向上する。
Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度が例えば40％にされている場合、ソース・ドレイン領域１７のＳｉＧｅのＧｅ濃度は例えば60％にされている。もしくは、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層のＧｅ濃度が例えば20％にされている場合、ソース・ドレイン領域１７のＳｉＧｅのＧｅ濃度は40％にされている。このとき、Ｓｉ／ＳｉＧｅ基板のＳｉＧｅ層１２と、ソース・ドレイン領域１７のＳｉＧｅ層との間のＧｅ濃度差は20％になり、チャネル領域には電流に平行な方向へ100ＭＰａ〜２ＧＰａの圧縮応力が加えられる。このような圧縮応力により、チャネル領域のホール移動度は10％〜200％増加する。
また、Ｎ及びＰ両チャネルのＭＯＳトランジスタを同一基板上に構成する場合、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度を例えば40％にした場合、ＳｉＧｅを用いてソース・ドレイン領域１７を構成することができるので、Ｓｉ層とＳｉＧｅ基板との間の結晶欠陥に基づく動作不良の問題は発生しない。他方、ＮチャネルＭＯＳトランジスタのソース・ドレイン領域１７をＳｉまたはＳｉＣにより構成する場合、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度を例えば20％程度に低くしても十分な電子の移動度向上が図れる。すなわち、この場合にも、ＳｉＧｅ層１２のＧｅ濃度をそれ程、高くしなくても良いので、Ｓｉ層またはＳｉＣ層とＳｉＧｅ基板との間の結晶欠陥に基づく動作不良の問題は発生しない。
次に、第２の実施形態に係るＭＯＳトランジスタの製造方法を説明する。まず、図７に示すように、下地となるＳｉ基板（図示せず）上に形成されているＳｉＧｅ層１１と、ＳｉＧｅ層１１上に形成されているＳｉＧｅ層１２と、ＳｉＧｅ層１２上に形成されている薄膜の歪んだＳｉ層１３とを有するＳｉ／ＳｉＧｅ基板１０が用意される。
続いて、従来のＭＯＳトランジスタの製造方法と同様に、ゲート絶縁膜１４を介してゲート電極１５が形成され、さらにゲート電極１５の側壁上に、例えばＳｉＯ2 及びＳｉＮの２層構造からなる第１のスペーサ１６が形成される。第１のスペーサ１６の幅は例えば１ｎｍから200ｎｍである。第１のスペーサ１６が形成されていることにより、この後のエピタキシャル成長工程により形成されるソース・ドレイン領域と、ゲート電極１５とを絶縁分離することができる。
次に、図８に示すように、Ｓｉ／ＳｉＧｅ基板１０のＳｉ層１３と格子整合した状態でＳｉＧｅまたはＳｉまたはＳｉＣがエピタキシャル成長により堆積され、ソース・ドレイン領域１７が形成される。エピタキシャル成長をさせる前の表面のクリーニング条件とエピタキシャル成長の条件は、従来と同様の条件を用いることができる。エピタキシャル成長されたＳｉＧｅまたはＳｉまたはＳｉＣの上面の位置はゲート電極１５の上面よりも低く、比較的薄膜であることが望ましい。ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとで、ソース・ドレイン領域１７を構成するＳｉＧｅまたはＳｉまたはＳｉＣは異なった構造を選択することができる。ＮチャネルＭＯＳトランジスタでは、ゲート電極下部のチャネル領域に引っ張り応力を与えるために、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度より低いＧｅ濃度のＳｉＧｅ、またはＳｉまたはＳｉＣが堆積される。ＰチャネルＭＯＳトランジスタでは、ゲート電極下部のチャネル領域に圧縮応力を与えるために、Ｓｉ／ＳｉＧｅ基板１０のＳｉＧｅ層１２のＧｅ濃度より高いＧｅ濃度のＳｉＧｅが堆積される。
続いて、例えばＳｉＯ2 やＳｉＮ等の絶縁膜からなる第２のスペーサ１８が、ゲート電極１５の側壁上の第１のスペーサ１６上に形成される。第２のスペーサ１８は、この後の工程でソース・ドレイン領域１７上にサリサイド層が形成される際に、サリサイド層の位置を自己整合的に決めるために使用される。
（第３の実施形態）
図１０は、本発明の第３の実施形態に係るＭＯＳトランジスタの断面構造を示している。本実施形態のＭＯＳトランジスタは、以下の点を除いて図１に示す第１の実施形態に係るＭＯＳトランジスタと同様の構成を有する。すなわち、図１０のＭＯＳトランジスタは、下地となるＳｉ基板上に形成されているＳｉＧｅ層１１と、ＳｉＧｅ層１１上に形成されているＳｉＧｅ層１２とを有するＳｉ／ＳｉＧｅ基板１０に形成されており、Ｓｉ／ＳｉＧｅ基板１０には薄膜の歪んだＳｉ層１３は形成されていない。
本実施形態のＭＯＳトランジスタでは、Ｓｉ／ＳｉＧｅ基板１０の表面に歪んだＳｉ層が形成されていないので、チャネル領域はＳｉＧｅ層１２内に形成される。ＳｉＧｅ層１２内に形成されたチャネル領域に対し、第１の実施形態の場合と同様に、ＮチャネルＭＯＳトランジスタでは、電流に平行な方向へ引っ張り応力が加えられ、ＰチャネルＭＯＳトランジスタでは、電流に平行な方向へ圧縮応力が加えられる。従って、本実施形態においても、第１の実施形態と同様の効果を得ることができる。
図１０に示すＭＯＳトランジスタは、図２乃至図５に示した場合と同様の方法により製造することができる。
なお、本発明は上記各実施形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、上記各実施形態ではＭＯＳトランジスタとしてソース・ドレイン領域それぞれが単一の領域で構成される場合を説明した。しかし、ソース・ドレイン領域がエクステンション構造を有するものに実施できることはもちろんである。
本発明の第１の実施形態に係るＭＯＳトランジスタの断面図。 第１の実施形態に係るＭＯＳトランジスタの製造方法の１つの工程を示す断面図。 図２に続く工程を示す断面図。 図３に続く工程を示す断面図。 図４に続く工程を示す断面図。 本発明の第２の実施形態に係るＭＯＳトランジスタの断面図。 第２の実施形態に係るＭＯＳトランジスタの製造方法の１つの工程を示す断面図。 図７に続く工程を示す断面図。 図８に続く工程を示す断面図。 第３の実施形態に係るＭＯＳトランジスタの製造方法の１つの工程を示す断面図。
符号の説明
１１…Ｓｉ／ＳｉＧｅ基板のＳｉＧｅ層、１２…Ｓｉ／ＳｉＧｅ基板のＳｉＧｅ層、１３…Ｓｉ／ＳｉＧｅ基板のＳｉ層、１４…ゲート絶縁膜、１５…ゲート電極、１６…第１のスペーサ、１７…ソース・ドレイン領域、１８…第１のスペーサ、２１…リセス。

Claims (5)

  1. Ｓｉ及びＳｉＧｅの積層構造を有する半導体基板と、
    前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極下の前記半導体基板表面に形成されたチャネル領域と、
    前記チャネル領域を挟むように前記半導体基板表面に形成されたソース・ドレイン領域とを具備し、
    前記チャネル領域下のＧｅ濃度と前記ソース・ドレイン領域のＧｅ濃度が異なることを特徴とする半導体装置。
  2. 前記ソース・ドレイン領域は、前記ゲート電極をマスクとして前記半導体基板に窪みを形成し、前記窪みを埋めるように形成されたＳｉＧｅ層またはＳｉ層またはＳｉＣ層に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース・ドレイン領域はｎ型不純物領域により形成され、前記ソース・ドレイン領域のＧｅ濃度は、前記チャネル領域下のＧｅ濃度よりも低いことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記ソース・ドレイン領域はｐ型不純物領域により形成され、前記ソース・ドレイン領域のＧｅ濃度は、前記チャネル領域下のＧｅ濃度よりも高いことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記チャネル領域は、歪んだＳｉ層に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
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