JP2007151271A - Dc−dcコンバータ - Google Patents
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Abstract
【課題】高入力電圧無負荷条件における主スイッチ素子の最小オン時間の確保という制約が無い、同期整流型のスイッチング式のDC−DCコンバータを提供する。
【解決手段】DC−DCコンバータは、主スイッチ素子11、整流スイッチ素子14、インダクタ12と、及び平滑コンデンサ13を有するチョッパ回路1と、誤差増幅回路2と、電流検出回路36、比較回路32、発振回路31、NORゲート35、ラッチ回路34、駆動回路33、及びデッドタイム調整回路37を有する制御駆動回路3と、電圧検出回路4を有する。デッドタイム調整回路37により、出力直流電圧Vo が大きくなればなるほど整流スイッチ素子14のデッドタイムを伸ばす。その結果、出力直流電圧Vo の上昇を抑制する。
【選択図】図1
【解決手段】DC−DCコンバータは、主スイッチ素子11、整流スイッチ素子14、インダクタ12と、及び平滑コンデンサ13を有するチョッパ回路1と、誤差増幅回路2と、電流検出回路36、比較回路32、発振回路31、NORゲート35、ラッチ回路34、駆動回路33、及びデッドタイム調整回路37を有する制御駆動回路3と、電圧検出回路4を有する。デッドタイム調整回路37により、出力直流電圧Vo が大きくなればなるほど整流スイッチ素子14のデッドタイムを伸ばす。その結果、出力直流電圧Vo の上昇を抑制する。
【選択図】図1
Description
本発明は、各種電子機器に安定した直流電力を供給するDC−DCコンバータに関し、特に、同期整流回路を有するスイッチング式のDC−DCコンバータに関する。
近年、各種電子機器に電源電圧を供給するスイッチング式のDC−DCコンバータには、その整流素子にMOSFET等のスイッチ素子を用いることによって整流損失を低減した同期整流回路を有するDC−DCコンバータが多用されている。同期整流回路を有するDC−DCコンバータは、整流用スイッチ素子を逆方向に電流が流れることを許容する場合と許容しない場合によって、軽負荷時の動作が異なる。例えば特許文献1は、整流用スイッチ素子を逆方向に電流が流れる従来例に対し、逆方向に電流が流れることを許容しない発明に関するものである。
<第1の従来例>
図19(a)は、第1の従来例に係るDC−DCコンバータの回路構成を示しており、具体的には、例えば特許文献1の図3に開示された同期整流型の降圧コンバータの回路構成を示している。
図19(a)は、第1の従来例に係るDC−DCコンバータの回路構成を示しており、具体的には、例えば特許文献1の図3に開示された同期整流型の降圧コンバータの回路構成を示している。
図19(a)に示すように、第1の従来例に係るDC−DCコンバータは、制御端子へ入力される信号によってオン・オフ動作を行なう主スイッチ素子11と、主スイッチ素子11のオン・オフ動作に応じて磁気エネルギーの蓄積と放出とを繰り返すインダクタ12(なお、インダクタ12のインダクタンスをLとする。)と、インダクタ12を流れる電流を平滑化する平滑コンデンサ13と、主スイッチ素子11のオン・オフ動作と相補的にオン・オフ動作を行なう整流スイッチ素子14とによって構成されている。主スイッチ素子11は、入力直流電圧Vi (電圧入力端からの直流電圧のことである。)が印加され、平滑コンデンサ13から出力直流電圧Vo (各種電子回路の直流電源電圧となる直流電圧のことである。)が負荷15へ出力される。
以上の構成を有する第1の従来例に係るDC−DCコンバータの動作について、以下に説明する。
まず、主スイッチ素子11がオン状態であるとき、電圧入力側から、主スイッチ素子11及びインダクタ12を介して、電圧出力側に電流が流れ、インダクタ12には、磁気エネルギーが蓄積される。主スイッチ素子11の導通抵抗などを無視すると、主スイッチ素子11がオン状態であるときのインダクタ12に流れるインダクタ電流IL は、直線的に増加する。ここで、主スイッチ素子11がオン状態である時間をTonと表すと、インダクタ電流IL の増加量は、(Vi −Vo )×Ton/L となる。
一方、主スイッチ素子11がオフ状態であるとき、整流スイッチ素子14及びインダクタ12を介して出力側に電流が流れ、インダクタ12に蓄積された磁気エネルギーが放出される。整流スイッチ素子14に発生する順方向の電圧降下は、整流手段としてダイオードを用いた場合と比較して小さく、整流損失が少ない。整流スイッチ素子14の導通抵抗などを無視すると、主スイッチ素子11がオフ状態であるときのインダクタ12に流れるインダクタ電流IL は、直線的に減少する。主スイッチ素子11のスイッチング周期をTとすると、オフ時間は(T−Ton)であることから、インダクタ電流IL の減少量は、Vo ×(T−Ton)/L となる。
以上の動作が繰り返され、主スイッチ素子11のスイッチング動作によって増減するインダクタ電流IL は、平滑コンデンサ13の平滑作用によって平均化され、出力直流電流IO として平滑コンデンサ13から負荷15へ出力される。
定常状態においては、インダクタ電流IL の増加量と減少量とは等しいことから、
(Vi −Vo )×Ton/L =Vo ×(T−Ton)/L
が成立し、上記式より、次の入出力関係式(1)が得られる。
(Vi −Vo )×Ton/L =Vo ×(T−Ton)/L
が成立し、上記式より、次の入出力関係式(1)が得られる。
Vo =(Ton/T) ×Vi =D×Vi ・・・(1)
ここで、式(1)に示すように、主スイッチ素子11のスイッチング周期Tに占めるオン時間Tonの割合(Ton/T)は、デューティ比Dとして表せるので、式(1)から明らかなように、デューティ比Dを調整することによって出力直流電圧Vo を制御することができる。
ここで、式(1)に示すように、主スイッチ素子11のスイッチング周期Tに占めるオン時間Tonの割合(Ton/T)は、デューティ比Dとして表せるので、式(1)から明らかなように、デューティ比Dを調整することによって出力直流電圧Vo を制御することができる。
図19(b)は、重負荷時と軽負荷時とにおけるインダクタ電流IL の波形図を示している。
図19(b)に示すように、第1の従来例に係るDC−DCコンバータでは、負荷15が軽くて出力直流電流Io が少ない場合、主スイッチ素子11がオン状態であるときには、インダクタ電流IL が出力側から入力側へ逆流する一方、主スイッチ素子11がオフ状態であるときには、出力側から接地電位へ逆流する期間が発生する。理論上、出力直流電流Io =0となる無負荷条件の場合には、出力側へ供給される磁気エネルギーと入力側へ回生される磁気エネルギーとが等しくなり、インダクタ電流IL も平均値がゼロとなるように正負に振動する波形を示す。
<第2の従来例>
図20(a)は、第2の従来例に係るDC−DCコンバータの回路構成を示しており、具体的には、例えば特許文献1の図1に開示された同期整流型の降圧コンバータの回路構成を示している。
図20(a)は、第2の従来例に係るDC−DCコンバータの回路構成を示しており、具体的には、例えば特許文献1の図1に開示された同期整流型の降圧コンバータの回路構成を示している。
図20(a)に示すように、第2の従来例に係るDC−DCコンバータは、主スイッチ素子11、インダクタ12、平滑コンデンサ13、及び整流スイッチ素子14を有している点で、前述の図19(a)に示した第1の従来例に係るDC−DCコンバータの回路構成と同様である。一方、図19(a)に示した第1の従来例に係るDC−DCコンバータの回路構成と異なる点は、比較器16を用いて、整流スイッチ素子14の電圧降下を検出し、その電圧降下の方向によって整流スイッチ素子14のオン・オフ動作が行われる点である。
以上の構成を有する図20(a)に示した第2の従来例に係るDC−DCコンバータの動作について、以下に説明する。
図20(b)は、重負荷時と軽負荷時とにおけるインダクタ電流IL の波形図を示している。
図20(b)に示すように、出力直流電流Io が多い重負荷時の場合、第2の従来例に係るDC−DCコンバータの動作は、前述した図19(a)に示した第1の従来例に係るDC−DCコンバータの動作と同様である。
一方、軽負荷時の場合には、第2の従来例に係るDC−DCコンバータは、以下のような動作をする。まず、主スイッチ素子11がオン状態であるとき、入力側から、主スイッチ素子11及びインダクタ12を介して、出力側に直線的に増加する電流が流れ、インダクタ12に磁気エネルギーが蓄積される。次に、主スイッチ素子11がターンオフすると、整流スイッチ素子14はオフ状態であるが、整流スイッチ素子14の寄生ダイオード及びインダクタ12を介して、出力側に電流が流れ、インダクタ12の磁気エネルギーを放出し始める。このとき、整流スイッチ素子14の寄生ダイオードの電圧降下によって比較器16はHレベルを出力し、整流スイッチ素子14はターンオンする。インダクタ12を流れるインダクタ電流IL は、整流スイッチ素子14とインダクタ12とを介して、出力側に電流が流れ、インダクタ12の磁気エネルギーが放出される。このとき、整流スイッチ素子14の電圧降下によって比較器16はHレベルを出力し、整流スイッチ素子14はオン状態を持続する。インダクタ電流IL はやがてゼロに至り、逆流しようとするが、整流スイッチ素子14の電圧降下が反転するので、比較器16はLレベルを出力し、整流スイッチ素子14がターンオフする。このため、第2の従来例に係るDC−DCコンバータによると、第1の従来例に係るDC−DCコンバータの場合に存在した、主スイッチ素子11がオフ状態であるときに出力側から接地電位へ逆流する期間をほとんど無くすことができる。その結果、出力側から入力側への電力回生もほとんど無い。
以上で説明した第1の従来例に係るDC−DCコンバータの動作と第2の従来例に係るDC−DCコンバータの動作との相違について説明する。
同期整流回路に逆流を許す構成の第1の従来例に係るDC−DCコンバータは、軽負荷時において出力側から入力側への電力回生によって、重負荷時におけるインダクタ電流連続動作(Continuous Conductive Mode:CCMと略称される)は変わらないが、一方で、同期整流回路に逆流を許さない構成の第2の従来例に係るDC−DCコンバータは、軽負荷時において、主スイッチ素子及び整流スイッチ素子の双方がオフ状態である期間が存在する、インダクタ電流不連続動作(Discontinuous Conductive Mode:DCMと略称される)となる。軽負荷であるにもかかわらず動作電流が多く流れる第1の従来例に係るDC−DCコンバータに比べて、軽負荷時に動作電流が少ない第2の従来例に係るDC−DCコンバータは、軽負荷時の効率が優れているという特長を有する。
しかしながら、軽負荷と重負荷とで動作モードが変化する第2の従来例に係るDC−DCコンバータに比べて、負荷の軽重に関わらずにCCMで動作する第1の従来例に係るDC−DCコンバータは、負荷変動に対する応答が速い。特に、負荷が急に軽くなる場合には、出力側から入力側への電力回生が可能であるので、出力直流電圧に発生するオーバーシュートを抑制し、目標値への復帰が速いという特長を有する。
ところで、出力直流電圧を制御する目的で、インダクタ電流のピーク値を検出して調整する電流ピーク値制御方式のDC−DCコンバータがある。電流ピーク値制御方式のDC−DCコンバータは、インダクタを等価的に電流源回路とするので、平滑コンデンサとのLC共振の影響が小さく、制御が容易で過渡応答性能が速いという特長を有する。
しかしながら、電流ピーク値制御方式のDC−DCコンバータは、その制御動作のために、主スイッチ素子のオン時間に最小値が存在し、デューティ比Dをゼロにすることができないという制約を有する。特に、主スイッチ素子がオン状態であるときにインダクタに流れるインダクタ電流のピーク値を検出する場合、主スイッチ素子のターンオン時に生じるサージ電流による誤検出を防ぐ目的で、ターンオンからの所定時間を不感時間として設定される。このような不感時間もまたオン時間の最小値を増加させる要因となる。このため、第2の従来例に係るDC−DCコンバータのように、同期整流回路に逆流を許さない構成を有するDC−DCコンバータである場合、軽負荷時の出力安定化を実現するためには、主スイッチ素子のオフ時間を延ばす必要があり、無負荷時においては、理論上、スイッチング周波数はゼロに至る。負荷条件によるスイッチング周波数の大幅な変動は、負荷急変等への過渡応答性能を劣化させることになる。以上のことから、電流ピーク値制御方式のDC−DCコンバータでは、高速応答性を活かす目的で、同期整流回路に逆流を許す構成を採用している場合が多い。
<第3の従来例>
図21は、第3の従来例に係るDC−DCコンバータの回路構成を示しており、具体的には、前述した同期整流回路に逆流を許す構成の電流ピーク値制御方式の降圧コンバータの回路構成を示している。
図21は、第3の従来例に係るDC−DCコンバータの回路構成を示しており、具体的には、前述した同期整流回路に逆流を許す構成の電流ピーク値制御方式の降圧コンバータの回路構成を示している。
図21に示すように、第3の従来例に係るDC−DCコンバータは、主スイッチ素子11、インダクタ12、平滑コンデンサ13、及び整流スイッチ素子14を有している点で、第1の従来例に係るDC−DCコンバータの回路構成と同様である。一方、図19(a)に示した第1の従来例に係るDC−DCコンバータと異なる点は、出力直流電圧Vo を検出して目標値との誤差を増幅した誤差信号Ve を生成する誤差増幅回路2と、主スイッチ素子11の電流に応じた電流検出信号Vc を生成する電流検出回路36と、誤差信号Ve と電流検出信号Vc とを比較する比較回路32と、所定のスイッチング周波数とパルス幅とを有するクロック信号Vck を生成する発振回路31と、比較回路32の出力とクロック信号Vck を入力されるNORゲート35と、クロック信号Vck によってセットされる一方でNORゲート35の出力によってリセットされ、駆動信号DRを生成するラッチ回路34と、駆動信号DRを入力して主スイッチ素子11を駆動する第1の駆動信号Vg1と整流スイッチ素子14を駆動する第2の駆動信号Vg2とを生成する駆動回路33を有している点である。
駆動回路33は、駆動信号DRがHレベルになると、第2の駆動信号Vg2をHレベルからLレベルにして整流スイッチ素子14をターンオフし、第1の駆動信号Vg1をHレベルからLレベルにして主スイッチ素子11をターンオンする。一方、駆動回路33は、駆動信号DRがLレベルになると、第1の駆動信号Vg1をLレベルからHレベルにして主スイッチ素子11をターンオフし、第2の駆動信号Vg2をLレベルからHレベルにして整流スイッチ素子14をターンオンする。
以上の構成を有する図21に示した第3の従来例に係るDC−DCコンバータの動作について、以下に説明する。
クロック信号Vck が立ち上がると、ラッチ回路34は駆動信号DRを立ち上げ、駆動回路33は整流スイッチ素子14をターンオフする一方で主スイッチ素子11をターンオンする。主スイッチ素子11がオン状態であるとき、主スイッチ素子11を介して流れるインダクタ電流IL は増加していく。電流検出回路36からの電流検出信号Vc も同様に増加する。やがて、電流検出信号Vc が誤差信号Ve に到達し、そして上回ると、比較回路32は出力をLレベルに反転する。このとき、クロック信号Vck がLレベルであるとNORゲート35はHレベルを出力し、ラッチ回路34をリセットする。すると、ラッチ回路34から出力される駆動信号DRはLレベルとなり、駆動回路33は主スイッチ素子11をターンオフする一方で整流スイッチ素子14をターンオンする。
以上のように、図21に示した第3の従来例に係るDC−DCコンバータは、クロック信号Vck の立上り時に整流スイッチ素子14をターンオフする一方で主スイッチ素子11をターンオンし、そして、電流検出信号Vc が誤差信号Ve に到達し、そして上回ると、主スイッチ素子11をターンオフする一方で整流スイッチ素子14をターンオンする、という動作を繰り返す。主スイッチ素子11がオン状態である時間は、誤差信号Ve のレベルが低いほど短くなる。しかしながら、クロック信号Vck がHレベルの間は、NORゲート35によって比較回路32の出力は無視される。したがって、主スイッチ素子11がオン状態である時間では、クロック信号Vck のパルス幅は最小値となる。
実用新案2555245号公報
高速応答性を活かすために同期整流回路に逆流を許す構成を有する電流ピーク値制御方式のDC−DCコンバータ(前述の第3の従来例参照)では、主スイッチ素子のオン時間が最小となる最高入力電圧無負荷条件において、主スイッチ素子の最小オン時間を確保しなければならない。ところが、高入力電圧無負荷条件における最小オン時間の確保は、LC部品を小型化し、高速応答性を向上するスイッチング周波数の高周波化を阻害することになるという問題がある。
本発明の目的は、同期整流回路に逆流を許す構成の電流ピーク値制御方式のDC−DCコンバータにおいて、高入力電圧無負荷条件における主スイッチ素子の最小オン時間を確保しなければならないという制約が無く、スイッチング周波数の高周波化によってLC部品を小型化し、また、高速応答性の向上が可能なDC−DCコンバータを提供することである。
前記課題を解決するために、本発明の一側面に係るDC−DCコンバータは、インダクタと、入力直流電圧が供給される第1のスイッチと、第1のスイッチのオン・オフ動作に対して相補的にオン・オフ動作を行い、インダクタの電圧を整流する第2のスイッチと、インダクタを流れる電流を平滑化して出力直流電圧を生成する平滑部と、出力直流電圧と与えられた基準電圧との誤差に応じた誤差信号を生成する出力誤差検出部と、第1のスイッチがオン状態であるときにインダクタに流れ込む電流の大きさに応じた電流検出信号を生成する電流検出部とを備える。さらに、出力直流電圧又は誤差信号に基づいて、出力直流電圧が目標値よりも大きいときに、出力直流電圧と目標値との差電圧に相当する電圧検出信号を生成する電圧検出部と、電流検出信号の信号レベルが誤差信号の信号レベルに到達すると、第1のスイッチをオフ状態とすると共に、電圧検出信号に基づいて、第1のスイッチがオフ状態となってから第2のスイッチがオン状態となるまでの時間を示すデッドタイムが、出力直流電圧が目標値よりも大きいほど長くなるように、第1のスイッチ及び第2のスイッチのオン・オフ動作を制御する制御部とを備えている。
本発明の一側面に係るDC−DCコンバータによると、電圧検出回路によって出力直流電圧が目標値より大きくなろうとすると、第2のスイッチによって出力直流電圧の上昇を抑制する。これにより、高入力電圧であって、且つ、出力直流電圧が供給される負荷が無負荷である条件における第1のスイッチ素子の最小オン時間の確保という制約が無く、スイッチング周波数の高周波化によってLC部品を小型化し、また、高速応答性の向上を可能とすることができる。
本発明の一側面に係るDC−DCコンバータにおいて、電圧検出部は、入力直流電圧に応じた基準信号を生成する信号生成回路と、出力直流電圧が前記目標値よりも大きいときに、誤差信号と基準信号との差分を増幅することにより、電圧検出信号を生成する増幅回路とを有している構成が好ましい形態である。
本発明の一側面に係るDC−DCコンバータにおいて、制御部は、抵抗とコンデンサとを含み、電圧検出信号に基づいて、抵抗の抵抗値を変化させることにより、デッドタイムを調整するデッドタイム調整回路を有している構成が好ましい形態である。
本発明の一側面に係るDC−DCコンバータにおいて、制御部は、抵抗とコンデンサとを含み、電圧検出信号に基づいて、コンデンサの容量値を変化させることにより、デッドタイムを調整するデッドタイム調整回路を有している構成が好ましい形態である。
本発明の一側面に係るDC−DCコンバータにおいて、制御部は、入力される信号に互いに異なる遅延を持たせて出力する複数の遅延回路を含み、電圧検出信号に基づいて、複数の遅延回路のうち、所望の遅延回路を選択することにより、デッドタイムを調整するデッドタイム調整回路を有している構成が好ましい形態である。
本発明の一側面に係るDC−DCコンバータにおいて、制御部は、コンデンサを含み、コンデンサの電圧が電圧検出信号に基づいた電圧に到達するまでの時間に応じて、デッドタイムを調整するデッドタイム調整回路を有している構成が好ましい形態である。
同期整流回路に逆流を許す構成の電流ピーク値制御方式のDC−DCコンバータにおいて、電圧検出回路によって出力直流電圧が目標値より大きくなろうとすると、整流スイッチ素子のボディダイオードの導通期間を増加させることにより、出力直流電圧の上昇を抑制する。これにより、高入力電圧無負荷条件における主スイッチ素子の最小オン時間の確保という制約が無く、スイッチング周波数の高周波化によってLC部品を小型化し、また、高速応答性の向上を可能とすることができる。
以下、本発明の各実施形態について図面を参照しながら説明する。
(第1の実施形態)
図1(a)は、本発明の第1の実施形態に係るDC−DCコンバータの回路構成を示している。
(第1の実施形態)
図1(a)は、本発明の第1の実施形態に係るDC−DCコンバータの回路構成を示している。
図1(a)に示すように、本発明の第1の実施形態に係るDC−DCコンバータは、チョッパ回路1、誤差増幅回路(出力誤差検出回路)2、制御駆動回路(制御部)3、及び電圧検出回路(電圧検出部)4によって構成されている。
チョッパ回路1は、制御端子へ入力される信号によってオン・オフ動作を行う主スイッチ素子(第1のスイッチ)11と、主スイッチ素子11のオン・オフ動作によって磁気エネルギーの蓄積と放出とを繰り返すインダクタ12(なお、インダクタ12のインダクタンスをLとする)と、インダクタ12を流れる電流を平滑化する平滑コンデンサ13と、主スイッチ素子11のオン・オフ動作と相補的にオン・オフ動作を行なう整流スイッチ素子(第2のスイッチ)14とによって構成されている。なお、主スイッチ素子11と整流スイッチ素子14とは、スイッチングの際に、双方共にオフ状態となる期間であるデッドタイムを有している。主スイッチ素子11は、入力直流電圧Vi が印加され、平滑コンデンサ13から出力直流電圧Vo が負荷15へ出力される。
誤差増幅回路(出力誤差検出部)2は、出力直流電圧Vo を検出して目標値との誤差を増幅した誤差信号Veを生成する。
電圧検出回路4は、誤差増幅回路2が出力する誤差信号Ve を検出し、出力直流電圧Vo が目標値を越えるような検出レベルVea を誤差信号Ve が下回ると、検出レベルVea と誤差信号Ve との差に応じた検出信号を出力する。
制御駆動回路3は、主スイッチ素子11の電流に応じた電流検出信号Vc を生成する電流検出回路36と、誤差信号Ve と電流検出信号Vc とを比較する比較回路32と、所定のスイッチング周波数とパルス幅とを有するクロック信号Vckを生成する発振回路31と、比較回路32の出力とクロック信号Vckとが入力されるNORゲート35と、クロック信号Vckでセットされる一方でNORゲート35の出力でリセットされ、駆動信号DRを生成するラッチ回路34と、駆動信号DRを入力して主スイッチ素子11を駆動する第1の駆動信号Vg1を生成し、さらに、第1の駆動信号Vg1とは逆論理で、最小値に設定されたデッドタイムを有する信号Vg20を生成する駆動回路33とを有している。さらに、制御駆動回路3はデッドタイム調整回路37を有し、デッドタイム調整回路37は、信号Vg20と電圧検出回路4からの検出信号とに応じて、主スイッチ素子11がオフ状態となってから整流スイッチ素子14がオン状態となるまでのデッドタイムが調整された第2の駆動信号Vg2を生成する。
以下に、本発明の第1の実施形態に係るDC−DCコンバータの動作について、図1(b)を参照しながら説明する。図1(b)は、本発明の第1の実施形態に係るDC−DCコンバータの動作波形図を示している。
主スイッチ素子11と整流スイッチ素子14は制御駆動回路3からの駆動パルスに従って、所定のスイッチング周波数でオン・オフ動作を行なう。まず、主スイッチ素子11がオン状態であるとき、入力側から主スイッチ素子11及びインダクタ12を介して出力側に電流が流れ、インダクタ12に磁気エネルギーが蓄積される。主スイッチ素子11の導通抵抗などを無視すると、このときにおけるインダクタ電流IL は直線的に増加する。主スイッチ素子11がオン状態である時間をTonと表すと、インダクタ電流IL の増加量は、(Vi −Vo )×Ton/L となる。
次に、主スイッチ素子11がオフ状態であり、且つ、整流スイッチ素子14がまだオフ状態であるとき、整流スイッチ素子14のボディダイオードが導通し、整流スイッチ素子14のボディダイオードとインダクタ12とを介して出力側に電流が流れ、インダクタ12の磁気エネルギーが放出される。整流スイッチ素子14のボディダイオード導通期間をT1、ボディダイオードの順方向電圧をVf とすると、このときにおけるインダクタ電流IL の減少量は、(Vo +Vf )×T1/Lとなる。
次に、整流スイッチ素子14がオン状態となると、整流スイッチ素子14とインダクタ12とを介して出力側に電流が流れ、インダクタ12の磁気エネルギーが放出される。整流スイッチ素子14の導通抵抗などを無視すると、このときにおけるインダクタ電流IL は直線的に減少する。主スイッチ素子11のスイッチング周期をT、主スイッチ素子11のボディダイオード導通期間をTh とすると、整流スイッチ14がオン状態である期間におけるインダクタ電流IL の減少量は、Vo ×(T−Ton−T1−Th )/Lとなる。
次に、整流スイッチ素子14がオフ状態となり、且つ、主スイッチ素子11がオフ状態である期間、主スイッチ素子11のボディダイオードが導通し、インダクタ12を介して出力側に電流が流れ、インダクタ12に磁気エネルギーが蓄積される。このときにおけるインダクタ電流IL の増加量は(Vi +Vf −Vo )×Th /Lとなる。
以上の動作が繰り返され、主スイッチ素子11のスイッチング動作によって増減するインダクタ電流IL は平滑コンデンサの平滑作用によって平均化され、出力直流電流Io として平滑コンデンサから負荷15へ出力される。
定常状態においては、インダクタ電流IL の増加量と減少量とは等しいことから、
(Vi −Vo )×Ton/L+(Vi +Vf −Vo )×Th /L=
(Vo +Vf )×T1/L+Vo ×(T−Ton−T1−Th )/L
が成立し、上記式より、次の入出力電圧関係式(2)が得られる。
(Vi −Vo )×Ton/L+(Vi +Vf −Vo )×Th /L=
(Vo +Vf )×T1/L+Vo ×(T−Ton−T1−Th )/L
が成立し、上記式より、次の入出力電圧関係式(2)が得られる。
Vo =Vi ×(Ton+Th )/T+Vf ×(Th −T1)/T ・・・ (2)
ここで、(2)式から明らかなように、整流スイッチ素子14のボディダイオード導通期間T1を大きくすると出力直流電圧Vo が低下することが分かる。
ここで、(2)式から明らかなように、整流スイッチ素子14のボディダイオード導通期間T1を大きくすると出力直流電圧Vo が低下することが分かる。
以下に、本発明の第1の実施形態に係るDC−DCコンバータにおける誤差増幅回路2、電圧検出回路4、制御駆動回路3、及びデッドタイム調整回路37の動作について説明する。
図1(b)に示すように、チョッパ回路1からの出力直流電圧Vo が目標値以下の場合、誤差増幅回路2が出力する誤差信号Ve は、電圧検出回路4の検出レベルVeaよりも高く、デッドタイム調整回路37は動作しない。デッドタイム調整回路37は駆動回路33の出力Vg20を第2の駆動信号Vg2として出力する。この場合におけるデッドタイムは駆動回路33によって決定され、最小値Tdaとなる。
さて、クロック信号Vckが立ち上がると、ラッチ回路34は駆動信号DRを立ち上げ、駆動回路33は整流スイッチ素子14をターンオフする一方で主スイッチ素子11をターンオンする。主スイッチ素子11がオン状態であるとき、主スイッチ素子11を介して流れるインダクタ電流IL は増加していく。電流検出回路36からの電流検出信号Vc も同様に増加する。やがて、電流検出信号Vc が誤差信号Ve に到達し、そして上回ると、比較回路32は出力をLレベルに反転する。このとき、クロック信号VckがLレベルであるとNORゲート35はHレベルを出力し、ラッチ回路34をリセットする。すると、ラッチ回路34から出力される駆動信号DRはLレベルとなり、駆動回路33は主スイッチ素子11をターンオフし、デッドタイムTdaの後、整流スイッチ素子14をターンオンする。主スイッチ素子11がオン状態である時間は、誤差信号Ve のレベルが低いほど短くなる。しかしながら、クロック信号VckがHレベルである間はNORゲート35によって比較回路32の出力は無視される。したがって、主スイッチ素子11がオン状態である時間は、クロック信号Vck のパルス幅は最小値となる。
入力直流電圧Vi が高くなり、出力直流電圧Vo を目標値に制御するための主スイッチ素子11がオン状態である時間が、クロック信号Vck のパルス幅以下になると、このままでは出力直流電圧Vo を目標値に制御することができなくなる。図1(b)に示すように、出力直流電圧Vo が目標値を上回ると、電圧検出回路4では、誤差増幅回路2からの誤差信号Ve は検出レベルVeaを下回り、その差に応じた検出信号がデッドタイム調整回路37に出力される。整流スイッチ素子14を駆動する第2の駆動信号Vg2は、デッドタイム調整回路37によってデッドタイムはTdaよりも大きくなり、Tdbになる。前述した式(2)から、デッドタイムが大きくなることにより、出力直流電圧Vo の上昇は抑制され、結果的に、目標値をわずかに上回った電位に落ち着く。
なお、図1(b)のインダクタ電流IL の波形において、電流連続動作条件として、整流スイッチ素子14のボディダイオード導通期間終了時におけるインダクタ電流IL の値がI3 とすると、I3 >0が成立することが必要である。また、出力直流電圧Vo が最も上昇する無負荷時には、図1(b)におけるインダクタ電流IL の波形図に斜線で示した面積S1と面積S2とについて、S1=S2が成立する。上記条件より、整流スイッチ素子14のボディダイオード導通期間T1の範囲を求めると、次式(3)
T1<(Vo −Vi ×Ton 2 /T2 )/(Vo +Vi ×Ton/T) ・・・(3)
となる。
T1<(Vo −Vi ×Ton 2 /T2 )/(Vo +Vi ×Ton/T) ・・・(3)
となる。
また、電圧検出回路4の検出レベルVeaは、以下に説明するように、入力直流電圧Vi が高いほど高くした方がよい。本発明のように、主スイッチ素子11がオン状態であるときにおけるピーク値電流Ipを検出し制御する場合、誤差信号Ve は結果的にピーク値電流Ipに相当する値となる。本発明で解決すべき課題である高入力時の出力直流電圧Vo の上昇は、無負荷時に最大となる。このときにおけるインダクタ電流IL のピーク値Ipはデッドタイムを無視すると、次式(4)で表される。
Ip= (Vi −Vo )×Vo ×T/(2×Vi ×L) ・・・(4)
式(4)は、Vi の変化に対し単調増加を行なう。すなわち、無負荷時におけるインダクタ電流IL のピーク値Ipは、入力直流電圧Vi が高いほど大きくなる。このため、電圧検出回路4の検出レベルVeaを高入力電圧無負荷時におけるピーク値Ipに相当するレベルに設定すると、主スイッチ素子11がオン状態である時間にまだ余裕のある低入力電圧時において、電圧検出回路4が検出信号を出力して整流スイッチ素子14のデッドタイムを大きくする可能性がある。出力直流電圧Vo を目標値に安定化する動作には影響ないが、効率を劣化させてしまう。以上のことから、電圧検出回路4の検出レベルVeaも入力直流電圧Vi が高いほど高くした方がよい。具体的には、入力直流電圧Vi を抵抗分圧するなどして適切な検出レベルVeaを送出するとよい。
(第2の実施形態)
以下、本発明の第2の実施形態に係るDC−DCコンバータについて説明する。
式(4)は、Vi の変化に対し単調増加を行なう。すなわち、無負荷時におけるインダクタ電流IL のピーク値Ipは、入力直流電圧Vi が高いほど大きくなる。このため、電圧検出回路4の検出レベルVeaを高入力電圧無負荷時におけるピーク値Ipに相当するレベルに設定すると、主スイッチ素子11がオン状態である時間にまだ余裕のある低入力電圧時において、電圧検出回路4が検出信号を出力して整流スイッチ素子14のデッドタイムを大きくする可能性がある。出力直流電圧Vo を目標値に安定化する動作には影響ないが、効率を劣化させてしまう。以上のことから、電圧検出回路4の検出レベルVeaも入力直流電圧Vi が高いほど高くした方がよい。具体的には、入力直流電圧Vi を抵抗分圧するなどして適切な検出レベルVeaを送出するとよい。
(第2の実施形態)
以下、本発明の第2の実施形態に係るDC−DCコンバータについて説明する。
図2(a)は、本発明の第2の実施形態に係るDC−DCコンバータの回路構成を示している。図2(a)において、図1(a)に示した本発明の第1の実施形態に係るDC−DCコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は省略する。
図2(a)に示す本発明の第2の実施形態に係るDC−DCコンバータの回路構成が、図1(a)に示す構成と異なる点は、出力直流電圧の上昇を検出する電圧検出回路4aが、誤差信号Ve ではなく出力直流電圧Vo を直接監視する点である。
以下に、本発明の第2の実施形態に係るDC−DCコンバータの動作について、図2(b)を参照しながら説明する。なお、図2(b)は、本発明の第2の実施形態に係るDC−DCコンバータの動作波形図を示している。
本発明の第2の実施形態に係るDC−DCコンバータでは、電圧検出回路4aは、出力直流電圧Vo を目標値Voaと比較し、チョッパ回路1の出力直流電圧Vo が目標値Voa以下である場合、デッドタイム調整回路37は動作しない。デッドタイム調整回路37は、駆動回路33の出力Vg20を第2の駆動信号Vg2として出力する。この場合におけるデッドタイムは駆動回路33によって決定され、最小値Tdaとなる。
入力直流電圧Vi が高くなり、出力直流電圧Vo を目標値に制御するための主スイッチ素子11がオン状態である時間が、クロック信号Vckのパルス幅以下になると、このままでは出力直流電圧Vo を目標値に制御することができなくなる。図2(b)に示すように、出力直流電圧Vo が目標値Voaを上回ると、電圧検出回路4では、その差に応じた検出信号がデッドタイム調整回路37に出力される。整流スイッチ素子14を駆動する第2の駆動信号Vg2は、デッドタイム調整回路37によってデッドタイムはTdaよりも伸び、Tdbになる。前述した式(2)式から、デッドタイムが大きくなることにより、出力直流電圧Vo の上昇は抑制され、結果的に、目標値をわずかに上回った電位に落ち着く。
(第3の実施形態)
以下、本発明の第3の実施形態に係るDC−DCコンバータについて説明する。
(第3の実施形態)
以下、本発明の第3の実施形態に係るDC−DCコンバータについて説明する。
図3は、本発明の第3の実施形態に係るDC−DCコンバータの回路構成を示している。図3において、図1(a)に示した本発明の第1の実施形態に係るDC−DCコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
本発明の第3の実施形態に係るDC−DCコンバータは、誤差増幅信号Ve のレベルによって、抵抗とコンデンサとから構成される遅延回路における抵抗値を変化させることで遅延時間を変え、主スイッチ素子11がオフ状態となってから整流スイッチ素子14がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
図3に示す本発明の第3の実施形態に係るDC−DCコンバータの回路構成が、図1(a)に示す回路構成と異なる点は、電圧検出回路4及びデッドタイム調整回路37の回路構成を具体的に示している点である。
図3において、電圧検出回路4は、基準電圧源401、402及び403と、比較回路41、42及び43と、ラッチ回路411、412及び413とを有している。比較回路41、42及び43は、それぞれ、基準電圧源401、402及び403の電圧値V41、V42及びV43を非反転入力端子に印加され、それぞれの反転入力端子に誤差信号Ve を入力される。ラッチ回路411、412及び413は、それぞれのD端子に比較回路41、42及び43の出力信号が入力され、それぞれのCK端子に駆動回路33の出力信号Vg20が入力される。ラッチ回路411、412及び413の出力信号をそれぞれVo41、Vo42及びVo43とする。
図3において、デッドタイム調整回路37は、ANDゲート501と、バッファ502及び503と、抵抗504、505及び506と、コンデンサ511と、スイッチ507、508、509及び510とを有する。バッファ503は駆動回路33の出力信号Vg20が入力される。バッファ503の出力には抵抗506、505及び504が直列に接続され、抵抗504の他端にはスイッチ510を介してコンデンサ511が接続されている。抵抗506、505及び504には、それぞれスイッチ509、508及び507が並列に接続されており、スイッチ509、508及び507は、それぞれ、信号Vo43、Vo42及びVo41によって駆動される。また、スイッチ510は信号Vo41によって駆動される。抵抗504とスイッチ510との接続ノードにはバッファ502が接続されており、バッファ502の出力と信号Vg20はANDゲート501に入力される。ANDゲート501の出力が整流スイッチ素子14を駆動する第2の駆動信号Vg2となる。
図3に示した電圧検出回路4は、誤差増幅回路2が出力する誤差信号Ve を監視する。出力直流電圧Vo が目標値に等しい場合における誤差信号Ve をVa と表すと、Va >V41>V42>V43の関係が成立するものとする。また、V41、V42及びV43は入力直流電圧Vi が高い程高い値になるものとする。これらの点については、第1の実施形態で説明した通りである。
以下に、本発明の第3の実施形態に係るDC−DCコンバータの動作について、図4を参照しながら説明する。なお、図4は、本発明の第3の実施形態に係るDC−DCコンバータの動作波形図を示している。
図4において、出力直流電圧Vo が目標値以下である場合、誤差信号Ve がV41よりも高いので、比較回路41、42及び43は全てLレベルを出力する。このとき、デッドタイム調整回路37のスイッチ507、508及び509は全てオン状態となり、抵抗504、505及び506はショートされる。また、スイッチ510は比較回路41の出力によってGND側へ接続され、コンデンサ511はバッファ502の入力から切り離されており、ANDゲート501の2入力にはどちらもデッドタイム調整回路37に入力される信号Vg20と同じ信号が入力され、第2の駆動信号Vg2としてVg20と等しいパルス信号が出力される。この場合、整流スイッチ素子14のデッドタイムは最小値となる。
次に、出力直流電圧Vo が目標値よりも高くなった場合、誤差信号Ve がV41を下回ると、比較回路41の出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路411の出力Vo41がHレベルになり、スイッチ510がバッファ502の入力へ接続され、スイッチ507がオフし、バッファ502の出力Vg21には、抵抗504及びコンデンサ511によって生成される遅延時間TdaだけVg20よりも遅れた信号が発生する。このとき、ANDゲート501の出力には、Vg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Vo が高くなり、誤差信号VeがV42を下回ると比較回路42の出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路412の出力Vo42がHレベルになり、スイッチ508がオフ状態となり、バッファ502の出力Vg21には、抵抗504及び505とコンデンサ511とによって生成される遅延時間TdbだけVg20よりも遅れた信号が発生する。このとき、ANDゲート501の出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Voが高くなり、誤差信号VeがV43を下回ると比較回路43の出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路413の出力がHレベルになり、スイッチ509がオフ状態となり、バッファ502の出力Vg21には、抵抗504、505及び506とコンデンサ511とによって生成される遅延時間TdcだけVg20よりも遅れた信号が発生する。このとき、ANDゲート501の出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
以上のように、誤差増幅回路2の出力に応じて、遅延生成部における抵抗をスイッチ制御によってその抵抗値を変え、遅延時間を変えることでデッドタイムを調整する。すなわち、出力直流電圧Vo が目標値以上に高くなるに従い、遅延生成部の抵抗値が大きくなって遅延時間を延ばす。この遅延時間が、主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子14のボディダイオードの導通時間が増加し、出力直流電圧Vo の上昇を抑制する。その結果、出力直流電圧Vo は目標値をわずかに上回った電位に落ち着く。
(第4の実施形態)
以下、本発明の第4の実施形態に係るDC−DCコンバータについて説明する。
(第4の実施形態)
以下、本発明の第4の実施形態に係るDC−DCコンバータについて説明する。
図5は、本発明の第4の実施形態に係るDC−DCコンバータの回路構成を示している。図5において、図2(a)に示した本発明の第2の実施形態に係るDC−DCコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
本発明の第4の実施形態に係るDC−DCコンバータは、出力直流電圧Vo のレベルによって、抵抗とコンデンサとから構成される遅延回路における抵抗値を変えることで遅延時間を変え、主スイッチ素子11がオフ状態となってから整流スイッチ素子14がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
図5に示す本発明の第3の実施形態に係るDC−DCコンバータの回路構成が、図2(a)に示す回路構成と異なる点は、電圧検出回路4a及びデッドタイム調整回路37の回路構成を具体的に示している点である。
図5において、電圧検出回路4aは、基準電圧源401a、402a及び403aと、比較回路41a、42a及び43aと、ラッチ回路411a、412a及び413aとを有している。比較回路41a、42a及び43aは、それぞれ、基準電圧源401a、402a及び403aの電圧値V41a、V42a及びV43aを反転入力端子に印加され、それぞれの非反転入力端子に出力直流電圧Vo が入力される。ラッチ回路411a、412a及び413aは、それぞれのD端子に比較回路41a、42a及び43aの出力信号が入力され、それぞれのCK端子に駆動回路33の出力信号Vg20が入力される。ラッチ回路411a、412a及び413aの出力信号をそれぞれVo41a、Vo42a、Vo43aとする。
図5において、デッドタイム調整回路37は、ANDゲート501と、バッファ502及び503と、抵抗504、505及び506と、コンデンサ511と、スイッチ507、508、509及び510とを有している。バッファ503は駆動回路33の出力信号Vg20が入力される。バッファ503の出力には抵抗506、505及び504が直列に接続され、抵抗504の他端にはスイッチ510を介してコンデンサ511が接続される。抵抗506、505及び504には、それぞれスイッチ509、508及び507が並列に接続され、スイッチ509、508及び507は、それぞれ信号Vo43a、Vo42a及びVo41aによって駆動される。また、スイッチ510は信号Vo41aによって駆動される。抵抗504とスイッチ510との接続ノードにはバッファ502が接続され、バッファ502の出力と信号Vg20はANDゲート501に入力される。ANDゲート501の出力が整流スイッチ素子14を駆動する第2の駆動信号Vg2となる。
図5に示した電圧検出回路4aは、出力直流電圧Vo を監視する。出力直流電圧Vo の目標値をVoaと表すと、Voa<V41a<V42a<V43aの関係が成立するものとする。
以下に、本発明の第4の実施形態に係るDC−DCコンバータの動作について、図6を参照しながら説明する。なお、図6は、本発明の第4の実施形態に係るDC−DCコンバータの動作波形図を示している。
図6において、出力直流電圧Vo が目標値以下の場合、出力直流電圧Vo がV41aよりも低いために、比較回路41a、42a及び43aは全てLレベルを出力する。このときに、デッドタイム調整回路37のスイッチ507、508及び509は全てオン状態となり、抵抗504、505及び506はショートされる。また、スイッチ510は比較回路41aの出力によってGND側へ接続され、コンデンサ511はバッファ502の入力から切り離されており、ANDゲート501の2入力にはどちらもデッドタイム調整回路37に入力される信号Vg20と等しい信号が入力され、ANDゲート501の出力には第2の駆動信号Vg2としてVg20と等しいパルス信号が出力される。この場合、整流スイッチ素子14のデッドタイムは最小値となる。
次に、出力直流電圧Vo が目標値Vよりも高くなった場合、出力直流電圧Vo がV41aを上回ると、比較回路41aの出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路411aの出力Vo41aがHレベルになり、スイッチ510がバッファ502の入力へ接続され、スイッチ507がオフし、バッファ502の出力Vg21には、抵抗504及びコンデンサ511から生成される遅延時間Tdaだけ、デッドタイム調整回路37に入力される信号Vg20よりも遅れた信号が発生する。このとき、ANDゲート501の出力には、Vg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Vo が高くなり、出力直流電圧Vo がV42aを上回ると比較回路42aの出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路412aの出力Vo42aがHレベルになり、スイッチ508がオフ状態となり、バッファ502の出力Vg21には、抵抗504、505とコンデンサ511から生成される遅延時間TdbだけVg20よりも遅れた信号が発生する。このとき、ANDゲート501の出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Vo が高くなり、出力直流電圧Vo がV43aを上回ると、比較回路43aの出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路413aの出力がHレベルになり、スイッチ509がオフ状態となり、バッファ502の出力Vg21には、抵抗504、505及び506とコンデンサ511から生成される遅延時間TdcだけVg20遅れた信号が発生する。このとき、ANDゲート501出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
以上のように、出力直流電圧Vo に応じて、遅延生成部分の抵抗をスイッチ制御によってその抵抗値を変え、遅延時間を変えることでデッドタイムを調整する。すなわち、出力直流電圧Vo が目標値以上に高くなるに従い、遅延生成部の抵抗値が大きくなって遅延時間を延ばす。この遅延時間が、主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子14のボディダイオードの導通時間が増加し、出力直流電圧Vo の上昇を抑制する。その結果、出力直流電圧Vo は目標値をわずかに上回った電位に落ち着く。
(第5の実施形態)
以下、本発明の第5の実施形態に係るDC−DCコンバータについて説明する。
(第5の実施形態)
以下、本発明の第5の実施形態に係るDC−DCコンバータについて説明する。
図7は、本発明の第5の実施形態に係るDC−DCコンバータの回路構成を示している。図7において、図1(a)に示した本発明の第1の実施形態に係るDC−DCコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
本発明の第5の実施形態に係るDC−DCコンバータは、誤差増幅信号Ve のレベルによって、抵抗とコンデンサとから構成される遅延回路における容量値を変えることで遅延時間を変え、主スイッチ素子11がオフ状態となってから整流スイッチ素子14がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
図7に示す本発明の第5の実施形態に係るDC−DCコンバータの回路構成が、図1(a)に示す構成と異なる点は、電圧検出回路4及びデッドタイム調整回路37の回路構成を具体的に示している点である。
図7において、電圧検出回路4は、基準電圧源404、405及び406と、比較回路44、45及び46と、ラッチ回路414、415及び416とを有している。比較回路44、45及び46は、それぞれ、基準電圧源404、405及び406の電圧値V44、V45及びV46を非反転入力端子に印加され、それぞれの反転入力端子に誤差信号Ve が入力される。ラッチ回路414、415及び416は、それぞれのD端子に比較回路44、45及び46の出力信号が入力され、それぞれのCK端子に駆動回路33の出力信号Vg20が入力される。ラッチ回路414、415及び416の出力信号をそれぞれVo44、Vo45及びVo46とする。
図7において、デッドタイム調整回路37は、ANDゲート512と、バッファ513及び514と、抵抗515と、コンデンサ519、520及び521と、スイッチ516、517及び518とを有している。バッファ514は駆動回路33の出力信号Vg20が入力される。バッファ514の出力には抵抗515が直列に接続され、抵抗515の他端にはスイッチ518、517及び516を介して、それぞれコンデンサ521、520及び519が接続され、スイッチ518、517及び516は、それぞれ信号Vo46、Vo45及びVo44によって駆動される。抵抗515とスイッチ518、517及び516との接続ノードにはバッファ513が接続され、バッファ513の出力と信号Vg20とはANDゲート512に入力される。ANDゲート512の出力が整流スイッチ素子14を駆動する第2の駆動信号Vg2となる。
図7に示した電圧検出回路4は誤差増幅回路2が出力する誤差信号を監視する。出力直流電圧Vo が目標値に等しい場合における誤差信号Ve をVa と表すと、Va >V44>V45>V46の関係が成立するものとする。また、V44、V45及びV46は入力直流電圧Vi が高い程高い値になるものとする。これらの点については、第1の実施形態で説明した通りである。
以下に、本発明の第5の実施形態に係るDC−DCコンバータの動作について、図8を参照しながら説明する。なお、図8は、本発明の第5の実施形態に係るDC−DCコンバータの動作波形図を示している。
図8において、出力直流電圧Vo が目標値以下の場合、誤差信号Ve がV44よりも高いので、比較回路44、45及び46は全てLレベルを出力する。このとき、デッドタイム調整回路37のスイッチ516、517及び518は全てGND側へ接続され、コンデンサ519、520及び521はVg22のラインから切り離される。このとき、ANDゲート51の2入力にはどちらもデッドタイム調整回路37に入力される信号Vg20と同じ信号が入力され、第2の駆動信号Vg2としてVg20と等しいパルス信号が出力される。この場合、整流スイッチ素子14のデッドタイムは最小値となる。
次に、出力直流電圧Vo が目標値よりも高くなった場合、誤差信号Ve がV44を下回ると、比較回路44の出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路414の出力がHレベルになり、スイッチ516がバッファ513の入力側へ接続され、バッファ513の出力Vg21には、抵抗515とコンデンサ519とから生成される遅延時間TdaだけVg20よりも遅れた信号が発生する。このとき、ANDゲート512出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Vo が高くなり、誤差信号Ve がV45を下回ると、比較回路45の出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路415の出力がHレベルになり、スイッチ517がバッファ513の入力側へ接続され、バッファ513の出力Vg21には、抵抗515とコンデンサ519及び520から生成される遅延時間TdbだけVg20よりも遅れた信号が発生する。このとき、ANDゲート512の出力には、Vg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Vo が高くなり、誤差信号Ve がV46を下回ると、比較回路46の出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路416の出力がHレベルになり、スイッチ518がバッファ513の入力側へ接続され、バッファ513の出力Vg21には、抵抗515とコンデンサ519、520及び521から生成される遅延時間TdcだけVg20よりも遅れた信号が発生する。このとき、ANDゲート512出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
以上のように、誤差増幅回路2の出力に応じて、遅延生成部におけるコンデンサをスイッチ制御によってその容量値を変え、遅延時間を変えることでデッドタイムを調整する。すなわち、出力直流電圧Vo が目標値以上に高くなるに従い、遅延生成部の容量値が大きくなって遅延時間を延ばす。この遅延時間が、主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子14のボディダイオードの導通時間が増加し、出力直流電圧Vo の上昇を抑制する。その結果、出力直流電圧Vo は目標値をわずかに上回った電位に落ち着く。
(第6の実施形態)
以下、本発明の第6の実施形態に係るDC−DCコンバータについて説明する。
(第6の実施形態)
以下、本発明の第6の実施形態に係るDC−DCコンバータについて説明する。
図9は、本発明の第6の実施形態に係るDC−DCコンバータの回路構成を示している。図9において、図2(a)に示した本発明の第2の実施形態に係るDC−DCコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
本発明の第6の実施形態に係るDC−DCコンバータは、出力直流電圧Vo のレベルによって、抵抗とコンデンサとから構成される遅延回路における容量値を変えることで遅延時間を変え、主スイッチ素子11がオフ状態となってから整流スイッチ素子11がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
図9に示す本発明の第6の実施形態に係るDC−DCコンバータの回路構成が、図2(a)に示す回路構成と異なる点は、電圧検出回路4a及びデッドタイム調整回路37の回路構成を具体的に示している点である。
図9において、電圧検出回路4aは、基準電圧源404a、405a及び406aと、比較回路44a、45a及び46aと、ラッチ回路414a、415a及び416aとを有している。比較回路44a、45a及び46aは、それぞれ、基準電圧源404a、405a及び406aの電圧値V44a、V45a及びV46aを反転入力端子に印加され、それぞれの非反転入力端子に出力直流電圧Vo が入力される。ラッチ回路414a、415a及び416aは、それぞれのD端子に比較回路44a、45a及び46aの出力信号が入力され、それぞれのCK端子に駆動回路33の出力信号Vg20が入力される。ラッチ回路414a、415a及び416aの出力信号をそれぞれVo44a、Vo45a、Vo46aとする。
図9において、デッドタイム調整回路37は、ANDゲート512と、バッファ513及び514と、抵抗515と、コンデンサ519、520及び521と、スイッチ516、517及び518とを有している。バッファ514は駆動回路33の出力信号Vg20が入力される。バッファ514の出力には抵抗515が直列に接続され、抵抗515の他端にはスイッチ518、517及び516を介してそれぞれコンデンサ521、520及び519が接続され、スイッチ518、517及び516はそれぞれ信号Vo46a、Vo45a及びVo44aによって駆動される。抵抗515とスイッチ518、517及び516との接続ノードにはバッファ513が接続され、バッファ513の出力と信号Vg20はANDゲート512に入力される。ANDゲート512の出力が整流スイッチ素子14を駆動する第2の駆動信号Vg2となる。
図9に示した電圧検出回路4aは、出力直流電圧Vo を監視する。出力直流電圧Vo の目標値をVoaと表すと、Voa<V44a<V45a<V46aの関係が成立するものとする。
以下に、本発明の第6の実施形態に係るDC−DCコンバータの動作について、図10を参照しながら説明する。なお、図10は、本発明の第6の実施形態に係るDC−DCコンバータの動作波形図を示している。
図10において、出力直流電圧Vo が目標値以下の場合、出力直流電圧Vo がV44aよりも低いために、比較回路44a、45a及び46aは全てLレベルを出力する。このときに、デッドタイム調整回路37のスイッチ516、517及び518は全てGND側へ接続され、コンデンサ519、520及び521はVg22のラインから切り離されており、ANDゲート512の2入力にはどちらもデッドタイム調整回路37に入力される信号Vg20と等しい信号が入力され、ANDゲート512出力には第2の駆動信号Vg2としてVg20と等しいパルス信号が出力される。この場合、整流スイッチ素子14のデッドタイムは最小値となる。
次に、出力直流電圧Vo が目標値よりも高くなった場合、出力直流電圧Vo がV44aを上回ると、比較回路44aの出力がHレベルに切り替わり、Vg20がLレベルからH レベルに切り替わると、ラッチ回路414aの出力Vo44aがHレベルになり、スイッチ516がバッファ513の入力側へ接続され、バッファ513の出力Vg21には、抵抗515とコンデンサ519とから生成される遅延時間TdaだけVg20よりも遅れた信号が発生する。このとき、ANDゲート512の出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Vo が高くなり、出力直流電圧がV45aを上回ると、比較回路45aの出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わると、ラッチ回路415aの出力がHレベルになり、スイッチ517がバッファ513の入力側へ接続され、バッファ513の出力Vg21には、抵抗515とコンデンサ519及び520から生成される遅延時間TdbだけVg20よりも遅れた信号が発生する。このとき、ANDゲート512の出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Vo が高くなり、出力直流電圧Vo がV46aを上回ると比較回路46aの出力がHレベルに切り替わり、Vg20がLレベルからHレベルに切り替わるとラッチ回路416aの出力がHレベルになり、スイッチ518がバッファ513の入力側へ接続され、バッファ513の出力Vg21には、抵抗515とコンデンサ519、520及び521から生成される遅延時間Tdcだけ遅れた信号が発生する。このとき、ANDゲート512の出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
以上のように、出力直流電圧Vo に応じて、遅延生成部のコンデンサをスイッチ制御によってその容量値を変え、遅延時間を変えることでデッドタイムを調整する。すなわち、出力直流電圧Vo が目標値以上に高くなるに従い、遅延生成部の容量値が大きくなって遅延時間を延ばす。この遅延時間が、主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子14のボディダイオードの導通時間が増加し、出力直流電圧Vo の上昇を抑制する。その結果、出力直流電圧Vo は目標値をわずかに上回った電位に落ち着く。
(第7の実施形態)
以下、本発明の第7の実施形態に係るDC−DCコンバータについて説明する。
(第7の実施形態)
以下、本発明の第7の実施形態に係るDC−DCコンバータについて説明する。
図11は、本発明の第7の実施形態に係るDC−DCコンバータの回路構成を示している。図11において、図1(a)に示した本発明の第1の実施形態に係るDC−DCコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
本発明の第7の実施形態に係るDC−DCコンバータは、誤差増幅信号Ve のレベルに応じて、複数の遅延回路から一つの遅延回路を選択することによって遅延時間を変え、主スイッチ素子11がオフ状態となってから整流スイッチ素子14がオン状態となるまでのデッドタイムを調整する点に特徴を有する。
図11に示す本発明の第7の実施形態に係るDC−DCコンバータの回路構成が、図1(a)に示す構成と異なる点は、電圧検出回路4及びデッドタイム調整回路37の回路構成を具体的に示している点である。
図11において、電圧検出回路4は、基準電圧源407、408及び409と、比較回路47、48及び49とを有している。比較回路47、48及び49は、それぞれ、基準電圧源407、408及び409の電圧値V47、V48及びV49を非反転入力端子に印加され、それぞれの反転入力端子に誤差信号Ve を入力される。比較回路47、48及び49の出力信号をそれぞれVo47、Vo48及びVo49とする。
図11において、デッドタイム調整回路37は、ANDゲート522及び523と、遅延回路530、540及び550を有する。遅延回路530、540及び550には、それぞれVo47、Vo48及びVo49が入力され、遅延回路530、540及び550の出力はANDゲート523に入力される。ANDゲート523の出力と駆動回路33の出力信号Vg20とがANDゲート522に入力され、ANDゲート522出力が整流スイッチ素子14を駆動する第2の駆動信号Vg2となる。
図11において、遅延回路530は、スイッチ531と、バッファ532及び535と、抵抗533と、コンデンサ534とを有する。スイッチ531は信号Vo47によって駆動され、バッファ532の入力に駆動回路33の出力Vg20かVcc電圧かを印加する。バッファ532の出力に抵抗533が直列に接続され、抵抗533の他端にコンデンサ534が接続される。また、抵抗533とコンデンサ534との接続ノードにはバッファ535が接続され、バッファ535の出力がANDゲート523への入力となる。
図11において、遅延回路540は、スイッチ541と、バッファ542及び545と、抵抗543と、コンデンサ544とを有する。スイッチ541は信号Vo48によって駆動され、バッファ542の入力に駆動回路33の出力Vg20かVcc電圧かを印加する。バッファ542の出力に抵抗543が直列に接続され、抵抗543の他端にコンデンサ544が接続される。また、抵抗543とコンデンサ544との接続ノードには、バッファ545が接続され、バッファ545の出力がANDゲート523への入力となる。
図11において、遅延回路550は、スイッチ551と、バッファ552及び555と、抵抗553と、コンデンサ554とを有する。スイッチ551は信号Vo49によって駆動され、バッファ552の入力に駆動回路33の出力Vg20かVcc電圧かを印加する。バッファ552の出力に抵抗553が直列に接続され、抵抗553の他端にコンデンサ554が接続される。また、抵抗553とコンデンサ554との接続ノードにはバッファ555が接続され、バッファ555の出力がANDゲート523への入力となる。
図11に示した電圧検出回路4は、誤差増幅回路2の出力する誤差信号Ve を監視する。出力直流電圧Vo が目標値に等しい場合における誤差信号Ve をVa と表すと、Va >V47>V48>V49の関係が成立するものとする。また、V47、V48、V49は入力直流電圧Vi が高い程高い値になるものとする。これらの点については、第1の実施形態で説明した通りである。また、遅延回路530、540及び550において生成される遅延時間をそれぞれTda、Tdb、及びTdcとしたとき、Tda<Tdb<Tdc という関係式が成立するものとする。
以下に、本発明の第7の実施形態に係るDC−DCコンバータの動作について、図12を参照しながら説明する。なお、図12は、本発明の第7の実施形態に係るDC−DCコンバータの動作波形図を示している。
図12において、出力直流電圧Vo が目標値以下である場合、誤差信号Ve がV47よりも高いので、比較回路47、48及び49は全てLレベルを出力する。このとき、デッドタイム調整回路37のスイッチ531、541及び551は全てVcc側に接続され、ANDゲート523の3入力は全てHレベルになり、ANDゲート523はHレベルを出力し、ANDゲート522の出力には第2の駆動信号Vg2としてVg20と等しいパルス信号が出力される。この場合、整流スイッチ素子14のデッドタイムは最小値となる。
次に、出力直流電圧Vo が目標値より高くなった場合、誤差信号Ve がV47を下回ると、比較回路47の出力Vo47がHレベルに切り替わり、スイッチ531がVg20側に接続される。このとき、ANDゲート523には、遅延回路530により、抵抗533及びコンデンサ534による遅延時間TdaだけVg20信号より遅れた信号と、遅延回路540及び550が出力するHレベルの信号が入力され、ANDゲート523の出力には、遅延回路530による遅延時間TdaだけVg20よりも遅れた信号が出力される。このとき、ANDゲート522出力には、Vg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧が高くなり、誤差信号Ve がV48を下回ると比較回路48の出力Vo48がHレベルに切り替わり、スイッチ541がVg20側に接続される。このとき、ANDゲート523には、遅延回路530により、抵抗533及びコンデンサ534による遅延時間TdaだけVg20信号よりも遅れた信号と、遅延回路540により、抵抗543及びコンデンサ544による遅延時間TdbだけVg20信号よりも遅れた信号と、遅延回路550が出力するHレベル信号が入力され、ANDゲート523の出力には遅延回路540による遅延時間TdbだけVg20よりも遅れた信号が出力される。このとき、ANDゲート522出力には、Vg21の立ち上がりと同時に立上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Vo が高くなり、誤差信号Ve がV49を下回ると比較回路49の出力Vo49がHレベルに切り替わり、スイッチ551がVg20側に接続される。このとき、ANDゲート523には、遅延回路530により、抵抗533とコンデンサ534による遅延時間TdaだけVg20よりも遅れた信号と、遅延回路540により、抵抗543及びコンデンサ544による遅延時間TdbだけVg20信号よりも遅れた信号と、遅延回路550により。抵抗553及びコンデンサ554による遅延時間TdcだけVg20信号よりも遅れた信号とが入力され、ANDゲート523の出力には、遅延回路550による遅延時間TdcだけVg20よりも遅れた信号が出力される。このとき、ANDゲート522の出力には、Vg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
以上のように、誤差増幅回路2の出力に応じて、複数の遅延回路から一つの遅延回路を選択することによって遅延時間を変え、主スイッチ素子がオフ状態となってから整流スイッチ素子がオン状態となるまでのデッドタイムを調整する。すなわち、出力直流電圧Voが目標値以上に高くなるに従い、遅延生成部において選択される遅延回路を変えることにより、遅延時間を延ばす。この遅延時間が主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子14のボディダイオードの導通時間が増加し、出力直流電圧Vo の上昇を抑制する。その結果、出力直流電圧Vo は目標値をわずかに上回った電位に落ち着く。
(第8の実施形態)
以下、本発明の第8の実施形態に係るDC−DCコンバータについて説明する。
(第8の実施形態)
以下、本発明の第8の実施形態に係るDC−DCコンバータについて説明する。
図13は、本発明の第8の実施形態に係るDC−DCコンバータの回路構成を示している。図13において、図2(a)に示した本発明の第2の実施形態に係るDC−DCコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
本発明の第8の実施形態に係るDC−DCコンバータは、出力直流電圧Vo のレベルに応じて、複数の遅延回路から一つの遅延回路を選択することで遅延時間を変えることにより、主スイッチ素子11がオフ状態となってから整流スイッチ素子14がオン状態となるまでのデッドタイムを調整する点に特徴を有している。
図13に示す本発明の第8の実施形態に係るDC−DCコンバータの回路構成が、図2(a)に示す回路構成と異なる点は、電圧検出回路4a及びデッドタイム調整回路37の回路構成を具体的に示している点である。
図13において、電圧検出回路4aは、基準電圧源407a、408a及び409aと、比較回路47a、48a及び49aとを有する。比較回路47a、48a及び49aは、それぞれ基準電圧源407a、408a及び409aの電圧値V47a、V48a及びV49aが反転入力端子に印加され、それぞれの非反転入力端子に出力直流電圧Vo が入力される。比較回路47a、48a、49aの出力信号はそれぞれVo47a、Vo48a及びVo49aとする。
図13において、デッドタイム調整回路37は、ANDゲート522及び523と、遅延回路530、540及び550を有する。遅延回路530、540及び550には、それぞれVo47a、Vo48a及びVo49aが入力され、遅延回路530、540及び550の出力はANDゲート523に入力される。ANDゲート523の出力と駆動回路33の出力信号Vg20とがANDゲート522に入力され、ANDゲート522出力が整流スイッチ素子14を駆動する第2の駆動信号Vg2となる。
図13において、遅延回路530は、スイッチ531と、バッファ532及び535と、抵抗533と、コンデンサ534とを有する。スイッチ531は信号Vo47aによって駆動され、バッファ532の入力に駆動回路33の出力Vg20かVcc電圧かを印加する。バッファ532の出力に抵抗533が直列に接続され、抵抗533の他端にコンデンサ534が接続される。また、抵抗533とコンデンサ534との接続ノードにはバッファ535が接続され、バッファ535の出力がANDゲート523への入力となる。
図13において、遅延回路540は、スイッチ541と、バッファ542及び545と、抵抗543と、コンデンサ544とを有する。スイッチ541は信号Vo48aによって駆動され、バッファ542の入力に駆動回路33の出力Vg20かVcc電圧かを印加する。バッファ542の出力に抵抗543が直列に接続され、抵抗543の他端にコンデンサ544が接続される。また、抵抗543とコンデンサ544との接続ノードには、バッファ545が接続され、バッファ545の出力がANDゲート523への入力となる。
図13において、遅延回路550は、スイッチ551と、バッファ552及び555と、抵抗553と、コンデンサ554を有する。スイッチ551は信号Vo49aによって駆動され、バッファ552の入力に駆動回路33の出力Vg20かVcc電圧かを印加する。バッファ552の出力に抵抗553が直列に接続され、抵抗553の他端にコンデンサ554が接続される。また、抵抗553とコンデンサ554との接続ノードにはバッファ555が接続され、バッファ555の出力がANDゲート523への入力となる。
図13に示した電圧検出回路4aは、出力直流電圧Vo を監視する。出力直流電圧Vo の目標値をVoaと表すと、Voa<V47a<V48a<V49aの関係が成立するものとする。また、遅延回路530、540及び550において生成される遅延時間をそれぞれTda、Tdb及びTdcとしたとき、Tda<Tdb<Tdcという関係式が成立するものとする。
以下に、本発明の第8の実施形態に係るDC−DCコンバータの動作について、図14を参照しながら説明する。なお、図14は、本発明の第8の実施形態に係るDC−DCコンバータの動作波形図を示している。
図14において、出力直流電圧Vo が目標値以下の場合、出力直流電圧Vo がV47aよりも低いので、比較回路47a、48a及び49aは全てLレベルを出力する。このとき、デッドタイム調整回路37のスイッチ531、541及び551は全てVcc側に接続され、ANDゲート523の3入力は全てHレベルになり、AND523はHレベルを出力し、AND522の出力には第2の駆動信号Vg2としてVg20と等しいパルス信号が出力される。この場合、整流スイッチ素子14のデッドタイムは最小値となる。
次に、出力直流電圧Vo が目標値よりも高くなった場合、出力直流電圧Vo がV47aを上回ると、比較回路47aの出力がHレベルに切り替わり、スイッチ531がVg20側に接続される。このとき、ANDゲート523には、遅延回路530により、抵抗533及びコンデンサ534による遅延時間TdaだけVg20信号よりも遅れた信号と、遅延回路540及び550が出力するHレベルの信号が入力され、ANDゲート523の出力には、遅延回路530による遅延時間TdaだけVg20よりも遅れた信号が出力される。このとき、ANDゲート522出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
さらに、出力直流電圧Vo が高くなり、出力直流電圧Vo がV48aを上回ると、比較回路48aの出力がHレベルに切り替わり、スイッチ541がVg20側に接続される。このとき、ANDゲート523には、遅延回路530により、抵抗533及びコンデンサ534による遅延時間TdaだけVg20よりも遅れたパルスと、遅延回路540により、抵抗543及びコンデンサ544による遅延時間TdbだけVg20遅れたパルスと、遅延回路550が出力するHレベルの信号が入力され、ANDゲート523の出力には遅延回路540による遅延時間TdbだけVg20よりも遅れたパルスが出力される。このとき、ANDゲート522出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がるパルスが出力される。
さらに、出力直流電圧Vo が高くなり、出力直流電圧Vo がV49aを上回ると比較回路49aの出力がHレベルに切り替わり、スイッチ551がVg20側に接続される。このとき、ANDゲート523には遅延回路530により、Vg20信号よりも抵抗533とコンデンサ534による遅延時間Tdaだけ遅れたパルスと、遅延回路540により、抵抗543及びコンデンサ544による遅延時間TdbだけVg20信号よりも遅れたパルスと、遅延回路550により、抵抗553とコンデンサ554による遅延時間TdcだけVg20信号よりも遅れたパルスとが入力され、ANDゲート523の出力には、遅延回路550による遅延時間TdcだけVg20よりも遅れたパルスが出力される。このとき、ANDゲート522出力にはVg21の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がるパルスが出力される。
以上のように、出力直流電圧Vo に応じて、複数の遅延回路から一つの遅延回路を選択することで遅延時間を変え、主スイッチ素子がオフ状態となってから整流スイッチ素子14がオン状態となるまでのデッドタイムを調整する。すなわち、出力直流電圧Vo が目標値以上に高くなるに従い、遅延生成部において選択される遅延回路を変えることにより、遅延時間を延ばす。この遅延時間が主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると、整流スイッチ素子14のボディダイオードの導通時間が増加し、出力直流電圧Vo の上昇を抑制する。その結果、出力直流電圧Vo は目標値をわずかに上回った電位に落ち着く。
(第9の実施形態)
以下、本発明の第9の実施形態に係るDC−DCコンバータについて説明する。
(第9の実施形態)
以下、本発明の第9の実施形態に係るDC−DCコンバータについて説明する。
図15は、本発明の第9の実施形態に係るDC−DCコンバータの回路構成を示している。図15において、図1(a)に示した本発明の第1の実施形態に係るDC−DCコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
本発明の第9の実施形態に係るDC−DCコンバータは、一定電流でコンデンサを充電し、コンデンサの充電電圧が、誤差信号Ve のレベルによって変わる電圧に到達するまでの充電時間により、主スイッチ素子11がオフ状態となってから整流スイッチ素子14がオン状態となるまでのデッドタイムを調整する。
図15に示す本発明の第9の実施形態に係るDC−DCコンバータの回路構成が、図1(a)に示す構成と異なる点は、電圧検出回路4及びデッドタイム調整回路37の回路構成を具体的に示している点である。
図15において、電圧検出回路4は、誤差増幅回路4001と、抵抗4002、4003、4004及び4005とを有する。誤差増幅回路4001の反転入力端子には抵抗4002及び4003が接続される。抵抗4002の他端には誤差信号Ve が入力される。抵抗4003の他端は誤差増幅回路4001の出力に接続される。誤差増幅回路4001の非反転入力端子には抵抗4004及び4005が接続され、抵抗4004の他端はGNDに接続され、抵抗4005の他端はVi に接続される。
図15において、デッドタイム調整回路37は、比較回路560と、ANDゲート561と、電圧源562と、コンデンサ563と、電流源565と、スイッチ564と、インバータ566とを有する。比較回路560の反転入力端子には誤差増幅回路4001の出力が接続され、比較回路560の非反転入力端子には電圧源562が接続される。電圧源562の他端にはコンデンサ563が接続され、コンデンサ563の他端はGNDに接続される。電圧源562とコンデンサ563との接続ノードには電流源565が接続される。電圧源562とコンデンサ563と電流源565との共通接続ノードにはスイッチ564が接続される。スイッチ564の他端はGNDに接続され、スイッチ564はインバータ566の出力によって駆動される。インバータ566の入力端には駆動回路33の出力Vg20が入力される。比較回路560の出力端子と駆動回路33の出力Vg20がANDゲート561の入力に接続され、ANDゲート561の出力が整流スイッチ素子14を駆動する第2の駆動信号Vg2となる。
図15において、電圧検出回路4は、誤差増幅回路2の出力する誤差信号Ve を監視する。電圧検出回路4の入力となる誤差信号Ve 及び入力直流電圧Vi と、電圧検出回路4の出力Vm5との関係は、抵抗4002及び4003の抵抗値をr、抵抗4004及び4005の抵抗値をそれぞれR1及びR2とすると、次式(5)のように表すことができる。
Vm5=((2×R1×Vi )/(R1+R2))−Ve ・・・(5)
抵抗4002、4003、4004及び4005の値は、出力直流電圧Ve が目標値以下である場合に、次式(6)
((2×R1×Vi )/(R1+R2))≦Ve ・・・(6)
が成立するように設定する。
抵抗4002、4003、4004及び4005の値は、出力直流電圧Ve が目標値以下である場合に、次式(6)
((2×R1×Vi )/(R1+R2))≦Ve ・・・(6)
が成立するように設定する。
以下に、本発明の第9の実施形態に係るDC−DCコンバータの動作について、図16を参照しながら説明する。なお、図16は、本発明の第9の実施形態に係るDC−DCコンバータの動作波形図を示している。
図16において、出力直流電圧Vo が目標値以下の場合、誤差信号Ve は、(2×R1×Vi )/(R1+R2)よりも高いので、誤差増幅回路4001は、出力Vm5にLレベルを出力する。デッドタイム調整回路37の比較回路560の非反転入力端子Vp5には 、電圧源562の電圧Voffsetだけコンデンサ563の両端電圧よりも高い電圧が入力されており、Vg20がLレベルのときスイッチ564がオン状態となってコンデンサ563を放電し、非反転入力端子Vp5には電圧源562の電圧Voffsetが入力される。このとき、非反転入力端子Vp5の電圧は、電圧VoffsetだけVm5の電圧よりも高いので、比較回路560の出力V560にはHレベルが出力され、ANDゲート561の出力Vg2にはVg20と等しいパルス信号が出力される。この場合、整流スイッチ素子14のデッドタイムは最小値となる。
次に、出力直流電圧Vo が目標値よりも高くなった場合、誤差信号Ve は、(2×R1×Vi)/(R1+R2)を下回り、誤差増幅回路4001の出力Vm5には、誤差信号Veのレベルに応じた電圧が出力される。比較回路560の非反転入力端子Vp5には、電圧源562の電圧Voffsetだけコンデンサ563の充放電電圧よりも高い電圧が入力されており、Vg20がLレベルからHレベルに切り替わると、スイッチ564がオフ状態となってコンデンサ563が充電され、Vp5が誤差増幅回路4001の出力電圧Vm5を上回ると、比較回路560の出力V560はLレベルからHレベルに切り替わる。次に、Vg20がHレベルからLレベルに切り替わると、スイッチ564がオン状態となってコンデンサ563が放電され、比反転入力端子Vp5が誤差増幅回路4001の出力電圧Vm5を下回ると、比較回路560の出力V560はHレベルからLレベルに切り替わる。ANDゲート561の出力にはV560の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
以上のように、第2の駆動信号Vg2は、誤差信号Veが下がり電圧Vm5が高くなる程整流スイッチ素子14をターンオンさせるのが遅くなり、駆動回路33の出力Vg20がLレベルに切り替わるのと同じタイミングで整流スイッチ素子14をターンオフさせる。また、主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでの時間は、誤差増幅回路2の誤差信号Ve が下がれば下がる程に電圧Vm5が高くなるために長くなる。すなわち、出力直流電圧Vo が目標値以上に高くなるに従い、遅延生成部におけるコンデンサの充電電圧の目標値が高くなって遅延時間が延びる。この遅延時間が、主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると整流スイッチ素子14のボディダイオードの導通時間が増加し、出力直流電圧Vo の上昇を抑制する。その結果、出力直流電圧Vo は目標値をわずかに上回った電位に落ち着く。
(第10の実施形態)
以下、本発明の第10の実施形態に係るDC−DCコンバータについて説明する。
(第10の実施形態)
以下、本発明の第10の実施形態に係るDC−DCコンバータについて説明する。
図17は、本発明の第10の実施形態に係るDC−DCコンバータの回路構成を示している。図17において、図2(a)に示した本発明の第2の実施形態に係るDC−DCコンバータの構成要素に相当する構成要素については同一の符号を付しており、その説明は繰り返さない。
本発明の第10の実施形態に係るDC−DCコンバータは、一定電流でコンデンサを充電し、コンデンサの充電電圧が、誤差信号Ve のレベルによって変わる電圧に到達するまでの充電時間により、主スイッチ素子11がオフ状態となってから整流スイッチ素子14がオン状態となるまでのデッドタイムを調整する。
図17に示す本発明の第10の実施形態に係るDC−DCコンバータの回路構成が、図2(a)に示す構成と異なる点は、電圧検出回路4a及びデッドタイム調整回路37の回路構成を具体的に示している点である。
図17において、電圧検出回路4aは、基準電圧源4007と、誤差増幅回路4006とを有する。誤差増幅回路4006は、基準電圧源4007の電圧値V4007を非反転入力端子に印加され、反転入力端子に出力直流電圧Vo を入力される。
図17において、デッドタイム調整回路37は、比較回路560と、ANDゲート561と、電圧源562と、コンデンサ563と、電流源565と、スイッチ564と、インバータ566とを有する。比較回路560の反転入力端子には誤差増幅回路4006の出力が接続され、比較回路560の非反転入力端子には電圧源562が接続される。電圧源562の他端にはコンデンサ563が接続され、コンデンサ563の他端はGNDに接続される。電圧源562とコンデンサ563との接続ノードには電流源565が接続される。電圧源562とコンデンサ563と電流源565との接続ノードにはスイッチ564が接続される。スイッチ564の他端はGNDに接続され、スイッチ564はインバータ566の出力によって駆動される。インバータ566の入力端には駆動回路33の出力Vg20が入力される。比較回路560の出力端子と駆動回路33の出力Vg20がANDゲート561の入力に接続され、ANDゲート561の出力が整流スイッチ素子14を駆動する第2の駆動信号Vg2となる。
図17に示した電圧検出回路4aは、出力直流電圧Voを監視する。出力直流電圧Voの目標値をVoaと表し、Voa<V4007の関係が成立するものとする。
以下に、本発明の第10の実施形態に係るDC−DCコンバータの動作について、図18を参照しながら説明する。なお、図18は、本発明の第10の実施形態に係るDC−DCコンバータの動作波形図を示している。
図18において出力直流電圧Vo が目標値以下の場合、誤差増幅回路4006は出力Vm56にLレベルを出力する。デッドタイム調整回路37の比較回路560の非反転入力端子Vp5にはコンデンサ563の両端電圧より電圧源562の電圧Voffsetだけ高い電圧が入力されており、Vg20がLレベルのときスイッチ564がオン状態となってコンデンサ563を放電し、Vp5には電圧源562の電圧Voffsetが入力される。このとき、Vp5の電圧はVm56の電圧よりもVoffsetだけ高いので、比較回路560の出力V560にはHレベルが出力され、ANDゲートの出力Vg2には、Vg20と等しいパルス信号が出力される。この場合、整流スイッチ素子14のデッドタイムは最小値となる。
次に、出力直流電圧が目標値より高くなった場合、誤差増幅回路4006の出力Vm56には入力電圧差に応じた電圧が出力される。比較回路560の非反転入力端子Vp5には、電圧源562の電圧Voffsetだけコンデンサ563の充放電電圧よりも高い電圧が入力されており、Vg20がLレベルからHレベルに切り替わるとスイッチ564がオフ状態となってコンデンサ563が充電され、Vp5が誤差増幅回路4006の出力電圧Vm56を上回ると、比較回路560の出力V560はLレベルからHレベルに切り替わる。
次に、Vg20がHレベルからLレベルに切り替わると、スイッチ564がオン状態となってコンデンサ563が放電され、Vp5が誤差増幅回路4006の出力電圧Vm56を下回ると、比較回路560の出力V560はHレベルからLレベルに切り替わる。ANDゲート561の出力にはV560の立ち上がりと同時に立ち上がり、Vg20の立下りと同時に立下がる第2の駆動信号Vg2が出力される。
以上のように第2の駆動信号Vg2は、出力直流電圧Vo に基づく電圧Vm56が高い程整流スイッチ素子14をターンオンさせるのが遅くなり、駆動回路33の出力Vg20がLレベルに切り替わるのと同じタイミングで整流スイッチ素子14をターンオフさせる。また、主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでの時間は、出力直流電圧Vo が上がれば上がる程にVm56の電圧が高くなるために長くなる。すなわち、出力直流電圧Vo が目標値以上に高くなるに従い、遅延生成部におけるコンデンサの充電電圧の目標値が高くなることにより、遅延時間が延びる。この遅延時間が、主スイッチ素子11がターンオフしてから整流スイッチ素子14がターンオンするまでのデッドタイムとなる。デッドタイムが大きくなると整流スイッチ素子14のボディダイオードの導通時間が増え、出力直流電圧Vo の上昇を抑制する。その結果、出力直流電圧Vo は目標値をわずかに上回った電位に落ち着く。
なお、以上で説明した第1〜10の実施形態に係るDC−DCコンバータでは、降圧コンバータを用いて説明したが、本発明は降圧コンバータに限定されるものではない。交互にオン・オフ動作を行なう主スイッチ素子と整流スイッチ素子とにより、インダクタへのエネルギーの蓄積と放出とを繰り返し、インダクタの電圧を整流平滑して出力を得る全ての同期整流型のスイッチング式のDC−DCコンバータに対して、本発明を適用することができる。
また、以上で説明した第1〜10の実施形態に係るDC−DCコンバータは、チョッパ回路1に第1の駆動信号Vg1を出力すると共にデッドタイム調整回路37に信号Vg20を出力する駆動回路33を設けたより好ましい回路構成を有しているが、駆動回路33は必ずしも必須の回路ではなく、比較回路32から第1の駆動信号Vg1及び信号Vg20を出力する構成であっても構わない。
また、以上で説明したように、第2、4、6、8、及び10の実施形態に係るDC−DCコンバータでは、出力直流電圧Voを直接監視する電圧検出回路4aを有する構成である点で、誤差信号Ve を監視する電圧検出回路4を有する第1、3、5、7、及び9の実施形態に係るDC−DCコンバータに比較して、応答特性に優れるという利点がある。
また、以上で説明した各実施形態において、誤差増幅器2から出力される誤差信号Veの動作を反転させると共に、電流検出信号Vc の論理を反転させるような構成とすることによっても、本発明は同様に実施可能である。
本発明のDC−DCコンバータは、携帯機器等の様々な電子機器の電源装置として有用である。
1 チョッパ回路
2 誤差増幅回路(出力誤差検出部)
3 制御駆動回路(制御部)
4 電圧検出回路(電圧検出部)
11 主スイッチ素子(第1のスイッチ)
12 インダクタ
13 平滑コンデンサ(平滑部)
14 整流スイッチ素子(第2のスイッチ)
15 負荷
31 発振回路
32 比較回路
33 駆動回路
34 ラッチ回路
35 NORゲート
36 電流検出回路
37 デッドタイム調整回路
2 誤差増幅回路(出力誤差検出部)
3 制御駆動回路(制御部)
4 電圧検出回路(電圧検出部)
11 主スイッチ素子(第1のスイッチ)
12 インダクタ
13 平滑コンデンサ(平滑部)
14 整流スイッチ素子(第2のスイッチ)
15 負荷
31 発振回路
32 比較回路
33 駆動回路
34 ラッチ回路
35 NORゲート
36 電流検出回路
37 デッドタイム調整回路
Claims (6)
- インダクタと、
入力直流電圧が供給される第1のスイッチと、
前記第1のスイッチのオン・オフ動作に対して相補的にオン・オフ動作を行い、前記インダクタの電圧を整流する第2のスイッチと、
前記インダクタを流れる電流を平滑化して出力直流電圧を生成する平滑部と、
前記出力直流電圧と与えられた基準電圧との誤差に応じた誤差信号を生成する出力誤差検出部と、
前記第1のスイッチがオン状態であるときに前記インダクタに流れ込む電流の大きさに応じた電流検出信号を生成する電流検出部と、
前記出力直流電圧又は前記誤差信号に基づいて、前記出力直流電圧が目標値よりも大きいときに、前記出力直流電圧と前記目標値との差電圧に相当する電圧検出信号を生成する電圧検出部と、
前記電流検出信号の信号レベルが前記誤差信号の信号レベルに到達すると、前記第1のスイッチをオフ状態とすると共に、前記電圧検出信号に基づいて、前記第1のスイッチがオフ状態となってから前記第2のスイッチがオン状態となるまでの時間を示すデッドタイムが、前記出力直流電圧が前記目標値よりも大きいほど長くなるように、前記第1のスイッチ及び前記第2のスイッチのオン・オフ動作を制御する制御部とを備えている
ことを特徴とするDC−DCコンバータ。 - 前記電圧検出部は、
前記入力直流電圧に応じた基準信号を生成する信号生成回路と、
前記出力直流電圧が前記目標値よりも大きいときに、前記誤差信号と前記基準信号との差分を増幅することにより、前記電圧検出信号を生成する増幅回路とを有している
ことを特徴とする請求項1に記載のDC−DCコンバータ。 - 前記制御部は、
抵抗とコンデンサとを含み、前記電圧検出信号に基づいて、前記抵抗の抵抗値を変化させることにより、前記デッドタイムを調整するデッドタイム調整回路を有している
ことを特徴とする請求項1に記載のDC−DCコンバータ。 - 前記制御部は、
抵抗とコンデンサとを含み、前記電圧検出信号に基づいて、前記コンデンサの容量値を変化させることにより、前記デッドタイムを調整するデッドタイム調整回路を有している
ことを特徴とする請求項1に記載のDC−DCコンバータ。 - 前記制御部は、
入力される信号に互いに異なる遅延を持たせて出力する複数の遅延回路を含み、前記電圧検出信号に基づいて、前記複数の遅延回路のうち、所望の遅延回路を選択することにより、前記デッドタイムを調整するデッドタイム調整回路を有している
ことを特徴とする請求項1に記載のDC−DCコンバータ。 - 前記制御部は、
コンデンサを含み、前記コンデンサの電圧が前記電圧検出信号に基づいた電圧に到達するまでの時間に応じて、前記デッドタイムを調整するデッドタイム調整回路を有している
ことを特徴とする請求項1に記載のDC−DCコンバータ。
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JP2005340840A JP2007151271A (ja) | 2005-11-25 | 2005-11-25 | Dc−dcコンバータ |
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-
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- 2005-11-25 JP JP2005340840A patent/JP2007151271A/ja active Pending
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