JP2007151100A - サンプルアンドホールド回路 - Google Patents

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Abstract

【課題】複数のサンプリング容量と共通のオペアンプで時分割にサンプルアンドホールドする場合にて、回路規模のさらなる縮小が求められている。
【解決手段】複数のサンプリング容量Ｃａ〜Ｃｄは、複数チャネルの入力アナログ信号をチャネルごとにサンプリングする。スイッチＳＷａ６〜ＳＷｄ６は、サンプリング容量数に対応して設けられ、各サンプリング容量Ｃａ〜Ｃｄの一端でサンプリングした電圧を、その他端からオペアンプ１０に選択的に出力する。帰還用容量Ｃ１０は、オペアンプ１０の入力端子と出力端子とを接続する帰還経路に設けられる。Ｓ＆Ｈ回路１００は、スイッチＳＷａ６〜ＳＷｄ６が選択的にオンされることにより、時分割にサンプルアンドホールドする。
【選択図】図７

Description

本発明は、複数チャネルの入力アナログ信号を共通のオペアンプで時分割にサンプルアンドホールドするサンプルアンドホールド回路に関する。
サンプルアンドホールド回路（以下適宜、Ｓ＆Ｈ回路と表記する。）とは、任意の時刻におけるアナログ信号の電圧をサンプルして、その電圧を保持する回路である。Ｓ＆Ｈ回路は、時間と共に変化している信号をアナログデジタル変換（以下適宜、ＡＤ変換と表記する。）するとき、ＡＤ変換器への入力電圧を得るために利用されることも多い。
Ｓ＆Ｈ回路を小型化するため、複数のサンプリング部と共通のホールド部を備え、時分割に入力信号をサンプルしホールドする手法が開示されている（例えば、特許文献１の図１参照）。また、Ｓ＆Ｈ回路の一態様として、入力端子にサンプリング容量を直列に挿入したスイッチトキャパシタ型オペアンプが知られている（例えば、特許文献１の図１７参照）。
特開２００４−１５８１３８号公報 特開平８−１２５４９５号公報
上記特許文献１の図１に示すように、複数のサンプリング部と共通のホールド部を備えたＳ＆Ｈ回路は、複数チャネルの入力信号をサンプルしてホールドすることができ、また、ホールド部を共通化しない構成と比較して回路面積を縮小することができる。本発明者は、このようなＳ＆Ｈ回路にて、回路面積をさらに縮小する手法を見出した。
本発明はこうした状況に鑑みなされたものであり、その目的は、回路規模が小さく、複数チャネルの入力に対応したサンプルアンドホールド回路を提供することにある。
上記課題を解決するために、本発明のある態様のサンプルアンドホールド回路は、一つのオペアンプと、オペアンプの入力端子と出力端子とを接続する帰還経路に設けられる一つの帰還容量と、複数チャネルの入力アナログ信号をチャネルごとにサンプリングするための複数のサンプリング容量と、複数のサンプリング容量の一端でサンプリングした電圧を、その他端から前記オペアンプに選択的に入力するための前記容量の数に対応したスイッチと、を備え、スイッチが選択的にオンされることにより、時分割にサンプルアンドホールドする。
この態様によると、帰還容量を複数チャネルで共通化することにより、複数チャネルの入力に対応したサンプルアンドホールド回路にて、回路規模を小さくすることができる。
本発明の別の態様もサンプルアンドホールド回路である。このサンプルアンドホールド回路は、一つのオペアンプと、複数チャネルの入力アナログ信号をチャネルごとにサンプリングするための複数のサンプリング容量と、複数のサンプリング容量の一端でサンプリングした電圧を、その他端からオペアンプに選択的に入力するための容量数に対応した第１のスイッチと、サンプリング期間中のサンプリング容量の他端に、オペアンプのオートゼロ状態の入力ノード電圧に対応した電圧を印加するためのオートゼロ電圧生成回路と、を備える。第１のスイッチが選択的にオンされることにより、時分割にサンプルアンドホールドする。
この態様によると、複数チャネルの入力に対応したサンプルアンドホールド回路にて、回路規模を小さくすることができる。また、サンプリング容量とオペアンプが非接続状態でも、サンプリング期間中のサンプリング容量の他端がオートゼロ状態のオペアンプに接続された状態を仮想的に作り出すことができ、複数チャネルのアナログ信号をサンプリングする場合におけるサンプリング電圧の精度低下を抑制することができる。
サンプリング容量の他端とオートゼロ電圧生成回路との間に、サンプリング容量数に対応した第２のスイッチをさらに備えてもよい。第１のスイッチのサイズと第２のスイッチのサイズとをチャネルごとに対応させてもよい。この態様によると、第２のスイッチをオフするときに発生するフィードスルーノイズを第１のスイッチをオンするときにキャンセルすることができ、ノイズの影響を抑制することができる。
オートゼロ電圧生成回路は、前記第１のスイッチのすべてがオフしてから次にオンするまでの期間の範囲内にて、適宜、スタンバイ状態に制御されてもよいし、第２のスイッチがすべてオフしている期間の少なくとも一部の期間、スタンバイ状態または省電力状態に制御されてもよい。この態様によると、オートゼロ電圧生成回路の消費電力を低減することができる。
オートゼロ電圧生成回路は、オートゼロ電圧を生成するための専用回路、または前記オペアンプ内のもしくはその他のオペアンプ内の自己バイアス電圧生成回路であってもよい。自己または他のオペアンプ内の自己バイアス電圧生成回路を利用すると、回路規模増大を抑制することができる。
本発明の別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、上述した態様のサンプルアンドホールド回路を搭載した。当該サンプルアンドホールド回路を、ＡＤ変換器への入力アナログ信号をサンプリングする回路に適用してもよい。また、アナログ信号を複数回に分けてデジタル信号に変換する方式の場合、サンプルアンドホールドしたアナログ値から、変換出力されたデジタル値をアナログ値に変換した値を減算増幅する回路に適用してもよい。また、前段ステージから入力アナログ信号と自己のステージからフィードバックしてくる入力アナログ信号を選択的にサンプリングする回路に適用してもよい。
この態様によると、アナログデジタル変換全体の回路規模増大を抑制することもできる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、複数チャネルの入力に対応したサンプルアンドホールド回路にて、回路規模を小さくすることができる。
図１は、本発明の実施形態１におけるＳ＆Ｈ回路１００の構成を示す。当該Ｓ＆Ｈ回路１００は、４チャネルの入力を備えるシングルエンドのスイッチトキャパシタ型の構成である。４チャネルの入力アナログ電圧Ｖｉｎａ、Ｖｉｎｂ、ＶｉｎｃおよびＶｉｎｄは、それぞれＡｃｈ第１スイッチＳＷａ２、Ｂｃｈ第１スイッチＳＷｂ２、Ｃｃｈ第１スイッチＳＷｃ２およびＤｃｈ第１スイッチＳＷｄ２を介して、Ａｃｈサンプリング用容量Ｃａ、Ｂｃｈサンプリング用容量Ｃｂ、Ｃｃｈサンプリング用容量ＣｃおよびＤｃｈサンプリング用容量Ｃｄの一方の電極に印加される。リファレンス電圧Ｒｅｆａ、Ｒｅｆｂ、ＲｅｆｃおよびＲｅｆｄも、Ａｃｈ第２スイッチＳＷａ４、Ｂｃｈ第２スイッチＳＷｂ４、Ｃｃｈ第２スイッチＳＷｃ４、Ｄｃｈ第２スイッチＳＷｄ４を介して、Ａｃｈサンプリング用容量Ｃａ、Ｂｃｈサンプリング用容量Ｃｂ、Ｃｃｈサンプリング用容量ＣｃおよびＤｃｈサンプリング用容量Ｃｄの上記電極に印加される。
Ａｃｈサンプリング用容量Ｃａ、Ｂｃｈサンプリング用容量Ｃｂ、Ｃｃｈサンプリング用容量ＣｃおよびＤｃｈサンプリング用容量Ｃｄの他方の電極は、それぞれＡｃｈ第３スイッチＳＷａ６、Ｂｃｈ第３スイッチＳＷｂ６、Ｃｃｈ第３スイッチＳＷｃ６およびＤｃｈ第３スイッチＳＷｄ６を介して、オペアンプ１０の反転入力端子に接続される。また、Ａｃｈサンプリング用容量Ｃａ、Ｂｃｈサンプリング用容量Ｃｂ、Ｃｃｈサンプリング用容量ＣｃおよびＤｃｈサンプリング用容量Ｃｄの当該電極は、Ａｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８を介して、外部オートゼロ電圧生成回路２０にも接続される。Ａｃｈ第３スイッチＳＷａ６、Ｂｃｈ第３スイッチＳＷｂ６、Ｃｃｈ第３スイッチＳＷｃ６およびＤｃｈ第３スイッチＳＷｄ６のサイズは、それぞれＡｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８のサイズと実質的に等しく設計される。
オペアンプ１０の非反転入力端子は、接地させる。オペアンプ１０の出力端子と反転入力端子とは、帰還用容量Ｃ１０を介して接続される。外部オートゼロ電圧生成回路２０は、オペアンプ１０のオートゼロ電圧と実質的に等しい電圧を生成し、オペアンプ１０のレプリカ回路として機能する。なお、図１では全チャネルで一つの外部オートゼロ電圧生成回路２０を共通に利用する例を示したが、チャネルごとに一つ外部オートゼロ電圧生成回路２０を設けてもよいし、２チャネルなど複数チャネルごとに一つ外部オートゼロ電圧生成回路２０を設けてもよい。
次に、本実施形態１におけるＳ＆Ｈ回路１００の基本動作を説明する。以下、Ａチャネルの動作を例に説明する。Ａチャネルの入力アナログ電圧Ｖｉｎａをサンプルする場合、Ａｃｈ第１スイッチＳＷａ２をオンし、Ａｃｈ第２スイッチＳＷａ４をオフする。そして、Ａチャネルが選択されている場合、Ａｃｈ第３スイッチＳＷａ６がオンであるため、オペアンプ１０の内部からオートゼロ電圧がＡｃｈサンプリング用容量Ｃａのオペアンプ１０側の電極に印加される。よって、外部からオートゼロ電圧を印加する必要なく、Ａｃｈ第４スイッチＳＷａ８はオフである。
これに対し、Ａチャネルが選択されていない場合、Ａｃｈ第３スイッチＳＷａ６がオフであるため、オペアンプ１０の内部からオートゼロ電圧がＡｃｈサンプリング用容量Ｃａの当該電極に印加されていない。よって、外部からオートゼロ電圧を印加する必要があり、Ａｃｈ第４スイッチＳＷａ８はオンである。
次に、Ｓ＆Ｈ回路１００がサンプルした電圧値をホールドまたは増幅する場合、Ａｃｈ第１スイッチＳＷａ２をオフし、Ａｃｈ第２スイッチＳＷａ４をオンする。そして、Ａｃｈ第３スイッチＳＷａ６をオンし、Ａｃｈ第４スイッチＳＷａ８をオフする。これにより、オペアンプ１０はサンプルされた電圧値を増幅することができる。
以下、Ｓ＆Ｈ回路１００がホールドまたは増幅するための原理について説明する。オペアンプ１０の入力側ノードＮ１の電荷ＱＡは、オートゼロ期間中、次式（Ａ１）のようになる。
ＱＡ＝Ｃａ（Ｖｉｎａ−Ｖａｇ）…（Ａ１）
Ｃａは容量Ｃａの容量値、Ｖａｇはオペアンプ１０のオートゼロ電圧を表す。
次に、入力側ノードＮ１の電荷ＱＢは、増幅期間中、次式（Ａ２）のようになる。この期間中、入力側ノードＮ１は仮想接地する。
ＱＢ＝Ｃａ（Ｒｅｆａ−Ｖａｇ）＋Ｃ１０（Ｖｏｕｔ−Ｖａｇ）…（Ａ２）
ＲｅｆａはＡチャネルのリファレンス電圧、Ｃ１０は帰還用容量Ｃ１０の容量値を表す。
入力側ノードＮ１には電荷の抜け出る経路がないため、電荷保存則よりＱＡ＝ＱＢとなり、次式（Ａ３）が成立する。
Ｖｏｕｔ＝Ｃａ／Ｃ１０（Ｖｉｎａ−Ｒｅｆａ）＋Ｖａｇ…（Ａ３）
したがって、Ａｃｈサンプリング用容量Ｃａおよび帰還用容量Ｃ１０の容量値を同じにし、リファレンス電圧Ｒｅｆａとオートゼロ電圧Ｖａｇを同じにすれば、入力アナログ電圧Ｖｉｎａをホールドすることができる。その他、各パラメータを調整することにより、増幅することもできる。
図２は、実施例１におけるオペアンプ１０の内部構成を示す。図１では、説明を簡単にするため、シングルエンド方式の例を挙げたが、図２では完全差動方式の内部構成例を説明する。完全差動方式は、シングルエンド方式と比較し、ノイズ耐性があり、出力振幅も大きくとれる。図２では、オペアンプ１０をＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで構成している。以下、Ｐチャネル型ＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタをＰＭＯＳトランジスタと表記し、Ｎチャネル型ＭＯＳ電界効果トランジスタを、ＮＭＯＳトランジスタと表記する。
１対の第１ＰＭＯＳトランジスタＭ２および第２ＰＭＯＳトランジスタＭ４のソース電極には電源電圧Ｖｄｄが与えられ、それらのゲート電極には所定のバイアス電圧が与えられる。１対の第３ＰＭＯＳトランジスタＭ６および第４ＰＭＯＳトランジスタＭ８のゲート電極には所定のバイアス電圧が与えられ、それぞれのソース電極は第１ＰＭＯＳトランジスタＭ２および第２ＰＭＯＳトランジスタＭ４のドレイン電極に接続される。１対の第１ＮＭＯＳトランジスタＭ１０および第２ＮＭＯＳトランジスタＭ１２のゲート電極には所定のバイアス電圧が与えられ、それぞれのドレイン電極は第３ＰＭＯＳトランジスタＭ６および第４ＰＭＯＳトランジスタＭ８のドレイン電極に接続される。
１対の第３ＮＭＯＳトランジスタＭ１４および第４ＮＭＯＳトランジスタＭ１６のゲート電極は、それぞれオペアンプ１０の＋側および−側入力端子に接続され、それぞれのドレイン電極は第１ＮＭＯＳトランジスタＭ１０および第２ＮＭＯＳトランジスタＭ１２のソース電極に接続される。１対の第３ＮＭＯＳトランジスタＭ１４および第４ＮＭＯＳトランジスタＭ１６は、差動対を構成している。このような回路構成は一般的にカスコードアンプまたはカスコードオペアンプと呼ばれる。１対の第５ＮＭＯＳトランジスタＭ１８および第６ＮＭＯＳトランジスタＭ２０のゲート電極には所定のバイアス電圧が与えられ、それらのソース電極はグラウンドに接続され、それぞれのドレイン電極は第３ＮＭＯＳトランジスタＭ１４および第４ＮＭＯＳトランジスタＭ１６のソース電極に接続される。１対の第５ＮＭＯＳトランジスタＭ１８および第６ＮＭＯＳトランジスタＭ２０は、定電流源として機能する。
第３ＰＭＯＳトランジスタＭ６と第１ＮＭＯＳトランジスタＭ１０との接続点電圧は、第７ＮＭＯＳトランジスタＭ２２のゲート電極に印加され、第４ＰＭＯＳトランジスタＭ８と第２ＮＭＯＳトランジスタＭ１２との接続点電圧は、第８ＮＭＯＳトランジスタＭ２４のゲート電極に印加される。第７ＮＭＯＳトランジスタＭ２２および第９ＮＭＯＳトランジスタＭ２６はソースフォロワを構成し、その出力電圧を＋側の出力電圧ＶＯＵＴ（＋）とする。第８ＮＭＯＳトランジスタＭ２４および第１０ＮＭＯＳトランジスタＭ２８もソースフォロワを構成し、その出力電圧を−側の出力電圧ＶＯＵＴ（−）とする。
内部オートゼロ電圧生成回路１２は、Ａ〜Ｄｃｈサンプリング用容量Ｃａ〜Ｃｄおよび帰還用容量Ｃ１０の一方の電極に印加するオートゼロ電圧を生成する。図２では、第５ＰＭＯＳトランジスタＭ３０および第７ＰＭＯＳトランジスタＭ３４を直列に接続した第１分圧回路、第６ＰＭＯＳトランジスタＭ３２および第８ＰＭＯＳトランジスタＭ３６を直列に接続した第２分圧回路により、＋側および−側のオートゼロ電圧を生成する。もちろん、分圧回路は抵抗その他の素子で構成されてもよい。＋側のオートゼロ電圧は、第１オートゼロ用スイッチＳＷ１２（＋）を介してオペアンプ１０の＋側入力端子に印加され、−側のオートゼロ電圧は、第１オートゼロ用スイッチＳＷ１２（−）を介してオペアンプ１０の−側入力端子に印加される。
なお、外部オートゼロ電圧生成回路２０の代わりに、内部オートゼロ電圧生成回路１２の出力を別経路でＡｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８に接続してもよい。この場合、外部オートゼロ電圧生成回路２０を別途に設ける必要がない。
図３は、実施例２におけるオペアンプ１０の内部構成を示す。このオペアンプ１０は、自己バイアス電圧により、オートゼロ電圧値を調整することができる。
１対の第９ＰＭＯＳトランジスタＭ４０、第１０ＰＭＯＳトランジスタＭ４２のソース電極には電源電圧Ｖｄｄが与えられ、それらのゲート電極には所定のバイアス電圧が与えられる。１対の第１１ＮＭＯＳトランジスタＭ４４および第１２ＮＭＯＳトランジスタＭ４６のゲート電極は、それぞれオペアンプ１０の＋側および−側入力端子に接続され、それぞれのドレイン電極は第９ＰＭＯＳトランジスタＭ４０、第１０ＰＭＯＳトランジスタＭ４２のドレイン電極に接続される。１対の第１１ＮＭＯＳトランジスタＭ４４および第１２ＮＭＯＳトランジスタＭ４６のソース電極は、第１３ＮＭＯＳトランジスタＭ４８のドレイン電極に共通接続する。第１３ＮＭＯＳトランジスタＭ４８のゲート電極には所定のバイアス電圧が与えられ、そのソース電極はグラウンドに接続される。第１３ＮＭＯＳトランジスタＭ４８は、定電流源として機能する。
第９ＰＭＯＳトランジスタＭ４０と第１１ＮＭＯＳトランジスタＭ４４との接続点は、第２オートゼロ用スイッチＳＷ１４（＋）を介してオペアンプ１０の＋側の入力端子に接続される。同様に、第１０ＰＭＯＳトランジスタＭ４２と第１２ＮＭＯＳトランジスタＭ４６との接続点は、第２オートゼロ用スイッチＳＷ１４（−）を介してオペアンプ１０の−側の入力端子に接続される。オートゼロ期間に第２オートゼロ用スイッチＳＷ１４をオンすることにより、オートゼロ電圧を生成することができる。第９ＰＭＯＳトランジスタＭ４０および第１０ＰＭＯＳトランジスタＭ４２のゲート電極に印加するバイアス電圧により、オートゼロ電圧を調整することができる。これらの構成は、上述した内部オートゼロ電圧生成回路１２と同様に機能する。
また、第９ＰＭＯＳトランジスタＭ４０と第１１ＮＭＯＳトランジスタＭ４４との接続点電圧は、第１１ＰＭＯＳトランジスタＭ５０のソース電極に印加され、第１０ＰＭＯＳトランジスタＭ４２と第１２ＮＭＯＳトランジスタＭ４６との接続点電圧は、第１２ＰＭＯＳトランジスタＭ５２のソース電極に印加される。
１対の第１１ＰＭＯＳトランジスタＭ５０および第１２ＰＭＯＳトランジスタＭ５２のゲート電極は、所定のバイアス電圧が印加される。１対の第１４ＮＭＯＳトランジスタＭ５４および第１５ＮＭＯＳトランジスタＭ５６のゲート電極には所定のバイアス電圧が印加され、それらのドレイン電極は第１１ＰＭＯＳトランジスタＭ５０および第１２ＰＭＯＳトランジスタＭ５２のドレイン電極に接続される。１対の第１６ＮＭＯＳトランジスタＭ５８および第１７ＮＭＯＳトランジスタＭ６０のゲート電極には所定のバイアス電圧が印加され、それらのドレイン電極は第１４ＮＭＯＳトランジスタＭ５４および第１５ＮＭＯＳトランジスタＭ５６のソース電極に接続され、それらのソース電極はグラウンドに接続される。第１６ＮＭＯＳトランジスタＭ５８および第１７ＮＭＯＳトランジスタＭ６０は、定電流源として機能する。
第１１ＰＭＯＳトランジスタＭ５０と第１４ＮＭＯＳトランジスタＭ５４との接続点電圧を＋側の出力電圧ＶＯＵＴ（＋）とし、第１２ＰＭＯＳトランジスタＭ５２と第１５ＮＭＯＳトランジスタＭ５６との接続点電圧を−側の出力電圧ＶＯＵＴ（−）とする。外部オートゼロ電圧生成回路２０は、実施例２におけるオペアンプ１０のレプリカ回路を用いることができる。このレプリカ回路は、当該オペアンプ１０とサイズが同じものか、１／２倍など等倍のものを用いることができる。
次に、外部オートゼロ電圧生成回路２０の一例として他のオペアンプを用いる例を説明する。図４は、外部オートゼロ電圧生成回路２０として外部オートゼロ電圧供給用オペアンプ２２を用いた例を示す図である。外部オートゼロ電圧生成回路２０は、複数チャネルの入力に対して、そのチャネル数より少ない複数のオペアンプでサンプルアンドホールドする場合、オートゼロ状態のオペアンプが該当し得る。また、同一半導体基板上に他のオペアンプがある場合などが該当し得る。これらのオペアンプは、図２、図３で説明したような構成により、オートゼロ電圧を生成することができるものである必要がある。
図５は、実施形態１におけるＳ＆Ｈ回路１００の詳細な動作例を説明するための図である。以下、図１に示した構成のＳ＆Ｈ回路１００の動作例を図５を参照しながら説明する。まず、Ｓ＆Ｈ回路１００は、入力アナログ電圧Ｖｉｎａ〜Ｖｉｎｄをサンプルする。同時にサンプルしてもよい。入力アナログ電圧のサンプル中の状態（以下、ステータス１という。）では、Ａｃｈ第２スイッチＳＷａ４、Ｂｃｈ第２スイッチＳＷｂ４、Ｃｃｈ第２スイッチＳＷｃ４およびＤｃｈ第２スイッチＳＷｄ４がオフで、Ａｃｈ第１スイッチＳＷａ２、Ｂｃｈ第１スイッチＳＷｂ２、Ｃｃｈ第１スイッチＳＷｃ２およびＤｃｈ第１スイッチＳＷｄ２がオンとなる。また、Ａｃｈ第３スイッチＳＷａ６、Ｂｃｈ第３スイッチＳＷｂ６、Ｃｃｈ第３スイッチＳＷｃ６およびＤｃｈ第３スイッチＳＷｄ６がオフで、Ａｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８がオンとなる。オペアンプ１０はオートゼロ状態である。
次に、Ｓ＆Ｈ回路１００は、入力アナログ電圧Ｖｉｎａ〜Ｖｉｎｄのサンプルを終了する。サンプルを終了するとき（以下、ステータス２という。）、Ａｃｈ第１スイッチＳＷａ２、Ｂｃｈ第１スイッチＳＷｂ２、Ｃｃｈ第１スイッチＳＷｃ２およびＤｃｈ第１スイッチＳＷｄ２がオフし、Ａｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８がオフする。オペアンプ１０はオートゼロ状態である。
次に、Ｓ＆Ｈ回路１００は、選択したチャネル（ここではＡチャネルとする。）の入力アナログ電圧Ｖｉｎａのホールドまたは増幅を開始する。それらを開始するとき（以下、ステータス３という。）、Ａｃｈ第２スイッチＳＷａ４をオンし、Ａｃｈ第３スイッチＳＷａ６をオンする。オペアンプ１０は増幅状態になる。選択していないチャネル（ここではＢ〜Ｄチャネル。）は、ステータス２の回路状態を維持する。
次に、Ｓ＆Ｈ回路１００は、そのチャネルの入力アナログ電圧Ｖｉｎａのホールドまたは増幅を終了する。それらを終了するとき（以下、ステータス４という。）、Ａｃｈ第２スイッチＳＷａ４をオフし、Ａｃｈ第３スイッチＳＷａ６もオフする。オペアンプ１０はオートゼロ状態になり、次の増幅動作に備える。
ステータス１およびステータス２は４チャネル同時に行われ、ステータス３およびステータス４はチャネルごとに時分割処理される。当該Ｓ＆Ｈ回路１００は４チャネルであるため、一回のサンプルあたり、ステータス１→ステータス２→ステータス３→ステータス４→ステータス３→ステータス４→ステータス３→ステータス４→ステータス３→ステータス４と回路状態が遷移していく。
図５は、この回路状態の遷移をタイミングチャートで示す。図５に示すように、Ａｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８がオンしている期間はステータス１のときである。ステータス２、ステータス３およびステータス４の期間はオフであり、チャネル数が多いほどすなわちステータス３とステータス４の繰り返しが多いほど、Ａｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８のオフの期間が長くなる。このオフの期間に、外部オートゼロ電圧生成回路２０をスタンバイさせる。すなわち、一サイクル中の最初のステータス３から最後のステータス３の間、外部オートゼロ電圧生成回路２０をスタンバイさせる。これにより、外部オートゼロ電圧生成回路２０の消費電力を低減することができる。消費電力低減の効果は、チャネル数が多いほど大きくなる。なお、外部オートゼロ電圧生成回路２０をスタンバイさせる代わりに、省電力モードに移行させてもよい。
以上説明したように本実施形態によれば、複数のサンプリング容量と共通のオペアンプで時分割にサンプルアンドホールドするＳ＆Ｈ回路にて、オペアンプ１０に加えて、その帰還用容量Ｃ１０も共有することにより、回路規模を小さくすることができる。また、各チャネルの帰還用容量の値を同じにすることができ、チャネル間における信号のズレを抑制することができる。すなわち、チャネルごとに帰還用容量が設けられる場合、サンプリング用容量の特性バラツキに加えて、帰還用容量の特性バラツキによってもチャネル間に相対的な信号のズレが発生するが、本実施形態では、帰還用容量の特性バラツキの影響をなくすことができる。また、オペアンプと別にオートゼロ電圧発生回路を設けたことにより、あるチャネルの入力信号をオペアンプが増幅している期間も、他のチャネルのサンプリング用容量にオートゼロ電圧を印加することができるため、そのチャネルの入力信号をサンプリングすることができる。すなわち、各チャネルのサンプリングタイミングを任意に設定することができる。また、オペアンプと非接続状態で、サンプリング期間中のチャネルのサンプリング容量のオペアンプ側電極を、オペアンプが接続されている状態と同様の状態に仮想的に保つことができる。よって、単入力で時分割処理しない通常のＳ＆Ｈ回路と比較して発生し得るサンプリング電圧の精度低下を抑制することができる。
また、本実施形態１の構成はフィードスルーノイズが発生する。Ａチャネルで説明すると、Ａｃｈ第４スイッチＳＷａ８をオフした際に、ノードＮａにフィードスルーノイズが加わる。この点、Ａｃｈ第３スイッチＳＷａ６およびＡｃｈ第４スイッチＳＷａ８のサイズを実質的に等しくすることにより、その後にＡｃｈ第３スイッチＳＷａ６をオンした際、当該フィードスルーノイズに相当する電荷をノードＮａから引き抜くことができる。すなわちＡｃｈ第３スイッチＳＷａ６が当該フィードスルーノイズを吸収することになる。他のチャネルも同様である。よって、複数のサンプリング容量と共通のオペアンプで時分割にサンプルアンドホールドするときのフィードスルーノイズの影響を低減することができ、サンプリング電圧の精度低下を抑制することができる。
次に、上述実施形態におけるＳ＆Ｈ回路１００を搭載したＡＤ変換器２００について説明する。図６は、Ｓ＆Ｈ回路１００を搭載したＡＤ変換器２００の構成例を示す。当該ＡＤ変換器２００は、一回のサンプルあたり、非サイクリック型の前段ステージで４ビットを変換し、サイクリック型の後段ステージで２ビットずつ３回変換し、合計１０ビットを出力する。
このＡＤ変換器２００において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第１増幅回路３０および第１ＡＤ変換回路３２に入力される。第１ＡＤ変換回路３２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路３２は、入力されるアナログ信号をデジタル値に変換し、上位４ビットを取り出し、図示しないエンコーダおよび第１ＤＡ変換回路３４に出力する。第１ＤＡ変換回路３４は、第１ＡＤ変換回路３２により変換されたデジタル値をアナログ値に変換する。第１増幅回路３０は、入力されたアナログ信号をサンプルし、所定の期間ホールドして第１減算回路３６に出力する。第１減算回路３６は、第１増幅回路３０の出力から、第１ＤＡ変換回路３４の出力を減算する。
第２増幅回路３８は、第１減算回路３６の出力を４倍に増幅する。なお、第１減算回路３６および第２増幅回路３８は、一体型の第１減算増幅回路４０であってもよい。これによれば、回路を簡素化することができる。
次に、後段ステージについて説明する。ＡＤ変換器用第１スイッチＳＷ２０、ＡＤ変換器用第２スイッチＳＷ２２は、交互にオンオフするスイッチである。ＡＤ変換器用第１スイッチＳＷ２０がオン、ＡＤ変換器用第２スイッチＳＷ２２がオフの状態において、前段ステージからＡＤ変換器用第１スイッチＳＷ２０を介して入力されるアナログ信号は、第３増幅回路４２および第２ＡＤ変換回路４４に入力される。第２ＡＤ変換回路４４も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。第２ＡＤ変換回路４４は、入力されるアナログ信号をデジタル値に変換し、図示しないエンコーダおよび第２ＤＡ変換回路４６に出力する。第２ＤＡ変換回路４６は、第２ＡＤ変換回路４４により変換されたデジタル値をアナログ値に変換する。
第３増幅回路４２は、入力されたアナログ信号を２倍に増幅して、第２減算回路４８に出力する。第２減算回路４８は、第３増幅回路４２の出力から第２ＤＡ変換回路４６の出力を減算して、第４増幅回路５０に出力する。第２ＤＡ変換回路４６の出力は、実質２倍に増幅されている。
第４増幅回路５０は、第２減算回路４８の出力を２倍に増幅する。なお、第２減算回路４８および第４増幅回路５０は、一体型の第２減算増幅回路５２であってもよい。この段階において、ＡＤ変換器用第１スイッチＳＷ２０がオフ、ＡＤ変換器用第２スイッチＳＷ２２がオンの状態に遷移している。第４増幅回路５０において増幅されたアナログ信号は、ＡＤ変換器用第２スイッチＳＷ２２を介して第３増幅回路４２および第２ＡＤ変換回路４４へフィードバックされる。以下、上記の処理が繰り返さる。ここで、第２ＡＤ変換回路４４から冗長ビットを除いて２ビット分のデジタル値を３回出力した場合、後段ステージで６ビット出力することになる。したがって、前段ステージおよび後段ステージ合計で１０ビットのデジタル値を出力することになる。
以上説明したＡＤ変換器２００の入力の前段に上述した実施形態におけるＳ＆Ｈ回路１００を付加することができる。これによれば、複数チャネルの入力アナログ信号を一つのＡＤ変換器でデジタル信号に容易に変換することができる。また、当該ＡＤ変換器２００にて、少なくとも第１減算増幅回路４０、第３増幅回路４２、第２減算増幅回路５２は、複数入力でサンプルアンドホールド動作を必要とするため、上述した実施形態におけるＳ＆Ｈ回路１００を用いることができる。さらに、第１増幅回路３０や、第１ＡＤ変換回路３２、第２ＡＤ変換回路４４内のコンパレータにも当該Ｓ＆Ｈ回路１００を用いることができる。
以上説明したように本実施形態におけるＡＤ変換器２００によれば、複数のサンプリング容量と共通のオペアンプで時分割にサンプルアンドホールドするＳ＆Ｈ回路を用いることにより、回路面積を縮小しながら、信号精度の低下を抑制することができる。
図７は、本発明の実施形態２におけるＳ＆Ｈ回路１００の構成を示す図である。実施形態２におけるＳ＆Ｈ回路１００は、実施形態１におけるＳ＆Ｈ回路１００の構成を簡素化したものである。図７にて、実施形態１におけるＳ＆Ｈ回路１００の構成要素と共通するものについては同一符号が付されており、その説明を省略する。
実施形態２におけるＳ＆Ｈ回路１００は、実施形態１におけるＳ＆Ｈ回路１００が備える外部オートゼロ電圧生成回路２０を持たない。よって、外部オートゼロ電圧生成回路２０と各チャネルのサンプリング用容量Ｃａ〜Ｃｄとの経路を導通または非導通するためのＡｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８も持たない。実施形態２におけるＳ＆Ｈ回路１００は、外部オートゼロ電圧生成回路２０を持たないため、サンプリング期間中、オペアンプ１０からオートゼロ電圧をサンプリング用容量Ｃａ〜Ｃｄに印加する必要がある。
実施形態２におけるＳ＆Ｈ回路１００の動作は、図５を参照して説明した実施形態１におけるＳ＆Ｈ回路１００の動作例と基本的に同様である。以下、相違点について説明する。まず、実施形態２におけるＳ＆Ｈ回路１００は、入力アナログ電圧Ｖｉｎａ〜Ｖｉｎｄを同時にサンプルする。このサンプリング期間中、実施形態１ではＡｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８をオンして、外部オートゼロ電圧生成回路２０からオートゼロ電圧をサンプリング用容量Ｃａ〜Ｃｄに供給していたため、Ａｃｈ第３スイッチＳＷａ６、Ｂｃｈ第３スイッチＳＷｂ６、Ｃｃｈ第３スイッチＳＷｃ６およびＤｃｈ第３スイッチＳＷｄ６はオフであった。この点、実施形態２ではオペアンプ１０からオートゼロ電圧を供給するため、Ａｃｈ第３スイッチＳＷａ６、Ｂｃｈ第３スイッチＳＷｂ６、Ｃｃｈ第３スイッチＳＷｃ６およびＤｃｈ第３スイッチＳＷｄ６がオンする。その後の動作は、実施形態１の動作と同様である。
以上説明したように本実施形態によれば、複数のサンプリング容量と共通のオペアンプで時分割にサンプルアンドホールドするＳ＆Ｈ回路にて、オペアンプ１０に加えて、その帰還用容量Ｃ１０も共有することにより、回路規模を小さくすることができる。実施形態１と比較し、外部オートゼロ電圧生成回路２０が必要なく、スイッチの数を減らすことができるため、回路規模をさらに小さくすることができる。Ａｃｈ第３スイッチＳＷａ６をオフした際に、ノードＮａにフィードスルーノイズが加わが、その後にＡｃｈ第３スイッチＳＷａ６をオンした際、当該フィードスルーノイズに相当する電荷をノードＮａから引き抜くことができる。他のチャネルも同様である。よって、複数のサンプリング容量と共通のオペアンプで時分割にサンプルアンドホールドするときのフィードスルーノイズの影響を低減することができ、サンプリング電圧の精度低下を抑制することができる。
図８は、本発明の実施形態３におけるＳ＆Ｈ回路１００の構成を示す図である。実施形態３におけるＳ＆Ｈ回路１００は、実施形態１におけるＳ＆Ｈ回路１００から外部オートゼロ電圧生成回路２０をなくし、共通スイッチＳＷ９を設けたものである。図８にて、実施形態１におけるＳ＆Ｈ回路１００の構成要素と共通するものについては同一符号が付されており、その説明を省略する。
実施形態３におけるＳ＆Ｈ回路１００では、Ａｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８の接続先が外部オートゼロ電圧生成回路２０ではなく、共通スイッチＳＷ９となる。共通スイッチＳＷ９の一端は、オペアンプ１０の反転入力端子に接続される。他端は、Ａｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８を介して、Ａｃｈサンプリング用容量Ｃａ、Ｂｃｈサンプリング用容量Ｃｂ、Ｃｃｈサンプリング用容量ＣｃおよびＤｃｈサンプリング用容量Ｃｄに並列に接続される。
実施形態３におけるＳ＆Ｈ回路１００の動作は、図５を参照して説明した実施形態１におけるＳ＆Ｈ回路１００の動作例と基本的に同様である。以下、相違点について説明する。まず、実施形態３におけるＳ＆Ｈ回路１００は、入力アナログ電圧Ｖｉｎａ〜Ｖｉｎｄを同時にサンプルする。このサンプリング期間中、実施形態１ではＡｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８をオンして、外部オートゼロ電圧生成回路２０からオートゼロ電圧をサンプリング用容量Ｃａ〜Ｃｄに供給していた。この点、実施形態３ではオペアンプ１０からオートゼロ電圧を供給するため、それらのスイッチに加え、共通スイッチＳＷ９をオンする。その後、サンプリング期間が終了し、Ａチャネルの入力アナログ電圧Ｖｉｎａの増幅期間が開始する際、Ａｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８、Ｄｃｈ第４スイッチＳＷｄ８および共通スイッチＳＷ９をオフする。その後の動作は、実施形態１の動作と同様である。
以上説明したように本実施形態によれば、複数のサンプリング容量と共通のオペアンプで時分割にサンプルアンドホールドするＳ＆Ｈ回路にて、オペアンプ１０に加えて、その帰還用容量Ｃ１０も共有することにより、回路規模を小さくすることができる。実施形態１と比較し、外部オートゼロ電圧生成回路２０を設ける必要がないため、回路規模をさらに小さくすることができる。Ａｃｈ第４スイッチＳＷａ８をオフした際に、ノードＮａにフィードスルーノイズが加わる。この点、Ａｃｈ第３スイッチＳＷａ６およびＡｃｈ第４スイッチＳＷａ８のサイズを実質的に等しくすることにより、その後にＡｃｈ第３スイッチＳＷａ６をオンした際、当該フィードスルーノイズに相当する電荷をノードＮａから引き抜くことができる。すなわちＡｃｈ第３スイッチＳＷａ６が当該フィードスルーノイズを吸収することになる。他のチャネルも同様である。よって、複数のサンプリング容量と共通のオペアンプで時分割にサンプルアンドホールドするときのフィードスルーノイズの影響を低減することができ、サンプリング電圧の精度低下を抑制することができる。
以上、本発明を実施形態をもとに説明した。この実施形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
例えば、図５のタイミングチャートでは、Ａｃｈ第４スイッチＳＷａ８、Ｂｃｈ第４スイッチＳＷｂ８、Ｃｃｈ第４スイッチＳＷｃ８およびＤｃｈ第４スイッチＳＷｄ８を４チャネル同時にオフする例を説明した。この点、必要に応じてチャネルごとにオフするタイミングを調整する場合、そのタイミングに合わせて外部オートゼロ電圧生成回路２０をスタンバイさせる必要がある。これによれば、きめ細やかな調整が可能である。
また、上述した実施形態では、外部オートゼロ電圧生成回路２０をスタンバイさせる期間を、Ａｃｈ第１スイッチＳＷａ２、Ｂｃｈ第１スイッチＳＷｂ２、Ｃｃｈ第１スイッチＳＷｃ２およびＤｃｈ第１スイッチＳＷｄ２がオフしてから次にオンするまでの期間とする例を説明した。この点、これに限ることなく、適用される回路にて最適なタイミングでスタンバイさせることができる。
例えば、チャネルごとにスタンバイ状態に遷移させるタイミングを変えてもよい。オペアンプ１０に接続されるタイミングがチャネルごとに異なることから、外部オートゼロ電圧生成回路２０を同時にスタンバイさせると、短時間であるが、Ａｃｈサンプリング用容量Ｃａ、Ｂｃｈサンプリング用容量Ｃｂ、Ｃｃｈサンプリング用容量ＣｃおよびＤｃｈサンプリング用容量Ｃｄの一端が、外部オートゼロ電圧生成回路２０のスタンバイ状態からオペアンプ１０に接続されるまでの時間が異なることになる。これにより、サンプルアンドホールド動作に悪影響を及ぼす場合、外部オートゼロ電圧生成回路２０のスタンバイ状態からオペアンプ１０に接続されるまでの時間を一致させるよう、外部オートゼロ電圧生成回路２０をスタンバイ状態に遷移させるタイミングをチャネルごとに調整する。なお、この制御を行うには、複数の外部オートゼロ電圧生成回路２０を設ける必要がある。
また、スタンバイ状態から復帰するタイミングを、Ａｃｈ第１スイッチＳＷａ２、Ｂｃｈ第１スイッチＳＷｂ２、Ｃｃｈ第１スイッチＳＷｃ２およびＤｃｈ第１スイッチＳＷｄ２がオンするより先にしてもよい。Ａｃｈ第１スイッチＳＷａ２、Ｂｃｈ第１スイッチＳＷｂ２、Ｃｃｈ第１スイッチＳＷｃ２およびＤｃｈ第１スイッチＳＷｄ２をオンする直前に外部オートゼロ電圧生成回路２０をスタンバイ状態から動作状態に変更すると、すぐに所望の電圧値を得られない場合がある。この点、外部オートゼロ電圧生成回路２０を事前に動作状態にすることにより、所望の電圧値をＡｃｈ第１スイッチＳＷａ２、Ｂｃｈ第１スイッチＳＷｂ２、Ｃｃｈ第１スイッチＳＷｃ２およびＤｃｈ第１スイッチＳＷｄ２をオンした直後から得ることができる。
また、本実施形態におけるＳ＆Ｈ回路１００は、ＡＤ変換器２００への適用に制限されることなく、コンパレータやローパスフィルタおよびピーク値検出回路など、各種回路に適用が可能である。
本発明の実施形態１におけるＳ＆Ｈ回路の構成を示す図である。 実施例１におけるオペアンプの内部構成を示す図である。 実施例２におけるオペアンプの内部構成を示す図である。 外部オートゼロ電圧生成回路として外部オートゼロ電圧供給用オペアンプを用いた例を示す図である。 実施形態１におけるＳ＆Ｈ回路の詳細な動作例を説明するための図である。 Ｓ＆Ｈ回路を搭載したＡＤ変換器の構成例を示す図である。 本発明の実施形態２におけるＳ＆Ｈ回路の構成を示す図である。 本発明の実施形態３におけるＳ＆Ｈ回路の構成を示す図である。
符号の説明
ＳＷａ２ Ａｃｈ第１スイッチ、 Ｃａ Ａｃｈサンプリング用容量、 ＳＷａ４ Ａｃｈ第２スイッチ、 ＳＷａ６ Ａｃｈ第３スイッチ、 ＳＷａ８ Ａｃｈ第４スイッチ、 １０ オペアンプ、 Ｃ１０ 帰還用容量、 ２０ 外部オートゼロ電圧生成回路、 １００ Ｓ＆Ｈ回路、 ２００ ＡＤ変換器。

Claims (6)

  1. 一つのオペアンプと、
    前記オペアンプの入力端子と出力端子とを接続する帰還経路に設けられる一つの帰還容量と、
    複数チャネルの入力アナログ信号をチャネルごとにサンプリングするための複数のサンプリング容量と、
    前記複数のサンプリング容量の一端でサンプリングした電圧を、その他端から前記オペアンプに選択的に入力するための前記容量の数に対応したスイッチと、を備え、
    前記スイッチが選択的にオンされることにより、時分割にサンプルアンドホールドすることを特徴とするサンプルアンドホールド回路。
  2. 一つのオペアンプと、
    複数チャネルの入力アナログ信号をチャネルごとにサンプリングするための複数のサンプリング容量と、
    前記複数のサンプリング容量の一端でサンプリングした電圧を、その他端から前記オペアンプに選択的に入力するための前記容量の数に対応した第１のスイッチと、
    サンプリング期間中の前記サンプリング容量の他端に、前記オペアンプのオートゼロ状態の入力ノード電圧に対応した電圧を印加するためのオートゼロ電圧生成回路と、を備え、
    前記第１のスイッチが選択的にオンされることにより、時分割にサンプルアンドホールドすることを特徴とするサンプルアンドホールド回路。
  3. 前記サンプリング容量の他端と前記オートゼロ電圧生成回路との間に、前記サンプリング容量の数に対応した第２のスイッチをさらに備え、
    前記第１のスイッチのサイズと前記第２のスイッチのサイズとをチャネルごとに対応させたことを特徴とする請求項２に記載のサンプルアンドホールド回路。
  4. 前記オートゼロ電圧生成回路は、前記第１のスイッチのすべてがオフしてから次にオンするまでの期間の範囲内にて、適宜、スタンバイ状態に制御されることを特徴とする請求項３に記載のサンプルアンドホールド回路。
  5. 前記オートゼロ電圧生成回路は、前記第２のスイッチがすべてオフしている期間の少なくとも一部の期間、スタンバイ状態または省電力状態に制御されることを特徴とする請求項３に記載のサンプルアンドホールド回路。
  6. 前記オートゼロ電圧生成回路は、オートゼロ電圧を生成するための専用回路、または前記オペアンプ内のもしくはその他のオペアンプ内の自己バイアス電圧生成回路であることを特徴とする請求項２から５のいずれかに記載のサンプルアンドホールド回路。
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