JP2007143112A - 高周波スイッチ回路、半導体装置および通信端末装置 - Google Patents

Abstract

【課題】昇圧回路のオン／オフ機能を有する昇圧回路内蔵の高周波スイッチ回路において、昇圧回路をオンからオフ切り替える時に、高周波信号の不連続をなくす。
【解決手段】昇圧回路１３と昇圧回路１３をオン／オフ制御する電圧切替回路を内蔵した高周波スイッチ回路において、遅延回路内蔵電圧切替回路１６が昇圧電圧から昇圧無し電圧への切り替え時に、ＦＥＴ段のゲート入力電圧およびドレイン・ソース入力電圧に１０μｓｅｃ以上の電圧降下時間を持たせて徐々に電圧を降下させる手段を備える。
【選択図】図１

Description

本発明は、高周波スイッチ回路、半導体装置および通信端末装置に関するものである。

携帯電話機の通信システムには、規格によってアクセス方式や無線伝送周波数が異なっている。そのため、世界の様々な地域で携帯電話機を使用するためには、サービスを利用する国、地域に応じて各々の規格に準拠した携帯電話機、もしくは、複数の通信システムに対応した１台のマルチバンド対応携帯電話機を携帯する必要がある。後者の場合、１台で複数の通信システムを利用可能とするためには、システム毎の部品を用いて携帯電話機を構成すればよいが、それに比例して容積、重量ともに増加するため携帯用としては適さない。そこで、複数のシステムに対応した小型軽量の高周波部品が必要となっている。

携帯電話機等の移動通信端末では、通信時にＧＨｚ帯の電波を使用するが、その際のアンテナ切替回路や送受信切替回路などに、高周波における周波数特性の優れたガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（ＦＥＴ）段をスイッチング素子として使用している。この電界効果トランジスタ（ＦＥＴ）段は、例えばゲート電圧端子にピンチオフ電圧よりも十分に高いゲート電圧端子バイアスに、ハイレベル（例えば、３Ｖ）の電圧を印加することでドレイン・ソース間を低インピーダンスにすることによりＦＥＴをオン状態に制御し、逆にゲート電圧端子にピンチオフ電圧よりも十分に低いゲート電圧端子バイアスに、ローレベル（例えば、０Ｖ）の電圧を印加してドレイン・ソース間を高インピーダンスにすることによりＦＥＴをオフ状態に制御することができる。

また、このような携帯電話機用アンテナスイッチでは、例えば１Ｗ程度またはそれ以上の大電力の信号を切り替える必要がある。このような大電力の信号を切り替える場合、ＦＥＴを使用したアンテナスイッチでは、導通状態もしくは非導通状態にあるＦＥＴに大信号の送信信号を入力したことで歪が発生し、携帯電話機の受信感度等を悪化させることがあった。このため、ＦＥＴを用いたアンテナスイッチでは、この不要な歪を抑える必要がある。

この大信号入力による歪を、ＦＥＴ段数が増大するといったＦＥＴサイズの拡大をすることなく、抑える最も有効な方法は、ＦＥＴが非導通状態のときに、ゲートに印加される電圧をピンチオフ電圧に対して十分に低い値に設定することである。この方法は、ＦＥＴの導通状態と非導通状態のゲート電圧条件の差を大きくすることにより歪を抑える方法であり、特許文献１には、アンテナスイッチに昇圧回路を内蔵し、外部入力電圧に対して昇圧した電圧でＦＥＴを制御する方法が開示されている。

図１２に、このような構成のスイッチ回路の従来例として、第１の構成に係る高周波用スイッチの回路図を示す。高周波用スイッチは、入力された高周波信号の出力経路を切り替えるものであり、第１の構成では、簡単のためＳＰＳＴ（Ｓingle Ｐole Ｓingle Ｔhrow）スイッチの例を示している。入力側には、第１高周波信号端子ＲＦ１０が配置され、出力側には、第２高周波信号端子ＲＦ２０が配置されており、第１高周波信号端子１０から入力された高周波信号が、第２高周波信号端子ＲＦ２０に出力される（スイッチの入出力関係は逆にしてもよい）。第１高周波信号端子ＲＦ１０と第２高周波信号端子ＲＦ２０との間には、高周波信号経路のスイッチングを行うスイッチ回路である第１電界効果トランジスタＦＥＴ１，第２電界効果トランジスタＦＥＴ２が設けられている。以下、電界効果トランジスタは、電界効果トランジスタをスイッチング素子として用いたスイッチ回路を意味するものとする。

また、電界効果トランジスタ（ＦＥＴ１，ＦＥＴ２）のゲート入力電圧Ｖ１０１，ドレイン・ソース入力電圧Ｖ１０２には、外部供給電圧Ｖ１１（例えば、電源電圧ＶＤＤ＝３Ｖ）を発振回路（ＯＰ）１２と昇圧回路（ＣＰ）１３のチャージポンプを用いて所定の電圧まで上昇した昇圧回路出力電圧Ｖ１０３（ＶＣＰ）（例えば、昇圧電圧ＶＣＰ＝７Ｖ）を用いてＦＥＴをオン／オフ制御しており、論理回路（ＤＥ）１４では、外部制御入力端子２１より入力された論理信号に対して、オン状態のＦＥＴにはハイレベルの電圧として昇圧回路出力電圧Ｖ１０３（例えば、７Ｖ）を印加し、オフ状態のＦＥＴにはローレベル（例えば、０Ｖ）の電圧を印加してＦＥＴを制御している。

なお、Ｒ１０１，Ｒ１０２はＦＥＴのゲートに接続された抵抗であり、Ｒ２０１，Ｒ２０２，Ｒ２０３は、ＦＥＴ間の各々のドレイン・ソースの電位を固定している抵抗である。

この方法によれば、ＦＥＴのゲート入力電圧Ｖ１０１、ドレイン・ソース入力電圧Ｖ１０２には、外部より供給される電圧Ｖ１１をそのまま供給するのではなく、昇圧回路（ＣＰ）１３により昇圧した出力電圧Ｖ１０３により制御される。その結果、同じＦＥＴの段数で構成した場合、昇圧回路（ＣＰ）１３を用いていないスイッチに比べて、昇圧回路（ＣＰ）１３を内蔵したスイッチの方が、より高いハンドリングパワーを得ることができるようになり、ＦＥＴで発生する歪を抑えることができる。また、同じハンドリングパワーが要求される場合でも、昇圧電圧を用いることでＦＥＴの段数を減らすことができ、チップサイズ削減に効果的である。

一方、このような昇圧回路を内蔵したスイッチの欠点として、消費電流の増加が挙げられ、昇圧回路を含まないスイッチ回路と比較して、昇圧回路、発振回路で消費する電流が増加し、消費電流が２０μＡ程度から２００μＡ程度に増大し、携帯電話機の待受け時間の悪化を招くということがあった。このことから、小電力入力時（例えば、受信時）のみ昇圧回路をオフする機能を持たせることで消費電流を削減する方法が特許文献２に開示されている。

図１３に、このような構成のスイッチ回路の従来例として、第２の構成に係る高周波用スイッチの回路図を示す。図１３において、第１高周波信号端子ＲＦ１０、第２高周波信号端子ＲＦ２０、第１電界効果トランジスタＦＥＴ１、第２電界効果トランジスタＦＥＴ２のＦＥＴ段、ゲート入力電圧Ｖ１０１、ドレイン・ソース入力電圧Ｖ１０２、外部供給電圧Ｖ１１、昇圧回路出力電圧Ｖ１０３、外部制御入力端子２１、発振回路（ＯＰ）１２、昇圧回路（ＣＰ）３１および論理回路（ＤＥ）１４は、図１２と同じ番号を付して示す。

図１３に示す構成では、図１２に示す高周波用スイッチに対して、電圧出力を選択する電圧切替回路（ＳＷ）１５が追加され、この電圧切替回路（ＳＷ）１５および発振回路（ＯＰ）１２を制御するための電圧切替制御用端子３１が追加されている。この構成によれば、電圧切替回路（ＳＷ）１５により、ゲート入力電圧Ｖ１０１およびドレイン・ソース入力電圧Ｖ１０２に印加される電圧を切り替えることができる。すなわち、外部供給電圧Ｖ１１（例えば、電源電圧ＶＤＤ＝３Ｖ）と、昇圧回路（ＣＰ）１３により所定の電圧まで上昇した昇圧回路出力電圧Ｖ１０３（ＶＣＰ）（例えば、昇圧電圧ＶＣＰ＝７Ｖ）とのいずれか一方のＦＥＴ選択制御電圧Ｖ１０４を、ゲート入力電圧Ｖ１０１およびドレイン・ソース入力電圧Ｖ１０２に選択的に印加することができる。

また、ＦＥＴ選択制御電圧Ｖ１０４として外部供給電圧Ｖ１１（例えば、電源電圧ＶＤＤ＝３Ｖ）が選択されている時には、発振回路（ＯＰ）１２の動作がオフとなるため、消費電流を削減することができる。

この方法によれば、歪を抑えたい大電力入力時には（例えば、送信時）、ＦＥＴ選択制御電圧Ｖ１０４が昇圧回路出力電圧Ｖ１０３（ＶＣＰ）に設定される。また、歪が問題とならない小電力入力時には（例えば、受信時）、ＦＥＴ選択制御電圧Ｖ１０４が外部供給電圧Ｖ１１に設定され、消費電流を削減することが可能である。
特開平１１−５５１５６号公報 特開２００４−３２０４３９号公報

しかしながら、前述した昇圧回路のオン／オフ機能を持たせた昇圧回路内蔵の高周波スイッチ回路には、次のような問題が発生する。

この第２の構成に係る高周波用スイッチの昇圧回路のオン／オフ機能を持たせた昇圧回路内蔵の高周波スイッチ回路の場合、昇圧回路をオン（例えば、昇圧電圧ＶＣＰ＝７Ｖ）からオフ（例えば、電源電圧ＶＤＤ＝３Ｖ）に切り替え時に、オン状態のＦＥＴが数十μｓｅｃの間、オフ状態となる、すなわち第１高周波信号端子ＲＦ１０、第２高周波信号端子ＲＦ２０間に入力される高周波信号の不連続が発生するという課題がある。

高周波用スイッチの昇圧回路のオン／オフ切り替え時における高周波信号の不連続を、図１４に示すタイミングチャートのシミュレーション結果を参照して説明する。このシミュレーションでは、図１４（ａ），（ｂ），（ｃ）に示すように、電圧切替制御用端子３１にハイレベルの電圧を印加した場合、ＦＥＴ選択制御電圧Ｖ１０４が昇圧回路出力電圧Ｖ１０３（例えば、昇圧電圧ＶＣＰ＝７Ｖ）に設定され、電圧切替制御用端子３１にローレベルの電圧を印加した場合、ＦＥＴ選択制御電圧Ｖ１０４が外部供給電圧Ｖ１１（例えば、電源電圧ＶＤＤ＝３Ｖ）に設定されるような回路を用いた（電圧切替制御用端子３１の動作が逆であっても現象は変わらない）。

従来、昇圧回路のオン／オフ機能を持たせた昇圧回路内蔵の高周波用スイッチを実現しようとした場合、ＦＥＴのゲート電圧には、昇圧回路がオン（ＶＣＰ）からオフ（ＶＤＤ）切り替え時には、特別に遅延回路を内蔵していないので、図１４（ｂ），（ｃ）のゲート入力電圧、ドレイン・ソース入力電圧に示すように１μｓｅｃ以内の電圧降下時間で電圧を降下させることとなる。しかし、この１μｓｅｃ以内の電圧降下時間では、図１４（ｂ），（ｃ）のＦＥＴのゲート電位、ドレイン・ソース電位のタイミングチャートに示すように、ＦＥＴのゲートに昇圧回路をオンからオフに信号を切り替える際に、ドレイン・ソースの電圧降下がゲートの電圧降下に対して明らかに遅れている。

これは、昇圧回路がオン（ＶＣＰ）からオフ（ＶＤＤ）の電圧変動に対して、ＦＥＴ内の電流経路がゲートからドレイン・ソースの一方向に流れているために発生する遅延である。これは、ドレイン・ソースに接続されている電位固定抵抗Ｒ２０１，Ｒ２０２，Ｒ２０３の抵抗値を減少することで、この遅延時間を削減することができるが、抵抗値を減少すると高周波信号の漏れが発生することから、原理的にこのドレイン・ソース電位の遅延時間をなくすことはできない。

また、逆に電位固定抵抗をなくした場合は、ゲートからドレイン・ソースに流れてきた電荷を逃がすことができなくなるため、遅延時間は大幅に増大する。つまり、昇圧回路がオン（ＶＣＰ）からオフ（ＶＤＤ）切り替え時には、ＦＥＴは数十μｓｅｃの間、ドレイン・ソースよりもゲートの電位の方が低い状態、すなわち図１４（ｄ）に示すゲート−ドレイン・ソース間電圧Ｖｇｓが逆バイアスとなり、この逆バイアスがピンチオフ電圧Ｖｐ
より低い場合、図１４（ｅ）に示すＲＦ１０−ＲＦ２０間の挿入損失に示すようにＦＥＴがオフしてしまうという現象が必ず発生する。

本発明は、前記従来技術の問題を解決することに指向するものであり、昇圧回路をオンからオフ切り替え時に高周波信号の不連続がない、昇圧回路のオン／オフ機能を持たせた昇圧回路内蔵の高周波スイッチ回路を提供することを目的とする。

本発明の第１の高周波スイッチ回路は、周波数の異なる複数の高周波信号を通過させる高周波信号経路の入出力端子間にそれぞれ直列に接続された複数の電界効果トランジスタと、前記複数の電界効果トランジスタのゲートに接続され、前記複数の電界効果トランジスタのオン／オフを制御する制御入力信号を入力する制御電圧入力端子と、前記複数の電界効果トランジスタのドレインおよびソースに接続され、前記複数の電界効果トランジスタのドレインとソースの電位を固定する電位固定接続端子とを有する電界効果トランジスタ段と、外部供給電圧が入力され、前記外部供給電圧を発振する発振回路と、前記発振回路から供給される前記外部供給電圧を昇圧する昇圧回路と、前記制御電圧入力端子および前記電位固定接続端子に、前記昇圧回路で昇圧された昇圧電圧と、前記昇圧回路で昇圧されない昇圧無し電圧とを切り替えて入力する電圧選択回路とを備え、前記電圧選択回路は、前記昇圧電圧から前記昇圧無し電圧への切り替え時に、前記制御電圧入力端子および前記電位固定接続端子の電圧降下を遅延させる手段を有する。

本発明の第１の高周波スイッチ回路によると、オン／オフ切り替え時におけるドレイン・ソースの電圧降下がゲートの電圧降下に対して遅れることを抑えることができ、この切り替えの間にＦＥＴの逆バイアスをピンチオフ電圧Ｖｐより低くすることができ、高周波信号の不連続を抑制することができる。

本発明の高周波スイッチ回路において、前記電圧降下を遅延させる手段は、前記制御電圧入力端子および前記電位固定接続端子の電圧降下を、任意の電圧降下時間を持たせて除々に行わせる手段であってもよい。

本発明の第１の高周波スイッチ回路において、前記電圧降下を遅延させる手段は、抵抗と容量からなるＲＣ時定数回路の時定数に応じて遅延させた遅延信号を出力するＲＣ遅延回路であってもよい。

本発明の第１の高周波スイッチ回路において、前記電圧降下を遅延させる手段は、半導体素子のゲート遅延からなるゲート遅延回路であってもよい。

本発明の第１の高周波スイッチ回路において、前記電圧降下を遅延させる手段は、前記制御電圧入力端子および前記電位固定接続端子の電圧降下を、任意の遅延時間を持って行わせる手段であってもよい。

本発明の第１の高周波スイッチ回路において、前記電圧選択回路は、第１の電圧選択回路と第２の電圧選択回路とを備え、前記第１の電圧選択回路は、前記制御電圧入力端子の電圧降下を遅延させる第１の遅延手段を有し、前記第２の電圧選択回路は、前記電位固定接続端子の電圧降下を遅延させる第２の遅延手段を有し、前記第１の遅延手段による遅延時間は前記第２の遅延手段による遅延時間よりも大きくてもよい。

本発明の第１の高周波スイッチ回路において、前記第１の遅延手段および前記第２の遅延手段は、抵抗と容量からなるＲＣ時定数回路の時定数に応じて遅延させた遅延信号を出力するＲＣ遅延回路であってもよい。

本発明の第１の高周波スイッチ回路において、前記第１の遅延手段および前記第２の遅延手段は、半導体素子のゲート遅延からなるゲート遅延回路であってもよい。

本発明の第２の高周波スイッチ回路は、周波数の異なる複数の高周波信号を通過させる高周波信号経路の入出力端子間にそれぞれ直列に接続された複数の電界効果トランジスタと、前記複数の電界効果トランジスタのゲートに接続され、前記複数の電界効果トランジスタのオン／オフを制御する制御入力信号を入力する制御電圧入力端子と、前記複数の電界効果トランジスタのドレインおよびソースに接続され、前記複数の電界効果トランジスタのドレインとソースの電位を固定する電位固定接続端子とを有する電界効果トランジスタ段と、外部供給電圧が供給される外部供給電圧入力端子と、前記外部供給電圧入力端子から供給される前記外部供給電圧を発振する発振回路と、前記接続電圧入力端子および前記電位固定接続端子と接続され、前記発振回路から供給される前記外部供給電圧を昇圧する昇圧回路と、前記昇圧回路がオンからオフに切り替わる際に、前記発振回路をオフに切り替える信号が入力される電圧切替制御用端子と、前記昇圧回路と前記外部供給電圧入力端子との間に接続されるダイオードとを備える。

本発明の第２の高周波スイッチ回路によると、オン／オフ切り替え時におけるドレイン・ソースの電圧降下がゲートの電圧降下に対して遅れることを抑えることができ、この切り替えの間にＦＥＴの逆バイアスをピンチオフ電圧Ｖｐより低くすることができ、高周波信号の不連続を抑制することができる。

本発明の第２の高周波スイッチ回路は、前記電界効果トランジスタ段が、複数個のマルチゲート電界効果トランジスタで構成されていてもよい。

本発明の第２の高周波スイッチ回路は、前記電界効果トランジスタ段が、複数個のガリウム砒素電界効果トランジスタで構成されてもよい。

本発明の半導体装置では、本発明の第１又は第２の高周波スイッチ回路が、１つの半導体基板上に集積化されている。

本発明の半導体装置では、本発明の第１又は第２の高周波スイッチ回路が、１つのパッケージに収納されている。

本発明の通信端末装置は、本発明の第１又は第２の高周波スイッチ回路と、前記高周波スイッチ回路に接続される送受信分波器とを備え、前記送受信分波器は、前記高周波スイッチ回路への信号の送信と受信を切り替える。

本発明の通信端末装置は、前記送受信分波器に接続される電力増幅器と、前記電力増幅器に電圧供給するＤＣ−ＤＣコンバータとをさらに備え、前記電力増幅器は前記送受信分波器に送信される信号の電力を増幅し、前記ＤＣ−ＤＣコンバータにより前記高周波スイッチ回路が電圧制御されてもよい。

本発明の通信端末装置は、前記送受信分波器に接続される低雑音増幅器と、前記電力増幅器および低雑音増幅器に接続される無線周波数集積回路とをさらに備えていてもよい。

本発明の通信端末装置では、前記高周波スイッチ回路、前記送受信分波器、前記電力増幅器、前記ＤＣ−ＤＣコンバータ、前記低雑音増幅器および前記無線周波数集積回路のうちの少なくとも２つが１つの半導体基板上に搭載されていてもよい。

本発明の通信端末装置では、前記高周波スイッチ回路、前記送受信分波器、前記電力増幅器、前記ＤＣ−ＤＣコンバータ、前記低雑音増幅器および前記無線周波数集積回路のうちの少なくとも２つが１つのパッケージに収納されていてもよい。

本発明の通信端末装置において、前記昇圧回路がオンからオフに切り替わる際には、前記昇圧回路がオフに切り替わった後に、前記送受信分波器から前記高周波スイッチ回路に入力される送信信号がオフに切り替わり、前記昇圧回路がオフからオンに切り替わる際には、前記昇圧回路がオンに切り替わった後に、前記送受信分波器から前記高周波スイッチ回路に入力される送信信号がオンに切り替わっていてもよい。

本発明によれば、昇圧回路と昇圧回路をオン／オフ制御できる電圧切替回路を内蔵している高周波スイッチ回路において、オン／オフ切り替え時におけるドレイン・ソースの電圧降下がゲートの電圧降下に対して遅れることを抑えることができ、この切り替えの間にＦＥＴの逆バイアスをピンチオフ電圧Ｖｐより低くすることができ、高周波信号の不連続を抑制することができる。このような高周波スイッチ回路を内蔵した通信端末装置では、低歪、低消費電流を実現することができる。

以下、図面を参照して本発明における実施の形態を詳細に説明する。なお、実施形態における各図において、従来例を示す図１３の構成要件と同等の機能を有するものには同一の符号を付して示している。

（実施の形態１）
図１は本発明の実施の形態１に係る高周波スイッチ回路の構成例を示す回路図である。

図１に示す高周波スイッチ回路は、第１高周波信号端子ＲＦ１０と、第２高周波信号端子ＲＦ２０と、第１電界効果トランジスタＦＥＴ１および第２電界効果トランジスタＦＥＴ２を有するＦＥＴ段と、外部供給電圧端子１１、外部制御入力端子２１および電圧切替制御用端子３１の各端子と、発振回路（ＯＰ）１２と、昇圧回路（ＣＰ）１３と、論理回路（ＤＥ）１４とを備える。なお、外部供給電圧端子１１には外部供給電圧Ｖ１１が印加され、外部制御入力端子２１には外部制御電圧Ｖ２１が印加され、電圧切替制御用端子３１には電圧切替用電圧Ｖ３１が印加される。また、回路の各点に印加される電圧を、それぞれ、ゲート入力電圧Ｖ１０１、ドレイン・ソース入力電圧Ｖ１０２、昇圧回路出力電圧Ｖ１０３およびＦＥＴ選択制御電圧Ｖ１０４として示している。

第１電界効果トランジスタＦＥＴ１のソース・ドレインおよび第２電界効果トランジスタＦＥＴ２のソース・ドレインは、第１高周波信号端子ＲＦ１０と第２高周波信号端子２０との間に直列に接続されている。第１電界効果トランジスタＦＥＴ１のゲートは抵抗Ｒ１０１を介して論理回路１４に接続され、第２電界効果トランジスタＦＥＴ２のゲートは抵抗Ｒ１０２を介して論理回路１４に接続されている。論理回路１４は外部制御入力端子２１に接続されている。

図１に示す構成では、図１３の高周波用スイッチ回路に対して、電圧切替回路（ＳＷ）１５の代わりに、電圧出力を選択する遅延回路内蔵電圧切替回路（ＴＤＳＷ）１６を追加している。

図２（ａ）〜（ｅ）は、本実施の形態１に係る高周波スイッチ回路において、昇圧回路のオン／オフを切り替えた時の各回路の動作を示すタイミングチャート図である。

本実施の形態１では、図２（ａ）に示すように、電圧切替制御用端子３１に印加する電圧Ｖ３１の値を変化させることにより、昇圧回路１３のオン／オフを制御する。そして、図２（ｂ）、（ｃ）に示すように、ＦＥＴ１、ＦＥＴ２のゲート入力電圧およびドレイン・ソース電圧を、昇圧電圧（ＶＣＰ）から電源電圧（ＶＤＤ）に切り替えるときに、１０μｓｅｃ以上の電圧降下時間を有するように設定し、徐々に電圧降下させている。すなわち、従来では、遅延回路内蔵電圧切替回路１６を設けていないため、高周波スイッチ回路の昇圧回路（ＣＰ）がオン（ＶＣＰ）からオフ（ＶＤＤ）に切り替わる際に、ゲート入力電圧の降下時間が１μｓｅｃ以内であり、ドレイン・ソース電位の降下がゲート入力電圧の降下時間よりも遅れていた。それに対し、本実施の形態では、ゲート入力電圧およびドレイン・ソース電位を、共に例えば１０μｓｅｃ以上の電圧降下時間を有するように設定し、徐々に電圧降下させている。

これにより、従来と比較して、図２（ｂ）に示すゲート入力電圧が降下するタイミング（電圧降下速度）が、図２（ｃ）に示すドレイン・ソース電位の降下のタイミング（電圧降下速度）に追随するようになることがわかる。その結果、図２（ｄ）に示すゲート−ドレイン・ソース間電圧Ｖｇｓの逆バイアスが従来（図１４（ｄ）参照）に比べて大幅に削減され、昇圧電圧（ＶＣＰ）から電源電圧（ＶＤＤ）に切り替えの間で、ゲート−ドレイン・ソース間電圧Ｖｇｓがピンチオフ電圧Ｖｐより低い時間が全く発生しない。これにより、図１４（ｅ）に示す従来のＦＥＴに発生していた高周波信号の不連続が、図２（ｅ）に示すように、なくなっていることがわかる。

つまり、本実施の形態１では、ゲート入力電圧およびドレイン・ソース入力電圧に電圧降下時間を発生させる手段を備えることで、昇圧回路（ＣＰ）１３のオン／オフ切り替え時における高周波信号の不連続がない高周波スイッチ回路を実現することができる。

ここで、図３（ａ）に、高周波スイッチ回路における従来の一般的な電圧切替回路（ＳＷ）を、図３（ｂ）に、本実施の形態１に示す遅延回路内蔵電圧切替回路（ＴＤＳＷ）の回路例を示す。図３（ａ）に示すように、従来の電圧切替回路（ＳＷ）は、ＰチャネルトランジスタＰ１５１、Ｐ１５２と、ＰチャネルトランジスタおよびＮチャネルトランジスタから構成されるインバータ回路ＩＮＶ１００とを備える。ＰチャネルトランジスタＰ１５１のゲートは、電圧切替制御用端子３１に接続される。ＰチャネルトランジスタＰ１５２のゲートは、インバータ回路ＩＮＶ１００を介して電圧切替制御用端子３１に接続される。また、ＰチャネルトランジスタＰ１５１、Ｐ１５２のソースには、それぞれ、外部供給電圧Ｖ１１、昇圧回路出力電圧Ｖ１０３が供給される。ＰチャネルトランジスタＰ１５１、Ｐ１５２のドレインには、ＦＥＴ選択制御電圧Ｖ１０４が供給される。

一方、図３（ｂ）に示す本実施の形態１における遅延回路内蔵電圧切替回路は、図３（ａ）におけるＰチャネルトランジスタＰ１５１の代わりに遅延回路（ＴＤ）１６１が追加されている。遅延回路（ＴＤ）１６１は、昇圧回路がオンからオフに変化する時に遅延時間を与える。遅延回路（ＴＤ）１６１の一例としては、図４に示すものがある。すなわち、図４（ａ）に示すように抵抗Ｒ１と容量Ｃ１とが並列に接続された遅延回路、あるいは図４（ｂ）に示すように抵抗Ｒ２と偶数個のインバータＩＮＶ１１〜ＩＮＶ１ｎとを直列に接続し、インバータのゲート遅延を用いた遅延回路等を使用することができる。図４（ａ）、（ｂ）に示す構造では、抵抗Ｒ１、Ｒ２の抵抗値が十分に大きい場合、電圧切替制御用端子３１にハイレベルの電圧、すなわち、昇圧回路出力電圧Ｖ１０３が出力されるときも、遅延回路１６１には殆ど電流が流れないため、昇圧回路出力電圧Ｖ１０３が殆ど電圧降下なく出力され、昇圧回路１３のオンからオフの切り替え時には、遅延回路（ＴＤ）１６１で設定された遅延時間を持って、ＦＥＴ選択制御電圧Ｖ１０４が昇圧回路出力電圧Ｖ１０３（例えば、昇圧電圧ＶＣＰ＝７Ｖ）から外部供給電圧Ｖ１１（例えば、電源電圧ＶＤＤ＝３Ｖ）に電圧が変動することとなる。そのため、図４（ａ）、（ｂ）に示す構造は、抵抗Ｒ１、Ｒ２の抵抗値が十分に大きい場合に、特に有用である。抵抗Ｒ１、Ｒ２の抵抗値が十分に大きくない場合には、図４（ｃ）、（ｄ）に示すように、ＰチャネルトランジスタＰ１５１を設けることにより、昇圧電圧の電圧降下を防止することができる。

次に、本実施の形態１における電圧切替回路の具体的な動作について説明する。従来の図３（ａ）の構成によれば、電圧切替回路制御用端子３１にローレベルの電圧を印加すると、ＰチャネルトランジスタＰ１５１がオン、ＰチャネルトランジスタＰ１５２がオフとなるため、ＦＥＴ選択制御電圧Ｖ１０４に外部供給電圧Ｖ１１（例えば、電源電圧ＶＤＤ＝３Ｖ）が出力される。また、電圧切替制御用端子３１にハイレベルの電圧を印加すると、ＰチャネルトランジスタＰ１５１がオフ、ＰチャネルトランジスタＰ１５２がオンとなるため、昇圧回路出力電圧Ｖ１０３（例えば、昇圧電圧ＶＣＰ＝７Ｖ）が出力される。

これに対し、本実施の形態１の図３（ｂ）の構成では、図３（ａ）に示すＰチャネルトランジスタＰ１５１の代わりに遅延回路（ＴＤ）１６１が追加されているため、昇圧回路１３のオンからオフの切り替え時、すなわちＦＥＴ選択制御電圧Ｖ１０４が昇圧回路出力電圧Ｖ１０３（例えば、昇圧電圧ＶＣＰ＝７Ｖ）から外部供給電圧Ｖ１１（例えば、電源電圧ＶＤＤ＝３Ｖ）に切り替わるときに、遅延回路（ＴＤ）１６１で設定された遅延時間を持って電圧が変動することとなる。

以上のように、本実施の形態１によれば、遅延回路を電圧切替回路に内蔵することにより、図２（ｂ）、（ｃ）に示すゲート入力電圧、ドレイン・ソース入力電圧のタイミングチャートを発生させることができ、昇圧回路をオン／オフ切り替え時における高周波信号の不連続がない高周波スイッチ回路を実現することができる。

また、遅延回路１６１内の抵抗値を十分に大きくすることにより、遅延回路内蔵電圧切替回路１６のトランジスタの素子数を減らすことができ、チップ面積を縮小することができる。

（実施の形態２）
図５は本発明の実施の形態２に係る高周波スイッチ回路の構成例を示す回路図である。

図５に示す高周波スイッチ回路は、第１高周波信号端子ＲＦ１０と、第２高周波信号端子ＲＦ２０と、第１電界効果トランジスタＦＥＴ１および第２電界効果トランジスタＦＥＴ２を有するＦＥＴ段と、外部供給電圧端子１１、外部制御入力端子２１および電圧切替制御用端子３１の各端子と、発振回路（ＯＰ）１２と、昇圧回路（ＣＰ）１３と、論理回路（ＤＥ）１４とを備える。なお、外部供給電圧端子１１には外部供給電圧Ｖ１１が印加され、外部制御入力端子２１には外部制御電圧Ｖ２１が印加され、電圧切替制御用端子３１には電圧切替用電圧Ｖ３１が印加される。また、回路の各点に印加される電圧を、それぞれ、ゲート入力電圧Ｖ１０１、ドレイン・ソース入力電圧Ｖ１０２、昇圧回路出力電圧Ｖ１０３およびＦＥＴ選択制御電圧Ｖ１０４として示している。

図５に示す構成では、図１における遅延回路内蔵電圧切替回路（ＴＤＳＷ）１６の代わりに、ダイオードＤ５１が追加されている。ダイオードＤ５１は、外部供給電圧端子１１と昇圧回路出力電圧Ｖ１０３が印加される部分との間に接続されている。本実施の形態に係る高周波スイッチ回路では、遅延回路内蔵電圧切替回路（ＴＤＳＷ）１６を省いたことにより、ＦＥＴは、昇圧回路１３より出力される電圧によってそのまま制御されることとなる。

本実施の形態２の動作について図５を参照しながら説明する。図５に示す電圧切替制御用端子３１にローレベルの電圧を印加すると、発振回路（ＯＰ）１２がオフとなるため、昇圧回路（ＣＰ）１３内の容量にチャージされた電荷が徐々に使用され、昇圧回路出力電圧Ｖ１０３は、昇圧電圧ＶＣＰから０Ｖに近づくこととなる。ただし、昇圧回路出力電圧Ｖ１０３が印加される部分はダイオードＤ５１を介して外部供給電圧Ｖ１１に接続されているため、昇圧回路出力電圧Ｖ１０３の電圧降下は、外部供給電圧Ｖ１１からダイオードＤ５１の電圧降下分（例えば、約０．７Ｖ）を差し引いた電圧（ＶＤＤ−０．７Ｖ）で止まることとなる。

図５の構成によれば、実施の形態１の構成と比較して、遅延回路内蔵電圧切替回路（ＴＤＳＷ）１６に代えて外部供給電圧端子１１と昇圧回路出力電圧Ｖ１０３が印加される部分との間にダイオードＤ５１を追加している。これにより、昇圧回路（ＣＰ）１３がオンからオフに切り替わる時、電圧切替制御用端子３１により発振回路（ＯＰ）１２がオフになり、チャージされた電荷が徐々に使用され、昇圧回路出力電圧Ｖ１０３、すなわちＦＥＴの制御電圧は、昇圧回路出力電圧（ＶＣＰ）からチャージが使用されていく遅延時間を持って、外部供給電圧Ｖ１１からダイオードＤ５１の電圧降下分を差し引いた電圧（ＶＤＤ−０．７Ｖ）に変動することとなる。

つまり、本実施の形態２によれば、昇圧回路内のチャージが徐々に使用されていく遅延時間を発生させることより、実施の形態１に示すゲート入力電圧、ドレイン・ソース入力電圧のタイミングチャートを発生させることができ、昇圧回路（ＣＰ）１３のオン／オフ切り替え時における高周波信号の不連続がない高周波スイッチ回路を実現することができる。

また、本回路では、ダイオードを追加することのみにより遅延時間を発生させることができるので、大幅にトランジスタ等の素子数を減らすことができ、チップ面積を縮小することができる。

（実施の形態３）
図６は本発明の実施の形態３に係る高周波スイッチ回路の構成例を示す回路図である。

図６に示す高周波スイッチ回路は、第１高周波信号端子ＲＦ１０と、第２高周波信号端子ＲＦ２０と、第１電界効果トランジスタＦＥＴ１および第２電界効果トランジスタＦＥＴ２を有するＦＥＴ段と、外部供給電圧端子１１、外部制御入力端子２１および電圧切替制御用端子３１の各端子と、発振回路（ＯＰ）１２と、昇圧回路（ＣＰ）１３と、論理回路（ＤＥ）１４とを備える。なお、外部供給電圧端子１１には外部供給電圧Ｖ１１が印加され、外部制御入力端子２１には外部制御電圧Ｖ２１が印加され、電圧切替制御用端子３１には電圧切替用電圧Ｖ３１が印加される。また、回路の各点に印加される電圧を、それぞれ、ゲート入力電圧Ｖ１０１、ＦＥＴドレイン・ソース選択制御電圧Ｖ１０２、昇圧回路出力電圧Ｖ１０３およびＦＥＴゲート選択制御電圧Ｖ１０４１として示している。

図６に示す構成では、図１における遅延回路内蔵電圧切替回路（ＴＤＳＷ）１６の代わりに、ドレイン・ソース入力電圧Ｖ１０２印加用の第１遅延回路内蔵電圧切替回路（ＴＤＳＷ）１７と、ゲート入力電圧Ｖ１０１印加用の第２遅延回路内蔵電圧切替回路（ＴＤＳＷ）１８とが追加されている。第１遅延回路内蔵電圧切替回路（ＴＤＳＷ）１７は、昇圧回路出力電圧Ｖ１０３が印加される点と、ＦＥＴドレイン・ソース選択制御電圧Ｖ１０４２が印加される点と、外部供給電圧端子１１とに接続される。第２遅延回路内蔵電圧切替回路（ＴＤＳＷ）１８は、外部供給電圧端子１１と、ＦＥＴゲート選択制御電圧Ｖ１０４１が印加される点と、昇圧回路出力電圧Ｖ１０３とに接続される。

図７（ａ）〜（ｅ）は、本実施の形態３に係る高周波スイッチ回路において、昇圧回路のオン／オフを切り替えた時の各回路の動作を示すタイミングチャート図である。

本実施の形態３では、図７（ａ）に示すタイミングで昇圧回路（ＣＰ）１３がオン（ＶＣＰ）からオフ（ＶＤＤ）に切り替わる時に、図７（ｂ）、（ｃ）に示すように、ゲート入力電圧およびドレイン・ソース入力電圧が１０μｓｅｃ以上の遅延時間を設けて電圧降下する。

これにより、図７（ｂ）、（ｃ）に示すように、ドレイン・ソース電位がゲート電位に対して低くなる時間が削減され、図２（ｄ）に示すゲート・ドレインソース間電圧Ｖｇｓの逆バイアスが従来に比べて大幅に削減される。したがって、昇圧電圧（ＶＣＰ）から電源電圧（ＶＤＤ）に切り替わる間に、ゲート−ドレイン・ソース間電圧Ｖｇｓがピンチオフ電圧Ｖｐより低い時間が全く発生しない。これにより、従来の図１４（ｅ）に示すＦＥＴのゲート入力電圧、ドレイン・ソース入力電圧の電圧制御に発生していた高周波信号の不連続が、図７（ｅ）に示すようになくなっていることがわかる。

つまり、本実施の形態３では、ゲート入力電圧およびドレイン・ソース入力電圧に遅延時間を発生させる手段を備えることで、実施の形態１と同様に、昇圧回路（ＣＰ）１３をオン／オフ切り替え時における高周波信号の不連続がない高周波スイッチ回路を実現することができる。

また、本構成によれば、第１、第２遅延回路内蔵電圧切替回路（ＴＤＳＷ）１７、１８の内部に含まれる遅延回路の設計を変化させることで、昇圧回路１３がオンからオフに切り替わる時のゲート入力電圧とドレイン・ソース入力電圧とのそれぞれの遅延時間をシフトすることが可能である。

本実施の形態において、第１遅延回路内蔵電圧切替回路（ＴＤＳＷ）１７の遅延回路の遅延時間の設計を、第２遅延回路内蔵電圧切替回路（ＴＤＳＷ）１８の遅延回路の遅延時間の設計より大きくとれば、昇圧回路１３がオンからオフに切り替わる時に、すなわちＦＥＴが昇圧回路出力電圧Ｖ１０３（例えば、昇圧電圧ＶＣＰ＝７Ｖ）から外部供給電圧Ｖ１１（例えば、電源電圧ＶＤＤ＝３Ｖ）に切り替わるときに、ＦＥＴゲート入力電圧Ｖ１０１と、ＦＥＴドレイン・ソース入力電圧Ｖ１０２の間で遅延時間を発生させることが可能となる。例えば、本実施の形態における遅延回路として図４（ａ）に示すＲ１とＣ１との時定数による遅延回路を用い、ゲート入力電圧Ｖ１０１をドレイン・ソース入力電圧Ｖ１０２に比べて遅らせたい場合には、第１遅延回路内蔵電圧切替回路（ＴＤＳＷ）１７内の遅延回路の時定数を第２遅延回路内蔵電圧切替回路（ＴＤＳＷ）１８内の遅延回路の時定数よりも大きくすればよい。

本実施の形態３によれば、ＦＥＴのゲート端子とドレイン・ソース端子のそれぞれに別々の遅延回路内蔵電圧切替回路を接続することにより、ゲート入力電圧、ドレイン・ソース入力電圧のそれぞれの遅延時間を別々に制御することができるため、実施の形態１、２と比較して、さらにバラツキ等に対するマージンを持って設計することができる。

（実施の形態４）
図８は本発明の実施の形態４に係る通信端末装置の構成例を示す回路図である。図８では、通信端末装置の無線回路の一部を示す。

本実施の形態４では、ＣＤＭＡ方式で使用されるような、送信信号および受信信号といった大小異なる２つの電力を１つのオン経路で同時に扱う場合に有効な通信端末装置について説明する。

図８に示すように、本実施の形態４における通信端末装置は、送信信号が入力される送受信分波器３と、送受信分波器３が接続される高周波スイッチ回路１１０と、高周波スイッチ回路１１０に接続されるアンテナ２２と、高周波スイッチ回路１１０に接続される電圧切替制御用端子３１とを備える。高周波スイッチ回路（ＡＮＴＳＷ）１１０は、アンテナ２２と、送受信分波器（ＤＵＰ）３およびその他周波数帯の経路との接続の切り替えを行うものであり、電圧切替制御用端子３１により昇圧回路のオン／オフを制御することができる昇圧回路内蔵の高周波スイッチ回路である。高周波スイッチ回路（ＡＮＴＳＷ）１１０としては、実施の形態１〜３で示したものを用いることにより、昇圧回路のオン／オフ切り替え時に、ゲート入力電圧、ドレイン・ソース入力電圧のタイミングチャートを発生させることができ、昇圧回路のオン／オフ切り替え時に、高周波信号の不連続をなくすことができる。

次に、本実施の形態４における通信端末装置の動作について説明する。図９は、本実施の形態４に係る通信端末装置において、電圧切替制御用端子３１における入力電圧と、送信信号ＴＸのタイミングチャートを示す図である。図９（ａ）、（ｂ）に示すように、本実施の形態４に係る通信端末装置によれば、高周波スイッチ回路の電圧切替制御用端子３１がオフ時、すなわち昇圧回路オフ時には、確実に送信信号ＴＸがオフになっていることがわかる。つまり、常に送信信号ＴＸがオフに切り替わった後に、電圧切替制御用端子３１がオフに切り替えられていることがわかる。また、昇圧回路がオンになってから送信信号ＴＸがオンになっていることから、送信信号ＴＸがオンのときには、確実に昇圧回路がオンになっていることがわかる。これにより、高周波スイッチ回路（ＡＮＴＳＷ）１１０では、歪を抑えたい送信時において、ＦＥＴに確実に昇圧電圧を供給することができる。

また、ここで示した高周波スイッチ回路（ＡＮＴＳＷ）１１０と送受信分波器（ＤＵＰ）３を同一パッケージに集積化してもよく、この場合には、通信端末装置の小型化により貢献することが可能である。

（実施の形態５）
図１０は本発明の実施の形態５に係る通信端末装置の構成例を示す回路図である。図１０に示すアンテナ２２、高周波スイッチ回路（ＡＮＴＳＷ）１１０および送受信分波器（ＤＵＰ）３のうち図８と同じ機能のものには同一番号を付す。本実施の形態５に係る通信端末装置の構成では、送受信分波器３に送信信号を増幅させるための電力増幅器（ＰＡ）４を接続し、電力増幅器（ＰＡ）４に電圧供給するＤＣ−ＤＣコンバータ５を高周波スイッチ回路（ＡＮＴＳＷ）１１０の電圧切替制御用端子３１に接続している。

本実施の形態５に係る通信端末装置によれば、送信信号の電力増幅器（ＰＡ）４に電圧供給しているＤＣ−ＤＣコンバータ５により高周波スイッチ回路１１０の電圧切替制御用端子３１を制御することで、電力増幅器（ＰＡ）４の制御と高周波スイッチ回路１１０の電圧切替回路の制御を同じ制御系で行うことができる。

本実施の形態５に係る通信端末装置によれば、電力増幅器（ＰＡ）４の制御と高周波スイッチ回路１１０の電圧切替回路の制御を同じＤＣ−ＤＣコンバータ５で行うことにより、外部制御系を減らすことができると共に、図９に示すような電圧切替制御用端子３１における電圧および送信信号ＴＸのタイミングチャートを実現することが容易になる。

また、ここで示した高周波スイッチ回路（ＡＮＴＳＷ）１１０、送受信分波器（ＤＵＰ）３、電力増幅器（ＰＡ）４およびＤＣ−ＤＣコンバータ５を同一パッケージに集積化することで、通信端末装置の小型化により貢献することが可能である。

（実施の形態６）
図１１は、本発明の実施の形態６に係る通信端末装置の構成例を示す回路図である。本実施の形態６に係る通信端末装置では、図１０で示した実施の形態５に係る通信端末装置に対して、送受信分波器３に受信信号を増幅させるための低雑音増幅器（ＬＮＡ）６を接続し、さらに、電力増幅器（ＰＡ）４および低雑音増幅器（ＬＮＡ）６に、高周波信号処理を行う無線周波数集積回路（ＲＦＩＣ）７を接続している。これら高周波スイッチ回路（ＡＮＴＳＷ）１１０、送受信分波器（ＤＵＰ）３、電力増幅器（ＰＡ）４、ＤＣ−ＤＣコンバータ５、低雑音増幅器（ＬＮＡ）６および無線周波数集積回路（ＲＦＩＣ）７を同一パッケージに集積化することで、より通信端末装置の小型化に貢献することが可能である。

（その他の実施の形態）
なお、本発明について、前記各実施の形態に基づいて説明したが、前述の実施の形態に限定されないことはもちろんであり、以下のような形態も本発明に含まれる。

まず、実施の形態１〜３では、高周波スイッチ回路として１入力１出力のＳＰＳＴスイッチを構成するとしたが、高周波スイッチ回路の入力端子および出力端子の数はこれに限定されない。半導体回路装置が、多入力多出力の高周波スイッチ回路を構成する場合ももちろん、本発明の範囲に含まれる。

また、実施の形態１〜３では、各高周波信号経路に設けられたスイッチ回路である電界効果トランジスタが、２個のＦＥＴにより構成されるとしたが、ＦＥＴ段の構成は、これに限らない。ＦＥＴ段が１個ないし複数のＦＥＴ、マルチゲートＦＥＴにより構成される場合も、本発明の範囲に含まれる。

また、実施の形態１〜３における電界効果トランジスタが、ガリウム砒素電界効果トランジスタであってもよい。

また、実施の形態１〜３では、高周波スイッチ回路の回路構成のみ説明したが、これらの回路構成は、高周波スイッチ回路を構成する各構成要素を半導体基板上に一部もしくはすべてを集積化することによって実現してもよいし、または同一パッケージに収納して実現してもよい。

また、実施の形態４〜６では、通信端末装置の構成のみ説明したが、これらの回路構成は、通信端末装置を構成する各構成要素を一部もしくはすべてを半導体基板上に集積化することによって実現してもよいし、または同一パッケージに収納して実現してもよい。
また、前述の各実施の形態およびその他の実施の形態をそれぞれ組み合わせて実施する場合も、本発明の範囲に含まれる。

本発明に係る高周波スイッチ回路および通信端末装置は、昇圧電圧から昇圧の無い電圧への切り替え時に、ドレイン・ソースの電圧降下がゲートの電圧降下に対して遅れることを防止することができる。この切り替えの間にＦＥＴの逆バイアスをピンチオフ電圧Ｖｐより低く、高周波信号の不連続がない、昇圧回路のオン／オフ機能を持たせた昇圧回路内蔵の低歪、低消費電流を実現することができ、高周波用のスイッチ回路およびこれを備えた通信装置に有用である。

本発明の実施の形態１に係る高周波スイッチ回路の構成例を示す回路図である。 （ａ）〜（ｅ）は、実施の形態１に係る高周波スイッチ回路において、昇圧回路のオン／オフを切り替えた時の各回路の動作を示すタイミングチャート図である。 （ａ）は、高周波スイッチ回路における従来の一般的な電圧切替回路（ＳＷ）を示す回路図であり、図３（ｂ）は、本実施の形態１に示す遅延回路内蔵電圧切替回路（ＴＤＳＷ）を示す回路図である。 （ａ）〜（ｄ）は、遅延回路の一例を示す回路図である。 本発明の実施の形態２に係る高周波スイッチ回路の構成例を示す回路図である。 本発明の実施の形態３に係る高周波スイッチ回路の構成例を示す回路図である。 （ａ）〜（ｅ）は、本実施の形態３に係る高周波スイッチ回路において、昇圧回路のオン／オフを切り替えた時の各回路の動作を示すタイミングチャート図である。 本発明の実施の形態４に係る通信端末装置の構成例を示す回路図である。 （ａ）〜（ｅ）は、実施の形態４に係る通信端末装置において、電圧切替制御用端子３１における入力電圧と、送信信号ＴＸのタイミングチャートを示す図である。 本発明の実施の形態５に係る通信端末装置の構成例を示す回路図である。 本発明の実施の形態６に係る通信端末装置の構成例を示す回路図である。 従来の高周波用スイッチの一例を示す回路図である。 従来の高周波用スイッチの一例を示す回路図である。 従来におけるタイミングチャートのシミュレーション結果を示す図である。

符号の説明

３ 送受信分波器
４ 電力増幅器
５ ＤＣ−ＤＣコンバータ
６ 低雑音増幅器
７ 無線周波数集積回路
１２ 発振回路（ＯＰ）
１３ 昇圧回路（ＣＰ）
１４ 論理回路（ＤＥ）
１５ 電圧切替回路（ＳＷ）
１６ 遅延回路内蔵電圧切替回路（ＴＤＳＷ）
１７ 第１遅延回路内蔵電圧切替回路（ＴＤＳＷ）
１８ 第２遅延回路内蔵電圧切替回路（ＴＤＳＷ）
２１ 外部制御入力端子
２２ アンテナ
３１ 電圧切替制御用端子
５１ ダイオード
１０１、１０２ 抵抗
１１０ 高周波スイッチ回路（ＡＮＴＳＷ）
１６１ 遅延回路（ＴＤ）
ＦＥＴ１ 第１電界効果トランジスタ
ＦＥＴ２ 第２電界効果トランジスタ
ＩＮＶ１００ インバータ回路
Ｐ１５１、Ｐ１５２ Ｐチャネルトランジスタ
ＲＦ１０ 第１高周波信号端子
ＲＦ２０ 第２高周波信号端子

Claims (19)

1. 周波数の異なる複数の高周波信号を通過させる高周波信号経路の入出力端子間にそれぞれ直列に接続された複数の電界効果トランジスタと、前記複数の電界効果トランジスタのゲートに接続され、前記複数の電界効果トランジスタのオン／オフを制御する制御入力信号を入力する制御電圧入力端子と、前記複数の電界効果トランジスタのドレインおよびソースに接続され、前記複数の電界効果トランジスタのドレインとソースの電位を固定する電位固定接続端子とを有する電界効果トランジスタ段と、
   外部供給電圧が入力され、前記外部供給電圧を発振する発振回路と、
   前記発振回路から供給される前記外部供給電圧を昇圧する昇圧回路と、
   前記制御電圧入力端子および前記電位固定接続端子に、前記昇圧回路で昇圧された昇圧電圧と、前記昇圧回路で昇圧されない昇圧無し電圧とを切り替えて入力する電圧選択回路とを備え、
   前記電圧選択回路は、前記昇圧電圧から前記昇圧無し電圧への切り替え時に、前記制御電圧入力端子および前記電位固定接続端子の電圧降下を遅延させる手段を有する、高周波スイッチ回路。
2. 請求項１に記載の高周波スイッチ回路であって、
   前記電圧降下を遅延させる手段は、前記制御電圧入力端子および前記電位固定接続端子の電圧降下を、任意の電圧降下時間を持たせて除々に行わせる手段である、請求項１に記載の高周波スイッチ回路。
3. 前記電圧降下を遅延させる手段は、抵抗と容量からなるＲＣ時定数回路の時定数に応じて遅延させた遅延信号を出力するＲＣ遅延回路である、請求項２に記載の高周波スイッチ回路。
4. 前記電圧降下を遅延させる手段は、半導体素子のゲート遅延からなるゲート遅延回路である、請求項２に記載の高周波スイッチ回路。
5. 前記電圧降下を遅延させる手段は、前記制御電圧入力端子および前記電位固定接続端子の電圧降下を、任意の遅延時間を持って行わせる手段である、請求項１に記載の高周波スイッチ回路。
6. 前記電圧選択回路は、第１の電圧選択回路と第２の電圧選択回路とを備え、
   前記第１の電圧選択回路は、前記制御電圧入力端子の電圧降下を遅延させる第１の遅延手段を有し、
   前記第２の電圧選択回路は、前記電位固定接続端子の電圧降下を遅延させる第２の遅延手段を有し、
   前記第１の遅延手段による遅延時間は前記第２の遅延手段による遅延時間よりも大きい、請求項５に記載の高周波スイッチ回路。
7. 前記第１の遅延手段および前記第２の遅延手段は、抵抗と容量からなるＲＣ時定数回路の時定数に応じて遅延させた遅延信号を出力するＲＣ遅延回路である、請求項６に記載の高周波スイッチ回路。
8. 前記第１の遅延手段および前記第２の遅延手段は、半導体素子のゲート遅延からなるゲート遅延回路である、請求項６に記載の高周波スイッチ回路。
9. 周波数の異なる複数の高周波信号を通過させる高周波信号経路の入出力端子間にそれぞれ直列に接続された複数の電界効果トランジスタと、前記複数の電界効果トランジスタのゲートに接続され、前記複数の電界効果トランジスタのオン／オフを制御する制御入力信号を入力する制御電圧入力端子と、前記複数の電界効果トランジスタのドレインおよびソースに接続され、前記複数の電界効果トランジスタのドレインとソースの電位を固定する電位固定接続端子とを有する電界効果トランジスタ段と、
   外部供給電圧が供給される外部供給電圧入力端子と、
   前記外部供給電圧入力端子から供給される前記外部供給電圧を発振する発振回路と、
   前記制御電圧入力端子および前記電位固定接続端子と接続され、前記発振回路から供給される前記外部供給電圧を昇圧する昇圧回路と、
   前記昇圧回路がオンからオフに切り替わる際に、前記発振回路をオフに切り替える信号が入力される電圧切替制御用端子と、
   前記昇圧回路と前記外部供給電圧入力端子との間に接続されるダイオードとを備える、高周波スイッチ回路。
10. 前記電界効果トランジスタ段が、複数個のマルチゲート電界効果トランジスタで構成される、請求項１〜９のうちいずれか１項に記載の高周波スイッチ回路。
11. 前記電界効果トランジスタ段が、複数個のガリウム砒素電界効果トランジスタで構成される、請求項１〜９のうちいずれか１項に記載の高周波スイッチ回路。
12. 請求項１〜１１のうちいずれか１項に記載の高周波スイッチ回路が、１つの半導体基板上に集積化されている、半導体装置。
13. 請求項１〜１１のうちいずれか１項に記載の高周波スイッチ回路が、１つのパッケージに収納されている、半導体装置。
14. 請求項１〜１１のうちいずれか１項に記載の高周波スイッチ回路と、
    前記高周波スイッチ回路に接続される送受信分波器とを備え、
    前記送受信分波器は、前記高周波スイッチ回路への信号の送信と受信を切り替える、通信端末装置。
15. 前記送受信分波器に接続される電力増幅器と、
    前記電力増幅器に電圧供給するＤＣ−ＤＣコンバータとをさらに備え、
    前記電力増幅器は前記送受信分波器に送信される信号の電力を増幅し、
    前記ＤＣ−ＤＣコンバータにより前記高周波スイッチ回路が電圧制御される、請求項１４に記載の通信端末装置。
16. 前記送受信分波器に接続される低雑音増幅器と、
    前記電力増幅器および低雑音増幅器に接続される無線周波数集積回路とをさらに備える、請求項１５に記載の通信端末装置。
17. 前記高周波スイッチ回路、前記送受信分波器、前記電力増幅器、前記ＤＣ−ＤＣコンバータ、前記低雑音増幅器および前記無線周波数集積回路のうちの少なくとも２つが１つの半導体基板上に搭載される、請求項１６に記載の通信端末装置。
18. 前記高周波スイッチ回路、前記送受信分波器、前記電力増幅器、前記ＤＣ−ＤＣコンバータ、前記低雑音増幅器および前記無線周波数集積回路のうちの少なくとも２つが１つのパッケージに収納される、請求項１６に記載の通信端末装置。
19. 前記昇圧回路がオンからオフに切り替わる際には、前記昇圧回路がオフに切り替わる前に、前記送受信分波器から前記高周波スイッチ回路に入力される送信信号がオフに切り替わり、
    前記昇圧回路がオフからオンに切り替わる際には、前記昇圧回路がオンに切り替わった後に、前記送受信分波器から前記高周波スイッチ回路に入力される送信信号がオンに切り替わる、請求項１４に記載の通信端末装置。

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