JP2007142155A - Oxidation treatment method and manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、酸化処理方法および当該酸化処理方法を用いて酸化膜を形成する半導体装置の製造方法に関する。 The present invention relates to an oxidation method and a method for manufacturing a semiconductor device in which an oxide film is formed using the oxidation method.
近年の半導体装置の素子分離には、ＳＴＩ（Shallow Trench Isolation）と称される素子分離絶縁膜が広く用いられている。この素子分離絶縁膜は、半導体基板の素子分離領域にトレンチ（溝）を形成し、このトレンチに酸化シリコン（ＳｉＯ２）膜を埋め込むことにより形成される。半導体装置の微細化に伴って、トレンチのアスペクト比が大きくなり、従来のＨＤＰ−ＳｉＯ２膜や、Ｏ３−ＴＥＯＳ膜とでは、トレンチの中に空孔（Void）や継目（seam）を発生させずに埋め込むことが困難になってきている。ＨＤＰ−ＳｉＯ２膜は、ＨＤＰ（High Density Plasma）−ＣＶＤ（Chemical Vapor Deposition）法により形成された酸化シリコン膜である。Ｏ３−ＴＥＯＳ膜とは、液体ソースであるＴＥＯＳ（tetraethylorthosilicate）と酸化剤であるＯ３を用いて形成された酸化シリコン膜である。 In recent years, element isolation insulating films called STI (Shallow Trench Isolation) have been widely used for element isolation of semiconductor devices. The element isolation insulating film is formed by forming a trench (groove) in an element isolation region of a semiconductor substrate and embedding a silicon oxide (SiO 2 ) film in the trench. With the miniaturization of semiconductor devices, the trench aspect ratio increases, and with the conventional HDP-SiO 2 film and O 3 -TEOS film, voids and seams are generated in the trench. It has become difficult to embed without using it. The HDP-SiO 2 film is a silicon oxide film formed by an HDP (High Density Plasma) -CVD (Chemical Vapor Deposition) method. The O 3 -TEOS film is a silicon oxide film formed using TEOS (tetraethylorthosilicate) which is a liquid source and O 3 which is an oxidizing agent.
このため、１００ｎｍ世代以降では、塗布型溶液を用いてトレンチに素子分離絶縁膜を埋め込む方法が提案されている。この材料として、過酸化水素シラザン重合体（（ＳｉＨ２ＮＨ）ｎ）溶液が研究されている。この材料を塗布した後に、２００℃以下でベーキングして溶媒を揮発させると、ポリシラザン（Polysilazane：以下ＰＳＺと称する）膜が形成される。このポリシラザン膜は、通常酸化処理される。ポリシラザンを酸化処理すると酸化シリコン膜となるが、他の製法による酸化シリコン膜と区別するため、ポリシラザン酸化膜と称する。 For this reason, after the 100 nm generation, a method of embedding an element isolation insulating film in a trench using a coating-type solution has been proposed. As this material, hydrogen peroxide silazane polymer ((SiH 2 NH) n ) solution has been studied. When this material is applied and then baked at 200 ° C. or lower to evaporate the solvent, a polysilazane (hereinafter referred to as PSZ) film is formed. This polysilazane film is usually oxidized. When polysilazane is oxidized, it becomes a silicon oxide film, but it is called a polysilazane oxide film in order to distinguish it from a silicon oxide film produced by another manufacturing method.
ポリシラザン酸化膜はエッチング速度が速い。このため、素子分離絶縁膜の表面がポリシラザン酸化膜であると、その後のプロセスにおいてエッチングされていき、素子分離絶縁膜の端部に大きなディボット（divot）が生じる。ディボットが生じると、ディボットへのゲート電極材料が残ることによるショート不良などの問題が発生する。このため、トレンチの底部のみにポリシラザン酸化膜を埋め込んでトレンチのアスペクト比を小さくした後に、トレンチの上部にＨＤＰ−ＳｉＯ２膜を埋め込むプロセスが提案されている（特許文献１参照）。 The polysilazane oxide film has a high etching rate. For this reason, if the surface of the element isolation insulating film is a polysilazane oxide film, it is etched in a subsequent process, and a large divot is generated at the end of the element isolation insulating film. When a divot occurs, problems such as a short circuit failure due to the gate electrode material remaining on the divot occur. For this reason, a process has been proposed in which a polysilazane oxide film is embedded only in the bottom of the trench to reduce the aspect ratio of the trench, and then an HDP-SiO 2 film is embedded in the upper portion of the trench (see Patent Document 1).
上記のプロセスでは、トレンチを埋め込むようにポリシラザン膜を形成し、酸化処理を行ってポリシラザン酸化膜とした後に、ポリシラザン酸化膜のＣＭＰおよびウェットエッチングが行われる。ポリシラザン膜の酸化処理は、一般的な縦型炉を用いて行われ、水蒸気の雰囲気下で所定時間酸化処理を行った後に、水蒸気を排気して、その後パージガスを供給することにより行われる（特許文献２参照）。
しかしながら、ポリシラザン膜を酸化処理した時から次工程までの時間により、ポリシラザン酸化膜のＣＭＰ研磨レートやウェットエッチングレートが異なるという問題があった。これは、酸化処理において十分にポリシラザン膜が酸化されていないことが原因であると考えられる。このため、酸化処理後から次工程までの間において、大気中の水分を吸湿して徐々に酸化が進み、時間毎にポリシラザン膜の酸化状態が異なる結果となる。 However, there is a problem that the CMP polishing rate and wet etching rate of the polysilazane oxide film differ depending on the time from when the polysilazane film is oxidized to the next process. This is considered to be because the polysilazane film is not sufficiently oxidized in the oxidation treatment. For this reason, during the period from the oxidation treatment to the next step, moisture in the atmosphere is absorbed and oxidation proceeds gradually, resulting in different oxidation states of the polysilazane film every time.
酸化処理からの経過時間による膜質変化を抑制するため、酸化処理から次の工程までの時間を一定にするか、酸化処理後に長期間保管して膜質が安定するまで待つことが考えられるが、プロセスの安定性や生産性を考慮すると、時間の制御による安定化は困難である。 In order to suppress the film quality change due to the elapsed time from the oxidation treatment, it may be possible to keep the time from the oxidation treatment to the next step constant or to wait for a long time after the oxidation treatment until the film quality stabilizes. Considering the stability and productivity, it is difficult to stabilize by controlling the time.
本発明は上記の事情に鑑みてなされたものであり、その目的は、十分に酸化処理を行うことができ、安定な酸化膜を形成することができる酸化処理方法を提供することにある。 本発明の他の目的は、酸化処理後の埋め込み酸化膜の加工ばらつきを抑制することができる半導体装置の製造方法を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an oxidation treatment method capable of performing sufficient oxidation treatment and forming a stable oxide film. Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of suppressing processing variations of a buried oxide film after oxidation treatment.
上記の目的を達成するため、本発明の酸化処理方法は、所定の温度に加熱された被処理基板の周囲に酸化剤を供給して、酸化処理を行う酸化処理方法であって、前記酸化剤の供給後に、少なくとも１回真空排気し、再度酸化剤を供給することを特徴とする。 In order to achieve the above object, an oxidation treatment method of the present invention is an oxidation treatment method for performing an oxidation treatment by supplying an oxidant around a substrate to be treated heated to a predetermined temperature, wherein the oxidant After the supply of the oxidant, it is evacuated at least once and the oxidant is supplied again.
上記の本発明の酸化処理方法では、酸化剤の雰囲気下において被処理基板が加熱されることにより、被処理基板と酸化剤とが反応して酸化膜が形成される。ここで、酸化膜の形成に伴って発生する副生成物が被処理基板の表層部に留まっていると、酸化剤の浸入を妨げてしまうが、本発明では少なくとも１回真空排気を行うため、この副生成物は基板外へ放出される。真空排気後に再び酸化剤が供給され、酸化剤の雰囲気下において被処理基板が加熱されることにより、酸化処理が効率的に進むこととなる。 In the oxidation treatment method of the present invention, the substrate to be processed is heated in an oxidant atmosphere, whereby the substrate to be processed and the oxidant react to form an oxide film. Here, if the by-product generated along with the formation of the oxide film stays on the surface layer portion of the substrate to be processed, the intrusion of the oxidizing agent is hindered. This by-product is released out of the substrate. After the evacuation, the oxidant is supplied again, and the substrate to be processed is heated in the oxidant atmosphere, so that the oxidation process proceeds efficiently.
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にトレンチパターンを有するマスクを形成する工程と、前記半導体基板をエッチングして、前記半導体基板にトレンチを形成する工程と、前記トレンチを埋め込むように前記マスク上に第１埋め込み膜を形成する工程と、前記半導体基板の周囲に酸化剤を供給し、前記第１埋め込み膜を酸化処理して、第１埋め込み酸化膜を形成する工程と、前記トレンチ以外の前記マスク上に形成された前記第１埋め込み酸化膜を研磨する工程と、前記第１埋め込み酸化膜をエッチングして、前記半導体基板の表面よりも前記第１埋め込み酸化膜の表面を低くする工程と、前記第１埋め込み酸化膜上に第２埋め込み膜を形成する工程とを有し、前記第１埋め込み膜を酸化処理する工程において、前記酸化剤の供給後に、少なくとも１回真空排気し、再度酸化剤を供給して、酸化処理を行う。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a mask having a trench pattern on a semiconductor substrate, and a step of etching the semiconductor substrate to form a trench in the semiconductor substrate. Forming a first buried film on the mask so as to fill the trench; supplying an oxidant around the semiconductor substrate; oxidizing the first buried film; A step of polishing the first buried oxide film formed on the mask other than the trench, and etching the first buried oxide film so that the first buried oxide film is etched more than the surface of the semiconductor substrate. And a step of lowering the surface of the buried oxide film and a step of forming a second buried film on the first buried oxide film, and oxidizing the first buried film. In extent, after the supply of the oxidizing agent, at least once evacuated, supplies again oxidizing agent, an oxidation process.
上記の本発明の半導体装置の製造方法では、トレンチの底部を第１埋め込み酸化膜で埋めてトレンチのアスペクト比を小さくした後に、トレンチ内の第１埋め込み酸化膜上に第２埋め込み絶縁膜を形成する。
このトレンチの底部への第１埋め込み酸化膜の形成では、トレンチを埋め込むようにマスク上に第１埋め込み膜を形成し、第１埋め込み膜を酸化処理して第１埋め込み酸化膜を形成した後に、第１埋め込み酸化膜の研磨およびエッチングが行われる。
第１埋め込み膜の酸化処理では、加熱された酸化剤の雰囲気下において、第１埋め込み膜と酸化剤とが反応して酸化膜が形成される。ここで、酸化膜の形成に伴って発生する副生成物が第１埋め込み膜の表層部に留まっていると、酸化剤の浸入を妨げてしまうが、本発明では少なくとも１回真空排気を行うため、この副生成物は基板外へ放出される。真空排気後に再び酸化剤が供給されることにより、第１埋め込み膜の酸化処理が効率的に進むこととなる。
In the semiconductor device manufacturing method of the present invention, the bottom of the trench is filled with the first buried oxide film to reduce the aspect ratio of the trench, and then the second buried insulating film is formed on the first buried oxide film in the trench. To do.
In forming the first buried oxide film at the bottom of the trench, the first buried film is formed on the mask so as to fill the trench, and the first buried film is oxidized to form the first buried oxide film. Polishing and etching of the first buried oxide film are performed.
In the oxidation treatment of the first buried film, the first buried film and the oxidant react to form an oxide film in a heated oxidant atmosphere. Here, if the by-product generated along with the formation of the oxide film stays on the surface layer portion of the first buried film, the entry of the oxidizing agent is hindered. However, in the present invention, the vacuum exhaust is performed at least once. This by-product is released out of the substrate. By supplying the oxidizing agent again after evacuation, the oxidation process of the first buried film proceeds efficiently.
本発明の酸化処理方法によれば、十分に酸化処理を行うことができ、安定な酸化膜を形成することができる。
本発明の半導体装置の製造方法によれば、酸化処理後の埋め込み膜の加工ばらつきを抑制させることができる。
According to the oxidation treatment method of the present invention, a sufficient oxidation treatment can be performed, and a stable oxide film can be formed.
According to the method for manufacturing a semiconductor device of the present invention, it is possible to suppress variations in processing of the buried film after the oxidation treatment.
以下に、本発明の実施の形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
図１は、本実施形態に係る酸化処理方法を実施する酸化処理装置の一例を示す構成図である。 FIG. 1 is a configuration diagram illustrating an example of an oxidation treatment apparatus that performs the oxidation treatment method according to the present embodiment.
例えば石英からなる縦型の反応管１内に、ウェハボート２が収容されている。ウェハボート２は、複数枚の被処理基板、例えばウェハＷを保持する。反応管１の周囲には、加熱手段としてヒータ３が設けられている。
For example, a
反応管１には、ガス供給管４が接続されている。ガス供給管４の上流側は、酸化剤供給手段５およびパージガス供給手段６に接続されている。
A gas supply pipe 4 is connected to the
酸化剤供給手段５は、酸化剤（酸化処理用ガス）として、水蒸気を供給する。酸化剤として水蒸気を供給する場合、酸化剤供給手段５は、酸素ガス供給源と、水素ガス供給源と、酸素ガス供給源および水素ガス供給源から供給された酸素と水素とを反応させて水蒸気を発生する水蒸気発生装置とを有する。水蒸気発生装置は、ガスの流路に例えば白金などの触媒を備え、酸素ガスおよび水素ガスを例えば５００℃以下の温度に加熱した状態で触媒に接触させる。これにより、触媒下において酸素ガスおよび水素ガスが反応して、水蒸気が発生する。 The oxidant supply means 5 supplies water vapor as an oxidant (oxidation gas). When supplying water vapor as an oxidant, the oxidant supply means 5 reacts oxygen and hydrogen supplied from an oxygen gas supply source, a hydrogen gas supply source, an oxygen gas supply source, and a hydrogen gas supply source to produce water vapor. And a water vapor generator for generating water. The water vapor generator includes a catalyst such as platinum in a gas flow path, and contacts the catalyst in a state where oxygen gas and hydrogen gas are heated to a temperature of, for example, 500 ° C. or lower. As a result, oxygen gas and hydrogen gas react with each other under the catalyst to generate water vapor.
本実施形態においては、酸化剤として水蒸気（Ｈ２Ｏ）を用いる例について説明するが、酸化作用を有する他の酸化剤を用いても良い。たとえば、酸化剤として、Ｈ２Ｏ２、Ｏ２、Ｏ３、Ｎ２Ｏ、Ｏ２ラジカルを供給してもよい。また、酸化剤供給手段５は、１種類の酸化剤のみを供給するのではなく、２種類以上の酸化剤を供給してもよい。
In the present embodiment, an example in which water vapor (H 2 O) is used as an oxidizing agent will be described, but other oxidizing agents having an oxidizing action may be used. For example, as an oxidizing agent, H 2 O 2, O 2 ,
パージガス供給手段６は、ウェハＷに対して不活性なガスを供給する。パージガスとしては、例えば窒素ガスを用いる。パージガスとして、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｒｎなどのガスを用いても良い。 The purge gas supply means 6 supplies an inert gas to the wafer W. For example, nitrogen gas is used as the purge gas. A gas such as He, Ne, Ar, Kr, Xe, or Rn may be used as the purge gas.
反応管１には、排気管７が接続されている。排気管７の下流側は、排気手段８に接続されている。排気手段８は、例えばバルブおよび真空ポンプを有する。
An exhaust pipe 7 is connected to the
酸化処理装置は、例えばコンピュータからなる制御手段９を有する。制御手段９は、ヒータ３、酸化剤供給手段５、パージガス供給手段６、排気手段８を制御する。制御手段９は、酸化剤の流量、パージガスの流量、反応管１内の温度および圧力を制御するために、処理パラメータおよび処理手順を記載したプログラムを備える。
The oxidation processing apparatus has a control means 9 composed of, for example, a computer. The control unit 9 controls the
次に、上記の酸化処理装置を用いた酸化処理方法について説明する。 Next, an oxidation treatment method using the above oxidation treatment apparatus will be described.
図２は、特許文献２に代表される比較例の酸化処理の雰囲気ガスの時間変化を示す図である。図３は、本実施形態に係る酸化処理の雰囲気ガスの時間変化を示す図である。
FIG. 2 is a diagram showing the change over time of the atmospheric gas in the oxidation treatment of the comparative example represented by
従来、ウェハＷを加熱した状態において、ウェハを一定時間水蒸気に晒すことにより、酸化処理を施していた（図２参照）。この酸化処理後に、排気手段８により真空排気する工程と、パージガス供給手段６によりパージガスを供給する工程を交互に行うサイクルパージが通常行われる。その後、ウェハＷは、反応管１外へ出される。
Conventionally, in a state where the wafer W is heated, the wafer is exposed to water vapor for a certain period of time to perform oxidation treatment (see FIG. 2). After this oxidation treatment, a cycle purge is normally performed in which the step of evacuating by the
本実施形態では、水蒸気雰囲気においてウェハＷを酸化する際に、少なくとも１回真空排気（真空引き）を行い、その後再び水蒸気雰囲気で酸化処理する。例えば、３００〜４００℃の水蒸気を含む雰囲気で３０分間加熱した後に、一旦真空排気を行い、その後、３００〜４００℃の水蒸気を含む雰囲気で５分間の処理と、１分間の真空排気とを繰り返す（図３参照）。酸化処理は、１３〜１００ｋＰａ（１００〜７６０Ｔｏｒｒ）の圧力とする。真空排気では、酸化処理圧力の２分の１以下の圧力にする。この酸化処理後のサイクルパージはあってもなくてもよい。その後、ウェハＷは、反応管１外へ出される。
In the present embodiment, when the wafer W is oxidized in the water vapor atmosphere, vacuum evacuation (evacuation) is performed at least once, and then the oxidation treatment is performed again in the water vapor atmosphere. For example, after heating for 30 minutes in an atmosphere containing water vapor at 300 to 400 ° C., evacuation is performed once, and thereafter, treatment for 5 minutes in an atmosphere containing water vapor at 300 to 400 ° C. and vacuum evacuation for 1 minute are repeated. (See FIG. 3). The oxidation treatment is performed at a pressure of 13 to 100 kPa (100 to 760 Torr). In vacuum evacuation, the pressure is reduced to half or less of the oxidation treatment pressure. There may or may not be a cycle purge after this oxidation treatment. Thereafter, the wafer W is taken out of the
図４は、被処理膜１１への酸化膜１２の形成メカニズムを説明するための図である。
FIG. 4 is a diagram for explaining the formation mechanism of the
被処理膜１１に特に限定はない。被処理膜１１としては、例えば、過水素化シラザン重合体（（ＳｉＨ２ＮＨ）ｎ）、シロキサン、シラノール（Ｓｉ（ＯＨ）ｘ）などの材料を用いた塗布膜が挙げられる。その他にも、半導体装置の分野において、酸化処理が施される被処理膜１１としては、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、チタン、イリジウム、ランタン、イットリウムおよびプラセオジムを含む材料からなる膜が好適に使用される。これらの膜は、塗布法、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、スパッタリング法のいずれかにより形成される。
There is no particular limitation on the
図４（ａ）に示すように、被処理膜１１に侵入した水蒸気などの酸化剤１３が被処理膜１１と酸化反応を起こすことにより、被処理膜１１が酸化膜１２となる。このため、酸化膜１２は被処理膜１１の露出面側から形成される。ここで、酸化膜１２と、被処理膜１１との反応に伴い反応副生成物１４が発生する場合がある。例えば、ポリシラザン膜は、過水素化シラザン重合体（（ＳｉＨ２ＮＨ）ｎ）の組成から明らかなように、ＳｉＯ結合をもたずにＳｉＮ結合をもつ膜であり、窒化シリコン膜（ＳｉＮ）に近い組成である。このポリシラザン膜を酸化処理すると、酸化シリコン膜（ＳｉＯ２）となるため、ＮとＨを含む副生成物が発生する。
As shown in FIG. 4A, the
この反応副生成物１４が被処理膜１１中に留まることにより、被処理膜１１の深部への酸化剤１３の侵入が妨げられる。このため、比較例では、水蒸気雰囲気下においてウェハＷを一定時間加熱しているにもかかわらず、十分な酸化処理が進行しない。
The reaction by-
これに対して、本実施形態では、水蒸気雰囲気下で酸化処理する際に、その途中で少なくとも１回真空排気を行う。この真空排気により、酸化処理で発生した反応副生成物１４は、図４（ｂ）に示すように外部へ放出されて、図４（ｃ）に示すように反応副生成物１４が除かれた被処理膜１１の状態となる。その後、図４（ｄ）に示すように、水蒸気雰囲気下で再び酸化処理を行うことにより、酸化剤１３が被処理膜１１に侵入することができ、被処理膜１１の酸化が効率的に行われる。
On the other hand, in this embodiment, when the oxidation treatment is performed in a water vapor atmosphere, the vacuum evacuation is performed at least once during the oxidation process. By this evacuation, the reaction by-
これにより、被処理膜１１の深い領域への酸化が効率的に行われることから、均一な酸化処理を施すことができる。この結果、安定した膜質の酸化膜が形成される。
Thereby, since oxidation to the deep area | region of the to-be-processed film |
酸化処理の他の例について、図５〜図７を参照して説明する。 Another example of the oxidation treatment will be described with reference to FIGS.
図５は、真空排気前と真空排気後とで酸化剤の種類を変えた例を示す。例えば、３００℃の水蒸気を含む雰囲気で３０分間加熱した後に、一旦真空排気を行い、その後、酸化剤としてオゾンを供給して、３００℃のオゾンを含む雰囲気で５分間の処理と、１分間の真空排気とを繰り返す。これによっても、被処理膜１１に十分に酸化処理を施すことができる。 FIG. 5 shows an example in which the type of oxidant is changed before and after evacuation. For example, after heating for 30 minutes in an atmosphere containing water vapor at 300 ° C., evacuation is performed once, and then ozone is supplied as an oxidant to treat for 5 minutes in an atmosphere containing ozone at 300 ° C. for 1 minute. Repeat evacuation. Also by this, the film to be processed 11 can be sufficiently oxidized.
あるいは、図６に示すように、３００℃の水蒸気を含む雰囲気での５分間の処理と、１分間の真空排気とを繰り返すのみでもよい。これによっても、被処理膜１１に十分に酸化処理を施すことができる。 Alternatively, as shown in FIG. 6, the treatment for 5 minutes in the atmosphere containing water vapor at 300 ° C. and the vacuum evacuation for 1 minute may be repeated. Also by this, the film to be processed 11 can be sufficiently oxidized.
あるいは、図７に示すように、３００℃の水蒸気を含む雰囲気での５分間の酸化処理と、１分間の真空排気とを繰り返した後に、酸化剤の種類を変えて、３００℃のオゾンを含む雰囲気での５分間の酸化処理と、１分間の真空排気を繰り返しても良い。これによっても、被処理膜１１に十分に酸化処理を施すことができる。 Alternatively, as shown in FIG. 7, after repeating the oxidation treatment for 5 minutes in the atmosphere containing 300 ° C. water vapor and the evacuation for 1 minute, the type of oxidant is changed to contain ozone at 300 ° C. The oxidation treatment for 5 minutes in the atmosphere and the evacuation for 1 minute may be repeated. Also by this, the film to be processed 11 can be sufficiently oxidized.
次に、上記の酸化処理方法を適用した本実施形態に係る半導体装置の製造方法について図８〜図１３を参照して説明する。本実施形態では、素子分離絶縁膜の形成方法について説明する。 Next, a method for manufacturing the semiconductor device according to this embodiment to which the above-described oxidation treatment method is applied will be described with reference to FIGS. In this embodiment, a method for forming an element isolation insulating film will be described.
図８（ａ）に示すように、例えばシリコンからなる半導体基板（ウェハＷに相当）２０上に、熱酸化法により酸化シリコン膜２１を形成し、酸化シリコン膜２１上にＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により窒化シリコン膜２２を形成する。窒化シリコン膜２２は、本発明のマスクに相当する。酸化シリコン膜２１は、半導体基板２０と窒化シリコン膜２２との界面に生じるストレスを緩和し、このストレスに起因して半導体基板２０の表面に転位などの欠陥が発生するのを防ぐために形成する。酸化シリコン膜２１の膜厚は、例えば４ｎｍである。窒化シリコン膜２２の膜厚は、例えば２００ｎｍである。
As shown in FIG. 8A, a
次に、図８（ｂ）に示すように、窒化シリコン膜２２上に、トレンチパターンのハードマスク２３を形成する。ハードマスク２３の形成では、ＣＶＤ法により窒化シリコン膜２２上に酸化シリコン膜を形成した後に、リソグラフィ技術によりトレンチパターンのレジストを形成し、レジストをマスクに酸化シリコン膜をエッチングする。これにより、酸化シリコンからなるハードマスク２３が形成される。その後、レジストを除去する。
Next, as shown in FIG. 8B, a trench pattern
次に、図９（ａ）に示すように、ハードマスク２３を用いたドライエッチングにより、窒化シリコン膜２２、酸化シリコン膜２１、半導体基板２０を順次加工する。これにより、半導体基板２０にトレンチ（溝）２４が形成される。トレンチ２４のサイズは、例えば幅１００ｎｍ、深さ３００ｎｍである。なお、上記サイズは一例であり、様々な幅をもつ複数のトレンチ２４が同一の半導体基板２０に形成される。その後、ハードマスク２３を除去する。
Next, as illustrated in FIG. 9A, the
次に、図９（ｂ）に示すように、トレンチ２４が完全に埋まるように、窒化シリコン膜２２上に過水素化シラザン重合体（（ＳｉＨ２ＮＨ）ｎ）溶液を、例えばスピンコーティング法により塗布する。塗布膜厚は、例えば６００ｎｍである。その後、２００℃以下の温度、例えば１５０℃で３分間ベーキングすることにより溶媒を揮発させて、ポリシラザンからなる第１埋め込み膜２５を形成する。
Next, as shown in FIG. 9B, a perhydrogenated silazane polymer ((SiH 2 NH) n ) solution is formed on the
次に、上記した本実施形態に係る酸化処理を施す。これにより、図１０（ａ）に示すように、第１埋め込み膜２５の底部まで効率的に酸化が進み、第１埋め込み酸化膜２６が形成される。第１埋め込み膜２５がポリシラザン膜である場合には、酸化処理後には酸化シリコン膜となる。
Next, the oxidation process according to the present embodiment described above is performed. As a result, as shown in FIG. 10A, the oxidation proceeds efficiently to the bottom of the first buried
次に、図１０（ｂ）に示すように、トレンチ２４以外の窒化シリコン膜２２上の第１埋め込み酸化膜２６をＣＭＰ（Chemical Mechanical Polishing）法により選択的に除去する。十分に酸化処理が施された第１埋め込み酸化膜２６はウェハ面内あるいはウェハ間において均一な膜質をもつことから、ＣＭＰによる研磨速度のばらつきが少なく、研磨後に一定膜厚の第１埋め込み酸化膜２６が得られる。
Next, as shown in FIG. 10B, the first
次に、図１１（ａ）に示すように、ドライエッチング技術あるいはウェットエッチング技術により、第１埋め込み酸化膜２６の表面をエッチングして、第１埋め込み酸化膜２６の表面２６ａが半導体基板２０の表面よりも深い位置にくるように調整する。例えば希フッ酸を用いて、２５０ｎｍ程度エッチングする。
Next, as shown in FIG. 11A, the surface of the first
次に、酸化性雰囲気または窒素等の不活性ガス雰囲気中において、８００〜１１００℃の熱処理を行う。例えば、窒素ガス雰囲気中において９００℃で、３０分間熱処理を行う。 Next, heat treatment is performed at 800 to 1100 ° C. in an oxidizing atmosphere or an inert gas atmosphere such as nitrogen. For example, heat treatment is performed at 900 ° C. for 30 minutes in a nitrogen gas atmosphere.
次に、図１１（ｂ）に示すように、Ｐｕｌｌｂａｃｋ法を用いて、窒化シリコン膜２２の開口幅２２ａを１０ｎｍ広げる。当該工程において、例えばＨ３ＰＯ４を用いる。この際に、酸化シリコン膜２１と窒化シリコン膜２２の選択比が２以上確保できるような等方性エッチングを用いることが好ましい。
Next, as shown in FIG. 11B, the
次に、図１２（ａ）に示すように、熱酸化法を用いて半導体基板２０を酸化する。これにより、第１埋め込み酸化膜２６よりも上部におけるトレンチ２４の側面に、酸化シリコン膜２７が形成される。酸化シリコン膜２７の膜厚は、例えば３ｎｍである。
Next, as shown in FIG. 12A, the
次に、図１２（ｂ）に示すように、ＣＶＤ法により、トレンチ２４が完全に埋まるように窒化シリコン膜２２上に第２埋め込み絶縁膜２８を形成する。第２埋め込み絶縁膜２８として、ＨＤＰ−ＣＶＤ法により酸化シリコン膜を形成する。
Next, as shown in FIG. 12B, a second buried insulating
次に、図１３（ａ）に示すように、ＣＭＰ法により、トレンチ２４以外の窒化シリコン膜２２上に形成された第２埋め込み絶縁膜２８を除去する。
Next, as shown in FIG. 13A, the second buried insulating
次に、図１３（ｂ）に示すように、窒化シリコン膜２２および酸化シリコン膜２１を除去する。これにより、トレンチ２４に埋め込まれた第１埋め込み酸化膜２６および第２埋め込み絶縁膜２８からなる素子分離絶縁膜が形成される。
Next, as shown in FIG. 13B, the
以降の工程としては、素子分離絶縁膜により区画された活性領域にトランジスタが形成される。これにより、半導体装置が完成する。 As a subsequent process, a transistor is formed in the active region partitioned by the element isolation insulating film. Thereby, the semiconductor device is completed.
次に、上記の本実施形態に係る半導体装置の製造方法の効果について説明する。 Next, the effect of the semiconductor device manufacturing method according to the present embodiment will be described.
本実施形態に係る酸化処理を行った場合には、第１埋め込み酸化膜２６は十分に酸化されているため、第１埋め込み酸化膜２６の膜質は安定したものとなる。このため、酸化処理から次の加工工程までの時間によりＣＭＰやエッチング速度が変化することを抑制することができ、均一な高さの第１埋め込み酸化膜２６を形成することができる。この結果、安定したトランジスタ特性を得ることができる。
When the oxidation process according to the present embodiment is performed, the first
また、第１埋め込み酸化膜２６の膜質が不安定であると、トレンチ２４の幅の相違により、研磨後の第１埋め込み酸化膜２６の高さがばらつく場合がある。例えば、図１４（ａ）に示す幅が狭いトレンチ２４ａに埋め込まれた第１埋め込み酸化膜２６と、図１４（ｂ）に示す幅が広いトレンチ２４ｂに埋め込まれた第１埋め込み酸化膜２６とでは、ＣＭＰ後の表面位置が異なってしまう。すなわち、トレンチ２４ａ内の第１埋め込み酸化膜２６に対して、トレンチ２４ｂ内の第１埋め込み酸化膜２６の表面が過剰研磨されてしまう（Ａ２＞Ａ１）。
Further, if the film quality of the first
これに対して、本実施形態に係る酸化処理後の第１埋め込み酸化膜２６は、十分に酸化されており、膜質が安定しているため、幅が狭いトレンチ２４ａに埋め込まれた第１埋め込み酸化膜２６（図１５（ａ）参照）と、幅が広いトレンチ２４ｂに埋め込まれた第１埋め込み酸化膜２６（図１５（ｂ）参照）との間で、ＣＭＰ後の表面位置のばらつきが小さくなる（すなわち、Ｂ２―Ｂ１＜Ａ２−Ａ１）。このため、トレンチ２４の幅が基板面内で異なっていても均一な高さの第１埋め込み酸化膜２６を形成することができる。
On the other hand, the first
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態に係る酸化処理方法は、素子分離絶縁膜となる膜の酸化処理以外にも適用可能である。例えば、ゲート絶縁膜やキャパシタ絶縁膜を形成するためのシリコン基板の酸化処理に本発明を適用することもできる。また、ポリシリコン層の酸化処理に本発明を適用することもできる。また、半導体装置の製造における第１埋め込み膜２５は、ポリシラザン膜のような絶縁膜に限定されず、例えばポリシリコン等の半導体膜であってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
The present invention is not limited to the description of the above embodiment.
For example, the oxidation treatment method according to the present embodiment can be applied in addition to the oxidation treatment of a film that becomes an element isolation insulating film. For example, the present invention can also be applied to an oxidation treatment of a silicon substrate for forming a gate insulating film or a capacitor insulating film. The present invention can also be applied to the oxidation treatment of the polysilicon layer. Further, the first buried
In addition, various modifications can be made without departing from the scope of the present invention.
本発明は、素子分離絶縁膜の他、ゲート絶縁膜、キャパシタ絶縁膜となる各種の酸化膜の形成に適用できる。 The present invention can be applied to the formation of various oxide films to be a gate insulating film and a capacitor insulating film in addition to the element isolation insulating film.
１…反応管、２…ウェハボート、３…ヒータ、４…ガス供給管、５…酸化剤供給手段、６…パージガス供給手段、７…排気管、８…排気手段、９…制御手段、１１…被処理膜、１２，１２’…酸化膜、１３…酸化剤、１４…反応副生成物、２０…半導体基板、２１…酸化シリコン膜、２２…窒化シリコン膜、２３…ハードマスク、２４…トレンチ、２５…第１埋め込み膜、２６…第１埋め込み酸化膜、２７…酸化シリコン膜、２８…第２埋め込み絶縁膜、Ｗ…ウェハ
DESCRIPTION OF
Claims (5)
前記酸化剤の供給後に、少なくとも１回真空排気し、再度酸化剤を供給することを特徴とする
酸化処理方法。 An oxidation treatment method for performing an oxidation treatment by supplying an oxidizing agent around a substrate to be treated heated to a predetermined temperature,
After the supply of the oxidizer, the oxidizer is evacuated at least once and the oxidizer is supplied again.
請求項１記載の酸化処理方法。 The oxidation treatment method according to claim 1, wherein supply of the oxidant, vacuum exhaust, and supply of the oxidant are repeated.
請求項１記載の酸化処理方法。 The oxidation treatment method according to claim 1, wherein the oxidizing agent includes water vapor.
前記半導体基板をエッチングして、前記半導体基板にトレンチを形成する工程と、
前記トレンチを埋め込むように前記マスク上に第１埋め込み膜を形成する工程と、
前記半導体基板の周囲に酸化剤を供給し、前記第１埋め込み膜を酸化処理して、第１埋め込み酸化膜を形成する工程と、
前記トレンチ以外の前記マスク上に形成された前記第１埋め込み酸化膜を研磨する工程と、
前記第１埋め込み酸化膜をエッチングして、前記半導体基板の表面よりも前記第１埋め込み酸化膜の表面を低くする工程と、
前記第１埋め込み酸化膜上に第２埋め込み膜を形成する工程と
を有し、
前記第１埋め込み膜を酸化処理する工程において、前記酸化剤の供給後に、少なくとも１回真空排気し、再度酸化剤を供給して、酸化処理を行う
半導体装置の製造方法。 Forming a mask having a trench pattern on a semiconductor substrate;
Etching the semiconductor substrate to form a trench in the semiconductor substrate;
Forming a first buried film on the mask so as to fill the trench;
Supplying an oxidizing agent around the semiconductor substrate, oxidizing the first buried film, and forming a first buried oxide film;
Polishing the first buried oxide film formed on the mask other than the trench;
Etching the first buried oxide film to make the surface of the first buried oxide film lower than the surface of the semiconductor substrate;
Forming a second buried film on the first buried oxide film,
A method of manufacturing a semiconductor device, wherein, in the step of oxidizing the first buried film, after supplying the oxidant, evacuation is performed at least once, and the oxidant is supplied again to perform the oxidation process.
請求項４記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 4, wherein the supply of the oxidant, the vacuum exhaust, and the supply of the oxidant are repeated.
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064956A (en) * | 2007-09-06 | 2009-03-26 | Tokyo Electron Ltd | Manufacturing method for semiconductor device and semiconductor device |
| JP2009076542A (en) * | 2007-09-19 | 2009-04-09 | Tokyo Electron Ltd | Method and apparatus for forming film |
| US8080463B2 (en) | 2009-01-23 | 2011-12-20 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and silicon oxide film forming method |
| JP2013162072A (en) * | 2012-02-08 | 2013-08-19 | Az Electronic Materials Mfg Co Ltd | Inorganic polysilazane resin |
| JP2015026693A (en) * | 2013-07-25 | 2015-02-05 | 株式会社ユーテック | Film manufacturing method and multi-chamber device |
| JP2015026692A (en) * | 2013-07-25 | 2015-02-05 | 株式会社ユーテック | Crystallization method and pressurizing lamp annealing device |
| JPWO2013077321A1 (en) * | 2011-11-21 | 2015-04-27 | 株式会社日立国際電気 | Semiconductor device manufacturing apparatus, semiconductor device manufacturing method, and recording medium |
| US20190144332A1 (en) * | 2017-11-14 | 2019-05-16 | Samsung Electronics Co., Ltd. | Cover glass and electronic device with the same and method for manufacturing cover glass |
-
2005
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064956A (en) * | 2007-09-06 | 2009-03-26 | Tokyo Electron Ltd | Manufacturing method for semiconductor device and semiconductor device |
| JP2009076542A (en) * | 2007-09-19 | 2009-04-09 | Tokyo Electron Ltd | Method and apparatus for forming film |
| US8080463B2 (en) | 2009-01-23 | 2011-12-20 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and silicon oxide film forming method |
| JPWO2013077321A1 (en) * | 2011-11-21 | 2015-04-27 | 株式会社日立国際電気 | Semiconductor device manufacturing apparatus, semiconductor device manufacturing method, and recording medium |
| JP2013162072A (en) * | 2012-02-08 | 2013-08-19 | Az Electronic Materials Mfg Co Ltd | Inorganic polysilazane resin |
| KR101840187B1 (en) | 2012-02-08 | 2018-03-20 | 에이제트 일렉트로닉 머티어리얼스 (룩셈부르크) 에스.에이.알.엘. | Inorganic polysilazane resin |
| US10494261B2 (en) | 2012-02-08 | 2019-12-03 | Ridgefield Acquisition | Inorganic polysilazane resin |
| JP2015026693A (en) * | 2013-07-25 | 2015-02-05 | 株式会社ユーテック | Film manufacturing method and multi-chamber device |
| JP2015026692A (en) * | 2013-07-25 | 2015-02-05 | 株式会社ユーテック | Crystallization method and pressurizing lamp annealing device |
| US20190144332A1 (en) * | 2017-11-14 | 2019-05-16 | Samsung Electronics Co., Ltd. | Cover glass and electronic device with the same and method for manufacturing cover glass |
| US11905204B2 (en) * | 2017-11-14 | 2024-02-20 | Samsung Electronics Co., Ltd. | Cover glass and electronic device with the same and method for manufacturing cover glass |
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