JP2007141367A - 不揮発性メモリ及びデータ消去方法 - Google Patents
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Abstract
【課題】消去動作後のデータ書き込み動作時に、書き込みベリファイのエラーが発生することを防止すること。
【解決手段】本発明に係る不揮発性メモリにおけるデータ消去方法は、(A)メモリセル群に対し一括消去を行うステップと、(B)上記(A)ステップの後、そのメモリセル群に含まれる各メモリセルの閾値電圧が第1レベル以上になるように、メモリセル単位で書き戻し及びベリファイを行うステップと、(C)そのメモリセル群につながるディジット線を流れるリーク電流が所定の値以下になるまで、第1レベルを増加させつつ上記(B)ステップを繰り返すステップとを有する。
【選択図】図5
【解決手段】本発明に係る不揮発性メモリにおけるデータ消去方法は、(A)メモリセル群に対し一括消去を行うステップと、(B)上記(A)ステップの後、そのメモリセル群に含まれる各メモリセルの閾値電圧が第1レベル以上になるように、メモリセル単位で書き戻し及びベリファイを行うステップと、(C)そのメモリセル群につながるディジット線を流れるリーク電流が所定の値以下になるまで、第1レベルを増加させつつ上記(B)ステップを繰り返すステップとを有する。
【選択図】図5
Description
本発明は、不揮発性メモリに関し、特に、不揮発性メモリに対するデータ消去技術に関する。
フラッシュメモリは、電気的に消去・書き込みが可能な不揮発性メモリとして知られている。フラッシュメモリのメモリセルは、コントロールゲートと、周囲から電気的に絶縁されたフローティングゲートとを有している。電子がフローティングゲートに注入されて閾値電圧の高くなった状態(書き込み状態)は、例えばデータ「0」に対応付けられる。一方、電子がフローティングゲートから引き抜かれて閾値電圧の低くなった状態(消去状態)は、データ「1」に対応付けられる。
以下、書き込み状態から消去状態へ移行させる「消去動作」に関する従来技術ついて説明する。尚、データ値そのものではなく閾値電圧の分布を用いることにより消去動作の説明が行われる。
図1は、従来の消去動作を示すフローチャートである。また、図2は、その消去動作による閾値電圧Vtmの分布の遷移を示している。図1及び図2を参照して以下に説明されるように、フラッシュメモリの自動消去動作は、大きく分けて「消去前書き込み(ステップS100)」、「消去(ステップS200)」、「書き戻し(ステップS300)」の3ステップに分類される。
ステップS100:消去前書き込み
消去動作開始後、消去時の閾値電圧のばらつきを低減するために、まず書き込みが行われる(ステップS101)。これにより、閾値電圧分布はより高いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が書き込み判定レベルL1(例えば6V)以上になったかどうかの判定が行われる(ステップS102)。この判定は書き込み判定(書き込みベリファイ)と呼ばれる。判定の結果がフェイルであった場合、再度ステップS101が行われる。
消去動作開始後、消去時の閾値電圧のばらつきを低減するために、まず書き込みが行われる(ステップS101)。これにより、閾値電圧分布はより高いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が書き込み判定レベルL1(例えば6V)以上になったかどうかの判定が行われる(ステップS102)。この判定は書き込み判定(書き込みベリファイ)と呼ばれる。判定の結果がフェイルであった場合、再度ステップS101が行われる。
ステップS200:消去
次に、消去対象メモリセル群に対して一括消去が行われる(ステップS201)。これにより、閾値電圧分布はより低いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が消去判定レベルL2(例えば5V)以下になったかどうかの判定が行われる(ステップS202)。この判定は消去判定(消去ベリファイ)と呼ばれる。判定の結果がフェイルであった場合、再度ステップS201が行われる。
次に、消去対象メモリセル群に対して一括消去が行われる(ステップS201)。これにより、閾値電圧分布はより低いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が消去判定レベルL2(例えば5V)以下になったかどうかの判定が行われる(ステップS202)。この判定は消去判定(消去ベリファイ)と呼ばれる。判定の結果がフェイルであった場合、再度ステップS201が行われる。
ステップS300:書き戻し
次に、閾値電圧が低くなり過ぎているメモリセル(過剰消去セル)が探し出され、その過剰消去セルのデプリーション状態の解消が図られる。そのために、メモリセルの閾値電圧が過剰消去判定レベルL3(例えば2V)より低いかどうかの判定が行われる(ステップS301)。その判定は、例えば、過剰消去判定レベルL3の電圧をコントロールゲートに印加した時に流れる電流が微小なリファレンス電流より小さいか否かを比較器で比較することにより行われる。特許文献1に開示された技術によれば、この過剰消去判定は、ビット単位(メモリセル単位)で行われる。
次に、閾値電圧が低くなり過ぎているメモリセル(過剰消去セル)が探し出され、その過剰消去セルのデプリーション状態の解消が図られる。そのために、メモリセルの閾値電圧が過剰消去判定レベルL3(例えば2V)より低いかどうかの判定が行われる(ステップS301)。その判定は、例えば、過剰消去判定レベルL3の電圧をコントロールゲートに印加した時に流れる電流が微小なリファレンス電流より小さいか否かを比較器で比較することにより行われる。特許文献1に開示された技術によれば、この過剰消去判定は、ビット単位(メモリセル単位)で行われる。
閾値電圧が過剰消去判定レベルL3より低い場合、当該メモリセルに電子を再度注入することにより書き戻しが行われる(ステップS302)。続いて、そのメモリセルの閾値電圧が過剰消去判定レベルL3以上になったかどうかの判定が再度行われる(ステップS303)。この意味で、過剰消去判定レベルL3を、書き戻し判定レベルL3と呼ぶこともできる。書き戻し判定は、過剰消去判定と同様に行われる。判定の結果がフェイルであった場合、再度ステップS302が行われる。続いて、消去判定レベルL2を用いることによって、過剰書き戻し判定が行われる(ステップS304)。必要があれば、再度ステップS201から繰り返される。これにより、メモリセル群の閾値電圧分布が、所定の範囲内(L2〜L3)に設定される。
本願発明者は、次の点に着目した。上述の書き戻しステップS300において、過剰消去セルのデプリーション状態の解消が図られる。そこでは、過剰消去判定レベルL3の電圧をコントロールゲートに印加した時に流れる電流が微小なリファレンス電流より小さいか否かを比較することにより行われる。その電流の検出限界は、電流比較回路の能力にもよるが、たとえば3μAである。よって従来の方法では、その検出限界より小さいリーク電流がメモリセルから流れていても、検出することができなかった。
例えば、一本のディジット線に1024ビットのメモリセルが接続されている場合を考える。その場合、1ビット当たり例えば10nAのリーク電流しか流れていなくても、一本のディジット線全体では10240nA(≒10μA)のリーク電流が流れていることになる。このように大きいリーク電流が流れたままだと、消去動作後に別のデータがそのディジット線につながるメモリセルに書き込まれる際に、書き込み判定(書き込みベリファイ)が正確に行われなくなる。それは次の理由による。
書き込みが行われると、フローティングゲートに電子が注入され、メモリセルの閾値電圧が上昇する。書き込みベリファイにおいては、当該メモリセルの閾値電圧が書き込み判定レベル以上であるか否かの判定が行われる。具体的には、書き込み判定レベルの電圧をコントロールゲートに印加した時に電流が流れないことが確認される。しかしながら、上述の大きいリーク電流がディジット線に流れている場合、書き込みが正常に行われていたとしても、そのリーク電流が検出されてしまう。その結果、閾値電圧が書き込み判定レベルに到達していないと判定され、フローティングゲートには電子が更に注入されることになる。このように、一本のディジット線全体としてのリーク電流が大きいままであると、電流判定回路が誤動作し、書き込み判定のエラーが発生する。これは、不揮発性メモリの信頼性の低下を招く。
以下に、[発明を実施するための最良の形態]で使用される番号・符号を用いて、[課題を解決するための手段]を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の第1の観点において、電気的に書き込み及び一括消去が可能なメモリセル群(3a〜3d)を有する不揮発性メモリ(1)におけるデータ消去方法が提供される。そのデータ消去方法は、(A)メモリセル群(3a〜3d)に対し一括消去を行うステップと、(B)上記(A)ステップの後、そのメモリセル群(3a〜3d)に含まれる各メモリセルの閾値電圧が第1レベル(L3)以上になるように、メモリセル単位で書き戻し及びベリファイを行うステップと、(C)そのメモリセル群(3a〜3d)につながるディジット線(DL)を流れるリーク電流(Il)が所定の値(Iref2)以下になるまで、第1レベル(L3)を増加させつつ上記(B)ステップを繰り返すステップとを有する。
本発明の第2の観点において、不揮発性メモリ(1)が提供される。その不揮発性メモリ(1)は、電気的に書き込み及び一括消去が可能な不揮発性のメモリセル群(3a〜3d)と、そのメモリセル群(3a〜3d)に接続されたディジット線(DL)と、そのディジット線(DL)に接続された判定回路(10)とを備える。判定回路(10)は、メモリセル群(3a〜3d)に含まれる各メモリセルの閾値電圧が第1レベル(L3)以上か否かをメモリセル単位で判定し、また、一本のディジット線(DL)を流れるリーク電流(Il)が所定の値(Iref2)以下か否かをディジット線単位で判定する。
本発明によれば、消去動作終了前に、ディジット線単位でリーク判定が実施される。これにより、ディジット線を流れるリーク電流に寄与する電流であって、ビット単位の判定では検知できなかった電流をも検知することが可能となる。例えば、一本のディジット線に1024ビットのメモリセルが接続されており、また、リーク電流の判定基準が5μAであるとする。この場合、ディジット線単位でリーク電流を測定することによって、1ビットあたり0.0049μA以上のリーク電流を検知することが可能となる。
そのリーク判定の結果が書き戻し処理にフィードバックされ、必要であれば追加的な書き戻しが実行される。つまり、従来検出されなかった微小なリーク電流を発生させるメモリセルに対して、追加的な書き戻しが実行される。これにより、メモリセルのデプレッション状態がほぼ解消され、一本のディジット線全体を流れるリーク電流は大幅に低減される。その結果、消去動作後に行われる書き込み動作時に、判定回路が誤動作することが防止され、書き込みベリファイのエラーの発生が防止される。従って、不揮発性メモリの信頼性が向上する。
本発明に係る不揮発性メモリによれば、消去動作後のデータ書き込み動作時に、書き込みベリファイのエラーが発生することが防止される。従って、不揮発性メモリの信頼性が向上する。
添付図面を参照して、本発明による不揮発性メモリ及びそれに対するデータ消去方法を説明する。不揮発性メモリとして、フラッシュメモリが例示される。
1.構成
図3は、本発明の実施の形態に係るフラッシュメモリ1の構成を概略的に示しており、特に、消去動作に関連する構成を示している。
図3は、本発明の実施の形態に係るフラッシュメモリ1の構成を概略的に示しており、特に、消去動作に関連する構成を示している。
フラッシュメモリ1は、複数のメモリセル3からなるメモリセルアレイ2を有している。複数のメモリセル3は、電気的に書き込み及び一括消去が可能な不揮発性のメモリセル群である。各メモリセル3は、コントロールゲートと、周囲から電気的に絶縁されたフローティングゲートとを有している。また、ワード線WL0〜WL2とディジット線(ビット線)DL0〜DL1が交差するように形成されており、各交差点にメモリセル3が設けられている。ワード線WL0〜WL2の各々は、所定数のメモリセル3のゲートに共通に接続されている。また、ディジット線DL0〜DL1の各々は、所定数のメモリセル3のドレインに共通に接続されている。各メモリセル3のソースは接地されている。
デコーダ4は、制御回路5からの制御信号に応答して、ワード線WL0〜WL2のうち指定されたワード線を選択する。選択されたワード線WLには、書き込み・消去・ベリファイのそれぞれに応じた電圧が印加される。その電圧は、制御回路5の指示に従って、電圧発生回路6が生成する。このように、制御回路5は、メモリセルアレイ2に対するデータ書き込み、消去、及びベリファイを制御する。制御回路5の制御により、メモリセル3に電子が注入されたり、電子が引き抜かれたりする。電子がフローティングゲートに注入されて閾値電圧の高くなった状態(書き込み状態)は、例えばデータ「0」に対応付けられる。一方、電子がフローティングゲートから引き抜かれて閾値電圧の低くなった状態(消去状態)は、データ「1」に対応付けられる。
メモリセル3に記録されたデータが所望の値になっているか、すなわち、閾値電圧が所望の値になっているか否かの判定(ベリファイ)は、判定回路10によって行われる。判定回路10は、各ディジット線DL0,DL1に接続されている。あるメモリセル3のコントロールゲートに所定のベリファイ電圧が印加された場合、そのメモリセル3を流れるドレイン電流の大きさは、閾値電圧に応じて決定される。そのドレイン電流と所定のリファレンス電流とを比較することによって、当該メモリセル3の閾値電圧が所望の値より大きいか小さいか判定することができる。
2.消去動作
次に、図4と図5を参照して、本実施の形態に係る消去動作を具体的に説明する。図4は、本実施の形態に係る消去動作を示すフローチャートである。また、図5は、その消去動作による閾値電圧Vtmの分布の遷移を示している。フラッシュメモリの自動消去動作は、大きく分けて「消去前書き込み(ステップS10)」、「消去(ステップS20)」、及び「書き戻し(ステップS30)」の3ステップに分類される。
次に、図4と図5を参照して、本実施の形態に係る消去動作を具体的に説明する。図4は、本実施の形態に係る消去動作を示すフローチャートである。また、図5は、その消去動作による閾値電圧Vtmの分布の遷移を示している。フラッシュメモリの自動消去動作は、大きく分けて「消去前書き込み(ステップS10)」、「消去(ステップS20)」、及び「書き戻し(ステップS30)」の3ステップに分類される。
ステップS10:消去前書き込み
消去動作開始後、消去時の閾値電圧Vtmのばらつきを低減するために、まず書き込みが行われる(ステップS11)。これにより、閾値電圧分布はより高いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が書き込み判定レベルL1(例えば6V)以上になったかどうかの判定が行われる(ステップS12)。この判定は書き込み判定(書き込みベリファイ)と呼ばれる。判定の結果がフェイルであった場合、再度ステップS11が行われる。
消去動作開始後、消去時の閾値電圧Vtmのばらつきを低減するために、まず書き込みが行われる(ステップS11)。これにより、閾値電圧分布はより高いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が書き込み判定レベルL1(例えば6V)以上になったかどうかの判定が行われる(ステップS12)。この判定は書き込み判定(書き込みベリファイ)と呼ばれる。判定の結果がフェイルであった場合、再度ステップS11が行われる。
ステップS20:消去
次に、消去対象メモリセル群に対して一括消去が行われる(ステップS21)。これにより、閾値電圧分布はより低いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が消去判定レベルL2(例えば5V)以下になったかどうかの判定が行われる(ステップS22)。この判定は消去判定(消去ベリファイ)と呼ばれる。判定の結果がフェイルであった場合、再度ステップS21が行われる。
次に、消去対象メモリセル群に対して一括消去が行われる(ステップS21)。これにより、閾値電圧分布はより低いレベルへ遷移する。続いて、全てのメモリセルの閾値電圧が消去判定レベルL2(例えば5V)以下になったかどうかの判定が行われる(ステップS22)。この判定は消去判定(消去ベリファイ)と呼ばれる。判定の結果がフェイルであった場合、再度ステップS21が行われる。
ステップS30:書き戻し
次に、閾値電圧が低くなり過ぎているメモリセル(過剰消去セル)が探し出され、その過剰消去セルのデプリーション状態の解消が図られる。そのために、メモリセルの閾値電圧が過剰消去判定レベルL3(例えば2V)より低いかどうかの判定が行われる(ステップS31)。この過剰消去判定は、ビット単位(メモリセル単位)で行われる。
次に、閾値電圧が低くなり過ぎているメモリセル(過剰消去セル)が探し出され、その過剰消去セルのデプリーション状態の解消が図られる。そのために、メモリセルの閾値電圧が過剰消去判定レベルL3(例えば2V)より低いかどうかの判定が行われる(ステップS31)。この過剰消去判定は、ビット単位(メモリセル単位)で行われる。
図6には、過剰消去判定に関連する判定回路10中の構成の一例が示されている。判定回路10には、電流比較器20とリファレンスセル21が含まれている。電流比較器20は、リファレンスセル21とディジット線に接続されており、そのディジット線はメモリセル3a〜3dに接続されている。例えば、メモリセル3bに対する過剰消去判定が行われる場合を考える。この時、メモリセル3bのコントロールゲートには、電圧発生回路6から供給される過剰消去判定レベルL3の電圧が印加される。これにより、ディジット線にはセル電流Imが流れる。一方、リファレンスセル21のコントロールゲートには電圧発生回路6から供給される所定の電圧が印加され、それにより、過剰消去判定レベルL3に応じたリファレンス電流Iref1(例えば5μA)が発生する。
電流比較器20は、セル電流Imとリファレンス電流Iref1との比較を行う。セル電流Imがリファレンス電流Iref1より小さい場合、メモリセル3bの閾値電圧は過剰消去判定レベルL3より大きいと判定される。一方、セル電流Imがリファレンス電流Iref1より大きい場合、メモリセル3bの閾値電圧は過剰消去判定レベルL3より小さく、当該メモリセル3bは過剰消去セルであると判定される。尚、図6において、リファレンスセル21の代わりに、過剰消去判定用の所定の電流源が用いられてもよい。
閾値電圧が過剰消去判定レベルL3より低い場合、当該メモリセル3bに電子を再度注入することにより書き戻しが行われる(ステップS32)。続いて、そのメモリセル3bの閾値電圧が過剰消去判定レベルL3以上になったかの判定が行われる(ステップS33)。この意味で、過剰消去判定レベルL3を、書き戻し判定レベルL3と呼ぶこともできる。書き戻し判定は、過剰消去判定と同様に行われる(図6参照)。判定の結果がフェイルであった場合、再度ステップS32が行われる。続いて、消去判定レベルL2を用いることによって、過剰書き戻し判定が行われる(ステップS34)。必要があれば、再度ステップS21から繰り返される。これにより、メモリセル群の閾値電圧分布が、所定の範囲内(L2〜L3)に設定される。
このように、各メモリセルの閾値電圧が書き戻し判定レベルL3以上になるように、ビット単位(メモリセル単位)で書き戻し及びベリファイが行われる。その書き戻し及びベリファイは、図3で示された制御回路5により制御される。言い換えれば、制御回路5は、判定回路10による判定結果を参照しながら、メモリセル単位で書き戻し及びベリファイを行う。
更に、本実施の形態によれば、消去対象メモリセル群の各々に対する書き戻しベリファイが終了した後、リーク判定が行われる(ステップS35)。リーク判定においては、ディジット線を流れるリーク電流が所定の値以下か否かが、“ディジット線単位”で判定される。つまり、ディジット線が一本ずつ選択され、選択された1本のディジット線全体を流れるリーク電流が所定の値以下か否かの判定が行われる。
図7には、リーク判定に関連する判定回路10中の構成の一例が示されている。判定回路10には、電流比較器30と定電流回路31が含まれている。電流比較器30は、定電流回路31と選択ディジット線に接続されており、選択ディジット線はメモリセル3a〜3dに接続されている。リーク判定において、メモリセル3a〜3dの全てのコントロールゲートに、ゲート電位0Vが印加される。これにより、全てのワード線は非選択になる。この時にディジット線を流れる電流Ilが、リーク電流である。電流比較器30は、そのリーク電流Ilと定電流回路31によるリファレンス電流Iref2(例えば5μA)との比較を行う。
リーク電流Ilがリファレンス電流Iref2以下である場合、問題はないので、その選択ディジット線に関するリーク判定は終了する。一方、リーク電流Ilがリファレンス電流Iref2より大きいと判定された場合、上述の通り、後の書き込み動作時に電流判定回路が誤動作し、書き込み判定のエラーが発生する可能性がある。従って、その選択ディジット線につながるメモリセル3a〜3dに関しては、閾値電圧が更に上昇するような処理が実行される。
そのために、制御回路5は、それらメモリセル3a〜3dに関する過剰消去判定レベル(書き戻し判定レベル)L3を増加させる(ステップS36)。そして、新たに設定された書き戻し判定レベルL3を用いることにより、それらメモリセル3a〜3dに対して書き戻し及び書き戻しベリファイが再度実行される。この書き戻し・書き戻しベリファイは、上述のステップS32と同様に、メモリセル単位で実行される(図6参照)。
ある選択ディジット線を流れるリーク電流Ilがリファレンス電流Iref2以下になれば、次のディジット線に対するリーク判定が行われる。全てのディジット線においてリーク電流Ilがリファレンス電流Iref2以下になることが確認されると、消去動作は終了する。尚、リーク判定はディジット線単位で行われるため、書き戻しレベルL3もディジット線毎に設定されることになる。
以上に説明されたように、本実施の形態によれば、消去動作終了前に、選択ディジット線を流れるリーク電流が検出され、検出結果が書き戻し処理にフィードバックされる。制御回路5は、判定回路10による判定結果を参照しながら、リーク電流Ilがリファレンス電流Iref2以下になるまで、書き戻し判定レベルL3を増加させつつ書き戻し処理を繰り返す。これにより、ディジット線を流れるリーク電流がほぼゼロになるので、消去動作後に行われる書き込み動作時に書き込み判定エラーが発生することが防止される。
3.効果
リーク電流の検出限界は、電流比較回路の能力にもよるが、たとえば3μAである。従来の方法によれば、ビット単位でリーク電流の検出が行われるのみであり、ビット単位で検出限界より小さいリーク電流が流れていても、検出することができなかった。例えば、一本のディジット線に1024ビットのメモリセルが接続されている場合を考える。この時、1ビット当たり例えば10nAのリーク電流しか流れていなくても、1本のディジット線全体では10240nA(≒10μA)のリーク電流が流れていることになる。ビット単位での過剰消去判定において問題が検出されなくても、1本のディジット線全体から見れば大きなリーク電流が発生している可能性がある。このように大きいリーク電流が流れたままだと、上述の理由により、書き込み判定(書き込みベリファイ)が正確に行われなくなる。一本のディジット線全体としてリーク電流を考慮していない点で、従来の方法における書き戻し処理は充分でなかったと言える。
リーク電流の検出限界は、電流比較回路の能力にもよるが、たとえば3μAである。従来の方法によれば、ビット単位でリーク電流の検出が行われるのみであり、ビット単位で検出限界より小さいリーク電流が流れていても、検出することができなかった。例えば、一本のディジット線に1024ビットのメモリセルが接続されている場合を考える。この時、1ビット当たり例えば10nAのリーク電流しか流れていなくても、1本のディジット線全体では10240nA(≒10μA)のリーク電流が流れていることになる。ビット単位での過剰消去判定において問題が検出されなくても、1本のディジット線全体から見れば大きなリーク電流が発生している可能性がある。このように大きいリーク電流が流れたままだと、上述の理由により、書き込み判定(書き込みベリファイ)が正確に行われなくなる。一本のディジット線全体としてリーク電流を考慮していない点で、従来の方法における書き戻し処理は充分でなかったと言える。
本発明によれば、消去動作終了前に、ディジット線単位でリーク判定が実施される。これにより、ディジット線を流れるリーク電流に寄与する電流であって、ビット単位の判定では検知できなかった電流をも検知することが可能となる。例えば、一本のディジット線に1024ビットのメモリセルが接続されており、また、リーク電流の判定基準が5μAであるとする。この場合、ディジット線単位でリーク電流を測定することによって、1ビットあたり0.0049μA以上のリーク電流を検知することが可能となる。
そのリーク判定の結果が書き戻し処理にフィードバックされ、必要であれば追加的な書き戻しが実行される。つまり、従来検出されなかった微小なリーク電流を発生させるメモリセルに対して、追加的な書き戻しが実行される。これにより、メモリセルのデプレッション状態がほぼ解消され、一本のディジット線全体を流れるリーク電流は大幅に低減される。その結果、消去動作後に行われる書き込み動作時に、判定回路が誤動作することが防止され、書き込みベリファイのエラーの発生が防止される。従って、不揮発性メモリの信頼性が向上する。
また、従来技術では、書き戻し判定レベルL3は、全てのメモリセルに対して一様に設定されていた。一方、本発明によれば、ディジット線単位でリーク判定(ステップS35)及び書き戻し判定レベルL3の変更(ステップS36)が行われるため、書き戻し判定レベルL3はディジット線毎に独立して設定されることになる。従って、メモリセル3の閾値電圧を、消去単位毎に最適な値に設定することが可能となる。
1 フラッシュメモリ
2 メモリセルアレイ
3 メモリセル
4 デコーダ
5 制御回路
6 電圧発生回路
10 判定回路
20 電流比較器
21 リファレンスセル
30 電流比較器
31 定電流回路
L1 書き込み判定レベル
L2 消去判定レベル
L3 過剰消去判定レベル
2 メモリセルアレイ
3 メモリセル
4 デコーダ
5 制御回路
6 電圧発生回路
10 判定回路
20 電流比較器
21 リファレンスセル
30 電流比較器
31 定電流回路
L1 書き込み判定レベル
L2 消去判定レベル
L3 過剰消去判定レベル
Claims (8)
- 電気的に書き込み及び一括消去が可能なメモリセル群を有する不揮発性メモリにおけるデータ消去方法であって、
(A)前記メモリセル群に対し、一括消去を行うステップと、
(B)前記(A)ステップの後、前記メモリセル群に含まれる各メモリセルの閾値電圧が第1レベル以上になるように、メモリセル単位で書き戻し及びベリファイを行うステップと、
(C)前記メモリセル群につながるディジット線を流れるリーク電流が所定の値以下になるまで、前記第1レベルを増加させつつ前記(B)ステップを繰り返すステップと
を有する
データ消去方法。 - 請求項1に記載のデータ消去方法であって、
前記(C)ステップは、
(c1)前記(B)ステップの後、前記メモリセル群につながるディジット線を流れるリーク電流が所定の値以下か否かを、ディジット線単位で判定するステップと、
(c2)あるディジット線に関する前記リーク電流が前記所定の値より大きいと判定された場合、前記あるディジット線につながる複数のメモリセルに対して、前記第1レベルを増加させた後に前記(B)ステップを再度行うステップと、
(c3)全てのディジット線に対して、前記(c1)及び(c2)ステップを繰り返すステップと
を含む
データ消去方法。 - 請求項1又は2に記載のデータ消去方法であって、
前記第1レベルは、ディジット線毎に独立して設定される
データ消去方法。 - 電気的に書き込み及び一括消去が可能な不揮発性のメモリセル群と、
前記メモリセル群に接続されたディジット線と、
前記ディジット線に接続された判定回路と
を備え、
前記判定回路は、前記メモリセル群に含まれる各メモリセルの閾値電圧が第1レベル以上か否かをメモリセル単位で判定し、また、前記ディジット線を流れるリーク電流が所定の値以下か否かをディジット線単位で判定する
不揮発性メモリ。 - 請求項4に記載の不揮発性メモリであって、
前記メモリセル群に対するデータ書き込み・消去を制御する制御回路を更に備え、
前記制御回路は、前記メモリセル群に対して一括消去を行った後、前記判定回路による判定結果を参照しながら、前記各メモリセルの閾値電圧が前記第1レベル以上になるようにメモリセル単位で書き戻しを行う
不揮発性メモリ。 - 請求項5に記載の不揮発性メモリであって、
前記制御回路は、前記判定回路による判定結果を参照しながら、前記リーク電流が前記所定の値以下になるまで、前記第1レベルを増加させつつ前記書き戻しを繰り返す
不揮発性メモリ。 - 請求項5に記載の不揮発性メモリであって、
前記制御回路は、前記書き戻しの後、前記判定回路によって前記リーク電流が前記所定の値より大きいと判定された場合、前記第1レベルを増加させ、前記書き戻しを再度行う
不揮発性メモリ。 - 請求項6又は7に記載の不揮発性メモリであって、
前記制御回路は、前記第1レベルを、ディジット線毎に独立して設定する
不揮発性メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005334010A JP2007141367A (ja) | 2005-11-18 | 2005-11-18 | 不揮発性メモリ及びデータ消去方法 |
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JP2005334010A JP2007141367A (ja) | 2005-11-18 | 2005-11-18 | 不揮発性メモリ及びデータ消去方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8879318B2 (en) | 2011-07-12 | 2014-11-04 | Samsung Electronics Co., Ltd. | Method of storing data in nonvolatile memory device and method of operating nonvolatile memory device |
JP2015207331A (ja) * | 2014-04-21 | 2015-11-19 | 富士通セミコンダクター株式会社 | 記憶装置、および制御方法 |
-
2005
- 2005-11-18 JP JP2005334010A patent/JP2007141367A/ja not_active Withdrawn
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US8879318B2 (en) | 2011-07-12 | 2014-11-04 | Samsung Electronics Co., Ltd. | Method of storing data in nonvolatile memory device and method of operating nonvolatile memory device |
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