JP2007141086A

JP2007141086A - Microprocessor

Info

Publication number: JP2007141086A
Application number: JP2005336091A
Authority: JP
Inventors: Seiji Yoshioka; 誠治吉岡
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-11-21
Filing date: 2005-11-21
Publication date: 2007-06-07
Anticipated expiration: 2025-11-21
Also published as: JP4576324B2

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a microprocessor capable of preventing increase of a test pattern for checking an operation. <P>SOLUTION: The microprocessor concerning the present invention performs a test of a communication operation when an operation in a test mode is instructed and has: a CPU (1) which controls an operation regarding the test mode; a shift circuit (8) for storing the test pattern; a conversion circuit (9) for converting the test pattern into data of Manchester code form; a selector (10) which selects and outputs the data made into Manchester codes when the operation in the test mode is instructed; and a communication circuit (4) which receives the data selected by the selector (10) and transmits a predetermined signal processing result of the Manchester code form to external communication equipment. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、外部の通信機器との間で通信を行う機能を備えたマイクロプロセッサに関するものであり、特に、通信動作に関するテスト機能を備えたマイクロプロセッサに関するものである。 The present invention relates to a microprocessor having a function of performing communication with an external communication device, and more particularly to a microprocessor having a test function relating to a communication operation.

外部通信機器との間で通信を行う機能を備えたマイクロプロセッサは、システム開発のデバッグ時、製品化後の保守点検時など、必要に応じて通信動作の確認作業を必要とするが、その一方で、通信動作確認作業の容易化が課題の一つとして挙げられている。このような課題を考慮したマイクロプロセッサとして、たとえば、外部の通信機器を必要とせずに、スタンドアロンで通信動作の一部が確認可能な機能を備えたマイクロプロセッサが存在する。 A microprocessor with a function to communicate with an external communication device requires confirmation of communication operation as needed, such as during system development debugging and maintenance inspection after commercialization. Thus, facilitating the communication operation confirmation work is cited as one of the problems. As a microprocessor considering such problems, for example, there is a microprocessor having a function capable of confirming a part of communication operation in a stand-alone manner without requiring an external communication device.

上記スタンドアロンで通信動作が確認可能なマイクロプロセッサの一例として、図１３に示した構成のマイクロプロセッサがある。このマイクロプロセッサは、ＣＰＵ（Central Processing Unit）１０１と、アドレスバス１０２と、データバス１０３と、外部通信機器と通信を行うための通信回路１０４と、受信データおよび送信データを格納するための通信バッファ１０５と、通常モードまたはテストモードのいずれか一方の動作モードを指定するデータを格納するためのレジスタ１０６と、スタンドアロンで受信動作を確認する際に使用する動作確認用データ（テストパターン）を格納するためのレジスタ１０７と、シフトレジスタ１０８と、上記レジスタ１０６に格納されているデータに基づいて外部通信機器からの受信データまたは上記シフトレジスタ１０８の出力データのいずれか一方を選択し、当該選択結果を信号Ｓ２０１として通信回路１０４に対して出力するセレクタ１０９と、を備える。 As an example of a microprocessor that can confirm the communication operation in a stand-alone manner, there is a microprocessor having the configuration shown in FIG. The microprocessor includes a CPU (Central Processing Unit) 101, an address bus 102, a data bus 103, a communication circuit 104 for communicating with an external communication device, and a communication buffer for storing reception data and transmission data. 105, a register 106 for storing data designating one of the operation modes of the normal mode and the test mode, and operation confirmation data (test pattern) used when confirming the reception operation stand-alone. Register 107, shift register 108, and data received from the external communication device or output data of the shift register 108 based on the data stored in the register 106, and the selection result is selected. The output to the communication circuit 104 as the signal S201. And a lector 109.

このような構成をとるマイクロプロセッサにおいて、レジスタ１０６に格納されたデータが通常モードでの動作を指示するものである場合、セレクタ１０９は、外部通信機器からの受信データを選択し、それを信号Ｓ２０１として通信回路１０４に対して出力する。そして、通信回路１０４は、入力信号Ｓ２０１に対する受信処理を実行し、当該受信処理の結果として得られた信号（受信データ）を通信バッファ１０５に格納する。以下、マイクロプロセッサは、通信バッファ１０５に格納された受信データに応じた通信動作を行う。 In the microprocessor having such a configuration, when the data stored in the register 106 is an instruction for the operation in the normal mode, the selector 109 selects the received data from the external communication device and uses it as the signal S201. To the communication circuit 104. Then, the communication circuit 104 performs a reception process on the input signal S201 and stores a signal (reception data) obtained as a result of the reception process in the communication buffer 105. Thereafter, the microprocessor performs a communication operation according to the received data stored in the communication buffer 105.

これに対して、レジスタ１０６に格納されたデータがテストモードでの動作を指示するものである場合、ＣＰＵ１０１は、レジスタ１０７に対する書き込み要求信号Ｓ２０２として“Ｈレベル”（有効）を出力する。つぎに、ＣＰＵ１０１は、任意の受信データ（テストパターン）列を、データバス１０３を介してレジスタ１０７に対して出力する。レジスタ１０７に一旦格納された上記受信データ列は、シフトレジスタ１０８に対して出力され、シフトレジスタ１０８は、レジスタ１０７から受け取ったデータ列をセレクタ１０９に対して出力する。セレクタ１０９は、シフトレジスタ１０８から受け取ったデータを、信号Ｓ２０１として通信回路１０４に対して出力する。以下、上述した通常モードでの動作時と同様の処理が実行される。 On the other hand, when the data stored in the register 106 instructs the operation in the test mode, the CPU 101 outputs “H level” (valid) as the write request signal S202 for the register 107. Next, the CPU 101 outputs an arbitrary received data (test pattern) string to the register 107 via the data bus 103. The received data string once stored in the register 107 is output to the shift register 108, and the shift register 108 outputs the data string received from the register 107 to the selector 109. The selector 109 outputs the data received from the shift register 108 to the communication circuit 104 as a signal S201. Thereafter, the same processing as that in the normal mode is performed.

このように、従来のマイクロプロセッサにおいては、外部通信機器からの受信信号に代えて任意の受信データ（テストパターン）を通信回路へ入力し、通信回路が入力されたテストパターンに対する受信処理を行うことにより、スタンドアロンでプロトコル障害の確認テストおよび通信回路のテストを行う。 As described above, in the conventional microprocessor, arbitrary reception data (test pattern) is input to the communication circuit instead of the reception signal from the external communication device, and the communication circuit performs reception processing on the input test pattern. The stand-alone protocol failure confirmation test and communication circuit test are performed.

しかしながら、外部通信機器と通信を行う通信回路と任意の通信データを入力する回路を備える上記従来のマイクロプロセッサにおいては、たとえば、マンチェスタ符号により通信を行う場合、１つの通信データが２ビットで表現されるため、ＮＲＺ（Non Return to Zero）符号を使用する場合と比較して、あらかじめ準備しておくテストパターンが増大する、という問題があった。 However, in the conventional microprocessor including a communication circuit for communicating with an external communication device and a circuit for inputting arbitrary communication data, for example, when communication is performed by Manchester code, one communication data is expressed by 2 bits. Therefore, there is a problem that the number of test patterns prepared in advance increases as compared with the case of using NRZ (Non Return to Zero) code.

また、マンチェスタ符号で表された１つの受信情報を通信バッファに格納するためにクロック２周期分の時間を要するため、テスト時間が増大する、という問題があった。 Further, since it takes time for two clock cycles to store one piece of received information represented by Manchester code in the communication buffer, there is a problem that the test time increases.

さらに、送信動作のプロトコル確認を行うためには、外部通信機器を使用する必要がある、という問題があった。 Furthermore, there is a problem that it is necessary to use an external communication device in order to confirm the protocol of the transmission operation.

本発明は、上記に鑑みてなされたものであって、マンチェスタ符号化されたデータの送受信を行う通信機器が、動作確認を行うために必要なデータ（テストパターン）およびテスト時間、が増大することを防止するマイクロプロセッサを得ることを目的とする。 The present invention has been made in view of the above, and increases the data (test pattern) and test time necessary for a communication device that transmits and receives Manchester-encoded data to check operation. An object of the present invention is to obtain a microprocessor that prevents the above-mentioned problem.

また、送信動作のプロトコル確認を行うにあたって、外部通信機器を必要とせず、容易に通信動作を確認できるマイクロプロセッサを得ることを目的とする。 It is another object of the present invention to obtain a microprocessor that can easily confirm a communication operation without requiring an external communication device when confirming a protocol of a transmission operation.

上述した課題を解決し、目的を達成するために、本発明にかかるマイクロプロセッサは、テストモードによる動作を指示された場合に通信動作のテストを行うマイクロプロセッサであって、前記テストモードに関する動作を制御する制御手段と、テストパターンを記憶するためのテストパターン記憶手段と、前記テストパターンをマンチェスタ符号形式のデータに変換するデータ変換手段と、テストモードによる動作を指示された場合に前記マンチェスタ符号化されたデータを選択出力する信号選択手段と、前記信号選択手段に選択されたデータを受信し、外部通信機器に対してマンチェスタ符号形式の所定の信号処理結果（送信データ）を送信する通信処理手段と、を備えることを特徴とする。 In order to solve the above-described problems and achieve the object, a microprocessor according to the present invention is a microprocessor that tests a communication operation when an operation in a test mode is instructed, and performs an operation related to the test mode. A control means for controlling, a test pattern storage means for storing a test pattern, a data conversion means for converting the test pattern into data in a Manchester code format, and the Manchester encoding when an operation in a test mode is instructed. A signal selecting means for selectively outputting the selected data, and a communication processing means for receiving the data selected by the signal selecting means and transmitting a predetermined signal processing result (transmission data) in Manchester code format to an external communication device. And.

この発明によれば、テストパターンのデータ量が増大する問題を回避することができる、という効果を奏する。 According to the present invention, there is an effect that it is possible to avoid the problem that the data amount of the test pattern increases.

以下に、本発明にかかるマイクロプロセッサの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。 Embodiments of a microprocessor according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.

実施の形態１．
図１は、本発明にかかるマイクロプロセッサの実施の形態１の構成例を示す図である。このマイクロプロセッサは、周辺デバイスの制御などを行うＣＰＵ１と、アドレスバス２と、データバス３と、後述するセレクタ１０に選択された信号を受信し、外部通信機器に対してマンチェスタ符号形式の所定の信号処理結果（送信データ）を送信する通信回路４と、受信データおよび送信データを格納するための通信バッファ５と、通常モードまたはテストモードのいずれか一方の動作モードを指定するデータを格納するためのレジスタ６と、テストモード時に使用する動作確認用データ（テストパターン）を格納するためのレジスタ７と、レジスタ７に格納された動作確認用データを所定のタイミングで取得し、当該取得したデータをシリアルに出力するシフト回路８と、入力信号に対してマンチェスタ符号化処理を実行する変換回路９と、変換回路９の出力信号（動作確認用受信データ）と外部通信機器からの受信信号のいずれか一方を選択し、選択した信号を信号Ｓ１１３として通信回路４に対して出力するセレクタ１０と、レジスタ７に動作確認用データが格納されているか否かを示すデータを格納するレジスタ１１と、を備える。 Embodiment 1 FIG.
FIG. 1 is a diagram showing a configuration example of a first embodiment of a microprocessor according to the present invention. The microprocessor receives signals selected by the CPU 1 that controls peripheral devices, the address bus 2, the data bus 3, and the selector 10 described later, and sends a predetermined signal in a Manchester code format to an external communication device. In order to store the communication circuit 4 for transmitting the signal processing result (transmission data), the communication buffer 5 for storing the reception data and the transmission data, and the data for specifying one of the normal mode and the test mode. Register 6, a register 7 for storing operation confirmation data (test pattern) used in the test mode, and operation confirmation data stored in the register 7 are acquired at a predetermined timing, and the acquired data is obtained. A shift circuit 8 that outputs serially, and a conversion circuit that executes Manchester encoding on the input signal 9 and a selector 10 that selects one of an output signal (operation check reception data) of the conversion circuit 9 and a reception signal from an external communication device, and outputs the selected signal to the communication circuit 4 as a signal S113. And a register 11 for storing data indicating whether or not the operation check data is stored in the register 7.

上述したような構成をとる本実施の形態のマイクロプロセッサは、レジスタ６に格納されたデータが通常モードでの動作を指示する場合、外部通信機器から受信したデータに応じた受信動作を行う。一方、レジスタ６に格納されたデータがテストモードでの動作を指示する場合、レジスタ７に格納されたデータに基づいて、シフト回路８、変換回路９において生成されたマンチェスタ符号に応じた受信動作を行う。 When the data stored in the register 6 instructs the operation in the normal mode, the microprocessor of the present embodiment configured as described above performs a receiving operation according to the data received from the external communication device. On the other hand, when the data stored in the register 6 instructs the operation in the test mode, the reception operation corresponding to the Manchester code generated in the shift circuit 8 and the conversion circuit 9 is performed based on the data stored in the register 7. Do.

図２は、実施の形態１のマイクロプロセッサが備えるシフト回路８の構成例を示す図であり、このシフト回路８は、レジスタ７から受け取ったデータをクロック信号Ｓ１１６に同期したタイミングでシフトさせ、信号Ｓ１１２としてシリアルに出力するデータシフトレジスタ２３と、クロック信号Ｓ１１６（入力されたクロック数）をカウントするカウンタ２１と、レジスタ７に格納された動作確認用データのビット数とカウンタ２１のカウント値とを比較することにより、データシフトレジスタ２３に格納したデータを出力する処理が終了したことを検出するための比較器２２と、を備える。 FIG. 2 is a diagram illustrating a configuration example of the shift circuit 8 included in the microprocessor according to the first embodiment. The shift circuit 8 shifts data received from the register 7 at a timing synchronized with the clock signal S116, The data shift register 23 that is serially output as S112, the counter 21 that counts the clock signal S116 (the number of input clocks), the number of bits of the operation check data stored in the register 7, and the count value of the counter 21 And a comparator 22 for detecting that the process of outputting the data stored in the data shift register 23 has been completed by the comparison.

図３は、実施の形態１のマイクロプロセッサが備える変換回路９の構成例を示す図であり、この変換回路９は、クロック信号Ｓ１１６を２逓倍する２逓倍回路３１と、２逓倍回路３１の出力信号に基づいてシフト回路８の出力信号Ｓ１１２をマンチェスタ符号に変換し、当該変換結果を出力するＸＮＯＲ回路３２と、を備える。なお、入力信号の前半が“Ｈレベル”で後半が“Ｌレベル”の場合をデータ“０”、前半が“Ｌレベル”で後半が“Ｈレベル”の場合をデータ“１”を示すマンチェスタ符号を用いて通信を行う回路の場合は、上記ＸＮＯＲ回路３２に代えてＸＯＲ回路を備えた構成とする。 FIG. 3 is a diagram illustrating a configuration example of the conversion circuit 9 included in the microprocessor according to the first embodiment. The conversion circuit 9 includes a double circuit 31 that doubles the clock signal S116 and an output of the double circuit 31. An XNOR circuit 32 for converting the output signal S112 of the shift circuit 8 into a Manchester code based on the signal and outputting the conversion result. A Manchester code indicating data “0” when the first half of the input signal is “H level” and the second half is “L level”, and data “1” when the first half is “L level” and the second half is “H level”. In the case of a circuit that performs communication using the XNOR circuit 32, an XOR circuit is provided instead of the XNOR circuit 32.

つづいて、レジスタ６に格納されたデータがテストモードでの動作を指示する場合に、動作確認用データに対してマンチェスタ符号化処理を行い、その処理の結果として得られたマンチェスタ符号（動作確認用受信データ）を通信バッファ５へ格納する動作を、図１〜３を用いて説明する。 Subsequently, when the data stored in the register 6 instructs the operation in the test mode, the Manchester encoding process is performed on the operation check data, and the Manchester code (operation check result) obtained as a result of the process is performed. The operation of storing the received data) in the communication buffer 5 will be described with reference to FIGS.

まず、ＣＰＵ１は、レジスタ１１の内容を確認する。レジスタ１１の内容が、レジスタ７にデータが格納されていない状態を示す場合、ＣＰＵ１は、レジスタ７に対して動作確認用データを格納する。具体的には、書き込み要求信号Ｓ１１４を有効（Ｈレベル）とし、動作確認用データを、データバス３を介してレジスタ７に対して出力する。 First, the CPU 1 confirms the contents of the register 11. When the contents of the register 11 indicate that no data is stored in the register 7, the CPU 1 stores operation confirmation data in the register 7. Specifically, the write request signal S114 is validated (H level), and operation check data is output to the register 7 via the data bus 3.

また、書き込み要求信号Ｓ１１４が有効となった場合、シフト回路８のデータ有効信号Ｓ１２１が有効（Ｈレベル）となる（図２参照）。なお、信号Ｓ１１１の初期状態は“Ｌレベル”である。そのため、この時点では、信号Ｓ１２２は“Ｌレベル”である。一方、比較器２２は、クロック信号Ｓ１１６をカウントするカウンタ２１のカウント数が、レジスタ７に格納された動作確認用データのビット数に達したかどうかを監視する。そして、カウンタ２１のカウント数が動作確認用データのビット数に達した場合、比較器２２は、シフト完了信号Ｓ１１１を所定の期間“Ｈレベル”とする。その結果、データ転送信号Ｓ１２２が有効（Ｈレベル）となり、データシフトレジスタ２３は、レジスタ７から上記動作確認用データを取得する。つぎに、データシフトレジスタ２３は、レジスタ７から取得した動作確認用データを、クロック信号Ｓ１１６に同期したタイミングで１ビットずつ変換回路１５へ出力する。なお、上記比較器２２は、レジスタ７のレジスタ長を、上記レジスタ７に格納された動作確認用データのビット数とする。 Further, when the write request signal S114 becomes valid, the data valid signal S121 of the shift circuit 8 becomes valid (H level) (see FIG. 2). The initial state of the signal S111 is “L level”. Therefore, at this time, the signal S122 is at “L level”. On the other hand, the comparator 22 monitors whether or not the count number of the counter 21 that counts the clock signal S116 has reached the number of bits of the operation check data stored in the register 7. When the count number of the counter 21 reaches the bit number of the operation check data, the comparator 22 sets the shift completion signal S111 to “H level” for a predetermined period. As a result, the data transfer signal S122 becomes valid (H level), and the data shift register 23 acquires the operation check data from the register 7. Next, the data shift register 23 outputs the operation check data acquired from the register 7 to the conversion circuit 15 bit by bit at a timing synchronized with the clock signal S116. Note that the comparator 22 sets the register length of the register 7 to the number of bits of the operation check data stored in the register 7.

また、上記シフト完了信号Ｓ１１１が“Ｈレベル”となった場合、カウンタ２１は“０”にクリアされ、レジスタ１１に含まれる「レジスタ７に格納されたデータのデータシフトレジスタ２３への転送が完了したことを示すビット」（以下、転送完了ビットと呼ぶ）を有効（レジスタ７に格納されたデータなし）とする。また、上記転送完了ビットの状態は、書き込み要求信号Ｓ１１４が有効（Ｈレベル）となった場合に無効（レジスタ７に格納されたデータあり）に変更される。 When the shift completion signal S111 becomes “H level”, the counter 21 is cleared to “0”, and “transfer of the data stored in the register 7 to the data shift register 23 is completed. “A bit indicating that this has been done” (hereinafter referred to as a transfer completion bit) is valid (no data stored in the register 7). The state of the transfer completion bit is changed to invalid (there is data stored in the register 7) when the write request signal S114 becomes valid (H level).

変換回路９は、入力されたクロック信号Ｓ１１６および信号Ｓ１１２に基づいてマンチェスタデータを生成する。具体的には、クロック信号Ｓ１１６を２逓倍回路３１において２逓倍した結果として得られる信号と入力信号Ｓ１１２に対して、ＸＮＯＲ回路３２が、ＸＮＯＲ演算を実行し、その演算結果をマンチェスタ符号化された動作確認用受信データとしてセレクタ１０に対して出力する。なお、図４は、レジスタ７に格納された動作確認用データに対してマンチェスタ変換を実行した結果を示すタイミングチャートである。図４に示したようにクロック信号Ｓ１１６を２逓倍して得られた信号を用いてマンチェスタ符号化を行うことにより、クロック信号Ｓ１１６の１周期分の時間でマンチェスタ符号化された１つの受信情報（２ビットのデータ）を得ることができる。 The conversion circuit 9 generates Manchester data based on the input clock signal S116 and signal S112. Specifically, the XNOR circuit 32 performs an XNOR operation on the signal obtained by multiplying the clock signal S116 by 2 in the double circuit 31 and the input signal S112, and the operation result is Manchester encoded. Output to the selector 10 as reception data for operation confirmation. FIG. 4 is a timing chart showing the result of Manchester conversion performed on the operation check data stored in the register 7. As shown in FIG. 4, by performing Manchester encoding using a signal obtained by multiplying the clock signal S116 by two times, one piece of reception information (Manchester encoded in a time corresponding to one cycle of the clock signal S116) ( 2-bit data) can be obtained.

セレクタ１０は、レジスタ６に格納されたデータの内容に基づいて変換回路９の出力信号または外部通信機器からの受信信号のいずれか一方を選択し、選択した信号を通信回路４に対して出力する。具体的には、レジスタ６に格納されたデータの内容がテストモードでの動作を指示する場合、変換回路９から受信した信号を出力する。これに対して、レジスタ６に格納されたデータの内容が通常モードでの動作を指示する場合、外部通信機器から受信した信号を出力する。そして、通信回路４は、入力信号に対して復調処理などの所定の処理を実行し、その結果として得られる信号を通信バッファ５に格納する。以下、マイクロプロセッサの各部は、通信バッファに格納された受信データに応じた処理（受信処理）を実行する。 The selector 10 selects either the output signal of the conversion circuit 9 or the reception signal from the external communication device based on the content of the data stored in the register 6, and outputs the selected signal to the communication circuit 4. . Specifically, when the content of the data stored in the register 6 indicates an operation in the test mode, the signal received from the conversion circuit 9 is output. On the other hand, when the content of the data stored in the register 6 indicates an operation in the normal mode, a signal received from the external communication device is output. Then, the communication circuit 4 executes predetermined processing such as demodulation processing on the input signal, and stores the resulting signal in the communication buffer 5. Hereinafter, each part of the microprocessor executes processing (reception processing) according to the reception data stored in the communication buffer.

また、ＣＰＵ１は、動作確認用データをレジスタ７に対して連続して出力する場合、定期的にレジスタ１１の内容を確認する。そして、レジスタ７に前回格納した動作確認用データがシフト回路８へ転送された（レジスタ７にデータが格納されていない状態となった）ことを確認後、ＣＰＵ１は、上述した動作と同様の動作を行うことにより、動作確認用データを、レジスタ７に対して出力する。これにより、レジスタ７に対して動作確認用データを連続して格納する場合の、データ格納タイミングを認識することができ、レジスタ７に格納したデータがシフト回路８へ転送される前に次のデータを格納してしまい、データを消失してしまうという誤動作を防止できる。以下、動作確認のために必要なデータが全て通信バッファ５に格納されるまで、マイクロプロセッサの各部は、上述した動作を継続する。 In addition, when the operation check data is continuously output to the register 7, the CPU 1 periodically checks the contents of the register 11. Then, after confirming that the operation confirmation data previously stored in the register 7 has been transferred to the shift circuit 8 (no data is stored in the register 7), the CPU 1 performs the same operation as the above-described operation. As a result, the operation check data is output to the register 7. This makes it possible to recognize the data storage timing when the operation check data is continuously stored in the register 7, and the next data before the data stored in the register 7 is transferred to the shift circuit 8. It is possible to prevent a malfunction of storing data and losing data. Hereinafter, each part of the microprocessor continues the above-described operation until all data necessary for the operation check is stored in the communication buffer 5.

なお、本実施の形態においては、動作確認用データを一旦レジスタ７に格納してからシフト回路８のデータシフトレジスタ２３に対して転送することとしたが、これに限らず、動作確認用データをデータシフトレジスタ２３に直接格納することとしてもよい。この場合、比較器２２は、カウンタ２１のカウント数が、データシフトレジスタ２３に格納されたデータのビット数に達したかどうかを監視し、そのカウント数が動作確認用データのビット数に達したことを検出後、シフト完了信号Ｓ１１１を所定の期間“Ｈレベル”とする。 In the present embodiment, the operation check data is temporarily stored in the register 7 and then transferred to the data shift register 23 of the shift circuit 8. The data may be stored directly in the data shift register 23. In this case, the comparator 22 monitors whether the count number of the counter 21 has reached the bit number of the data stored in the data shift register 23, and the count number has reached the bit number of the operation check data. After detecting this, the shift completion signal S111 is set to "H level" for a predetermined period.

このように、本実施の形態においては、テストモードで使用する動作確認用データおよびクロック信号を２逓倍した信号、に対してＸＮＯＲ演算を実行し、その演算結果であるマンチェスタ符号化されたデータを用いてスタンドアロンで動作確認を行うこととした。これにより、動作確認用データとして予めマンチェスタ符号化されたデータを準備する必要がないため、テストパターンのデータ量が増大する問題を回避することができる。また、データをマンチェスタ符号化することによりデータ量が増加する場合であっても、テスト時間の増大を回避できる。その結果、動作確認用の外部通信機器を必要とせずに、容易に通信機能のテストおよび通信システムのデバッグを行うことができる。 As described above, in this embodiment, the XNOR operation is performed on the operation check data used in the test mode and the signal obtained by multiplying the clock signal by two, and the Manchester encoded data as the operation result is obtained. It was decided to use it as a stand-alone operation. As a result, it is not necessary to prepare Manchester-encoded data as operation confirmation data in advance, so that the problem that the data amount of the test pattern increases can be avoided. Further, even if the amount of data increases due to Manchester encoding of data, an increase in test time can be avoided. As a result, it is possible to easily test the communication function and debug the communication system without requiring an external communication device for operation confirmation.

また、動作確認用データの保持状態を参照可能としたので、たとえば、連続して動作確認用データをレジスタに格納する場合に、後続の動作確認用データのレジスタへの格納タイミングを認識することができる。 Further, since the holding state of the operation check data can be referred to, for example, when the operation check data is continuously stored in the register, it is possible to recognize the storage timing of the subsequent operation check data in the register. it can.

実施の形態２．
つづいて、実施の形態２について説明する。図５は、実施の形態２のマイクロプロセッサの構成例を示す図であり、このマイクロプロセッサは、上述した実施の形態１のマイクロプロセッサにＤＭＡＣ（Direct Memory Access Controller）４１が追加され、レジスタ１１が削除された構成となる。ＤＭＡＣ４１は、たとえば、任意のメモリに対して、そのメモリが保持しているデータを他のデバイスに対して直接出力するように、制御する。なお、その他の部分については、上述した実施の形態１と同様であるため同一の符号を付してその説明を省略する。以下、上述した実施の形態１と異なる動作について説明する。 Embodiment 2. FIG.
Next, the second embodiment will be described. FIG. 5 is a diagram illustrating a configuration example of the microprocessor according to the second embodiment. In this microprocessor, a DMAC (Direct Memory Access Controller) 41 is added to the microprocessor according to the first embodiment described above, and the register 11 is provided. The configuration is deleted. For example, the DMAC 41 controls an arbitrary memory so that data held in the memory is directly output to another device. Other portions are the same as those in the first embodiment described above, and thus the same reference numerals are given and description thereof is omitted. Hereinafter, operations different from those of the first embodiment will be described.

本実施の形態のマイクロプロセッサにおいては、シフト完了信号Ｓ１１１（シフト回路８のデータシフトレジスタ２３が動作確認用データを取得したことを示す信号）の出力先がＣＰＵ１およびＤＭＡＣ４１となる。そして、ＣＰＵ１は、上記シフト完了信号Ｓ１１１を割り込み信号として使用する。そのため、動作確認用データをレジスタ７に対して連続して格納する場合、ＣＰＵ１は、信号Ｓ１１１による割り込みが発生すると、レジスタ７に前回格納したデータがシフト回路８へ転送されたことを認識し、前回出力したデータに続く動作確認用データをレジスタ７に対して出力する。以下、動作確認のために必要なデータの出力が完了するまで、同様の動作を継続する。 In the microprocessor according to the present embodiment, the output destination of the shift completion signal S111 (a signal indicating that the data shift register 23 of the shift circuit 8 has acquired the operation check data) is the CPU 1 and the DMAC 41. The CPU 1 uses the shift completion signal S111 as an interrupt signal. Therefore, when the operation check data is continuously stored in the register 7, the CPU 1 recognizes that the data previously stored in the register 7 has been transferred to the shift circuit 8 when an interrupt is generated by the signal S 111. Operation check data following the previously output data is output to the register 7. Thereafter, the same operation is continued until the output of data necessary for operation confirmation is completed.

また、ＤＭＡ要求信号を受けたＤＭＡＣ４１は、動作確認用データをレジスタ７に対して直接出力するようにデータ格納用メモリ（図示せず）を制御するシステムの場合、上記シフト完了信号Ｓ１１１をＤＭＡ要求信号として使用する。具体的には、ＤＭＡＣ４１は、信号Ｓ１１１が“Ｈレベル”となった場合、上記データ格納用メモリに対して指示を行い、レジスタ７に対して動作確認用データを出力させる。なお、ＣＰＵ１が動作確認用データを出力する場合と同様に、ＤＭＡＣ４１は、レジスタ７に対して書き込み要求を行った後（信号Ｓ１４１を“Ｈレベル”とした後）、動作確認用データがレジスタ７に対して出力されるように制御を行う。以下、動作確認のために必要なデータの出力が完了するまで、同様の動作を継続する。 When the DMAC 41 receives the DMA request signal, the DMAC 41 controls the data storage memory (not shown) so as to directly output the operation confirmation data to the register 7. Use as a signal. Specifically, when the signal S111 becomes “H” level, the DMAC 41 instructs the data storage memory to cause the register 7 to output operation confirmation data. As in the case where the CPU 1 outputs the operation check data, the DMAC 41 makes a write request to the register 7 (after setting the signal S141 to “H level”), and then the operation check data is stored in the register 7. Is controlled so as to be output. Thereafter, the same operation is continued until the output of data necessary for operation confirmation is completed.

このように、本実施の形態においては、動作確認用データを格納するためのレジスタ（データレジスタ）がデータを保持していない状態となったことを示す出力信号を、ＣＰＵに対する割り込み信号およびＤＭＡＣに対するＤＭＡ要求信号として使用することとした。これにより、ＣＰＵおよびＤＭＡＣは、データレジスタのデータ保持状態を監視することなく、データレジスタへ動作確認用データを格納する動作を連続して実行することができる。 As described above, in the present embodiment, an output signal indicating that a register (data register) for storing operation check data is not in a state of holding data is used as an interrupt signal for the CPU and a DMAC. The signal is used as a DMA request signal. Thereby, the CPU and the DMAC can continuously perform the operation of storing the operation check data in the data register without monitoring the data holding state of the data register.

実施の形態３．
つづいて、実施の形態３について説明する。図６は、実施の形態３のマイクロプロセッサの構成例を示す図であり、このマイクロプロセッサは、上述した実施の形態１のマイクロプロセッサのシフト回路８に代えてシフト回路８ａを備え、選択レジスタ５１およびセレクタ５２が追加された構成となる。また、図７は、シフト回路８ａの構成例を示す図であり、このシフト回路８ａは、上述した実施の形態１のマイクロプロセッサが備えるシフト回路８の比較器２２に代えて比較器２２ａを備え、２逓倍回路６１およびセレクタ６２が追加された構成となる。なお、その他の部分については、上述した実施の形態１と同様であるため同一の符号を付してその説明を省略する。以下、上述した実施の形態１と異なる動作について説明する。 Embodiment 3 FIG.
Next, Embodiment 3 will be described. FIG. 6 is a diagram illustrating a configuration example of the microprocessor according to the third embodiment. This microprocessor includes a shift circuit 8a instead of the shift circuit 8 of the microprocessor according to the first embodiment described above, and includes a selection register 51. And the selector 52 is added. FIG. 7 is a diagram illustrating a configuration example of the shift circuit 8a. The shift circuit 8a includes a comparator 22a instead of the comparator 22 of the shift circuit 8 included in the microprocessor according to the first embodiment. A double multiplier circuit 61 and a selector 62 are added. Other portions are the same as those in the first embodiment described above, and thus the same reference numerals are given and description thereof is omitted. Hereinafter, operations different from those of the first embodiment will be described.

シフト回路８ａおよびセレクタ５２は、レジスタ５１に格納されたデータの内容に基づいて、後述する動作を行う。なお、シフト回路８ａの出力信号は、変換回路９およびセレクタ５２へ入力される。また、シフト回路８ａの２逓倍回路６１は、入力されたクロック信号Ｓ１１６を２逓倍して出力する。比較器２２ａは、選択レジスタ５１設定されたデータの内容に基づいて、カウンタ２１のカウント数がレジスタ７に格納された動作確認用データのビット数に達した時点、または動作確認用データのビット数の２倍に達した時点でシフト完了信号Ｓ１１１を“Ｈレベル”とする。 The shift circuit 8a and the selector 52 perform an operation described later based on the content of data stored in the register 51. The output signal of the shift circuit 8a is input to the conversion circuit 9 and the selector 52. The double circuit 61 of the shift circuit 8a multiplies the input clock signal S116 by two and outputs the result. The comparator 22a, based on the content of the data set in the selection register 51, when the count number of the counter 21 reaches the bit number of the operation check data stored in the register 7, or the bit number of the operation check data The shift completion signal S111 is set to the “H level” at the time when the frequency reaches twice the above.

選択レジスタ５１に格納されたデータが変換回路９の出力信号をセレクタ１０に対して出力するように指示する内容の場合、シフト回路８ａは、上述した実施の形態１のシフト回路８と同様の動作を行う。具体的には、セレクタ６２は、クロック信号Ｓ１１６を選択し、選択した信号をカウンタ２１，データシフトレジスタ２３などに対して出力する。比較器２２ａは、カウンタ２１のカウント数がレジスタ７に格納された動作確認用データのビット数に達したかどうか、を監視する。 In the case where the data stored in the selection register 51 instructs the selector 10 to output the output signal of the conversion circuit 9, the shift circuit 8a operates similarly to the shift circuit 8 of the first embodiment described above. I do. Specifically, the selector 62 selects the clock signal S116 and outputs the selected signal to the counter 21, the data shift register 23, and the like. The comparator 22 a monitors whether or not the count number of the counter 21 has reached the number of bits of the operation check data stored in the register 7.

これに対して、選択レジスタ５１に格納されたデータがシフト回路８ａの出力信号をセレクタ１０に対して出力するように指示する内容の場合、シフト回路８ａは、クロック信号Ｓ１１６を内部で２逓倍し、２逓倍したクロック信号Ｓ１１６を使用して、上述した実施の形態１のシフト回路８と同様の動作を行う。具体的には、セレクタ６２は、２逓倍回路６１の出力信号を選択し、選択した信号をカウンタ２１，データシフトレジスタ２３などに対して出力する。また、比較器２２ａは、カウンタ２１のカウント数がレジスタ７に格納された動作確認用データのビット数の２倍に達したかどうか、を監視する。そして、比較器２２ａは、カウント数が動作確認用データのビット数の２倍に達した時点でシフト完了信号Ｓ１１１を所定の期間“Ｈレベル”とする。 On the other hand, when the data stored in the selection register 51 instructs the selector 10 to output the output signal of the shift circuit 8a, the shift circuit 8a internally doubles the clock signal S116. An operation similar to that of the shift circuit 8 of the first embodiment described above is performed using the clock signal S116 multiplied by two. Specifically, the selector 62 selects the output signal of the double circuit 61 and outputs the selected signal to the counter 21, the data shift register 23, and the like. Further, the comparator 22a monitors whether or not the count number of the counter 21 has reached twice the number of bits of the operation check data stored in the register 7. The comparator 22a sets the shift completion signal S111 to the “H level” for a predetermined period when the count number reaches twice the number of bits of the operation check data.

また、セレクタ５２は、選択レジスタ５１に格納されたデータの内容に基づいて、変換回路９の出力信号（マンチェスタ符号）またはシフト回路８ａの出力信号（ＮＲＺ符号）のいずれか一方を選択し、選択した信号をセレクタ１０に対して出力する。 The selector 52 selects and selects either the output signal (Manchester code) of the conversion circuit 9 or the output signal (NRZ code) of the shift circuit 8a based on the content of the data stored in the selection register 51. The signal is output to the selector 10.

なお、本実施の形態においては、上述した実施の形態１のマイクロプロセッサに対して選択レジスタ５１およびセレクタ５２の追加などを行うこととしたが、これに限らず、実施の形態２のマイクロプロセッサに対して、選択レジスタ５１およびセレクタ５２の追加などを行うこととしてもよい。 In this embodiment, the selection register 51 and the selector 52 are added to the microprocessor of the first embodiment described above. However, the present invention is not limited to this, and the microprocessor of the second embodiment is added. On the other hand, the selection register 51 and the selector 52 may be added.

このように、本実施の形態においては、動作確認用データに対してマンチェスタ符号化処理を実行するかどうかを選択可能とした。これにより、マンチェスタ符号化されたデータを使用した動作確認に加えて、“Ｈレベル”や“Ｌレベル”に固定した信号を使用した動作確認を行うことが可能となり、容易に、様々な条件においての動作確認、システムのデバッグなどを行うことができる。 As described above, in the present embodiment, it is possible to select whether or not to execute the Manchester encoding process on the operation check data. This makes it possible to perform operation confirmation using signals fixed at “H level” or “L level” in addition to operation confirmation using Manchester-encoded data. Operation check, system debugging, etc.

実施の形態４．
つづいて、実施の形態４について説明する。図８は、実施の形態４のマイクロプロセッサの構成例を示す図である。このマイクロプロセッサは、上述した実施の形態１のマイクロプロセッサに、選択レジスタ５１ｂ、２逓倍回路７１、４逓倍回路７２、セレクタ７３、シフトレジスタ７４、圧縮回路７５、およびレジスタ７６が追加された構成となる。なお、その他の部分については、上述した実施の形態１と同様であるため同一の符号を付してその説明を省略する。以下、上述した実施の形態１と異なる動作について説明する。 Embodiment 4 FIG.
Next, the fourth embodiment will be described. FIG. 8 is a diagram illustrating a configuration example of the microprocessor according to the fourth embodiment. This microprocessor has a configuration in which a selection register 51b, a double circuit 71, a quadruple circuit 72, a selector 73, a shift register 74, a compression circuit 75, and a register 76 are added to the microprocessor of the first embodiment described above. Become. Other portions are the same as those in the first embodiment described above, and thus the same reference numerals are given and description thereof is omitted. Hereinafter, operations different from those of the first embodiment will be described.

選択レジスタ５１ｂは、通信回路４が出力するマンチェスタ符号化された送信データを、ＮＲＺ変換するか否かを指示するためのデータを格納する。２逓倍回路７１は、入力信号を２逓倍し、２逓倍した信号を出力する。逓倍回路７２は、入力信号を４逓倍し、４逓倍した信号を出力する。セレクタ７３は、選択レジスタ５１ｂに設定されたデータの内容に基づいて、入力信号である２逓倍回路７１の出力信号または４逓倍回路７２の出力信号のいずれか一方を出力する。シフトレジスタ７４は、通信回路４が出力した送信信号を、セレクタ７３の出力信号（２逓倍または４逓倍されたクロック信号）に基づいたタイミングで格納する。圧縮回路７５は、通信回路４が出力した送信信号に対する圧縮処理を、セレクタ７３の出力信号に基づいたタイミングで実行する。レジスタ７６は、圧縮回路７５において実行された圧縮処理の結果として得られた信号を格納する。 The selection register 51b stores data for instructing whether or not to perform NRZ conversion on Manchester encoded transmission data output from the communication circuit 4. The double circuit 71 doubles the input signal and outputs a doubled signal. The multiplier circuit 72 multiplies the input signal by four and outputs a signal multiplied by four. The selector 73 outputs either the output signal of the double circuit 71 or the output signal of the quadruple circuit 72, which is an input signal, based on the content of the data set in the selection register 51b. The shift register 74 stores the transmission signal output from the communication circuit 4 at a timing based on the output signal of the selector 73 (clock signal multiplied by 2 or 4). The compression circuit 75 performs a compression process on the transmission signal output from the communication circuit 4 at a timing based on the output signal of the selector 73. The register 76 stores a signal obtained as a result of the compression process executed in the compression circuit 75.

なお、圧縮回路７５は、送信データを、セレクタ７３の出力信号に基づいたタイミングでマンチェスタ符号またはＮＲＺ符号として取得し、たとえば、取得したデータに対してＣＲＣ（Cyclic Redundancy Check）を実行した結果（ＣＲＣコード）を圧縮演算結果として出力する。この場合、ＣＰＵ１は、ＣＲＣエラーが発生したかどうかを確認することにより、送信動作が正常に行われたかどうかを確認できる。また、シフトレジスタ７４およびレジスタ７６には、最新の送信データおよび圧縮演算結果から最大記憶容量相当分だけ遡った送信データおよび圧縮演算結果まで、が格納される。以下、選択レジスタ５１ｂに格納されたデータが、送信データに対するＮＲＺ変換を指示する場合と、そうでない場合と、に分けて動作を説明する。 The compression circuit 75 acquires the transmission data as a Manchester code or an NRZ code at a timing based on the output signal of the selector 73, for example, a result of executing CRC (Cyclic Redundancy Check) on the acquired data (CRC Code) as a compression operation result. In this case, the CPU 1 can confirm whether or not the transmission operation has been normally performed by confirming whether or not a CRC error has occurred. Further, the shift register 74 and the register 76 store the latest transmission data and the compression calculation result up to the transmission data and the compression calculation result that are traced back by the amount corresponding to the maximum storage capacity. Hereinafter, the operation will be described separately for the case where the data stored in the selection register 51b instructs NRZ conversion on the transmission data and the case where it does not.

選択レジスタ５１ｂに格納されたデータが送信データに対するＮＲＺ変換を指示する内容の場合、セレクタ７３は、２逓倍回路７１の出力信号を選択し、出力する。シフトレジスタ７４は、セレクタ７３が出力した２逓倍クロック信号に基づいた処理を行うことにより、通信回路４から出力された送信データ（マンチェスタ符号）をＮＲＺ符号として格納する。圧縮回路７５は、セレクタ７３が出力した２逓倍クロック信号に基づいて、通信回路４から出力された送信データの取得処理および取得したデータに対する圧縮処理を実行し、それらの処理結果として得られたデータをレジスタ７６に対して出力する。なお、シフトレジスタ７４が送信データをＮＲＺ符号化されたデータとして格納する場合のタイミングチャートを図９に示す。 When the data stored in the selection register 51b has a content for instructing NRZ conversion for transmission data, the selector 73 selects and outputs the output signal of the double circuit 71. The shift register 74 stores the transmission data (Manchester code) output from the communication circuit 4 as an NRZ code by performing processing based on the doubled clock signal output from the selector 73. The compression circuit 75 executes the acquisition process of the transmission data output from the communication circuit 4 and the compression process for the acquired data based on the doubled clock signal output from the selector 73, and the data obtained as a result of these processes Is output to the register 76. FIG. 9 shows a timing chart when the shift register 74 stores the transmission data as NRZ encoded data.

一方、選択レジスタ５１ｂに格納されたデータが送信データに対するＮＲＺ変換を指示しない内容の場合、セレクタ７３は、４逓倍回路７２の出力信号を選択し、出力する。シフトレジスタ７４は、セレクタ７３が出力した４逓倍クロック信号に基づいた処理を行うことにより、通信回路４から出力された送信データを、そのまま格納する。圧縮回路７５は、セレクタ７３が出力した４逓倍クロック信号に基づいて、通信回路４から出力された送信データの取得処理および取得したデータに対する圧縮処理を実行し、それらの処理結果として得られたデータを、レジスタ７６に対して出力する。なお、シフトレジスタ７４が送信データをＮＲＺ符号化せずに格納する場合のタイミングチャートを図１０に示す。 On the other hand, when the data stored in the selection register 51b does not instruct NRZ conversion for transmission data, the selector 73 selects and outputs the output signal of the quadruple circuit 72. The shift register 74 stores the transmission data output from the communication circuit 4 as it is by performing processing based on the quadruple clock signal output from the selector 73. Based on the quadruple clock signal output from the selector 73, the compression circuit 75 executes the acquisition processing of the transmission data output from the communication circuit 4 and the compression processing for the acquired data, and the data obtained as a result of the processing Is output to the register 76. FIG. 10 shows a timing chart when the shift register 74 stores transmission data without performing NRZ encoding.

ここで、送信データをマンチェスタ符号として格納する場合、上述したように、同じ情報をＮＲＺ符号で表現した場合と比較してデータ量が大きくなる、という問題点がある。しかしながら、マンチェスタ符号の送信データは、実際に送信されたデータそのものであるため、たとえば、デバッグ時に送信データを解析する際、ＮＲＺ符号をマンチェスタ符号に戻す処理が不要となり、解析作業が容易となる。一方、ＮＲＺ符号として格納する場合は、データ量が少ないため、より多くの履歴データをシフトレジスタ７４に格納することができ、一度により多くの情報を得ることが可能となる。 Here, when transmitting data is stored as a Manchester code, as described above, there is a problem that the amount of data becomes larger than when the same information is expressed by an NRZ code. However, since the transmission data of the Manchester code is actually transmitted data itself, for example, when analyzing the transmission data at the time of debugging, there is no need to return the NRZ code to the Manchester code, and the analysis work becomes easy. On the other hand, when storing as an NRZ code, the amount of data is small, so that more history data can be stored in the shift register 74 and more information can be obtained at one time.

なお、セレクタ７３の出力信号に基づいたタイミングで送信データを圧縮せずにそのまま格納するためのシフトレジスタ７４のみを含んだ構成、セレクタ７３の出力信号に基づいたタイミングで取得した送信データに対して圧縮演算を実行し、当該演算結果を格納するための圧縮回路７４およびレジスタ７６のみを含んだ構成、のいずれか一方のみを備えることとしてもよい。 Note that the configuration includes only a shift register 74 for storing transmission data as it is without compression at the timing based on the output signal of the selector 73, and the transmission data acquired at the timing based on the output signal of the selector 73. Only one of the configuration including only the compression circuit 74 and the register 76 for executing the compression operation and storing the operation result may be provided.

また、本実施の形態においては、上述した実施の形態１のマイクロプロセッサに対して選択レジスタ５１ｂ，２逓倍回路７１，４逓倍回路７２などを追加した構成としたが、これに限らず、上述した実施の形態２または３のマイクロプロセッサに対して、選択レジスタ５１ｂ，２逓倍回路７１，４逓倍回路７２などを追加した構成としてもよい。 In the present embodiment, the selection register 51b, the double circuit 71, the quadruple circuit 72, and the like are added to the microprocessor of the first embodiment described above. A configuration in which a selection register 51b, a double circuit 71, a quadruple circuit 72, and the like are added to the microprocessor of the second or third embodiment may be employed.

このように、本実施の形態においては、通信回路から出力された送信データを保持する手段を設けた。これにより、通信回路から実際に送信されるデータの内容をＣＰＵが確認でき、その結果、外部通信機器を使用することなしに送信動作（送信プロトコル）を確認できる。 As described above, in the present embodiment, means for holding transmission data output from the communication circuit is provided. As a result, the CPU can confirm the content of data actually transmitted from the communication circuit, and as a result, the transmission operation (transmission protocol) can be confirmed without using an external communication device.

また、送信データに対して実行した圧縮処理の結果およびその圧縮処理結果の履歴、を保持する手段を設けた。これにより、全ての送信データを確認することなしに、送信動作が正常に行われたかどうかを容易に知ることができる。 In addition, a means for holding the result of the compression processing performed on the transmission data and the history of the compression processing result is provided. Thereby, it is possible to easily know whether or not the transmission operation has been normally performed without confirming all the transmission data.

さらに、送信データをマンチェスタ符号として保持するか、ＮＲＺ符号として保持するか、を選択可能とした。これにより、目的に応じて、最適な形式の送信データを取得することができる。 Further, it is possible to select whether transmission data is held as a Manchester code or as an NRZ code. Thereby, the transmission data of the optimal format can be acquired according to the purpose.

実施の形態５．
つづいて、実施の形態５について説明する。図１１は、実施の形態５のマイクロプロセッサの構成例を示す図である。このマイクロプロセッサは、上述した実施の形態１のマイクロプロセッサにレジスタ８１および逓倍回路８２が追加された構成となる。また、図１２は、逓倍回路８２の構成例を示す図である。この逓倍回路８２は、入力信号を２逓倍し出力するための２逓倍回路９１および９３と、レジスタ８１に設定されたデータの内容に基づいて２系統の入力信号のうちのいずれか一つを出力するセレクタ９２および９４と、を備える。なお、その他の部分については、上述した実施の形態１と同様であるため同一の符号を付してその説明を省略する。以下、上述した実施の形態１と異なる動作について説明する。 Embodiment 5. FIG.
Next, the fifth embodiment will be described. FIG. 11 is a diagram illustrating a configuration example of a microprocessor according to the fifth embodiment. This microprocessor has a configuration in which a register 81 and a multiplier circuit 82 are added to the microprocessor of the first embodiment described above. FIG. 12 is a diagram illustrating a configuration example of the multiplier circuit 82. This multiplier circuit 82 outputs either one of two input signals based on the contents of the data set in the register 81 and the double multiplier circuits 91 and 93 for multiplying the input signal by two. Selectors 92 and 94. Other portions are the same as those in the first embodiment described above, and thus the same reference numerals are given and description thereof is omitted. Hereinafter, operations different from those of the first embodiment will be described.

レジスタ８１は、通信回路４を高速に動作させるか否かを指示するためのデータを格納する。逓倍回路８２は、レジスタ８１に格納されたデータの内容に基づいて、入力信号（クロック信号Ｓ１１５およびＳ１１６）を、そのまま出力するか、２逓倍して出力するか、を判断する。以下、逓倍回路８１の動作を具体的に説明する。 The register 81 stores data for instructing whether to operate the communication circuit 4 at high speed. Based on the content of data stored in the register 81, the multiplication circuit 82 determines whether to output the input signals (clock signals S115 and S116) as they are or to multiply them by two. Hereinafter, the operation of the multiplication circuit 81 will be specifically described.

レジスタ８１に格納されたデータが通信回路４を高速に動作させる旨を指示する内容の場合、逓倍回路８２のセレクタ９２は、２逓倍回路９１の出力信号を選択し、選択した信号を信号Ｓ１１５ｃとして出力する。また、セレクタ９４は、２逓倍回路９３の出力信号を選択し、選択した信号を信号Ｓ１１６ｃとして出力する。そして、シフト回路８および変換回路９は、上記信号Ｓ１１６ｃに基づいたタイミングで動作を行い、通信回路４は、上記信号Ｓ１１５ｃに基づいたタイミングで動作を行う。すなわち、シフト回路８、変換回路９、および通信回路４は、クロック信号Ｓ１１６，Ｓ１１５に基づいたタイミングで動作を行う場合と比較して、２倍速で通信動作を行う。 When the data stored in the register 81 indicates that the communication circuit 4 is to be operated at high speed, the selector 92 of the multiplying circuit 82 selects the output signal of the multiplying circuit 91 and uses the selected signal as the signal S115c. Output. The selector 94 selects the output signal of the double circuit 93 and outputs the selected signal as the signal S116c. The shift circuit 8 and the conversion circuit 9 operate at the timing based on the signal S116c, and the communication circuit 4 operates at the timing based on the signal S115c. That is, the shift circuit 8, the conversion circuit 9, and the communication circuit 4 perform a communication operation at double speed as compared with the case where the operation is performed at the timing based on the clock signals S116 and S115.

一方、レジスタ８１に格納されたデータが、通信回路４を高速に動作させる旨を指示しない場合、逓倍回路８２のセレクタ９２は、逓倍回路８２への入力であるクロック信号Ｓ１１５を選択し、信号Ｓ１１５ｃとして出力する。また、セレクタ９４は、クロック信号Ｓ１１６を選択し、信号Ｓ１１６ｃとして出力する。 On the other hand, when the data stored in the register 81 does not instruct to operate the communication circuit 4 at high speed, the selector 92 of the multiplier circuit 82 selects the clock signal S115 that is an input to the multiplier circuit 82, and the signal S115c. Output as. The selector 94 selects the clock signal S116 and outputs it as the signal S116c.

なお、本実施の形態においては、上述した実施の形態１のマイクロプロセッサに対してレジスタ８１および逓倍回路８２を追加した構成としたが、これに限らず、上述した実施の形態２、３、または４のマイクロプロセッサに対してレジスタ８１および逓倍回路８２を追加した構成としてもよい。また、逓倍回路８２は、マイクロプロセッサが許容する動作速度を超えない範囲内でさらに逓倍比の高い逓倍回路を、２逓倍回路９１および９３に代えて備えることとしてもよい。これにより、さらに高速な通信動作が可能となる。 In the present embodiment, the register 81 and the multiplication circuit 82 are added to the microprocessor of the first embodiment described above. However, the present invention is not limited to this, and the second, third, or third embodiment described above is used. A configuration in which a register 81 and a multiplication circuit 82 are added to the four microprocessors may be adopted. Further, the multiplication circuit 82 may include a multiplication circuit having a higher multiplication ratio within a range not exceeding the operation speed allowed by the microprocessor, instead of the two multiplication circuits 91 and 93. Thereby, higher-speed communication operation becomes possible.

このように、本実施の形態においては、動作速度の基準となるクロック信号を２逓倍し、２逓倍されたクロック信号に基づいてマイクロプロセッサがテストモード時の通信動作を行うこととした。これにより、通信動作の確認に要する時間を短縮することができる。 As described above, in this embodiment, the clock signal which is the reference for the operation speed is doubled, and the microprocessor performs the communication operation in the test mode based on the doubled clock signal. Thereby, the time required for confirming the communication operation can be shortened.

以上のように、本発明にかかるマイクロプロセッサは、外部の通信機器との間で通信を行う機能を備えたマイクロプロセッサとして有用であり、特に、通信動作に関するテスト機能を備えたマイクロプロセッサとして適している。 As described above, the microprocessor according to the present invention is useful as a microprocessor having a function of performing communication with an external communication device, and particularly suitable as a microprocessor having a test function relating to a communication operation. Yes.

本発明にかかるマイクロプロセッサの実施の形態１の構成例を示す図である。1 is a diagram illustrating a configuration example of a first embodiment of a microprocessor according to the present invention. 実施の形態１のマイクロプロセッサが備えるシフト回路の構成例を示す図である。3 is a diagram illustrating a configuration example of a shift circuit included in the microprocessor according to the first embodiment; FIG. 実施の形態１のマイクロプロセッサが備える変換回路の構成例を示す図である。3 is a diagram illustrating a configuration example of a conversion circuit included in the microprocessor according to the first embodiment. FIG. 動作確認用データに対してマンチェスタ変換を実行した結果を示すタイミングチャートである。It is a timing chart which shows the result of having performed Manchester conversion to data for operation check. 実施の形態２のマイクロプロセッサの構成例を示す図である。FIG. 3 is a diagram illustrating a configuration example of a microprocessor according to a second embodiment. 実施の形態３のマイクロプロセッサの構成例を示す図である。FIG. 10 is a diagram illustrating a configuration example of a microprocessor according to a third embodiment. 実施の形態３のマイクロプロセッサが備えるシフト回路の構成例を示す図である。FIG. 6 is a diagram illustrating a configuration example of a shift circuit included in a microprocessor according to a third embodiment. 実施の形態４のマイクロプロセッサの構成例を示す図である。FIG. 10 is a diagram illustrating a configuration example of a microprocessor according to a fourth embodiment. 実施の形態４のマイクロプロセッサが備えるシフトレジスタが、送信データをＮＲＺ符号化されたデータとして格納するタイミングチャートである。10 is a timing chart in which a shift register included in the microprocessor according to the fourth embodiment stores transmission data as NRZ-encoded data. 実施の形態４のマイクロプロセッサが備えるシフトレジスタが、送信データをＮＲＺ符号化せずに格納するタイミングチャートである。10 is a timing chart in which a shift register included in the microprocessor of the fourth embodiment stores transmission data without performing NRZ encoding. 実施の形態５のマイクロプロセッサの構成例を示す図である。FIG. 10 is a diagram illustrating a configuration example of a microprocessor according to a fifth embodiment. 実施の形態５のマイクロプロセッサが備える逓倍回路の構成例を示す図である。FIG. 10 is a diagram illustrating a configuration example of a multiplier circuit included in the microprocessor of the fifth embodiment. 従来のマイクロプロセッサの構成例を示す図である。It is a figure which shows the structural example of the conventional microprocessor.

符号の説明Explanation of symbols

１、１０１ＣＰＵ
２、１０２アドレスバス
３、１０３データバス
４、１０４通信回路
５、１０５通信バッファ
６、７、１１、７６、８１、１０６、１０７レジスタ
８、８ａシフト回路
９変換回路
１０、５２、６２、７３、９２、９４、１０９セレクタ
２１カウンタ
２２、２２ａ比較器
２３データシフトレジスタ
３１、６１、７１、９１、９３２逓倍回路
３２ＸＮＯＲ回路
４１ＤＭＡＣ
５１、５１ｂ選択レジスタ
７２４逓倍回路
７４シフトレジスタ
７５圧縮回路
８２逓倍回路 1, 101 CPU
2, 102 Address bus 3, 103 Data bus 4, 104 Communication circuit 5, 105 Communication buffer 6, 7, 11, 76, 81, 106, 107 Register 8, 8a Shift circuit 9 Conversion circuit 10, 52, 62, 73, 92, 94, 109 Selector 21 Counter 22, 22a Comparator 23 Data shift register 31, 61, 71, 91, 93 Double circuit 32 XNOR circuit 41 DMAC
51, 51b Selection register 72 Quadruple circuit 74 Shift register 75 Compression circuit 82 Multiplier circuit

Claims

テストモードによる動作を指示された場合に通信動作のテストを行うマイクロプロセッサであって、
前記テストモードに関する動作を制御する制御手段と、
テストパターンを記憶するためのテストパターン記憶手段と、
前記テストパターンをマンチェスタ符号形式のデータに変換するデータ変換手段と、
テストモードによる動作を指示された場合に前記マンチェスタ符号形式のデータを選択出力する信号選択手段と、
前記信号選択手段に選択されたデータを受信し、外部通信機器に対してマンチェスタ符号形式の所定の信号処理結果（送信データ）を送信する通信処理手段と、
を備えることを特徴とするマイクロプロセッサ。 A microprocessor that tests communication operation when instructed to operate in test mode,
Control means for controlling the operation relating to the test mode;
Test pattern storage means for storing a test pattern;
Data conversion means for converting the test pattern into data in Manchester code format;
Signal selecting means for selectively outputting the data in the Manchester code format when instructed to operate in the test mode;
Communication processing means for receiving the data selected by the signal selection means and transmitting a predetermined signal processing result (transmission data) in Manchester code format to an external communication device;
A microprocessor comprising:

前記テストパターン記憶手段にテストパターンが保持されている状態（テストパターン保持状態）か否かを示す情報を格納するための状態格納手段、
を備え、
前記テストパターン記憶手段は、シフトレジスタで構成され、前記テストパターンの出力処理にかかる時間が経過した後に、テストパターン保持状態でない旨を示す情報を前記状態格納手段に格納し、
前記制御手段は、前記テストパターン記憶手段に対して連続してテストパターンの書き込みを行う場合、前記状態格納手段の内容がテストパターン保持状態でないことを確認した後に、次のテストパターンの書き込みを行うことを特徴とする請求項１に記載のマイクロプロセッサ。 State storage means for storing information indicating whether or not a test pattern is held in the test pattern storage means (test pattern holding state);
With
The test pattern storage means is composed of a shift register, and stores information indicating that the test pattern is not in the test pattern holding state in the state storage means after the time required for the output processing of the test pattern has elapsed.
When writing the test pattern continuously to the test pattern storage means, the control means writes the next test pattern after confirming that the contents of the state storage means are not in the test pattern holding state. The microprocessor according to claim 1.

前記テストパターン記憶手段は、シフトレジスタで構成され、前記テストパターンの出力処理にかかる時間が経過した後に、その旨を示す信号を前記制御手段に対して出力し、
前記制御手段は、前記テストパターン記憶手段に対して連続してテストパターンの書き込みを行う場合、前記テストパターン記憶手段から送られてくる信号を受信した後に、次のテストパターンの書き込みを行うことを特徴とする請求項１に記載のマイクロプロセッサ。 The test pattern storage means is composed of a shift register, and after the time required for the output processing of the test pattern has elapsed, outputs a signal indicating that to the control means,
In the case where the test means continuously writes a test pattern to the test pattern storage means, the control means writes a next test pattern after receiving a signal sent from the test pattern storage means. The microprocessor according to claim 1, wherein:

前記テストパターン記憶手段に対して直接テストパターンの書き込み制御を行う書込制御手段、
を備え、
前記テストパターン記憶手段は、シフトレジスタで構成され、前記テストパターンの出力処理にかかる時間が経過した後に、その旨を示す信号を前記書込制御手段に対して出力し、
前記書込制御手段は、前記テストパターン記憶手段に対して連続してテストパターンの書き込みを行う場合、前記テストパターン記憶手段から送られてくる信号を受信した後に、次のテストパターンの書き込みを行うことを特徴とする請求項１に記載のマイクロプロセッサ。 Write control means for directly controlling test pattern writing to the test pattern storage means,
With
The test pattern storage means is composed of a shift register, and after the time required for the output processing of the test pattern has elapsed, outputs a signal indicating that to the write control means,
The writing control means writes the next test pattern after receiving a signal sent from the test pattern storage means when writing the test pattern to the test pattern storage means continuously. The microprocessor according to claim 1.

前記テストパターン記憶手段は、前記テストパターンを取得した時点からの入力クロック信号をカウントし、カウント数が当該テストパターンのビット数に達した場合に、前記テストパターンの出力処理にかかる時間が経過したと判断することを特徴とする請求項２〜４のいずれか一つに記載のマイクロプロセッサ。 The test pattern storage means counts the input clock signal from the time when the test pattern is acquired, and when the count reaches the number of bits of the test pattern, the time required for the output process of the test pattern has elapsed The microprocessor according to claim 2, wherein the microprocessor is determined as follows.

前記データ変換手段は、
入力クロック信号を２逓倍する２逓倍手段と、
前記２逓倍後のクロック信号と前記テストパターン記憶手段からの出力信号とのＸＮＯＲ演算を実行するＸＮＯＲ演算手段と、
を備え、
前記ＸＮＯＲ演算手段の演算結果を、マンチェスタ符号形式のデータとして出力することを特徴とする請求項１〜５のいずれか一つに記載のマイクロプロセッサ。 The data conversion means includes
A doubler for multiplying the input clock signal by two;
XNOR operation means for performing XNOR operation of the clock signal after the multiplication by 2 and the output signal from the test pattern storage means;
With
6. The microprocessor according to claim 1, wherein the operation result of the XNOR operation means is output as data in Manchester code format.

前記テストパターン記憶手段から出力されるテストパターン、または、前記データ変換手段から出力されるマンチェスタ符号形式のデータ、のいずれか一方を選択し、当該選択した信号を出力する信号形式選択手段、
を備え、
前記信号選択手段は、テストモードによる動作を指示され、かつ、前記信号形式選択手段によりテストパターン記憶手段から出力されるテストパターンが選択されている場合、当該テストパターンを選択出力することを特徴とする請求項１〜６のいずれか一つに記載のマイクロプロセッサ。 A signal format selection means for selecting any one of the test pattern output from the test pattern storage means or the data in Manchester code output from the data conversion means, and outputting the selected signal;
With
The signal selection means is configured to selectively output a test pattern when an operation in a test mode is instructed and a test pattern output from a test pattern storage means is selected by the signal format selection means. The microprocessor according to any one of claims 1 to 6.

前記通信処理手段から出力される送信データを格納するための送信データ格納手段、
を備えることを特徴とする請求項１〜７のいずれか一つに記載のマイクロプロセッサ。 Transmission data storage means for storing transmission data output from the communication processing means;
The microprocessor according to any one of claims 1 to 7, further comprising:

前記送信データ格納手段が送信データを格納するタイミングを変更する格納タイミング変更手段、
を備え、
前記送信データ格納手段は、前記格納タイミングに応じて、前記通信処理手段が出力するマンチェスタ符号形式の送信データを格納するか、当該マンチェスタ符号形式のデータをＮＲＺ符号に変換したデータを格納するか、を選択可能とすることを特徴とする請求項８に記載のマイクロプロセッサ。 Storage timing changing means for changing the timing at which the transmission data storage means stores transmission data;
With
The transmission data storage means stores the transmission data in the Manchester code format output from the communication processing means according to the storage timing, or stores the data obtained by converting the data in the Manchester code format into the NRZ code, The microprocessor according to claim 8, wherein the microprocessor can be selected.

前記通信処理手段から出力される送信データに対して圧縮処理を実行する圧縮手段と、
前記圧縮手段の処理結果を格納するための圧縮データ格納手段と、
を備えることを特徴とする請求項１〜９のいずれか一つに記載のマイクロプロセッサ。 Compression means for executing compression processing on transmission data output from the communication processing means;
Compressed data storage means for storing the processing result of the compression means;
The microprocessor according to claim 1, further comprising:

前記圧縮手段が送信データを圧縮するタイミングを変更する圧縮タイミング変更手段、
を備え、
前記圧縮手段は、前記圧縮タイミングに応じて、前記通信処理手段が出力したマンチェスタ符号形式のデータを圧縮するか、当該マンチェスタ符号形式のデータをＮＲＺ符号に変換したデータを圧縮するか、を選択可能とすることを特徴とする請求項１０に記載のマイクロプロセッサ。 Compression timing changing means for changing the timing at which the compression means compresses transmission data;
With
According to the compression timing, the compression means can select whether to compress the data in Manchester code format output from the communication processing means or to compress the data obtained by converting the data in the Manchester code format into an NRZ code The microprocessor according to claim 10.

前記通信処理手段、前記テストパターン記憶手段、および前記データ変換手段を動作させるためのクロック信号の周波数を変更する周波数変更手段、
を備えることを特徴とする請求項１〜１１のいずれか一つに記載のマイクロプロセッサ。 A frequency changing means for changing a frequency of a clock signal for operating the communication processing means, the test pattern storing means, and the data converting means;
The microprocessor according to claim 1, comprising: