JP2006237931A - Radio receiving device and program - Google Patents
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Abstract
Description
本発明は、データ伝送におけるフレーム同期部およびデータ部を受信するための無線受信装置およびプログラムに関するものである。 The present invention relates to a radio receiver and a program for receiving a frame synchronization unit and a data unit in data transmission.
従来、この種の無線受信装置およびプログラムは、以下に記載されているようなものがあった（例えば、特許文献１参照）。 Conventionally, this type of wireless receiver and program have been described below (see, for example, Patent Document 1).
図７は、特許文献１に記載された従来の無線受信装置を示すものである。図７に示すように、アンテナ１と、前記アンテナ１で受信した無線電文から受信データを復調するＦＭ受信回路２と、前記ＦＭ受信回路２で復調された受信データを記憶するシフトレジスタ３と、フレーム同期信号のフレームパターンを記憶するＲＯＭ４と、前記各手段を制御する制御回路５から構成されている。
FIG. 7 shows a conventional radio receiving apparatus described in
制御回路５は、アンテナ１およびＦＭ受信回路２を介して受信した受信データから、無線電文のヘッダー部のビット同期部を検出し、受信データのサンプリングクロックを生成する。そして、このサンプリングクロックに基づいて受信データをシフトレジスタ３に記憶する。
The
一方ＲＯＭ４には、あらかじめ決められたフレーム同期信号のフレームパターンが記憶されており、制御回路５は、前記ＲＯＭ４に記憶されたフレームパターンとシフトレジスタ３に記憶された受信データとを１ビット受信毎に比較し、ＲＯＭ４に記憶されたフレーム同期信号のフレームパターンと一致するまで受信動作を継続する。
しかしながら、前記従来の構成では、制御回路は、無線電文をたえず１ビット毎受信し、ヘッダー部であるビット同期部が受信されているか否かを常に監視し、ビット同期部が検出された場合も、同様に無線電文を１ビット毎受信しながら記憶された数十ビット長のフレームパターンと一致するか否かを判定している。しかし、制御回路は、このような判定処理を行っている間も必要に応じて他の処理を行う必要があるが、制御回路にかかる負荷が大きく、他の処理を行うことができなくなるという課題を有していた。 However, in the above-described conventional configuration, the control circuit continuously receives a wireless telegram for each bit, always monitors whether the bit synchronization unit as the header is received, and the bit synchronization unit may be detected. Similarly, it is determined whether or not it matches the stored frame pattern of several tens of bits while receiving the wireless telegram bit by bit. However, the control circuit needs to perform other processes as necessary while performing such a determination process. However, the load on the control circuit is large and the other processes cannot be performed. Had.
本発明は、前記従来の課題を解決するもので、無線電文におけるヘッダー部のフレーム同期部の検出処理を制御回路から切り離して行うとした無線受信装置およびプログラムを提供することを目的とする。 SUMMARY OF THE INVENTION The present invention solves the above-described conventional problems, and an object of the present invention is to provide a radio reception apparatus and a program that perform detection processing of a frame synchronization unit of a header part in a radio message separately from a control circuit.
前記従来の課題を解決するために、本発明の無線受信装置およびプログラムは、インターフェイス部に、フレーム同期部のフレームパターンを記憶するフレームコードレジスタと、前記復調手段で復調されたフレーム同期部を前記サンプリングクロック生成手段から出力されたサンプリングクロックに同期して順次記憶するフレーム同期シフトレジスタと、前記フレームコードレジスタと前記フレーム同期シフトレジスタに記憶されたデータとが一致した場合に前記ＣＰＵ部に対してフレーム一致検出信号を出力するフレーム一致検出手段と、サンプリングクロックに同期してデータ部を記憶する受信バッファとを備えるとしたものである。 In order to solve the above-described conventional problems, a wireless reception device and a program according to the present invention include, in an interface unit, a frame code register that stores a frame pattern of a frame synchronization unit, and a frame synchronization unit demodulated by the demodulation unit. When the frame synchronization shift register for sequentially storing in synchronization with the sampling clock output from the sampling clock generation means matches the data stored in the frame code register and the frame synchronization shift register, the CPU unit A frame coincidence detecting means for outputting a frame coincidence detection signal and a reception buffer for storing the data portion in synchronization with the sampling clock are provided.
これによって、無線電文におけるヘッダー部のフレーム同期部の検出処理を制御手段から切り離して行うことができる。 As a result, the detection processing of the frame synchronization part of the header part in the wireless telegram can be performed separately from the control means.
本発明の無線受信装置およびプログラムは、インターフェイス部がフレーム同期部の一致検出を行うため、制御手段が無線電文におけるヘッダー部のビット同期部およびフレーム同期部を常時監視する必要がなくなり、制御手段の負荷を軽減することができ、その分他の処理を行うことができる。また、ソフトウェアによるヘッダー検出処理を簡素化することができるため、ソフトウェアの開発期間を短縮することができる。 In the wireless reception device and program of the present invention, since the interface unit detects the coincidence of the frame synchronization unit, it is not necessary for the control unit to constantly monitor the bit synchronization unit and the frame synchronization unit of the header unit in the wireless message. The load can be reduced, and other processing can be performed accordingly. In addition, since the header detection process by software can be simplified, the software development period can be shortened.
第１の発明は、高周波信号を復調する高周波部と、前記高周波部で復調された信号内容の解析を行うＣＰＵ部と、前記高周波部と前記ＣＰＵ部の間に設けられたインターフェイス部とから構成され、ビット同期部、フレーム同期部およびデータ部から構成される無線電文を受信する無線受信装置において、前記高周波部は、受信した無線電文を復調する復調手段と、前記復調手段で復調したビット同期部からサンプリングクロックを生成し、前記インターフェイス部にサンプリングクロックを出力するサンプリングクロック生成手段とを備え、インターフェイス部は、フレーム同期部のフレームパターンを記憶するフレームコードレジスタと、前記復調手段で復調されたフレーム同期部を前記サンプリングクロック生成手段から出力されたサンプリングクロックに同期して順次記憶するフレーム同期シフトレジスタと、前記フレームコードレジスタと前記フレーム同期シフトレジスタに記憶されたデータとが一致した場合に前記ＣＰＵ部に対してフレーム一致検出信号を出力するフレーム一致検出手段と、サンプリングクロックに同期してデータ部を記憶する受信バッファとを備え、前記ＣＰＵ部は、前記フレーム一致検出信号を受信することにより前記受信バッファから前記ＲＡＭへのデータ部の転送回数の設定および前記ＲＡＭに記憶されたデータ部の内容を解析する制御手段と、前記制御手段から指定された回数だけデータ部を前記ＲＡＭに転送し、転送終了後に前記制御手段に対して転送終了信号を出力する転送手段とを備える。 1st invention comprises the high frequency part which demodulates a high frequency signal, the CPU part which analyzes the signal content demodulated by the high frequency part, and the interface part provided between the high frequency part and the CPU part In the wireless reception device that receives a wireless telegram composed of a bit synchronization unit, a frame synchronization unit, and a data unit, the high-frequency unit includes a demodulation unit that demodulates the received wireless message, and a bit synchronization demodulated by the demodulation unit A sampling clock generating unit that generates a sampling clock from the unit and outputs the sampling clock to the interface unit, and the interface unit is demodulated by the frame code register that stores the frame pattern of the frame synchronization unit and the demodulation unit The frame synchronization unit is connected to the sampling clock output from the sampling clock generation means. A frame synchronization shift register that sequentially stores in synchronization with a pulling clock, and a frame that outputs a frame coincidence detection signal to the CPU unit when the frame code register and the data stored in the frame synchronization shift register coincide. The CPU includes a coincidence detecting means and a reception buffer for storing the data portion in synchronization with the sampling clock, and the CPU portion receives the frame coincidence detection signal to thereby transfer the data portion from the reception buffer to the RAM. And a control means for analyzing the contents of the data part stored in the RAM, and the data part is transferred to the RAM as many times as specified by the control means, and a transfer end signal is sent to the control means after the transfer is completed. And a transfer means for outputting.
以上のような構成によって、無線電文の受信の際は、ビット同期部の検出、フレーム同期部の検出および前記ＲＡＭへのデータ部の転送を前記ＣＰＵ部における前記制御手段が行う必要がないため、制御手段の負荷が軽減され、その分他の処理を行うことができる。 With the above configuration, when receiving a wireless telegram, the control unit in the CPU unit does not need to perform detection of the bit synchronization unit, detection of the frame synchronization unit, and transfer of the data unit to the RAM. The load on the control means is reduced, and other processing can be performed accordingly.
例えば、外部機器と通信を行うための外部通信手段を備えるようにすることにより、無線電文の受信と外部機器との通信を同時に行うことなどが容易になる。また、ソフトウェアによるヘッダー検出処理を簡素化することができるため、ソフトウェアの開発期間を短縮することができる。 For example, by providing an external communication means for communicating with an external device, it becomes easy to simultaneously receive a wireless telegram and communicate with the external device. In addition, since the header detection process by software can be simplified, the software development period can be shortened.
第２の発明は、特に、第１の発明において、フレーム一致検出手段がフレーム一致検出信号を出力した後に、転送手段がＲＡＭに記憶された識別符号をフレームコードレジスタに転送し、前記フレーム一致検出手段は、前記識別符号が記憶されたフレームコードレジスタとフレーム同期シフトレジスタのデータが一致した場合に、識別符号一致信号をＣＰＵ部に対して出力し、前記ＣＰＵ部は、前記識別符号一致信号を受信することにより、識別符号に続くデータ部を受信するため、前記転送手段に転送する転送回数を設定し、転送動作を開始することにより、制御手段で識別符号の一致処理を行う必要がなくなり、制御手段の負荷がさらに軽くなり、その分他の処理を行うことができる。 According to a second invention, in particular, in the first invention, after the frame coincidence detecting means outputs the frame coincidence detection signal, the transfer means transfers the identification code stored in the RAM to the frame code register, and the frame coincidence detection is performed. The means outputs an identification code match signal to the CPU unit when the data of the frame code register in which the identification code is stored and the data of the frame synchronization shift register match, and the CPU unit outputs the identification code match signal. By receiving, in order to receive the data portion following the identification code, setting the number of transfers to be transferred to the transfer means, and starting the transfer operation, it is not necessary to perform the matching process of the identification code in the control means, The load on the control means is further reduced, and other processing can be performed accordingly.
第３の発明は、特に、第１または第２の発明において、フレームコードレジスタとＣＰＵ部へは共通の電源を供給し、インターフェイス部へは別の電源を供給することにより、前記インターフェイス部に供給する電源を制御手段が遮断したとしても前記フレームコードレジスタに記憶されたフレームパターンは保持されるため、消費電力削減のため、無線受信装置が間欠動作を行い、インターフェイス部の電源のＯＮ／ＯＦＦを繰り返しても、フレームコードレジスタにフレームパターンをその都度設定する必要がない。 In the third invention, in particular, in the first or second invention, a common power source is supplied to the frame code register and the CPU unit, and another power source is supplied to the interface unit to supply the interface unit to the interface unit. The frame pattern stored in the frame code register is retained even when the control means shuts off the power to be used. Therefore, to reduce power consumption, the wireless receiver performs an intermittent operation and turns on / off the power of the interface unit. Even if it is repeated, it is not necessary to set a frame pattern in the frame code register each time.
第４の発明は、特に、第１〜３のいずれか１つの発明において、ＣＰＵ部が低消費電力動作を行うために必要な低速クロック信号を生成する低速クロック生成手段と、ＣＰＵ部がＲＡＭに記憶されたデータ部の解析を行う通常動作に必要な高速クロック信号を生成する高速クロック生成手段とを備えることにより、前記高速クロック生成手段で生成された高速クロック信号が、高周波部、インターフェイス部にも供給され、制御手段が低消費電力動作から通常動作に移行する際は、既に前記高速クロック生成手段にて高速クロック信号が生成されているため、高速クロック信号の発振安定時間を設ける必要がない。 In particular, according to a fourth aspect of the present invention, in any one of the first to third aspects, low-speed clock generation means for generating a low-speed clock signal necessary for the CPU unit to perform low power consumption operation, and the CPU unit in the RAM High-speed clock generation means for generating a high-speed clock signal required for normal operation for analyzing the stored data portion, so that the high-speed clock signal generated by the high-speed clock generation means When the control means shifts from the low power consumption operation to the normal operation, since the high-speed clock signal is already generated by the high-speed clock generation means, it is not necessary to provide an oscillation stabilization time for the high-speed clock signal. .
第５の発明は、第１〜第４のいずれか１つの発明における無線受信装置の機能の少なくとも一部をコンピュータに実現させるためのプログラムとすることにより、簡単なハードウェアで無線受信装置の機能が実現できる。 According to a fifth aspect of the invention, there is provided a program for causing a computer to realize at least a part of the functions of the wireless reception device according to any one of the first to fourth aspects, whereby the function of the wireless reception device can be realized with simple hardware. Can be realized.
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the present invention is not limited to the embodiments.
（実施の形態１）
図１は、本発明の第１の実施の形態における無線受信装置のブロック図を示すものである。
(Embodiment 1)
FIG. 1 is a block diagram of a radio reception apparatus according to the first embodiment of the present invention.
図１において、無線受信装置は、アンテナ１、高周波部６、インターフェイス部７およびＣＰＵ部８から構成されている。
In FIG. 1, the wireless reception apparatus includes an
高周波部６は、アンテナ１で受信した無線電文から受信データを復調する復調手段９と、復調手段９で受信したビット同期部からサンプリングクロックを生成し、インターフェイス部７にサンプリングクロックを供給するサンプリングクロック生成手段１０とを備える。
The
インターフェイス部７は、フレーム同期部のフレームパターンを記憶するフレームコードレジスタ１１と、復調手段９で復調されたフレーム同期部をサンプリングクロック生成手段１０から出力されたサンプリングクロックに同期して順次記憶するフレーム同期シフトレジスタ１２と、フレームコードレジスタ１１とフレーム同期シフトレジスタ１２に記憶されたデータとが一致した場合にＣＰＵ部８に対してフレーム一致検出信号を出力するフレーム一致検出手段１３と、サンプリングクロックに同期してデータ部を記憶する受信バッファ１４とを備える。
The
ＣＰＵ部８は、データ部を記憶するＲＡＭ１５と、ＲＡＭ１５記憶されたデータ部の内容を解析する制御手段１６と、受信バッファ１４に記憶されたデータ部を制御手段１６から指定された回数だけＲＡＭ１５に転送し、転送終了後に制御手段１６に転送終了信号を出力する転送手段１７とを備えている。
The
図２は本実施の形態における無線受信装置を用いた無線通信システム例を示すものである。図２において、通信処理部１８と無線通信装置１９とで構成されるブロックがホームコントローラ１０１、そして、無線受信装置２０とエアコン２１とで構成されるブロックがホームコントローラから制御されるネットワーク対応家電機器１０２である。ホームコントローラは、図２には示していないが、タッチパネルを備え、前記タッチパネル上のボタンを押すことによりエアコン２１の制御を行うことができる。ホームコントローラ１０１を構成する無線通信装置１８とエアコン２１に接続される無線受信装置２０は、４２９ＭＨz帯の特定小電力無線電波を用いたプロトコルで接続される。
FIG. 2 shows an example of a wireless communication system using the wireless reception apparatus in this embodiment. In FIG. 2, a network-compatible home appliance in which a block configured by the
なお、４２９ＭＨz帯の特定小電力無線電波を用いたプロトコルとしては、ガスの自動検針用プロトコルやエコーネット（登録商標）プロトコル等の規格化されたものが考えられる。 As a protocol using a specific low-power radio wave in the 429 MHz band, standardized protocols such as a gas automatic meter reading protocol and an Echonet (registered trademark) protocol are conceivable.
図２における無線受信装置２０が図１における無線受信装置に相当する。ここで、図２における無線通信装置１９と無線受信装置２０との間で送受信される電文構成について図３を参照しながら説明する。
The
図３において（１）は無線電文のデータフォーマット全体構成を示す。図３の（１）において区間（ａ）は繰り返しヘッダー部と呼ばれ、受信チャンネルとして複数チャンネルを順次スキャンして待ち受ける受信方式に対応するため（ビット同期信号１；４１ビット＋フレーム同期信号１；３１ビット＋データ信号１；６４ビット）を一つのブロックとして、このブロックをＮ回繰り返し送信する繰り返しヘッダー部である。
In FIG. 3, (1) shows the overall data format configuration of the radio message. In (1) of FIG. 3, section (a) is called a repetitive header portion, and corresponds to a reception system that sequentially scans and waits for a plurality of channels as reception channels (
そして、区間（ｂ）はデータを含む情報部であり、（ビット同期信号２；６５ビット＋フレーム同期信号２；３１ビット＋データ信号２；可変ビット数）で構成され、ビット同期信号２はビット同期信号１のビットの反転、フレーム同期信号２はフレーム同期信号１のビットの反転となっている。区間（ｃ）は送信の最後を示す信号であるがなくてもかまわない。
The section (b) is an information part including data, and is composed of (
データ１の詳細な構成を、図３の（２）に示す。また、データ２の詳細な構成を、図３の（３）に示す。
The detailed configuration of
データ１には相手先情報、すなわち宛先を示す受信機器識別符号と、自分の属するシステムかどうかを識別する無線システム識別符号の一部である部分無線システム識別符号が含まれている。部分無線システム識別符号は無線システム識別符号を３分割したものであり、例えば無線システム識別符号が１２桁であれば、上位４桁、中位４桁、下位４桁と３分割され順番に挿入されている。
The
データ２には無線システム識別符号と送信元を示す送信機器識別符号が含まれている。例えば、無線電文を送信する際は、相手無線通信装置の間欠受信周期以上の長さになるように、ヘッダー部の繰り返し送信回数Ｎ回を設定し無線電文を送信する。また、データ１およびデータ２は、誤り制御としてＢＣＨ（３１，１６）を用い、１６ビット単位の伝送信号に対して１５ビットのＢＣＨ誤り制御符号と１ビットの偶数パリティ符号を付加する。すなわち符号化後の符号長は３２ビットとなる。
図４に無線受信装置が無線電文を受信する際のフローチャートを示す。 FIG. 4 shows a flowchart when the wireless receiver receives a wireless telegram.
以上のように構成された無線受信装置について、以下その動作、作用を説明する。 The operation and action of the radio receiving apparatus configured as described above will be described below.
フレームコードレジスタ１１には、図３に示すフレーム同期信号１（３１ビット）が設定されている。また、受信バッファ１４は、例えば８ビットなどのシフトレジスタなどで構成されており、データ１およびデータ２が順次記憶される。
In the frame code register 11, the frame synchronization signal 1 (31 bits) shown in FIG. 3 is set. The reception buffer 14 is composed of, for example, an 8-bit shift register or the like, and
ＣＰＵ部８における制御手段１６は、インターフェイス部７や高周波部６の電源をＯＮし、復調手段９に対して受信するために必要な受信チャンネル（周波数）等の値を設定し、受信開始の信号を出力し、フレーム一致検出手段１３から出力される信号の監視を開始する（ＳＴＥＰ１）。ＣＰＵ部８としては、８ビットもしくは１６ビットのマイクロコンピューター（以下マイコンという）が考えられ、監視する方法としては、マイコンのソフトから定期的にフレーム一致検出手段１３に接続されたポートを見に行く方法や、割り込みなどにより監視する方法が考えられる。
The control unit 16 in the
復調手段９は、制御手段１６から受信開始を設定されると、キャリアセンスを行い、キャリアがあれば復調を開始し受信データをサンプリングクロック生成手段１０に出力する。サンプリングクロック生成手段１０は、受信データからビット同期信号１の検出を行い（ＳＴＥＰ２）、ビット同期信号１が検出された場合は、ビット同期信号１からサンプリングクロックを生成し、フレーム同期シフトレジスタ１２および受信バッファ１４に出力する（ＳＴＥＰ３）。
When the reception start is set by the control means 16, the demodulation means 9 performs carrier sense, starts demodulation when there is a carrier, and outputs received data to the sampling clock generation means 10. The sampling clock generation means 10 detects the
フレーム同期シフトレジスタ１２は、サンプリングクロック生成手段１０から供給されるサンプリングクロックに同期して、復調手段９から出力される受信データを順次記憶していく（ＳＴＥＰ４）。 The frame synchronization shift register 12 sequentially stores the reception data output from the demodulation means 9 in synchronization with the sampling clock supplied from the sampling clock generation means 10 (STEP 4).
フレーム一致検出手段１３は、フレームコードレジスタ１１に記憶さているフレームパターンとフレーム同期シフトレジスタ１２に記憶されたパターンとを、例えば排他的論理和の演算を行い比較する（ＳＴＥＰ５）。 The frame coincidence detection means 13 compares the frame pattern stored in the frame code register 11 with the pattern stored in the frame synchronization shift register 12 by performing, for example, an exclusive OR operation (STEP 5).
一致した場合は、制御手段１６に対して、フレーム一致検出信号を出力する（ＳＴＥＰ６）。フレーム一致検出信号を受信した制御手段１６は、フレーム同期１に続くデータ部１を受信するため、転送手段１７に転送するバイト数として、例えば４バイトを設定し、転送動作の開始を設定する（ＳＴＥＰ７）。
If they match, a frame match detection signal is output to the control means 16 (STEP 6). The control means 16 that has received the frame coincidence detection signal sets, for example, 4 bytes as the number of bytes to be transferred to the transfer means 17 in order to receive the
転送手段１７は、受信バッファ１４にデータ１が１バイト受信される毎に、ＲＡＭ１５に転送する。そして、４バイト転送終了したら制御手段１６に転送終了信号を出力する（ＳＴＥＰ８）。
The transfer unit 17 transfers the
転送終了信号を受信した制御手段１６は、ＲＡＭ１５に記憶された４バイトのデータ１を取り込む。この４バイトのデータ１は符号化されているため、復号化後に受信データを解析する。以降は、転送手段１７から出力される転送終了信号を受信する毎にＲＡＭ１５から４バイト単位で受信データを取り込む（ＳＴＥＰ９）。
The control means 16 that has received the transfer end signal takes in the 4-
以上のように、本実施の形態においては、図１に示すように高周波部６とＣＰＵ部８間にインターフェイス部７を設け、インターフェイス部７におけるフレーム一致検出手段１３がフレーム同期１検出時にフレーム一致検出信号を、４バイト分のデータ１転送時に転送終了信号を制御手段１６に出力することにより、制御手段１６が無線電文におけるヘッダー部のビット同期１およびフレーム同期１を常時監視する必要がないため、制御手段１６の負荷を軽減することができ、その分他の処理を行うことができる。
As described above, in this embodiment, as shown in FIG. 1, the
また、ソフトウェアによるヘッダー検出処理を簡素化することができるため、ソフトウェアの開発期間を短縮することができる。 In addition, since the header detection process by software can be simplified, the software development period can be shortened.
また、本実施例のように、符号長が４バイト（３２ビット）の場合は、４バイト受信するまでは復号化できないため、転送手段１７を備えることにより、効率よく復号化できる。しかも、制御手段１６は、ＲＡＭ１５に４バイトのデータが受信されるまでは他の処理を行うことができるため、制御手段１６の負荷を軽減することができる（例えば、誤り訂正方法として、ＢＣＨ（３１，１６）＋パリティ１ビットを用いた場合、合計３２ビット受信しないと復号化できないため）。
Further, as in the present embodiment, when the code length is 4 bytes (32 bits), decoding cannot be performed until 4 bytes are received. In addition, since the control unit 16 can perform other processing until 4-byte data is received in the
また、先の実施例では、符号長ｎ＝３２ビット、フレーム同期信号＝３１ビットとして説明したが、このような場合は、ビット同期信号の１ビットを加え、フレーム同期信号を３２ビットとして扱う方法などが考えられる。 In the previous embodiment, the code length n = 32 bits and the frame synchronization signal = 31 bits have been described. In such a case, one bit of the bit synchronization signal is added and the frame synchronization signal is handled as 32 bits. And so on.
（実施の形態２）
図５は、本発明の第２の実施の形態の無線受信装置のブロック図である。実施の形態１と異なる点は、フレーム一致検出手段１３Ａがフレーム一致検出信号を出力した後に、転送手段１７ＡがＲＡＭ１５に記憶された識別符号をフレームコードレジスタ１１に転送し、フレーム一致検出手段１３Ａは、前記識別符号が記憶されたフレームコードレジスタ１１とフレーム同期シフトレジスタ１２のデータが一致した場合に、識別符号一致信号をＣＰＵ部における制御手段１６に対して出力する構成とした点である。
(Embodiment 2)
FIG. 5 is a block diagram of a radio reception apparatus according to the second embodiment of this invention. The difference from the first embodiment is that after the frame coincidence detecting unit 13A outputs a frame coincidence detection signal, the transfer unit 17A transfers the identification code stored in the
以上のように構成された無線受信装置について、以下その動作、作用を説明する。 The operation and action of the radio receiving apparatus configured as described above will be described below.
先の実施の形態１では、フレーム一致検出信号を受信した制御手段１６は、フレーム同期１に続くデータ部１を受信するため、転送手段１７に転送するバイト数として、例えば４バイトを設定し、転送動作の開始を設定するとして説明したが、実施の形態２では、制御手段１６は、フレーム同期１が一致したことを示すフレーム同期１一致検出信号を受信すると、転送手段１７Ａに対して、例えば、ＲＡＭ１５に記憶された識別符号である制御コード１および部分無線システム識別符号（図３（２）参照）を転送する信号を出力し、この信号を受信した転送手段１７Ａは、ＲＡＭ１５に記憶された制御コード１および部分無線システム識別符号をフレームコードレジスタ１１に転送する。そして、フレーム一致検出手段１３Ａが、前記識別符号が記憶されたフレームコードレジスタ１１とフレーム同期シフトレジスタ１２のデータが一致した場合に出力する識別符号一致信号を受信した場合に、フレーム同期１に続くデータ部１の受信機器識別符号を受信するため、転送手段１７Ａに転送するバイト数として、例えば４バイトを設定し、転送動作の開始を設定する。
In the first embodiment, the control means 16 that has received the frame match detection signal sets, for example, 4 bytes as the number of bytes to be transferred to the transfer means 17 in order to receive the
以上のように、本実施例において、転送手段１７Ａは、受信バッファ１４に記憶されたデータ１をＲＡＭ１５に転送するだけでなく、ＲＡＭ１５に記憶されたデータをフレームコードレジスタ１１に転送することができるため、インターフェイス部７は、フレーム同期部だけでなく識別符号をも検出でき、制御手段１６の負荷をさらに軽減することができ、その分他の処理を行うことができる。
As described above, in this embodiment, the transfer unit 17A can transfer not only the
なお、先の実施の形態１または２において、インターフェイス部７におけるフレームコードレジスタ１１に供給する電源をインターフェース部の電源と切り離して、ＣＰＵ部８に供給する電源とを共通にする構成も考えることができる。
In the first or second embodiment, a configuration may be considered in which the power supplied to the frame code register 11 in the
このように構成することにより、インターフェイス部７に供給する電源を制御手段１６が遮断したとしてもフレームコードレジスタ１１には電源が供給され、これに記憶されたフレームパターンは保持される。ここで消費電力削減のため、無線受信装置が間欠動作を行い、インターフェイス部７の電源のＯＮ／ＯＦＦを繰り返しても、フレームコードレジスタ１１にフレームパターンをその都度設定する必要がなくなる。
With this configuration, even if the control unit 16 cuts off the power supplied to the
また、図５では、ＲＡＭ１５とフレームコードレジスタ１１はそれぞれ別に備える構成となっているが、ＲＡＭ１５のエリアに、フレームコードレジスタ１１のエリアを設ける構成としても同様な効果を得ることができる。
In FIG. 5, the
（実施の形態３）
図６は、本発明の第３の実施の形態の無線受信装置のブロック図である。実施の形態１と異なる点は、ＣＰＵ部８が低消費電力動作を行うために必要な低速クロック信号を生成する低速クロック生成手段２２と、ＣＰＵ部８がＲＡＭ１５に記憶されたデータ部の解析を行う通常動作に必要な高速クロック信号を生成する高速クロック生成手段２３とを備えた点である。
(Embodiment 3)
FIG. 6 is a block diagram of a radio reception apparatus according to the third embodiment of this invention. The difference from the first embodiment is that the
以上のように構成された無線受信装置について、以下その動作、作用を説明する。 The operation and action of the radio receiving apparatus configured as described above will be described below.
ＣＰＵ部８が低消費電力動作から通常動作に移行する場合について説明する。ＣＰＵ部８には消費電力を低減するための低消費電力動作と通常動作とがあり、無線電文を受信する必要がない場合は、低消費電力動作となっており、ＣＰＵ部８を構成する各部には、低速クロック生成手段２２で生成された低速クロック信号（例えば３２．７６８ＫＨｚ）が供給され、この低速クロック信号で動作している。
A case where the
そして、無線電文を受信する際には、インターフェイス部７、高周波部６および高速クロック生成手段２３の電源を投入し、インターフェイス部７および高周波部６は、高速クロック生成手段２３で生成された高速クロック信号（例えば２０ＭＨｚ）が供給され、この高速クロック信号で動作を開始する。一方、この時ＣＰＵ部８は低速クロックで動作したままである。
When receiving the wireless telegram, the
そして、制御手段１６は、フレーム一致検出手段１３から出力される信号を監視するため、フレーム一致検出手段１３に接続されている割り込みポートの割り込みを許可する。そして、フレーム同期１の受信時は、フレーム一致検出手段１３からのフレーム一致検出信号の受信により外部割込みが発生し、低速動作から高速動作に移行し、無線電文の受信を開始する。
Then, the control unit 16 permits the interrupt of the interrupt port connected to the frame match detection unit 13 in order to monitor the signal output from the frame match detection unit 13. When receiving
あるいは、割り込み処理を使用しない場合は、タイマー割り込みにより、一定時間間隔毎にフレーム一致検出手段１３に接続されているポート状態を読み込み、ポート状態が変化している場合は、同様に、低速動作から高速動作に移行し、無線電文の受信を開始する。 Alternatively, when interrupt processing is not used, the port state connected to the frame coincidence detection means 13 is read at regular time intervals by a timer interrupt, and if the port state is changed, the low speed operation is similarly performed. Shift to high-speed operation and start receiving wireless telegrams.
以上のように、本実施の形態においては、高速クロック生成手段２３で生成された同一の高速クロック信号が、高周波部６、インターフェイス部７にも供給されているため、制御手段１６が低消費電力動作から通常動作に移行する際は、既に高速クロック生成手段２３にて高速クロック信号が生成されているため、高速クロック信号の発振安定時間を逆算して低消費電力動作から通常動作に移行する必要がなく、より長い時間低消費電力動作を行うことができ、消費電力を低減することができる。
As described above, in the present embodiment, since the same high-speed clock signal generated by the high-speed clock generation unit 23 is also supplied to the high-
また、高周波部６、インターフェイス部７およびＣＰＵ部８のそれぞれの内部に分周回路を備え、高速クロック生成手段２３で生成された高速クロック信号を必要な周波数のクロック信号に分周できるため、高周波部６、インターフェイス部７およびＣＰＵ部８のそれぞれが高速クロック生成手段２３を備える必要がなく、コストの低減と、無線受信装置の小型化を図ることができる。
Further, since the high-
なお、先の実施の形態１から３において、復調手段９は、制御手段１６から受信開始の信号を受信すると、キャリアセンスを行い、キャリアがあれば復調を開始するとして説明したが、キャリアの有無にかかわらず、絶えず復調を行う方法も考えられる。
In the first to third embodiments, it has been described that the
なお、先の実施の形態１から３において、ＣＰＵ部８における制御手段１６は、フレーム一致検出手段１３から出力されるフレーム一致検出信号を受信することにより、受信開始を始めるとして説明したが、ビット同期１を検出した時点、すなわち、サンプリングクロック生成手段１０がサンプリングクロックを出力した時点で、制御手段１６にビット同期１検出信号を出力することにより、制御手段１６が受信開始を始めるとすることもできる。
In the first to third embodiments, the control unit 16 in the
また、フレーム一致検出信号を出力せず、転送終了信号の受信により、制御手段１６が受信開始を始めるとすることもできる。 Alternatively, the control means 16 may start reception by receiving the transfer end signal without outputting the frame match detection signal.
なお、先の実施の形態１から３において、フレームコードレジスタ１１は一つとして説明したが、複数個備える構成にすることも考えられる。複数のフレームコードレジスタ１１を備えることにより、例えば、図３に示すような電文フォーマットにおいて、フレーム同期１とフレーム同期２のフレームパターンが異なる場合、ビット同期後には、フレーム同期１とフレーム同期２のどちらを受信するべきかの判断ができないため、両方を同時に待ち受ける必要があるが、このような場合でも対応できる（ビット同期１およびビット同期２は、１０１０・・のため、サンプリングクロック生成手段１０はビット同期信号１およびビット同期信号２のどちらの信号でもサンプリングクロックを生成することができる）。
In the first to third embodiments, the frame code register 11 has been described as one. However, a configuration having a plurality of frame code registers 11 is also conceivable. By providing a plurality of frame code registers 11, for example, in the message format as shown in FIG. 3, when the frame patterns of
したがって、フレーム一致検出手段１３は、フレーム同期２を検出した際にもフレーム一致検出信号を出力することにより、制御手段１６が無線電文におけるヘッダー部のビット同期２およびフレーム同期２を常時監視する必要がないため、制御手段１６の負荷を軽減することができ、その分他の処理を行うことができる。特に、間欠受信動作を行っているため繰り返しヘッダー部が長い場合に有効である。また、ソフトウェアによるヘッダー検出処理を簡素化することもできるため、ソフトウェアの開発期間を短縮することができる。さらに、復調手段９がビット同期２から受信を開始した場合でもフレーム同期２を検出した際にフレーム一致検出信号を出力するため通信の成功率の向上を図ることができる。
Therefore, the frame coincidence detection means 13 needs to constantly monitor the
なお、先の実施の形態１から３において、フレーム一致検出手段１３がフレーム一致検出信号を出力する条件として、フレーム同期シフトレジスタ１２とフレームコードレジスタ１１のデータの一部が不一致の場合でもフレーム一致検出信号を出力するようにすることもでき、この不一致のビット数を制御手段１６からフレーム一致検出手段１３に設定することもできる。 In the first to third embodiments, as a condition for the frame coincidence detection means 13 to output the frame coincidence detection signal, the frame coincidence even when a part of the data in the frame synchronization shift register 12 and the frame code register 11 does not coincide. It is also possible to output a detection signal, and the number of mismatched bits can be set from the control means 16 to the frame match detection means 13.
このように構成することにより、ノイズ等の影響によりフレーム同期１またはフレーム同期２の数ビットに誤り発生した場合においても、受信を中断することなく最後まで無線電文を受信することができる（不一致のビット数を減らせば、他システムの電文を受信する確率が低くなり、消費電力を低減できる。また、他システム電文を誤って受信している間に自ステムの無線電文が送信されたため通信に失敗することがなくなる）。つまり、使用するアプリケーションや電波環境を考慮した最適な無線受信装置を構成することができる。
With this configuration, even if an error occurs in several bits of
なお、先の実施の形態１から３において、フレームコードレジスタ１１にはあらかじめ決められたフレームパターンが書き込まれているとして説明したが、制御手段１６からフレームコードレジスタ１１に記憶されたフレームパターンを書き換えるようにすることもできる。例えば、無線受信装置は不揮発性メモリを備え、制御手段１６は電源がＯＦＦからＯＮ時に、不揮発性メモリからフレームコードレジスタ１１に記憶するフレームパターンを読み出して、フレームコードレジスタ１１に記憶させる場合は、不揮発性メモリの値を書き換えるようにする方法も考えられる。 In the first to third embodiments, it has been described that a predetermined frame pattern is written in the frame code register 11, but the frame pattern stored in the frame code register 11 is rewritten from the control means 16. It can also be done. For example, when the wireless receiver includes a nonvolatile memory and the control unit 16 reads a frame pattern stored in the frame code register 11 from the nonvolatile memory and stores the frame pattern in the frame code register 11 when the power is turned off to ON, A method of rewriting the value of the nonvolatile memory is also conceivable.
以上のように、制御手段１６がフレームコードレジスタ１１に記憶されているフレーム同期部のフレームパターンを書きかえることができるため、フレーム同期部のパターンが異なるシステムにも容易に適用することができ、汎用性に優れた無線受信装置を提供することができる。 As described above, since the control unit 16 can rewrite the frame pattern of the frame synchronization unit stored in the frame code register 11, it can be easily applied to systems having different frame synchronization unit patterns. A wireless receiver with excellent versatility can be provided.
なお、先の実施の形態１から３において、フレーム同期一致検出信号または転送終了信号は、１パルスの信号であるとすることにより、制御手段１６は、この１パルスの信号だけを監視すればよいため、制御手段１６の負荷かが軽くなり、その分他の処理を行うことができる。また、ソフトウェアによるヘッダー検出処理を簡素化することができるため、ソフトウェアの開発期間を短縮することができる。 In the first to third embodiments, assuming that the frame synchronization coincidence detection signal or the transfer end signal is a one-pulse signal, the control means 16 only needs to monitor this one-pulse signal. Therefore, the load on the control means 16 is reduced, and other processing can be performed accordingly. In addition, since the header detection process by software can be simplified, the software development period can be shortened.
なお、先の実施の形態１から３において、フレーム同期一致検出信号または転送終了信号は、ＨからＬまたはＬからＨに切りかわる信号であるとすることにより、制御手段１６は、この１パルスの信号だけを監視すればいいため、制御手段１６の負荷かが軽くなり、その分他の処理を行うことができる。また、ソフトウェアによるヘッダー検出処理を簡素化することができるため、ソフトウェアの開発期間を短縮することができる。 In the first to third embodiments, the frame synchronization coincidence detection signal or the transfer end signal is a signal that switches from H to L or from L to H. Since only the signal needs to be monitored, the load on the control means 16 is reduced, and other processing can be performed accordingly. In addition, since the header detection process by software can be simplified, the software development period can be shortened.
なお、先の実施の形態１から３において、ＣＰＵ部８は、設定機やパソコンなどと通信を行うための外部通信手段（図示せず）を備え、設定機やパソコンなどから制御手段１６を介して、フレームコードレジスタ１１に記憶するフレームパターンや、フレーム一致検出手段１３がフレーム一致検出信号を出力するための条件である不一致のビット数、転送手段１７に設定する転送バイト数を設定できるようにすることもできる。
In the first to third embodiments, the
なお、先の実施の形態１から３において、エアコン２１は、防犯センサー、赤外線センサー、ガラス破壊センサー、マグネットセンサー、ショックセンサー、炎センサー、人体検知センサー、ガス漏れセンサー、超音波センサー、重量センサーなどのセキュリティ機器の場合でも同様に実施することができる。
In the first to third embodiments, the
なお、先の実施の形態１から３において、各手段を１チップＩＣ上で構成することも可能である。この場合は、各手段を制御するのに信号を送受信する方法の他に、レジスタに値を設定する方法も考えられる。 In the first to third embodiments, each means can be configured on a one-chip IC. In this case, in addition to the method of transmitting and receiving signals to control each means, a method of setting a value in the register is also conceivable.
なお、先の実施の形態１から３において、ＣＰＵ部、インターフェース部、高周波部の機能の少なくとも一部をコンピュータのプログラムで実行させることも可能である。これによって、簡単なハードウェアで無線通信装置の機能を実現することができるものである。 In the first to third embodiments, at least some of the functions of the CPU unit, the interface unit, and the high-frequency unit can be executed by a computer program. Thus, the function of the wireless communication device can be realized with simple hardware.
以上のように、本発明にかかる無線受信装置およびプログラムは、インターフェイス部がフレーム同期部の一致検出を行うため、制御手段が無線電文におけるヘッダー部のビット同期部およびフレーム同期部を常時監視する必要がなくなり、制御手段の負荷を軽減することができ、その分他の処理を行うことができる。 As described above, in the radio reception apparatus and program according to the present invention, the interface unit detects the coincidence of the frame synchronization unit, so the control unit needs to constantly monitor the bit synchronization unit and the frame synchronization unit of the header unit in the radio message. The load on the control means can be reduced, and other processes can be performed accordingly.
また、ソフトウェアによるヘッダー検出処理を簡素化することができるため、ソフトウェアの開発期間を短縮することができるため、家庭におけるホームネットワーク、特に電池動作が必要なセキュリティ装置や同様に電池動作が必要な自動検針などの流量計測装置など、ＣＰＵの処理速度が早くない、もしくは消費電力の面から早くすることができないデータ通信を行う無線受信装置として有用である。 In addition, since the header detection process by software can be simplified, the development period of software can be shortened, so home networks in the home, especially security devices that require battery operation and automatic operations that require battery operation as well. It is useful as a wireless reception device that performs data communication such as a flow rate measuring device such as a meter reading, which does not have a high processing speed of the CPU or cannot be accelerated from the viewpoint of power consumption.
６ 高周波部
７ インターフェース部
８ ＣＰＵ部
９ 復調手段
１０ サンプリングクロック生成手段
１１ フレームコードレジスタ
１２ フレーム同期シフトレジスタ
１３、１３Ａ フレーム一致検出手段
１４ 受信バッファ
１５ ＲＡＭ
１６ 制御手段
１７、１７Ａ 転送手段
２２ 低速クロック生成手段
２３ 高速クロック生成手段
6
16 Control means 17, 17A Transfer means 22 Low speed clock generation means 23 High speed clock generation means
Claims (5)
前記高周波部は、受信した無線電文を復調する復調手段と、前記復調手段で復調したビット同期部からサンプリングクロックを生成し、前記インターフェイス部にサンプリングクロックを供給するサンプリングクロック生成手段とを備え、
前記インターフェイス部は、フレーム同期部のフレームパターンを記憶するフレームコードレジスタと、前記復調手段で復調されたフレーム同期部を前記サンプリングクロック生成手段から出力されたサンプリングクロックに同期して順次記憶するフレーム同期シフトレジスタと、前記フレームコードレジスタと前記フレーム同期シフトレジスタに記憶されたデータとが一致した場合に前記ＣＰＵ部に対してフレーム一致検出信号を出力するフレーム一致検出手段と、サンプリングクロックに同期してデータ部を記憶する受信バッファとを備え、
前記ＣＰＵ部は、データ部を記憶するＲＡＭと、前記フレーム一致検出信号を受信することにより前記受信バッファから前記ＲＡＭへのデータ部の転送回数の設定および前記ＲＡＭに記憶されたデータ部の内容を解析する制御手段と、前記制御手段から指定された回数だけデータ部を前記ＲＡＭに転送し、転送終了後に前記制御手段に対して転送終了信号を出力する転送手段とを備え、
無線電文の受信の際は、ビット同期部の検出、フレーム同期部の検出および前記ＲＡＭへのデータ部の転送を前記ＣＰＵ部における前記制御手段の制御から切り離した無線受信装置。 A high-frequency unit that demodulates a high-frequency signal, a CPU unit that analyzes a signal content demodulated by the high-frequency unit, and an interface unit provided between the high-frequency unit and the CPU unit, a bit synchronization unit, In a wireless receiver that receives a wireless telegram composed of a frame synchronization unit and a data unit,
The high-frequency unit includes a demodulating unit that demodulates a received radio telegram, a sampling clock generating unit that generates a sampling clock from the bit synchronization unit demodulated by the demodulating unit and supplies the sampling clock to the interface unit,
The interface unit includes a frame code register that stores a frame pattern of a frame synchronization unit, and a frame synchronization unit that sequentially stores the frame synchronization unit demodulated by the demodulation unit in synchronization with the sampling clock output from the sampling clock generation unit A shift register, a frame match detection means for outputting a frame match detection signal to the CPU section when the data stored in the frame code register and the frame synchronization shift register match, and a synchronization with a sampling clock A reception buffer for storing the data portion,
The CPU unit stores a RAM that stores a data unit, and sets the number of transfers of the data unit from the reception buffer to the RAM by receiving the frame match detection signal and the contents of the data unit stored in the RAM. A control means for analyzing, and a transfer means for transferring the data portion to the RAM a number of times designated by the control means, and outputting a transfer end signal to the control means after the transfer is completed,
A radio receiving apparatus that, when receiving a radio telegram, separates the detection of the bit synchronization unit, the detection of the frame synchronization unit, and the transfer of the data unit to the RAM from the control of the control means in the CPU unit.
前記高速クロック生成手段で生成された高速クロック信号が、高周波部およびインターフェイス部に供給され、制御手段が低消費電力動作から通常動作に移行する際は、既に前記高速クロック生成手段にて高速クロック信号が生成されているいため、高速クロック信号の発振安定時間を設ける必要がない構成とした請求項１から３のいずれか１項に記載の無線受信装置。 The CPU unit generates a low-speed clock signal for generating a low-speed clock signal necessary for performing a low power consumption operation, and the CPU unit generates a high-speed clock signal necessary for a normal operation for analyzing the data unit stored in the RAM. High-speed clock generation means
When the high-speed clock signal generated by the high-speed clock generation unit is supplied to the high-frequency unit and the interface unit and the control unit shifts from the low power consumption operation to the normal operation, the high-speed clock signal is already generated by the high-speed clock generation unit. The radio reception apparatus according to any one of claims 1 to 3, wherein an oscillation stabilization time of a high-speed clock signal is not required because of the generation of a high-speed clock signal.
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