JP2007135102A - 撮像装置 - Google Patents
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Abstract
【課題】動画像と静止画像とを同時に画像処理する際に、動画像のフレームレートの低減を回避できるようにする。
【解決手段】撮像素子2により得られた画像信号に係る画像データの画像サイズを縮小する縮小部503と、縮小された画像データを一時的に記憶するラインメモリ504と、静止画処理領域と動画処理領域とを具備しており、画像データを画像処理する画像処理部7と、動画撮像中に外部からの制御指示に応じて撮像素子2により得られた静止画用のフレーム画像信号に係る静止画像データを記憶する全画素メモリ501と、画像処理部7の静止画処理領域及び動画処理領域に対して、それぞれ、全画素メモリ501に記憶された静止画像データと、ラインメモリ504に記憶された画像データのうちの動画像データとを、水平ライン単位で選択して入力させる選択部505とを有するようにする。
【選択図】図2
【解決手段】撮像素子2により得られた画像信号に係る画像データの画像サイズを縮小する縮小部503と、縮小された画像データを一時的に記憶するラインメモリ504と、静止画処理領域と動画処理領域とを具備しており、画像データを画像処理する画像処理部7と、動画撮像中に外部からの制御指示に応じて撮像素子2により得られた静止画用のフレーム画像信号に係る静止画像データを記憶する全画素メモリ501と、画像処理部7の静止画処理領域及び動画処理領域に対して、それぞれ、全画素メモリ501に記憶された静止画像データと、ラインメモリ504に記憶された画像データのうちの動画像データとを、水平ライン単位で選択して入力させる選択部505とを有するようにする。
【選択図】図2
Description
本発明は、被写体における画像を撮像し、当該画像データを処理する撮像装置に関するものである。
従来、下記の特許文献1に示すように、静止画用と動画用の複数の映像処理ブロックを有し、静止画像用ブロックでは、1フレーム期間、又は1フィールド期間で画面分割されたエリア部分を順次処理して数フレームで1枚の静止画を構成するようにした撮像装置がある。
また、下記の特許文献2に示すように、動画と静止画を別モードで読み出す撮像素子において、動画記録中に静止画連写コマンドを受け付けた際には、静止画読み出しに切り換えて所定のフレーム数のみ静止画を連写し、動画1枚と静止画1枚分を繰り返し処理する撮像装置がある。この撮像装置では、当該処理時に動画データのフレームレートを落とすように構成されている。
しかしながら、特許文献1では、静止画用と動画用の複数の画像処理ブロックを有する構成のために、LSIのチップ面積が増大して撮像装置が大規模になってしまうことや、動画像と静止画像とを同時並行して画像処理を行なっているために、撮像装置の消費電力が増大してしまうという問題がある。
また、特許文献2では、動画記録中に静止画をキャプチャーする際に、動画像のフレームレートが落ちてしまうという問題がある。
本発明は上述の問題点にかんがみてなされたものであり、動画像と静止画像とを同時に画像処理する際に、動画像のフレームレートの低減を回避できるようにすることを目的とする。
本発明の撮像装置は、被写体における画像を画像信号として撮像する撮像手段と、前記撮像手段により得られた画像信号に係る画像データの画像サイズを縮小する画像縮小手段と、前記画像縮小手段により縮小された画像データを一時的に記憶する縮小画像データ記憶手段と、静止画処理領域と動画処理領域とを具備しており、前記画像データを画像処理する画像処理手段と、前記画像処理手段により画像処理された画像データを圧縮処理する圧縮処理手段と、動画撮像中に外部からの制御指示に応じて前記撮像手段により得られた静止画用のフレーム画像信号に係る静止画像データを記憶する静止画像データ記憶手段と、前記画像処理手段の前記静止画処理領域及び前記動画処理領域に対して、それぞれ、前記静止画像データ記憶手段に記憶された前記静止画像データと、前記縮小画像データ記憶手段に記憶された画像データのうちの動画像データとを、水平ライン単位で選択して入力させる選択手段とを有する。
また、本発明の撮像装置は、被写体における画像を画像信号として撮像する撮像手段と、前記撮像手段により得られた画像信号に係る画像データの画像サイズを縮小する画像縮小手段と、前記画像縮小手段により縮小された画像データを一時的に記憶する縮小画像データ記憶手段と、静止画処理領域と動画処理領域とを具備しており、前記画像データを画像処理する画像処理手段と、前記画像処理手段により画像処理された画像データを圧縮処理する圧縮処理手段と、前記撮像手段により得られた静止画像信号に係る静止画像データを一時的に記憶する静止画像データ記憶手段と、前記画像処理手段の前記静止画処理領域及び前記動画処理領域に対して、それぞれ、前記静止画像データ記憶手段に記憶された前記静止画像データと、前記縮小画像データ記憶手段に記憶された画像データのうちの動画像データとを、水平ライン単位で選択して入力させる選択手段とを有する。
本発明のよれば、動画像と静止画像とを同時に画像処理する際に、動画像のフレームレートの低減を回避することができる。更に、動画像のフレームレートを落とさずに、動画像より大画面の静止画像の記録を実現することが可能となるとともに、回路規模の縮小及びチップ面積の削減を図ることが可能となる。
また、静止画像データ記憶手段から画像処理手段に静止画像データを入力する速度、及び縮小画像データ記憶手段から画像処理手段に画像データを入力する速度、並びに、画像処理手段の処理速度を任意の速度に変更する駆動周波数可変手段を更に有するようにしたので、許容範囲内で当該各速度を上昇させることにより、静止画処理速度の向上を実現可能になり、静止画の連続撮影の性能を向上させることができる。
また、静止画像データ記憶手段に静止画像データを複数画面分記憶することにより、その複数画面分の静止画の連続記録が可能となり、静止画の連続撮影の性能を向上させることができる。
また、画像縮小手段により複数種類の縮小画像を生成することができ、且つ、その縮小画像の種類数だけ縮小画像データ記憶手段と、画像処理手段内に動画処理領域を設けることにより、複数の動画像を同時に出力することが可能になるとともに、動画像のフレームレートを落とさずに、動画より大画面の静止画記録と圧縮を実現することが可能となる。
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
(第1の実施形態)
本発明における第1の実施形態を、図1〜図5を用いて説明する。
図1は、第1の実施形態に係る撮像装置の概略構成を示すブロック図である。
本発明における第1の実施形態を、図1〜図5を用いて説明する。
図1は、第1の実施形態に係る撮像装置の概略構成を示すブロック図である。
まず、図1の撮像装置100において1は、光学レンズと、シャッタ制御やズーム制御、フォーカス制御等を行う各種のモータ制御部とを含むレンズモジュールである。図1の撮像装置100において2は、レンズモジュール1を介して入射した光を電気信号(画像信号)に変換して被写体の画像を撮像する撮像素子である。ここで、本実施形態に撮像素子2としては、特に限定はないが、例えば、CCDやCMOSセンサを適用することが可能である。また、この撮像素子2による読み出し方式としては、常時全画素読出し方式や動画/静止画チャンネル切替え読み出し方式、或いは、固定出力動画/静止画読出し画素数可変方式などの様々な方式で行うことが可能である。
図1の撮像装置100において3は、撮像素子2から出力されたアナログの画像信号に対して、ゲイン調整を行ったり、所定の量子化ビットに対応してデジタル変換を行ったりするアナログフロントエンド(以下、これを「AFE」と称する)である。図1の撮像装置100において4は、撮像素子2及びAFE3の駆動タイミングを制御するタイミングジェネレータ(以下、これを「TG」と称する)である。ここで、例えば、レンズモジュール1、撮像素子2及びAFE3から、被写体における画像を画像信号として撮像する「撮像手段」が構成される。
図1の撮像装置100において5は、AFE3から出力された画像信号を動画像用信号と静止画像用信号とに振り分けるとともに、当該画像信号に対して縮小処理やバッファリング処理等を行って画像データを生成する動画・静止画処理部である。また、動画・静止画処理部5には、ラインメモリや全画素データを格納するメモリ領域を備えている。
図1の撮像装置100において6は、後述する画像処理部7や圧縮処理部10で処理された画像データを記憶するための画像データ記憶手段の機能と、後述するCPU9が動作を行う際のワークメモリの機能を兼備するRAMである。本実施形態では、これらの機能をRAM6を用いて行うようにしているが、アクセス速度が十分に問題無いレベルのメモリであれば、他のメモリを適用することも可能である。
図1の撮像装置100において7は、動画・静止画処理部5で処理された動画像データ及び静止画像データに対して現像処理を行う画像処理部である。図1の撮像装置100において8は、後述するCPU9が動作を行う際のプログラムを格納するROMである。ここで、本実施形態では、Flash−ROMを示すが、これは一例であり、アクセス速度が十分に問題ないレベルのメモリであれば、他のメモリを適用することも可能である。
図1の撮像装置100において9は、撮像装置100を統括的に制御するCPUである。図1の撮像装置100において10は、画像処理部7により画像処理された画像データを所定のフォーマットに応じて圧縮処理する圧縮処理部である。ここで、所定のフォーマットとしては、JPEGやMPEG等の規格に準拠したフォーマットを適用するため、特に限定はしないが、本実施形態ではJPEGによる圧縮処理で説明する。
図1の撮像装置100において11は、圧縮処理部10で圧縮された動画像データ及び静止画像データを後述のストレージ部13に記録するか、或いは後述のネットワーク通信部12からネットワーク上に出力するかを切り替える出力切替部である。
図1の撮像装置100において12は、外部のネットワークからの通信コマンドの通信や、各処理部で処理された動画像データ及び静止画像データを外部へ配信或いは通信するためのネットワーク通信部である。図1の撮像装置100において13は、撮像装置100内に動画像データ、静止画像データを記憶するために設けられたストレージ部である。なお、本実施形態では、ストレージ部13としているが、その他、データの書き込み可能な不揮発性メモリ、メディア、ハードディスク等のデータを記憶できるもの全般を示し、撮像装置100に着脱可能なものでもよい。
図1の撮像装置100において14は、外部からのリモコン制御コマンドを受け付けるリモコン受信部である。図1の撮像装置100において15は、ユーザが外部から直接操作することが可能なキー入力部である。また、近年、チップシュリンクが進んでおり、図1において、動画・静止画処理部5、画像処理部7、圧縮処理部10、CPU9、出力切替部11及びネットワーク通信部12が1つのチップとして構成してもよく、さらには、ROM8及びRAM6等も1チップ化して構成してもよい。
次に、動画・静止画処理部5の詳細なブロック構成について説明する。
図2は、第1の実施形態に係る撮像装置の動画・静止画処理部5の詳細構成を示すブロック図である。なお、図1に示した撮像装置100の各構成部と同様の構成については、同じ符号を付している。
図2は、第1の実施形態に係る撮像装置の動画・静止画処理部5の詳細構成を示すブロック図である。なお、図1に示した撮像装置100の各構成部と同様の構成については、同じ符号を付している。
図2の撮像素子2は、動画像を構成する1フレーム時間内で全画素読み出し可能で、かつ100万画素以上の高精細な撮像素子である。本実施形態においては、1秒間に横1728ドット、縦1240ラインの画素を約30回出力し、その中で横1600ドット、縦1200ラインを有効とする、約200万画素の撮像素子を例に挙げて説明する。なお、本文中に記載されるフレームとは、撮像素子2が1画面分の画像信号を出力するのに要する期間を表す。
図2のAFE3は、撮像素子2に対応するものである。図2のTG4は、撮像素子2に対応するタイミングジェネレータである。図2の画像処理部7は、後述の選択部505から出力される動画像データ/静止画像データを入力し、最適な画像処理を行うものである。
図2の動画・静止画処理部5において501は、撮像素子2から出力され、AFE3でデジタル化された1画面あたりの画像信号を画像データとして、後述の記録制御部502による制御により蓄積する全画素メモリである。ただし、全画素メモリの容量は、1画面に限定することではなく、2画面ないしは3画面分持つことも可能である。
図2の動画・静止画処理部5において502は、CPU9の制御部901からの制御信号に基づいて、前記1画面あたりの画像信号を静止画像データとして全画素メモリ501に記憶する記録制御部である。さらに、記録制御部502は、全画素メモリ501に記憶した1フレーム分の画像データを所定の単位に分割して選択部505に出力する制御を行う。
図2の動画・静止画処理部5において503は、動画用の画像データ(動画像データ)の画像サイズを縮小する縮小部である。図2の動画・静止画処理部5において504は、縮小部503により縮小された動画用の画像データ(動画像データ)を一時記憶し、画像処理部7の要求するタイミングで記憶した画像データを出力するラインメモリ(縮小画像データ記憶手段)である。本実施形態では、縮小画像データ記憶手段としてラインメモリを適用して説明を行うが、非同期FIFOメモリや、デュアルポートRAM、アクセス速度が十分問題ないレベルの記憶媒体等を適用することも可能である。
図2の動画・静止画処理部5において504は、CPU9の制御部901からの制御信号に基づいて、画像処理部7に出力する画像データを、記録制御部502から出力される静止画像データにするか、ラインメモリ504から出力される動画像データにするかを選択する選択部である。具体的に、選択部505は、画像処理部7の静止画処理領域及び動画処理領域に対して、それぞれ、全画素メモリ501に記憶された静止画像データと、ラインメモリ504に記憶された画像データのうちの動画像データとを、水平ライン単位で出力するようにする。
図2のCPU9において901は、図4に示すVD信号401やHD信号404、ラインメモリ504の状態を監視しながら、動画処理と静止画処理のタイミングを切り替える制御信号を出力する制御部である。図2のCPU9において902は、後述のCLK903の周波数を逓倍し高速周波数に設定するPLL(駆動周波数可変手段)である。このPLL902では、CPU9(制御部901)からの指示により、画像処理部7の駆動周波数や各ラインメモリのデータ出力周波数等を可変にすることが可能である。図2のCPU9において903は、撮像装置100の動作に必要なクロックを生成する発振器(以下、「CLK」と称する)である。
次に、画像処理部7の詳細なブロック構成について説明する。
図3は、第1の実施形態に係る撮像装置の画像処理部7の詳細構成を示すブロック図である。なお、図3には、フィルタリング処理や画像サイズ変更処理、圧縮処理等で使用されるラインメモリ構成を示している。また、圧縮処理部10についても、図3に示すブロック構成図で構成されていてもよい。
図3は、第1の実施形態に係る撮像装置の画像処理部7の詳細構成を示すブロック図である。なお、図3には、フィルタリング処理や画像サイズ変更処理、圧縮処理等で使用されるラインメモリ構成を示している。また、圧縮処理部10についても、図3に示すブロック構成図で構成されていてもよい。
図3において選択部505は、動画・静止画処理部5に設けられており、入力された静止画像データと動画像データとを、画像処理部7に設けられている静止画処理領域710及び動画処理領域720のどちらの処理領域に出力するのかを選択する。
静止画処理領域710において711〜713は、フィルタリング処理や画像サイズ変更処理の際に構成される第1〜第3静止画用ラインメモリである。静止画処理領域710において714は、各静止画用ラインメモリ711〜713にシリーズに接続され、本実施形態においては、3×3のマトリクス処理を行うためのである。
動画処理領域720において721〜723は、フィルタリング処理や画像サイズ変更処理の際に構成される第1〜第3動画用ラインメモリである。動画処理領域720において724は、各動画用ラインメモリ721〜723にシリーズに接続され、本実施形態においては、3×3のマトリクス処理を行うためのレジスタ群である。
本実施形態では、各画像処理領域にラインメモリを構成しているが、例えば、シフトレジスタや同期FIFOメモリ、デュアルポートRAM、アクセス速度が十分問題ないレベルの記憶媒体等であってもよい。また、本実施形態では、ラインメモリを3段で構成している形態であるが、フィルタリング処理や縮小処理、圧縮処理等の要件次第では、4段、5段、8段等で構成されていてもよい。
画像処理部7において730は、後述の演算処理部740がフィルタリング処理や縮小処理、圧縮処理を行う際に、静止画用レジスタ群714を参照するか動画用レジスタ群724を参照するかを選択する演算データ選択部である。画像処理部7において740は、フィルタリング処理や縮小処理、圧縮処理におけるマトリクス演算を行う演算処理部である。
次に、第1の実施形態に係る撮像装置の動作について説明する。
図4は、第1の実施形態に係る撮像装置の動作を示すタイミングチャートである。
図4は、第1の実施形態に係る撮像装置の動作を示すタイミングチャートである。
図4において400は、操作者がシャッタSWを押下し撮影を行った際に、CPU9がキー入力部15からのシャッタSW信号入力により静止画撮影モードへの移行を判断し、画像処理部7やTG4、AFE3等に対し、次の垂直同期信号(以下、垂直同期を「VD」と称し、この垂直同期信号を「VD信号」と称する)401の変化から静止画処理を実行させるための指示タイミングである。
図4において401は、前述したVD信号である。図4において402は、記録制御部502が1フレーム分の画像信号を静止画像データとして全画素メモリ501に記憶するタイミングを表している。図4において403は、画像処理部7がどのVD期間で静止画処理を行っているか動画処理を行っているかを表している。
図4において404は、水平同期信号(以下、水平同期を「HD」と称し、この垂直同期信号を「HD信号」と称する)である。図4において405は、撮像素子2が1つのHD期間に画像信号を出力するタイミングとそのデータ量を表している。撮像素子2からの画像信号の出力は、水平ライン単位で行われ、本実施形態においては、1728ドット分の画像信号が連続して出力される。図4において406は、縮小部503へ画像データが入力され縮小処理が行われる期間と、縮小部503で縮小された画像データがラインメモリ504に入力される期間を表している。
図4において408は、ラインメモリ504に記憶された縮小処理された画像データを選択部505に対して出力するタイミングを表している。図4において409は、記録制御部502が全画素メモリ501に記録した1フレーム分の画像データを1水平ライン単位で読み出し、選択部505に対して出力するタイミングを表している。図4において410は、制御部901が記録制御部502や縮小部503、選択部505、画像処理部7に対して、動画処理を行うか静止画処理を行うかの切替え指示を行うタイミングを表している。図4において411は、画像処理部7が実際に動画処理を行っているのか静止画処理を行っているかのタイミングを表している。
図1、図2、図3、図4及び図5を用いて、本実施形態に係る撮像装置の動作と、画像撮影からネットワークに画像データを出力するまでの流れを説明する。
図5は、第1の実施形態に係る撮像装置の制御方法示すフローチャートである。
まず、操作者がキー入力部15の操作によって撮影モードを選択すると、CPU9はこれを検知し(ステップS501/YES)、続いて、CPU9は、カメラの画像処理に係る処理系に対してイニシャル処理を行う(ステップS502)。
まず、操作者がキー入力部15の操作によって撮影モードを選択すると、CPU9はこれを検知し(ステップS501/YES)、続いて、CPU9は、カメラの画像処理に係る処理系に対してイニシャル処理を行う(ステップS502)。
具体的に、このイニシャル処理では、CPU9の制御部901から、まず動画像処理を行うための指示と、ネットワーク通信部12に対して画像データの出力を行うように、各処理部と出力切替部11に対して指示を行う。この指示により、縮小部503及びラインメモリ504は、動画像データの出力に備えて動作を開始する。また、選択部505は、画像処理部7に対して、ラインメモリ504からの動画像データを出力するように切り替える。また、PLL902は、動画像データ出力用の駆動クロックを各処理部に供給し、選択部505及び演算データ選択部730は、各動画用ラインメモリ721〜723に動画像データが流れるように切り替える。また、VD信号401やHD信号404も画像処理部7から出力が開始される。ただし、この時点で記録制御部502は、全画素メモリ501への静止画像データの記録は行われない。
上述したイニシャル処理が行われた後、撮像素子2は、1秒間に約30回、横1728ドット、縦1240ラインの画素信号の出力405を開始する(ステップS503)。この撮像素子2から出力される画素信号は、水平ライン単位で動画像データとして縮小部503に入力される。この縮小部503では、4水平ライン単位で4分の1加算縮小処理406が行われ、順次ラインメモリ504に出力406される。なお、本実施形態における縮小処理では4ライン4分の1加算縮小で説明するが、4ライン4分の1加算縮小に限定することはなく、撮像素子2のカラーフィルタ配列や縮小率等を鑑みて、最適なライン数で適切な縮小処理が行われる。
また、本実施形態においては、縦横夫々2分の1されるため、データ量的に見れば撮像素子2の2水平ライン(1728ドット×2ライン)出力に対して、縮小部503は、1水平ライン(864ドット×1ライン)出力となる。そして、1フレームあたりのデータ量は、横864ドット、縦620ラインの動画用画素データに縮小される。
制御部901は、HD信号404をカウントし、4水平ライン毎にラインメモリ504に対し、撮像素子2の画像信号出力クロックと同じ周波数で、記憶された動画像データを出力するように指示410する。指示を受けたラインメモリ504は、指定されたタイミングで動画像データ(横864ドット×2ライン分)を出力408し、この出力データを受けた画像処理部7は、動画用の各種演算処理を行う。その際、選択部505は、各動画用ラインメモリ721〜723に対して動画像データを流すように設定され、演算処理部740も演算データ選択部730によって、各動画用ラインメモリ721〜723から出力されるデータに対し演算処理を行うように設定される。さらに、画像処理部7では、CPU9から指示された画像サイズ(例えば、VGAサイズやQVGAサイズやCIFサイズ等等)に縮小処理し、圧縮処理部10に対して出力する。圧縮処理部10は、所定の圧縮率で画像データを圧縮し、1フレーム分の圧縮画像データを一度RAM6に蓄積する。
そして、CPU9は、1フレーム分の圧縮画像データの蓄積を検出し、RAM6に蓄積された1フレーム分の圧縮画像データを通信経路にあわせたパケットに分割し、ネットワーク通信部12からネットワーク網に対して出力を行う(ステップS504)。
続いて、CPU9は、この動画出力状態から、キー入力部15からキー入力があったか否かを判断する(ステップS505)。この判断の結果、キー入力部15からキー入力がない場合には、画像処理部7は、自動露出補正(以下、これを「AE」と称する)処理や自動色温度補正(以下、これを「AWB」と称する)処理を行う(ステップS506)。その後、ステップS505に戻る。
一方、ステップS505での判断の結果、キー入力部15からキー入力があった場合には、続いて、CPU9は、そのキー入力がどのような種類なのかを判断する(ステップS507)。
ステップS507での判断の結果、キー入力の種類がパラメータ変更指示であった場合、CPU9及び画像処理部7は、指示されたモードの画像処理方式に変更する(ステップS508)。その後、ステップS505に戻る。
ステップS507での判断の結果、キー入力の種類がカメラ機能停止の指示(例えば、OFF処理)であった場合、CPU9は、カメラ機能に係る各処理部の動作の停止処理を行う(ステップS509)。その後、当該フローチャートにおける処理が終了する。
ステップS507での判断の結果、キー入力の種類がシャッタSWの入力がなされて動画出力中の静止画撮影指示であった場合、CPU9の制御部901は、記録制御部502、選択部505及び画像処理部7に対して静止画撮影を指示する。そして、制御部901は、動画&静止画の同時処理を行うために、静止画データの入力機能をアクティブにする(ステップS510)。
静止画撮影指示を受けた記録制御部502は、次のVD信号401により、1フレーム分の画像信号を静止画データとして全画素メモリ501に記録する。制御部901は、さらに、次のVD信号401のタイミングを検出し、記録制御部502に対し、制御切替え指示410を行い、4水平ライン期間中の1水平ライン期間に行われる動画処理以外の期間に、3水平ライン単位で静止画像データを選択部505に対し出力させる。この時の1水平ライン単位の静止画像データの出力は、撮像素子2の画像信号の出力クロックと同じ周波数である。
記録制御部502からの静止画像データの出力を受けた選択部505は、制御部901からの制御切替え指示410に従い、画像処理部7に対して、動画像データの出力の合間に、静止画像データを出力する。この時、画像処理部7内部では、選択部505により、分割された静止画像データが各静止画用ラインメモリ711〜713に入力されるとともに、動画像データが各動画用ラインメモリ721〜723に入力される。演算データ選択部730も同様に、制御切替え指示410に従って、静止画用演算データと動画用演算データとを切替えて演算処理部740に出力することが可能になる。
制御切替え指示410に基づいて、画像処理部7で一連の画像処理が実行された後、静止画像データは、圧縮処理部10に入力される。圧縮処理部10内でも、制御切替え指示410に従い、静止画像圧縮処理と動画像圧縮処理とが時分割で行われ、圧縮された画像データは逐次RAM6に記録される。1フレーム分の静止画の圧縮処理が完了した場合、続いて、CPU9は、出力切替部11を切り替え、動画像データはネットワーク通信部12に、静止画像データはストレージ部13に出力する(ステップS511)。その後、ステップS505に戻る。
この一連の動画&静止画同時処理(ステップS510)により、動画1フレーム分の全画素データを記録した次の2フレーム期間で、静止画像処理が完了403し、再度、通常の動画処理モードに復帰する。
なお、本実施形態では、動画像データのラインメモリ504からの読出しと、静止画像データの記録制御部502による読出しとを、「撮像素子2による画素信号の出力クロックと同じ周波数で出力する」ということで説明したが、この読出し速度をそれよりも早い周波数にすることで、2フレーム期間かかっていた1フレームあたりの静止画像の処理期間を、1フレーム期間に短縮することが可能になる。これは、「撮像素子2による画像信号の出力クロックと同じ周波数」で処理した場合、図4の408に図に示されているように、4水平ライン期間あたり、3水平ライン分の画像処理しかできないため、どうしても1フレーム内では静止画処理が終了しないことになり、もし、読出し速度を「撮像素子2による画像信号の出力クロックと同じ周波数」の3分の4倍以上にした場合、1フレーム期間以内で静止画処理が完了することになるからである。
以上、本発明の第1の実施形態に係る撮像装置を実現することにより、第1の効果として、動画像撮像中に静止画像をキャプチャーしたい時に、動画像のフレームレートを低減させることなく、ネットワーク上へ配信或いは記録が可能となる。また、第2の効果として、動画像サイズより大きいサイズの静止画像のキャプチャーを同時に実現することが可能となる。また、第3の効果として、全画素メモリ501を複数フレーム分持つことにより、動画撮像中の連写撮影もメモリ範囲内で高速化できる。また、第4の効果として、画像処理回路ブロックを複数持つ必要がないため、LSI化する際に回路規模を増大させる必要がなく、前記制御の実現が可能となる。
(第2の実施形態)
第1の実施形態では、静止画撮影において、全画素メモリ501に撮像素子2から出力される画像信号を画像データとしてすべて記録する方法について説明したが、水平ライン単位で画像信号の管理を行うことで、全画素メモリ501よりも少ないメモリ量で同様の効果を上げることが可能になる。
第1の実施形態では、静止画撮影において、全画素メモリ501に撮像素子2から出力される画像信号を画像データとしてすべて記録する方法について説明したが、水平ライン単位で画像信号の管理を行うことで、全画素メモリ501よりも少ないメモリ量で同様の効果を上げることが可能になる。
本発明における第1の実施形態を、図1、図5〜7を用いて説明する。
第2の実施形態に係る撮像装置の概略構成を示すブロック図は、図1に示す動画・静止画処理部5に対して、図6に示す動画・静止画処理部25を適用する以外は、図1に示すものと同様である。また、第2の実施形態に係る撮像装置の制御方法示すフローチャートも図5に示すものと同様である。
第2の実施形態に係る撮像装置の概略構成を示すブロック図は、図1に示す動画・静止画処理部5に対して、図6に示す動画・静止画処理部25を適用する以外は、図1に示すものと同様である。また、第2の実施形態に係る撮像装置の制御方法示すフローチャートも図5に示すものと同様である。
図6は、第2の実施形態に係る撮像装置の動画・静止画処理部25の詳細構成を示すブロック図である。なお、図1に示した撮像装置100の各構成部と同様の構成については、同じ符号を付している。
図6において、撮像素子2、AFE3、TG4、縮小部503、ラインメモリ504、選択部505、画像処理部7、PLL902及びCLK903は、第1の実施形態と同じである。
図6において521は、撮像素子2から出力され、AFE3でデジタル化された1画面あたりの画像信号を画像データとして一時的に記憶するラインメモリであり、動画処理用のラインメモリ504と区別するために、第2の実施形態においては、ラインメモリSとする。なお、本実施形態ではラインメモリとして説明を行うが、これは非同期FIFOメモリや、デュアルポートRAM、アクセス速度が十分問題ないレベルの記憶素子等であっても適用可能である。また、第2の実施形態における制御部901は、第1の実施形態においては動画処理の空いた間隔に静止画処理を割り込ませる制御を行うものだったのに対して、静止画処理の空いた間隔に動画処理を割り込ませるための制御を行う。
また、記録制御部502は、CPU9の制御部901からの制御信号に基づいて、前記1画面あたりの画像信号を静止画像データとしてラインメモリS521に記録する。
次に、第2の実施形態に係る撮像装置の動作について説明する。
図7は、第2の実施形態に係る撮像装置の動作を示すタイミングチャートである。
図7は、第2の実施形態に係る撮像装置の動作を示すタイミングチャートである。
図7において400は、静止画像撮影の指示タイミングである。図7において401は、VD信号である。図7において403は、画像処理部7がどのVD期間で静止画処理を行っているか動画処理を行っているかを表している。
図7において404は、HD信号である。図7において405は、撮像素子2が1つのHD期間に画像信号を出力するタイミングとそのデータ量を表している。図7において421は、制御部901の制御によりラインメモリS521から出力される静止画像データの出力タイミングである。図7において406は、縮小部503へ画像データが入力され縮小処理が行われる期間と、縮小部503で縮小された画像データがラインメモリ504に入力される期間を表している。
図7において422は、ラインメモリ504の出力タイミングであり、通常の動画処理時におけるラインメモリ504の出力タイミングは第1の実施形態と同じ制御になるが、第2の実施形態における動画&静止画同時処理(ステップS510)になった場合、制御部901は、静止画像データを出力するラインメモリS521の出力の完了を監視し、ラインメモリS521の出力完了後にラインメモリ504を出力させるという制御に切替わる。図7において制御部901の切り替え指示タイミング410及び画像処理部7の動作状態411については、第1の実施形態と同じである。なお、第2の実施形態において、撮像素子2のデータ出力タイミング405は、ラインメモリS521への静止画像データの入力タイミングをも表している。
次に、図1、図5、図6及び図7を用いて、第2の実施形態における撮像装置の制御方法を説明する。
カメラ部の起動から、静止画撮影の指示までは、第1の実施形態と同じであり、静止画撮影がCPU9から指示され、動画&静止画同時処理(ステップS510)が開始された場合、制御部901からの指示により記録制御部502は、次のVD信号401から、撮像素子2が出力するすべての画像信号を画像データとしてラインメモリS521への記録を開始する。
カメラ部の起動から、静止画撮影の指示までは、第1の実施形態と同じであり、静止画撮影がCPU9から指示され、動画&静止画同時処理(ステップS510)が開始された場合、制御部901からの指示により記録制御部502は、次のVD信号401から、撮像素子2が出力するすべての画像信号を画像データとしてラインメモリS521への記録を開始する。
そして、制御部901は、1水平ライン分の画像データがラインメモリS521に記憶されたことを確認した後、撮像素子2の画像信号の出力クロックの2倍程度の周波数で出力(421)させる。制御部901は、画像処理部7もラインメモリS521と同様に撮像素子2の画像信号の出力クロックの2倍程度の周波数で動作させることにより、早い周波数の画像データの入力に対処できるようになる。この高速処理によって実現される画像処理部7での処理の空白期間に対して、制御部901は、制御切替え信号410を変化させ、ラインメモリ504に記憶されている動画像データとして864ドット×2ライン分を1つの単位とし、撮像素子2の画像信号の出力クロックの2倍程度の周波数で画像処理部7に対して出力させる。この後、第1の実施形態と同様に、制御切替え信号410の変化に応じて画像処理部7や圧縮処理部10は、動画と静止画の処理を切替えることにより、図5のステップS510の動画&静止画同時処理が実現する。
以上説明したように、第1の実施形態においては、静止画用の全画素用メモリ501を持ち、動画処理の空いた間隔に静止画処理を行うようにしていたが、第2の実施形態においては、静止画用のメモリとして1水平ライン程度の少ないラインメモリS521を持ち、静止画処理の空いた間隔に動画処理を行うこととしている。したがって、第1の実施形態の撮影装置と比較して、少ないメモリ量で同様の効果を奏することができる。
(第3の実施形態)
第2の実施形態においては、ラインメモリの読出し速度を高速化し、静止画処理の空いた間隔に動画処理を行うようにしていたが、縮小部503においては、1つの画像サイズの画像データを出力する機能について説明を行った。しかしながら、複数種類の動画出力を要求された場合、複数種類の縮小画像を出力できる縮小部と、その出力に対応したラインメモリ及び画像処理部を用いれば、その要求にこたえることが可能になる。第3の実施形態に係る撮像装置の概略構成を示すブロック図は、図1に示す動画・静止画処理部5に対して図8に示す動画・静止画処理部35を適用し、図1に示す画像処理部7に対して図9に示す画像処理部37を適用するする以外は、図1に示すものと同様である。
第2の実施形態においては、ラインメモリの読出し速度を高速化し、静止画処理の空いた間隔に動画処理を行うようにしていたが、縮小部503においては、1つの画像サイズの画像データを出力する機能について説明を行った。しかしながら、複数種類の動画出力を要求された場合、複数種類の縮小画像を出力できる縮小部と、その出力に対応したラインメモリ及び画像処理部を用いれば、その要求にこたえることが可能になる。第3の実施形態に係る撮像装置の概略構成を示すブロック図は、図1に示す動画・静止画処理部5に対して図8に示す動画・静止画処理部35を適用し、図1に示す画像処理部7に対して図9に示す画像処理部37を適用するする以外は、図1に示すものと同様である。
本発明における第3の実施形態を、図8及び図9を用いて説明する。
図8は、第3の実施形態に係る撮像装置の動画・静止画処理部35の詳細構成を示すブロック図である。なお、図6に示した撮像装置の各構成部と同様の構成については、同じ符号を付している。
図8において531は、1つの入力画像データから、複数の縮小画像データを生成可能な縮小部である。図8において532は、ラインメモリ504に出力される縮小画像データサイズと異なる画像サイズの縮小画像データを記憶するラインメモリDである。
図9は、第3の実施形態に係る撮像装置の画像処理部37の詳細構成を示すブロック図である。なお、図9には、フィルタリング処理や画像サイズ変更処理、圧縮処理等で使用されるラインメモリ構成を示している。また、圧縮処理部10についても、図9に示すブロック構成図で構成されていてもよい。
次に、図9において505は、制御部901からの制御信号により、静止画用ラインメモリと2種類の動画用ラインメモリに選択的に画像データを供給する動画・静止画処理部35の選択部である。図9において選択部505は、入力された静止画像データと動画像データとを、画像処理部37に設けられている静止画処理領域710及び動画処理領域725のどちらの処理領域に出力するのかを選択する。
静止画処理領域710において711〜713は、フィルタリング処理や画像サイズ変更処理の際に構成される第1〜第3静止画用ラインメモリである。静止画処理領域710において714は、各静止画用ラインメモリ711〜713にシリーズに接続され、本実施形態においては、3×3のマトリクス処理を行うためのレジスタ群である。
動画処理領域725において721〜723は、フィルタリング処理や画像サイズ変更処理の際に構成される第1〜第3動画用ラインメモリである。動画処理領域720において724は、各動画用ラインメモリ721〜723にシリーズに接続され、本実施形態においては、3×3のマトリクス処理を行うためのレジスタ群である。また、動画処理領域725において726〜728は、フィルタリング処理や画像サイズ変更処理の際に構成される第4〜第6動画用ラインメモリである。動画処理領域725において729は、各動画用ラインメモリ726〜728にシリーズに接続され、本実施形態においては、3×3のマトリクス処理を行うためのレジスタ群である。
画像処理部37において731は、演算処理部740がフィルタリング処理や縮小処理、圧縮処理を行う際に、静止画用レジスタ群714を参照するか、動画用レジスタ群724を参照するか、或いは動画用レジスタ群729を参照するかを選択する演算データ選択部である。画像処理部37において740は、フィルタリング処理や縮小処理、圧縮処理におけるマトリクス演算を行う演算処理部である。
次に、図8及び図9を用いて、第3の実施形態における撮像装置の制御方法を説明する。
撮像素子2から出力された画像信号を動画像データとして入力した縮小部531は、動画として必要とされる2つの画像サイズ(例えば、VGAとQVGA)に合わせた画像データを作成し、夫々ラインメモリ504とラインメモリD532に入力する。動画出力だけの状態においては、制御部901は、選択部505に対して、ラインメモリ504とラインメモリD532に記憶された画像データを交互に所定の水平ラインずつ出力するように指示する。
撮像素子2から出力された画像信号を動画像データとして入力した縮小部531は、動画として必要とされる2つの画像サイズ(例えば、VGAとQVGA)に合わせた画像データを作成し、夫々ラインメモリ504とラインメモリD532に入力する。動画出力だけの状態においては、制御部901は、選択部505に対して、ラインメモリ504とラインメモリD532に記憶された画像データを交互に所定の水平ラインずつ出力するように指示する。
2種類の動画像データが入力された選択部505は、制御部901から指示される動画像データの切替えタイミングにより、入力された動画像データをどちらの動画用ラインメモリに供給するかを判断し、夫々供給を開始する。同様に演算データ選択部731も、制御部901から指示される動画像データの切替えタイミングにより演算処理部740に供給するデータを切り替えることで、2つの動画像データの画像処理が実現される。
次に、静止画撮影が指示された場合において、静止画処理に関しては第2の実施形態と同様であるが、第2の実施形態においては421に図示されるように、HD期間毎に静止画処理期間の空いた間隔が存在するため、この部分に前記サイズの異なる動画像の処理を割り当てることになる。
以上説明したように、第2の実施形態に対して、複数種類の画像圧縮が可能な縮小部531とその種類に対応するラインメモリD532及びその種類に対応した画像処理部37のラインメモリを具備するようにすることにより、1つの画像データからサイズの異なる複数の動画像データを同時に供給することが可能になる。
(第4の実施形態)
第1及び第2の実施形態において、全画素読出しを行う撮像素子を例にあげて説明を行ったが、撮像素子2として異なる読出し方式ものを適用する場合においても、同様の効果を奏することが可能である。
第1及び第2の実施形態において、全画素読出しを行う撮像素子を例にあげて説明を行ったが、撮像素子2として異なる読出し方式ものを適用する場合においても、同様の効果を奏することが可能である。
本発明の第4の実施形態を示す図として、図1、図4、図5及び図10がある。
図10は、第4の実施形態に係る撮像装置の動画・静止画処理部45の詳細構成を示すブロック図である。なお、図10において、第1〜第3の実施形態に係る撮像装置の構成部と同様の構成については、同じ符号を付している。
図10は、第4の実施形態に係る撮像装置の動画・静止画処理部45の詳細構成を示すブロック図である。なお、図10において、第1〜第3の実施形態に係る撮像装置の構成部と同様の構成については、同じ符号を付している。
本実施形態の撮像素子2は、動画に対応した動画用読み出しチャンネルと静止画読み出しに対応した静止画用読み出しチャンネルを有するものである。動画用読み出しチャンネルは、全画素データの内の動画サイズに対応した画素間引、或いは画素加算されたデータ読み出し可能なチャンネルであり、静止画用読み出しチャンネルは動画像を構成する1フレーム時間内で全画素分のデータが読み出し可能なチャンネルである。本実施形態においては、静止画読出し時には、静止画読み出しチャンネルにより、1フレームあたり横1728ドット、縦1240ラインの画素を出力し、その中で横1600ドット、縦1200ラインを有効とし、動画読出し時には、動画読出しチャンネルにより、1フレームあたり横864ドット、縦620ラインの画素を出力し、その中で横800ドット、縦600ラインを有効とする、約200万画素の撮像素子を例にあげて説明する。また、動画読出しと静止画読出しは、その期間が重ならないため、動画用読出しチャンネルと静止画用読出しチャンネルとは共有することも可能である。
本実施形態のAFE3は、撮像素子2に対応したアナログフロントエンドである。本実施形態のTG4は、撮像素子2に対応したタイミングジェネレータである。
図10の動画・静止画処理部45において541は、撮像素子2から出力され、AFE3でデジタル化された画像信号に基づく画像データを、動画読み出し期間の場合はラインメモリD532に、静止画読出し時には記録制御部502と縮小部503に対して切り替えて出力する切替部である。ラインメモリ504は、縮小部503から出力される縮小画像データを一時的に記憶する。ラインメモリD532は、切替部541から出力される動画読出し時の画像データを一時的に記憶する。
次に、図4及び図10を用いて、第4の実施形態に係る撮像装置の動作について説明する。
第4の実施形態における動画処理は、撮像素子2の動画用読出しチャンネルから読み出された画像信号が切替部541により画像データとしてラインメモリD532に入力される。第1、第2の実施形態と異なり、既に加算縮小された形式で撮像素子2が画像信号を出力するため、この部分における縮小処理の必要はない。制御部901は、このラインメモリD532に記憶された画像データを、順次画像処理部7の供給し、画像処理部7において画像処理を行う。これ以降の処理は、第1の実施形態と同様である。
第4の実施形態における動画処理は、撮像素子2の動画用読出しチャンネルから読み出された画像信号が切替部541により画像データとしてラインメモリD532に入力される。第1、第2の実施形態と異なり、既に加算縮小された形式で撮像素子2が画像信号を出力するため、この部分における縮小処理の必要はない。制御部901は、このラインメモリD532に記憶された画像データを、順次画像処理部7の供給し、画像処理部7において画像処理を行う。これ以降の処理は、第1の実施形態と同様である。
次に、第4の実施形態における動画&静止画同時処理(図5のステップS510)について説明する。
静止画撮影において、CPU9からの指示を受けた撮像素子2は、静止画読み出しチャネルによる画像信号の出力を開始する。同様に、AFE3とTG4もこの画像信号の出力にあわせて動作モードを切り替える。
静止画撮影において、CPU9からの指示を受けた撮像素子2は、静止画読み出しチャネルによる画像信号の出力を開始する。同様に、AFE3とTG4もこの画像信号の出力にあわせて動作モードを切り替える。
静止画撮影モードになった撮像素子2は、1VD期間内に全画素における画像信号を出力する。この状態は、第1の実施形態で説明した全画素読出しの出力形式と同様である。切替部541は、CPU9からの指示により、この1フレーム期間内の全画素における画像信号を記録制御部502と縮小部503に供給する。この全画素における画像信号が入力された後の静止画処理に関しては、第1の実施形態と同様であるが、第1の実施形態と異なる点は、動画&静止画同時処理(ステップS510)が2つのVD期間で行われた場合、最初のVD期間における処理は、第1の実施形態と同じであるが、それ以降のVD期間における画像データの供給は、ラインメモリD504によって行われる点である。なお、この点に関しても、第1の実施形態に記載されている通り、制御部901が各処理部の動作周波数を向上させることにより、1VD期間内で動画&静止画同時処理が終了することは明白である。
以上、第4の実施形態で説明したように、静止画読出しチャンネルと動画読出しチャンネルにより、それぞれ画像信号が出力されるタイプの撮像素子においても、第1の実施形態と同様の効果をあけることが可能である。
(第5の実施形態)
第4の実施形態では、静止画撮影において、全画素メモリ501に撮像素子2から出力される画像信号に基づく画像データをすべて記録する方法について説明したが、水平ライン単位で画像データの管理を行うことで、全画素メモリ501よりも少ないメモリ量で同様の効果を上げることが可能になる。
第4の実施形態では、静止画撮影において、全画素メモリ501に撮像素子2から出力される画像信号に基づく画像データをすべて記録する方法について説明したが、水平ライン単位で画像データの管理を行うことで、全画素メモリ501よりも少ないメモリ量で同様の効果を上げることが可能になる。
本発明の第5の実施形態を示す図として、図1、図5、図7及び図11がある。
図11は、第5の実施形態に係る撮像装置の動画・静止画処理部55の詳細構成を示すブロック図である。なお、図11において、第1〜第4の実施形態に係る撮像装置の構成部と同様の構成については、同じ符号を付している。
図11は、第5の実施形態に係る撮像装置の動画・静止画処理部55の詳細構成を示すブロック図である。なお、図11において、第1〜第4の実施形態に係る撮像装置の構成部と同様の構成については、同じ符号を付している。
本実施形態の動画・静止画処理部55において551は、撮像素子2から出力され、AFE3でデジタル化された画像信号に基づく画像データを、動画読み出し期間の場合はラインメモリSD552に、静止画読出し時にはラインメモリSD552と縮小部503に対して切り替えて出力する切替部である。ラインメモリSD552は、動画読出し期間においては切替部551から出力される動画像データを一時的に記憶し、静止画読出し期間においては切替部551から出力される静止画像データを一時的に記憶するものである。
次に、図7及び図12を用いて、第5の実施形態に係る撮像装置の動作を説明する。
第5の実施形態における動画処理は、撮像素子2の動画用読出しチャンネルから読み出された画像信号が、切替部551により画像データとしてラインメモリSD552に入力される。第1、第2の実施形態と異なり、既に加算縮小された形式で撮像素子2が画像信号を出力するため、この部分における縮小処理の必要はない。制御部901は、このラインメモリSD552に記憶された画像データを、順次画像処理部7に供給し、画像処理部7において画像処理を行う。これ以降の処理は、第2の実施形態と同様である。
第5の実施形態における動画処理は、撮像素子2の動画用読出しチャンネルから読み出された画像信号が、切替部551により画像データとしてラインメモリSD552に入力される。第1、第2の実施形態と異なり、既に加算縮小された形式で撮像素子2が画像信号を出力するため、この部分における縮小処理の必要はない。制御部901は、このラインメモリSD552に記憶された画像データを、順次画像処理部7に供給し、画像処理部7において画像処理を行う。これ以降の処理は、第2の実施形態と同様である。
次に、第5の実施形態における動画&静止画同時処理(ステップS510)について説明する。
静止画撮影において、CPU9からの指示を受けた撮像素子2は、静止画読み出しチャネルによる静止画データの出力を開始する。同様に、AFE3とTG4も静止画データの出力にあわせて動作モードを切り替える。静止画撮影モードになった撮像素子2は、1VD期間内に全画素における画像信号を出力する。この状態は、第1の実施形態で説明した全画素読出しの出力形式と同様である。切替部551は、CPU9からの指示により、この1フレーム期間内の全画素における画像信号に基づく画像データを、ラインメモリSD552と縮小部503に供給する。この全画素における画像データが入力された後の静止画処理に関しては、第2の実施形態と同様である。
静止画撮影において、CPU9からの指示を受けた撮像素子2は、静止画読み出しチャネルによる静止画データの出力を開始する。同様に、AFE3とTG4も静止画データの出力にあわせて動作モードを切り替える。静止画撮影モードになった撮像素子2は、1VD期間内に全画素における画像信号を出力する。この状態は、第1の実施形態で説明した全画素読出しの出力形式と同様である。切替部551は、CPU9からの指示により、この1フレーム期間内の全画素における画像信号に基づく画像データを、ラインメモリSD552と縮小部503に供給する。この全画素における画像データが入力された後の静止画処理に関しては、第2の実施形態と同様である。
以上、第5の実施形態で説明したように、静止画読出しチャンネルと動画読出しチャンネルにより、それぞれのチャンネルの画像信号が出力されるタイプの撮像素子2においても、静止画用のメモリとして1水平ライン程度の少ないラインメモリを持ち、静止画処理の空いた間隔に動画処理を行うことで、第2の実施形態と同様の効果を奏することが可能となる。
(第6の実施形態)
第1及び第2の実施形態において、全画素読出しを行う撮像素子を例にあげて説明したが、撮像素子2として従来のCCDを使用した場合においても、同様の効果を上げることが可能である。
第1及び第2の実施形態において、全画素読出しを行う撮像素子を例にあげて説明したが、撮像素子2として従来のCCDを使用した場合においても、同様の効果を上げることが可能である。
本発明の第6の実施形態を表す図として、図1、図12及び図13がある。
図12は、第6の実施形態に係る撮像装置の動画・静止画処理部65の詳細構成を示すブロック図である。なお、図12において、第1〜第5の実施形態に係る撮像装置の構成部と同様の構成については、同じ符号を付している。
図12は、第6の実施形態に係る撮像装置の動画・静止画処理部65の詳細構成を示すブロック図である。なお、図12において、第1〜第5の実施形態に係る撮像装置の構成部と同様の構成については、同じ符号を付している。
本実施形態の撮像素子2は、インターライン方式のインターレス読出しのCCDで構成されており、動画読出し時には全画素における画像信号のうちの動画サイズに対応した画素間引或いは画素加算された画像信号を1秒間に約30回出力し、静止画読出し時には1VD期間の露光期間の後に、複数VD期間にわたって静止画像における画像信号を出力するものである。なお、この静止画像における画像信号の読出し時には、メカシャッタ16をクローズして、多重露光を防ぐ必要がある。
本実施形態においては、撮像素子2として、静止画読出し時には1フレームあたり横1728ドット、縦1240ラインの画素の画像信号を出力し、その中で横1600ドット、縦1200ラインを有効とし、動画読出し時には1フレームあたり横864ドット、縦620ラインの画素の画像信号を出力し、その中で横800ドット、縦600ラインを有効とする約200万画素のものを例にあげて説明する。
本実施形態のAFE3は、撮像素子2に対応したアナログフロントエンドである。本実施形態のTG4は、撮像素子2に対応したタイミングジェネレータである。
図12の動画・静止画処理部65において541は、撮像素子2から出力され、AFE3でデジタル化された画像信号に基づく画像データを、動画読み出し期間の場合はラインメモリC562に、静止画読出し時には記録・読出制御部561と縮小部503に対して切り替えて出力する切替部である。ラインメモリ504は、縮小部503から出力される縮小画像データを一時的に記憶する。ラインメモリC562は、切替部541から出力される動画読出し時の画像データを一時的に記憶する。図12において1は、光学レンズと、シャッタ制御やズーム制御、フォーカス制御等を行う各種のモータ制御部とを含むレンズモジュールである。図12において16は、静止画データの読出し時に、撮像素子2に対する外光入射を遮断するメカシャッタである。
次に、第6の実施形態に係る撮像装置の動作について説明する。
図13は、第6の実施形態に係る撮像装置の動作を示すタイミングチャートである。
図13は、第6の実施形態に係る撮像装置の動作を示すタイミングチャートである。
図13において400は、静止画像撮影の指示タイミングである。図13において401は、VD信号である。図13において403は、画像処理部7がどのVD期間で静止画処理を行っているか動画処理を行っているかを表している。
図13において404は、HD信号である。図13において405は、撮像素子2が1つのHD期間に画像信号を出力するタイミングとそのデータ量を表している。図13において410は、制御部901による切替え指示タイミングである。図13において411は、画像処理部7の動作状態を示している。
図13において461は、動画・静止画読出し時におけるメカシャッタ16の動作タイミングである。図13において462は、VD期間単位における撮像素子2の出力状態を表している。図13において463は、VD期間単位における記録・読出制御部561の動作状態を表している。図13において464は、制御部901の制御によりラインメモリ562から出力される動画像データの出力タイミングである。図13において465は、制御部901の制御により記録・読出制御部561から出力される静止画像データの出力タイミングである。なお、第6の実施形態において、405で示す撮像素子2のデータ出力タイミングは、切替部541、記録・読出制御部561及び縮小部503への静止画像データの入力タイミングをも表している。
図12及び図13を用いて、第6の実施形態における撮像装置の制御方法を説明する。
第6の実施形態における動画処理は、CPU9からの指示を受けた撮像素子2が動画モードになることにより出力される画像信号が、切替部541によりラインメモリC562に画像データとして入力される。第4の実施形態と同様に、既に加算縮小された形式で撮像素子2が画像信号を出力するため、この部分における縮小処理の必要はない。選択部505は、制御部901による制御信号に基づき、ラインメモリC562に記憶された画像データを順次画像処理部7に供給し、画像処理部7において画像処理を行う。これ以降の処理は、第1の実施形態と同様である。
第6の実施形態における動画処理は、CPU9からの指示を受けた撮像素子2が動画モードになることにより出力される画像信号が、切替部541によりラインメモリC562に画像データとして入力される。第4の実施形態と同様に、既に加算縮小された形式で撮像素子2が画像信号を出力するため、この部分における縮小処理の必要はない。選択部505は、制御部901による制御信号に基づき、ラインメモリC562に記憶された画像データを順次画像処理部7に供給し、画像処理部7において画像処理を行う。これ以降の処理は、第1の実施形態と同様である。
次に、第6の実施形態における動画&静止画同時処理(ステップS510)について説明する。
静止画撮影において、CPU9からの指示を受けた撮像素子2は、静止画出力に備えて、462に示す1VD期間の露光期間に入る。露光期間の終了後、CPU9は、メカシャッタ16をクローズし、撮像素子2、AFE3及びTG4に対し、全画素における画像信号の出力を指示する。なお、403に示すように、前記露光期間と、前半の2分の1全画素読出し期間における動画像データの生成は行われないため、その直前の動画像データを再度利用する等の方式によって、動画像データの欠落を防ぐ必要がある。
静止画撮影において、CPU9からの指示を受けた撮像素子2は、静止画出力に備えて、462に示す1VD期間の露光期間に入る。露光期間の終了後、CPU9は、メカシャッタ16をクローズし、撮像素子2、AFE3及びTG4に対し、全画素における画像信号の出力を指示する。なお、403に示すように、前記露光期間と、前半の2分の1全画素読出し期間における動画像データの生成は行われないため、その直前の動画像データを再度利用する等の方式によって、動画像データの欠落を防ぐ必要がある。
静止画撮影モードになった撮像素子2は、2VD期間にわたって全画素における画像信号を出力する。撮像素子2は、前半の2分の1全画素読出し期間においては奇数ラインの画像信号を出力し、後半の2分の1全画素読出し期間においては偶数ラインの画像信号を出力する。
切替部541は、CPU9からの指示により、この2フレーム期間内の全画素における画像信号を、記録・読出制御部561と縮小部503に供給する。しかしながら、撮像素子2が前半のVD期間において、奇数ラインの画像信号しか出力しないため、動画像データを生成できない。これは、通常、CCDを用いたシステムにおいては当然のことであり、動画像データは462で示す静止画読出し期間が完了した後でないと出力できなかったが、第6の実施形態においては、462で示す前半の奇数ライン読出し期間における画像信号を全画素メモリ501に記憶しておき、後半の偶数ライン読出し期間において、前半の奇数ラインに係る画像データを記録・読出制御部561から、後半の偶数ラインに係る画像データを切替部541から、交互に縮小部503に入力することによって、縮小動画像を生成することが可能になる。
記録・読出制御部561は、この動画データ生成期間において、動画像データを生成するために記憶された奇数ラインの画像データを出力するだけでなく、切替部541から出力される偶数ラインの画像データを全画素メモリ501に記録する。この一連の動作により、静止画読出し期間中に1つの動画データが作成され、且つ1画面分の画像信号に基づく画像データが全画素メモリ501内に記憶される。この後は、1水平ラインずつ交互にラインメモリC562の出力と、記録・読出制御部561の出力を処理するのは、第1の実施形態と同じである。
以上、第6の実施形態で説明したように、撮像素子2として通常のインターレス読出しを行うCCDを使用した場合においても、本実施形態における特徴的な構成をとることにより、動画の欠落期間を短縮することが可能なシステムを提供することが可能になる。
(第7の実施形態)
第6の実施形態では、撮像素子2として通常CCDを使用した静止画撮影において、全画素メモリ501に撮像素子2から出力される画像信号をすべて記録する方法について説明したが、水平ライン単位で画像信号の管理を行うことにより、全画素メモリ501よりも少ないメモリ量で同様の効果を奏することが可能になる。
第6の実施形態では、撮像素子2として通常CCDを使用した静止画撮影において、全画素メモリ501に撮像素子2から出力される画像信号をすべて記録する方法について説明したが、水平ライン単位で画像信号の管理を行うことにより、全画素メモリ501よりも少ないメモリ量で同様の効果を奏することが可能になる。
本発明の第7の実施形態を示す図として、図1、図14及び図15がある。
図14は、第7の実施形態に係る撮像装置の動画・静止画処理部75の詳細構成を示すブロック図である。なお、図14において、第1〜第6の実施形態に係る撮像装置の構成部と同様の構成については、同じ符号を付している。
図14は、第7の実施形態に係る撮像装置の動画・静止画処理部75の詳細構成を示すブロック図である。なお、図14において、第1〜第6の実施形態に係る撮像装置の構成部と同様の構成については、同じ符号を付している。
撮像素子2は、インターライン方式プログレッシブ読出しのCCDである。この撮像素子2は、動画読出し時には全画素における画像信号のうちの動画サイズに対応した画素間引或いは画素加算された画像信号を1秒間に約30回出力し、静止画読出し時には1VD期間の露光期間の後に、複数VD期間にわたって静止画像における画像信号を出力するものである。なお、この静止画像における画像信号の読出し時には、メカシャッタ16をクローズして、多重露光を防ぐ必要がある。本実施形態においては、撮像素子2として、静止画読出し時には1フレームあたり横1728ドット、縦1240ラインの画像信号を出力し、その中で横1600ドット、縦1200ラインを有効とし、動画読出し時には1フレームあたり横864ドット、縦620ラインの画像信号を出力し、その中で横800ドット、縦600ラインを有効とする約200万画素のものを例にあげて説明する。
本実施形態のAFE3は、撮像素子2に対応したアナログフロントエンドである。本実施形態のTG4は、撮像素子2に対応したタイミングジェネレータである。
図14の動画・静止画処理部75において541は、撮像素子2から出力され、AFE3でデジタル化された画像信号に基づく画像データを、動画読み出し期間の場合はラインメモリC562に、静止画読出し時にはラインメモリCD571と縮小部503に対し切替え出力する切替部である。ラインメモリCD571は、切替部541から出力される静止画読出し時の画像データを一時的に記憶する。
次に、第7の実施形態に係る撮像装置の動作について説明する。
図15は、第7の実施形態に係る撮像装置の動作を示すタイミングチャートである。
図15は、第7の実施形態に係る撮像装置の動作を示すタイミングチャートである。
図15において400は、静止画像撮影の指示タイミングである。図15において401は、VD信号である。図15において403は、画像処理部7がどのVD期間で静止画処理を行っているか動画処理を行っているかを表している。
図15において404は、HD信号である。図15において405は、撮像素子2が1つのHD期間に画像信号を出力するタイミングとそのデータ量を表している。図15において410は、制御部901による切替え指示タイミングである。図15において411は、画像処理部7の動作状態を示している。
図15において461は、動画・静止画読出し時におけるメカシャッタ16の動作タイミングである。図15において462は、VD期間単位における撮像素子2の出力状態を表している。
図15において471は、画像処理部7の動作状態を示している。図15において472は、制御部901による制御により、ラインメモリCD571から出力される静止画像データの出力タイミングである。図15において473は、制御部901による制御により、ラインメモリ504から出力される動画像データの出力タイミングである。
図14及び図15を用いて、第7の実施形態における撮像装置の制御方法を説明する。
第7の実施形態における動画処理は、CPU9からの指示を受けた撮像素子2が動画モードになることにより出力される画像信号が、切替部541によりラインメモリC562に画像データとして入力される。第4の実施形態と同様に、既に加算縮小された形式で撮像素子2が画像信号を出力するため、この部分における縮小処理の必要はない。選択部505は、制御部901による制御信号に基づき、ラインメモリC562に記憶された画像データを順次画像処理部7に供給し、画像処理部7において画像処理を行う。これ以降の処理は、第1の実施形態と同様である。
第7の実施形態における動画処理は、CPU9からの指示を受けた撮像素子2が動画モードになることにより出力される画像信号が、切替部541によりラインメモリC562に画像データとして入力される。第4の実施形態と同様に、既に加算縮小された形式で撮像素子2が画像信号を出力するため、この部分における縮小処理の必要はない。選択部505は、制御部901による制御信号に基づき、ラインメモリC562に記憶された画像データを順次画像処理部7に供給し、画像処理部7において画像処理を行う。これ以降の処理は、第1の実施形態と同様である。
次に、第7の実施形態における動画&静止画同時処理(ステップS510)について説明する。
静止画撮影において、CPU9からの指示を受けた撮像素子2は、静止画出力に備えて、462に示す1VD期間の露光期間に入る。露光期間の終了後、CPU9は、メカシャッタ16をクローズし、撮像素子2、AFE3及びTG4に対し、全画素における画像信号の出力を指示する。なお、403に示すように、前記露光期間と、前半の2分の1全画素読出し期間における動画像データの生成は行われないため、その直前の動画像データを再度利用する等の方式によって、動画像データの欠落を防ぐ必要がある。
静止画撮影において、CPU9からの指示を受けた撮像素子2は、静止画出力に備えて、462に示す1VD期間の露光期間に入る。露光期間の終了後、CPU9は、メカシャッタ16をクローズし、撮像素子2、AFE3及びTG4に対し、全画素における画像信号の出力を指示する。なお、403に示すように、前記露光期間と、前半の2分の1全画素読出し期間における動画像データの生成は行われないため、その直前の動画像データを再度利用する等の方式によって、動画像データの欠落を防ぐ必要がある。
静止画撮影モードになった撮像素子2は、2VD期間にわたって全画素における画像信号を出力する。このプログレッシブ方式の撮像素子2は、第6の実施形態で説明した撮像素子とは異なり、順番に各ラインにおける画像信号を出力する。そこで、403に示す動画&静止画処理期間において、切替部541は、CPU9からの指示により、この2フレーム期間内の全画素における画像信号を、ラインメモリCD571と縮小部503に画像データとして供給する。
全画素における画像データの供給を受けたラインメモリCD571は、制御部901による指示により、472に示すように、書き込みクロックの2倍の周波数で出力を開始し、その隙間に対して、縮小部503によって縮小された画像データを記憶しているラインメモリ504から画像データを出力させる。この処理によって、後半の全画素読出し期間に、全画素における画像信号に基づく動画像データの生成が可能になる。
以上、第7の実施形態で説明したように、撮像素子2として通常のプログレッシブ読出しCCDを使用した場合においても、本実施形態における特徴的な構成をとることにより、動画の欠落期間を短縮することが可能なシステムを提供することが可能になる。
前述した本発明の各実施形態に係る撮像装置を構成する図1〜3、6、8〜12及び14の各手段、並びに撮像装置の制御方法を示した図5の各ステップは、コンピュータのRAMやROMなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明に含まれる。
具体的に、前記プログラムは、例えばCD−ROMのような記憶媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記憶媒体としては、CD−ROM以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク(LAN、インターネットの等のWAN、無線通信ネットワーク等)システムにおける通信媒体(光ファイバ等の有線回線や無線回線等)を用いることができる。
また、コンピュータが供給されたプログラムを実行することにより本発明の各実施形態に係る撮像装置の機能が実現されるだけでなく、そのプログラムがコンピュータにおいて稼働しているOS(オペレーティングシステム)或いは他のアプリケーションソフト等と共同して本発明の各実施形態に係る撮像装置の機能が実現される場合や、供給されたプログラムの処理の全て、或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて本発明の各実施形態に係る撮像装置の機能が実現される場合も、かかるプログラムは本発明に含まれる。
1 レンズモジュール
2 撮像素子
3 AFE(アナログフロントエンド)
4 TG(タイミングジェネレータ)
5、25、35、45、55、65、75 動画・静止画処理部
501 全画素メモリ
502 記録制御部
503、531 縮小部
504 ラインメモリ
505 選択部
521 ラインメモリS
532 ラインメモリD
541、551 切替部
552 ラインメモリSD
561 記録・読出制御部
562 ラインメモリC
571 ラインメモリCD
6 RAM
7 画像処理部
710 静止画処理領域
711〜713 静止画用ラインメモリ
714 静止画用レジスタ群
720、725 動画処理領域
721〜723、726〜728 動画用ラインメモリ
724、729 動画用レジスタ群
730、731 演算データ選択部
740 演算処理部
8 ROM
9 CPU
901 制御部
902 PLL(駆動周波数可変手段)
903 CLK
10 圧縮処理部
11 出力切替部
12 ネットワーク通信部
13 ストレージ部
14 リモコン受信部
15 キー入力部
16 メカシャッタ
100 撮像装置
2 撮像素子
3 AFE(アナログフロントエンド)
4 TG(タイミングジェネレータ)
5、25、35、45、55、65、75 動画・静止画処理部
501 全画素メモリ
502 記録制御部
503、531 縮小部
504 ラインメモリ
505 選択部
521 ラインメモリS
532 ラインメモリD
541、551 切替部
552 ラインメモリSD
561 記録・読出制御部
562 ラインメモリC
571 ラインメモリCD
6 RAM
7 画像処理部
710 静止画処理領域
711〜713 静止画用ラインメモリ
714 静止画用レジスタ群
720、725 動画処理領域
721〜723、726〜728 動画用ラインメモリ
724、729 動画用レジスタ群
730、731 演算データ選択部
740 演算処理部
8 ROM
9 CPU
901 制御部
902 PLL(駆動周波数可変手段)
903 CLK
10 圧縮処理部
11 出力切替部
12 ネットワーク通信部
13 ストレージ部
14 リモコン受信部
15 キー入力部
16 メカシャッタ
100 撮像装置
Claims (9)
- 被写体における画像を画像信号として撮像する撮像手段と、
前記撮像手段により得られた画像信号に係る画像データの画像サイズを縮小する画像縮小手段と、
前記画像縮小手段により縮小された画像データを一時的に記憶する縮小画像データ記憶手段と、
静止画処理領域と動画処理領域とを具備しており、前記画像データを画像処理する画像処理手段と、
前記画像処理手段により画像処理された画像データを圧縮処理する圧縮処理手段と、
動画撮像中に外部からの制御指示に応じて前記撮像手段により得られた静止画用のフレーム画像信号に係る静止画像データを記憶する静止画像データ記憶手段と、
前記画像処理手段の前記静止画処理領域及び前記動画処理領域に対して、それぞれ、前記静止画像データ記憶手段に記憶された前記静止画像データと、前記縮小画像データ記憶手段に記憶された画像データのうちの動画像データとを、水平ライン単位で選択して入力させる選択手段と
を有することを特徴とする撮像装置。 - 前記静止画像データ記憶手段から前記画像処理手段に前記静止画像データを入力する速度、及び前記縮小画像データ記憶手段から前記画像処理手段に画像データを入力する速度、並びに、前記画像処理手段の処理速度を任意の速度に変更する駆動周波数可変手段を更に有することを特徴とする請求項1に記載の撮像装置。
- 前記圧縮処理手段は、前記静止画像データと、前記動画像データとを同時に圧縮処理することを特徴とする請求項1又は2に記載の撮像装置。
- 前記静止画像データ記憶手段は、前記静止画像データを複数画面分記憶できることを特徴とする請求項1〜3のいずれか1項に記載の撮像装置。
- 被写体における画像を画像信号として撮像する撮像手段と、
前記撮像手段により得られた画像信号に係る画像データの画像サイズを縮小する画像縮小手段と、
前記画像縮小手段により縮小された画像データを一時的に記憶する縮小画像データ記憶手段と、
静止画処理領域と動画処理領域とを具備しており、前記画像データを画像処理する画像処理手段と、
前記画像処理手段により画像処理された画像データを圧縮処理する圧縮処理手段と、
前記撮像手段により得られた静止画像信号に係る静止画像データを一時的に記憶する静止画像データ記憶手段と、
前記画像処理手段の前記静止画処理領域及び前記動画処理領域に対して、それぞれ、前記静止画像データ記憶手段に記憶された前記静止画像データと、前記縮小画像データ記憶手段に記憶された画像データのうちの動画像データとを、水平ライン単位で選択して入力させる選択手段と
を有することを特徴とする撮像装置。 - 前記画像縮小手段は、複数の解像度の画像データの生成を行うものであり、
前記縮小画像データ記憶手段及び前記画像処理手段の前記動画処理領域は、当該解像度に応じた数設けられていることを特徴とする請求項1〜5のいずれか1項に記載の撮像装置。 - 前記撮像手段は、動画像を構成する1フレーム期間内で全画素読み出し可能な撮像素子であることを特徴とする請求項1〜6のいずれか1項に記載の撮像装置。
- 前記撮像手段は、動画像に対応した動画読み出しモードと静止画像に対応した静止画読み出しモードの複数のモードから構成される撮像素子であることを特徴とする請求項1〜7のいずれか1項に記載の撮像装置。
- 前記撮像手段は、前記静止画読み出しモードにおいて、動画像を構成する1フレーム期間内で全画素読み出し可能な撮像素子であることを特徴とする請求項8に記載の撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005327988A JP2007135102A (ja) | 2005-11-11 | 2005-11-11 | 撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005327988A JP2007135102A (ja) | 2005-11-11 | 2005-11-11 | 撮像装置 |
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Publication Number | Publication Date |
---|---|
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JP2005327988A Pending JP2007135102A (ja) | 2005-11-11 | 2005-11-11 | 撮像装置 |
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Country | Link |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2020246129A1 (ja) * | 2019-06-07 | 2020-12-10 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像装置及び電子機器、並びに固体撮像装置の撮像制御方法 |
JP2021129321A (ja) * | 2018-06-18 | 2021-09-02 | キヤノン株式会社 | 半導体装置、撮像装置、および撮像装置が実行する方法 |
-
2005
- 2005-11-11 JP JP2005327988A patent/JP2007135102A/ja active Pending
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