JP2007109894A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2007109894A
JP2007109894A JP2005299398A JP2005299398A JP2007109894A JP 2007109894 A JP2007109894 A JP 2007109894A JP 2005299398 A JP2005299398 A JP 2005299398A JP 2005299398 A JP2005299398 A JP 2005299398A JP 2007109894 A JP2007109894 A JP 2007109894A
Authority
JP
Japan
Prior art keywords
film
insulating film
groove
plug
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005299398A
Other languages
English (en)
Inventor
Masaichi Hamada
政一 浜田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005299398A priority Critical patent/JP2007109894A/ja
Priority to US11/483,668 priority patent/US20070085211A1/en
Publication of JP2007109894A publication Critical patent/JP2007109894A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】配線間または配線とプラグとの間の抵抗を低減しつつストレスマイグレーション耐性、エレクトロマイグレーション耐性を確保できる配線構造を提供する。
【解決手段】層間絶縁膜１０１及びＣｕ膜１０４を有する配線１０５上に層間絶縁膜１０７を形成し、層間絶縁膜１０７にビア１０９及びトレンチ１０８を形成し、Ｃｕ膜１０４を露出させる。次に、Ｃｕ膜１０４にビア１０９よりも内径の大きい凹部１１０を形成した後、バリア金属膜１１１を形成する。次いで、バリア金属膜１１１をリスパッタすることで凹部１１０にバリアメタル金属膜１１１を埋め込むとともに、角に丸みを帯びた下凸な形状を有するビア１１２を形成する。次に、ビア１１２及びトレンチ１０８にバリア金属膜１１３、Ｃｕ膜１１４を順次形成する。次いで、Ｃｕ膜１１４、バリア金属膜１１３及びバリア金属膜１１１を除去する。
【選択図】図２

Description

本発明は半導体装置及びその製造方法に関し、特にダマシン配線を形成する際のバリア膜の形成方法に関するものである。
近年の半導体装置の高集積化に伴い、微細加工技術と信頼性を確保するための技術の向上が重要な課題となっている。半導体装置の配線形成工程においては、銅（Ｃｕ）を用いたダマシン配線の加工技術や金属膜の成膜技術の向上は必須である。
Ｃｕの拡散防止のために設けられるバリア金属膜は、配線を低抵抗化するためには薄膜化されることが望ましく、ストレスマイグレーションなどの不具合の発生を抑えるためには厚膜化されることが望ましい。バリア金属膜についてはこの相反する要望を満たす技術の開発が望まれている。そこで、近年、ビア底のバリア金属膜を薄膜化しビア側壁のバリア金属膜を厚膜化するプロセスが提案されている。
図６（ａ）〜（ｉ）は、従来の半導体装置の製造方法を説明するための断面図である。
まず、図６（ａ）に示すように、半導体基板５００上に第１の層間絶縁膜５０１を形成する。その後、第１の層間絶縁膜５０１内に、第１のバリア金属膜（図示せず）及び第１のＣｕ膜５０２からなる第１の配線５０３を形成する。次に、第１の層間絶縁膜５０１及び第１の配線５０３の上にライナー絶縁膜５０４、第２の層間絶縁膜５０５を順次形成する。
次に、図６（ｂ）に示すように、第２の層間絶縁膜５０５の一部をドライエッチングにより除去してライナー絶縁膜５０４を露出させる。
次いで、図６（ｃ）に示すように、第２の層間絶縁膜５０５のうちライナー絶縁膜５０４が露出した部分の上部を含む領域をドライエッチングにより除去してトレンチ５０６を形成する。
次に、図６（ｄ）に示すように、ライナー絶縁膜５０４のうち露出した部分をドライエッチングにより除去してビア５０７を形成し、第１のＣｕ膜５０２を露出させる。
続いて、図６（ｅ）に示すように、スパッタ法によりビア５０７及びトレンチ５０６を覆うように第２のバリア金属膜５０８を形成する。この際に、ビア５０７の底部に露出する第１のＣｕ膜５０２の上にも第２のバリア金属膜５０８は形成される。
次に、図６（ｆ）に示すように、第２のバリア金属膜５０８上にスパッタ法により第１のＣｕ膜５０２上の第２のバリア金属膜５０８を除去して第１のＣｕ膜５０２を再び露出させる。
次いで、図６（ｇ）に示すように、スパッタ法によりビア５０７及びトレンチ５０６を覆うように第３のバリア金属膜５０９を形成する。
続いて、図６（ｈ）に示すように、第３のバリア金属膜５０９上にビア５０７及びトレンチ５０６を埋めるように第２のＣｕ膜５１０を形成する。その後、化学的機械的研磨（ＣＭＰ）法によって第２の層間絶縁膜５０５の上面が露出するまで第２のＣｕ膜５１０、第３のバリア金属膜５０９及び第２のバリア金属膜５０８を研磨して、図６（ｉ）に示すように、第２のバリア金属膜５０８、第３のバリア金属膜５０９及び第２のＣｕ膜５１０からなるプラグ５１１及び第２の配線５１２を形成する。
特開２００３-１２４３１３号公報
上記従来の半導体装置の製造方法によれば、第１のＣｕ膜５０２上のバリア金属膜は、第３のバリア金属膜５０９のみとなるため、第１の配線５０３とプラグ５１１との接合部分においてバリア金属膜の膜厚を薄くすることができる。
しかしながら、従来の半導体装置の製造方法では、プラグ５１１の側壁に形成されるバリア金属膜は第２のバリア金属膜５０８及び第３のバリア金属膜５０９であり、プラグ５１１の側壁下部においてバリア金属膜の膜厚が厚くなる。そのため、第１のＣｕ膜５０２と第２のＣｕ膜５１０との接合面積が小さくなる。これにより、第１の配線５０３とプラグ５１１との接合部分において抵抗が上昇するため、抵抗の上昇に伴うストレスマイグレーション耐性及びエレクトロマイグレーション耐性の低下が生じるおそれがある。
本発明は、配線−配線間及び配線−プラグ間の抵抗を低減しつつストレスマイグレーション耐性及びエレクトロマイグレーション耐性を確保できる半導体装置及びその製造方法を提供することを目的とする。
上記の目的を達成するため、本発明の第１の半導体装置は、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜に形成された第１の配線と、第１の絶縁膜上に形成された第２の絶縁膜と、第２の絶縁膜に形成されたプラグとを備え、プラグは第１の配線に突き刺さるように形成され、第１のバリア膜、第２のバリア膜及び金属膜からなり、第１の絶縁膜は第２の絶縁膜の下の部分にプラグよりも径の大きい凹部を有しており、第１のバリア膜は、プラグの側面を覆い、且つ、凹部を埋め込むように形成されており、第２のバリア膜は、第１のバリア膜の上から前記プラグの側面を覆い、且つ、第１の配線とプラグとが接触する部分を覆うように形成されている。
この構成により、従来の半導体装置に比べて第１の配線と第２のバリア金属膜との接触面積を大きくすることができるので、バリア金属膜が配線材料膜よりも高抵抗な材料で形成されている場合でも、配線間の電気抵抗を低減することができる。このため、ストレスマイグレーションやエレクトロマイグレーションなどの不具合の発生が抑制される。
また、バリア金属膜のうち、凹部の側面に設けられた部分は他の部分よりも厚くなっている場合には、ストレスマイグレーション耐性やエレクトロマイグレーション耐性をさらに向上させることができる。
本発明の第２の半導体装置は、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜に形成された第１の配線と、第１の絶縁膜上に形成された第２の絶縁膜と、第２の絶縁膜上に形成された第３の絶縁膜と、第２の絶縁膜及び第３の絶縁膜に形成されたプラグとを備え、プラグは第１の配線に突き刺さるように形成され、第１のバリア膜、第２のバリア膜及び金属膜からなり、第２の絶縁膜はプラグの径よりも大きく後退しており、前記第１のバリア膜は、前記プラグの側面を覆い、且つ、前記第２の絶縁膜の後退した部分を埋め込むように形成されており、第２のバリア膜は、第１のバリア膜の上からプラグの側面を覆い、且つ、第１の配線とプラグとが接触する部分を覆うように形成されている。
この構成によっても、従来の半導体装置に比べて第１の配線と第２のバリア金属膜との接触面積を大きくすることができるので、配線−プラグ間の電気抵抗を低減することができる。また、第１の半導体装置よりも凹部を深くすることができるので、第１の配線と第２のバリア金属膜との接触面積をさらに増やすことができ、配線−プラグ間の電気抵抗をより低減することが可能となる。
本発明の第１の半導体装置の製造方法は、半導体基板上に形成された第１の絶縁膜に第１の溝を形成し、第１の溝にバリア膜及び第１の金属膜からなる第１の配線を形成する工程（ａ）と、第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｂ）と、第２の絶縁膜を除去して第１の金属膜を露出させて第２の溝を形成する工程（ｃ）と、第２の溝に露出した第１の金属膜の上部を除去して第２の溝の径よりも大きい凹部を形成する工程（ｄ）と、凹部の底面及び第２の溝の側面を覆うように第１のバリア膜を形成する工程（ｅ）と、凹部の底面に形成された第１のバリア膜を除去し、凹部の側面に堆積させる工程（ｆ）と、第１のバリア膜の上から凹部及び第２の溝を覆うように第２のバリア膜を形成する工程（ｇ）と、第２のバリア膜の上から凹部及び第２の溝を埋めるように第２の金属膜を形成する工程（ｈ）と、第１のバリア膜、第２のバリア膜及び第２の金属膜を除去して第２の絶縁膜を露出させてプラグを形成する工程（ｉ）を有している。
この方法により、動作時に電流が流れる第１の配線と第２のバリア金属膜との接触面積を大きくすることができる。このため、本発明の方法によれば、ストレスマイグレーション耐性やエレクトロマイグレーション耐性などが向上した第１の半導体装置を製造することができる。なお、第２の凹部を形成する際にはスパッタ法を用いることが好ましい。
本発明の第２の半導体装置の製造方法は、半導体基板上に形成された第１の絶縁膜に第１の溝を形成し、第１の溝にバリア膜及び第１の金属膜からなる第１の配線を形成する工程（ａ）と、第１の絶縁膜の上に第２の絶縁膜及び第３の絶縁膜を順次形成する工程（ｂ）と、第２の絶縁膜及び第３の絶縁膜を除去して第１の金属膜を露出させて第２の溝を形成する工程（ｃ）と、第２の絶縁膜を後退させて第２の溝の径よりも大きい凹部を形成する工程（ｄ）と、凹部の底面及び第２の溝の側面を覆うように第１のバリア膜を形成する工程（ｅ）と、凹部の底面に形成された第１のバリア膜を除去し、凹部の側面に堆積させる工程（ｆ）と、第１のバリア膜の上から凹部及び第２の溝を覆うように第２のバリア膜を形成する工程（ｇ）と、第２のバリア膜の上から凹部及び第２の溝を埋めるように第２の金属膜を形成する工程（ｈ）と、第１のバリア膜、第２のバリア膜及び第２の金属膜を除去して第２の絶縁膜を露出させてプラグを形成する工程（ｉ）を有している。
この方法により、動作時に電流が流れる第１の配線と第２のバリア金属膜との接触部分の面積を大きくすることができる。このため、本発明の方法によれば、ストレスマイグレーション耐性やエレクトロマイグレーション耐性などが向上した第２の半導体装置を製造することができる。
本発明に係る半導体装置及びその製造方法によれば、エレクトロマイグレーション耐性及びストレスマイグレーション耐性を向上することができるため、信頼性の高い半導体装置及びその製造方法を提供することができる。
本発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。
図１は、本発明の第１の実施形態に係る半導体装置の断面図である。
本発明の第１の実施形態に係る半導体装置は、図１に示すように、半導体基板１００上に設けられた第１の層間絶縁膜１０１と、第１の層間絶縁膜１０１に形成された第１のバリア金属膜１０３及び第１のＣｕ膜１０４からなる第１の配線１０５と、第１の層間絶縁膜１０１及び第１の配線１０５上に形成されたライナー絶縁膜１０６と、ライナー絶縁膜１０６上に形成された第２の層間絶縁膜１０７と、第２の層間絶縁膜１０７に第１のＣｕ膜１０４の上部に突き刺さるように形成された第２のバリア金属膜１１１、第３のバリア金属膜１１３及び第２のＣｕ膜１１４からなるプラグ１１５と、第２の層間絶縁膜１０７のプラグ１１５の上に形成された第２のバリア金属膜１１１、第３のバリア金属膜１１３及び第２のＣｕ膜１１４からなる第２の配線１１６とを有する。
ここで、第１の実施形態に係る半導体装置は、第１のＣｕ膜１０４のライナー絶縁膜１０６の下の部分に前記プラグ１１５の径よりも大きい径を有する凹部を有しており、第２のバリア金属膜１１１は、凹部を埋め込むように形成されている。そして、凹部に埋め込まれた第２のバリア金属膜１１１の膜厚は、プラグ１１５の側壁に形成された第２のバリア金属膜１１１の膜厚よりも厚くなっている。これにより、ライナー絶縁膜１０６と第１の層間絶縁膜１０１との界面に欠陥が生じにくくなっており、ストレスマイグレーション耐性が大きく向上している。
また、プラグ１１５と第１の配線１０５の接合部分には第３のバリア金属膜１１３のみが存在し、プラグ１１５の側面と第２の配線１１６の側面及び底面には第２のバリア金属膜１１１と第３のバリア金属膜１１３が形成されている。これにより、プラグ１１５と第１の配線１０５との接合面積を確保することができるため、配線抵抗の上昇を抑制することができる。また、配線間に電流が流れる際の電界集中が緩和され、エレクトロマイグレーションの発生を抑えることができる。
なお、バリア金属膜の厚みは、プラグ１１５と第１の配線１０５の接合部分では約２ｎｍ、凹部に埋め込まれた部分では約１０ｎｍ、プラグ１１５の側面及び第２の配線１１６の側面および底面では約４ｎｍとなっている。
また、第１の配線１０５に突き刺さるように形成されたプラグ１１５は、角に丸みを帯びた下に凸な形状を有しているので、プラグ１１５の底面が平坦な場合に比べて第２のバリア金属膜１１１にストレスが集中しにくくなっている。
次に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図２（ａ）〜（ｋ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
まず、図２（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１００上にＣＶＤ法により第１の層間絶縁膜１０１を形成する。ここで、第１の層間絶縁膜１０１は、酸化シリコン（ＳｉＯ）、炭素含有酸化シリコン（ＳｉＯＣ）、炭素含有窒化シリコン（ＳｉＣＮ）等からなる比誘電率が５以下の低誘電率膜である。次に、ドライエッチングにより、第１の層間絶縁膜１０１に第１のトレンチを形成する。ここで、第１のトレンチは、深さ２００ｎｍ、幅１００ｎｍである。次に、スパッタ法により、第１のトレンチを覆うように第１の層間絶縁膜１０１上に窒化タンタル（ＴａＮ）膜及びタンタル（Ｔａ）膜とからなる厚さ５ｎｍの第１のバリア金属膜１０３を形成する。次に、スパッタ法により、第１のトレンチを覆うように第１のバリア金属膜１０３上にシードＣｕ膜（図示せず）を形成する。次に、めっき法により、第１のトレンチを埋め込むようにシードＣｕ膜の上に厚さ４００ｎｍの第１のＣｕ膜１０４を形成する。次に、ＣＭＰ法により、第１の層間絶縁膜１０１の上面が露出するまで第１のＣｕ膜１０４及び第１のバリア金属膜１０３を研磨して第１のトレンチに第１のバリア金属膜１０３と、第１のＣｕ膜１０４とからなる第１の配線１０５を形成する。
次に、図２（ｂ）に示すように、第１の配線１０５を含む第１の層間絶縁膜１０１上にＣＶＤ法を用いて厚さ５０ｎｍのライナー絶縁膜１０６、厚さ４００ｎｍの第２の層間絶縁膜１０７を順次形成する。ここで、第２の層間絶縁膜１０７は、酸化シリコン（ＳｉＯ）、炭素含有酸化シリコン（ＳｉＯＣ、ＳｉＯＣＮ）等からなる比誘電率が５以下の低誘電率膜である。また、ライナー絶縁膜１０６は、炭化シリコン（ＳｉＣ）、窒化シリコン（ＳｉＮ）、炭窒化シリコン（ＳｉＣＮ）等、酸素を含まない比誘電率が５以下の絶縁体であって、ドライエッチングにおいて第２の層間絶縁膜１０７に対して選択性を有する材料で構成されている。
次に、図２（ｃ）に示すように、フォトレジスト（図示せず）をマスクとして用いて、ドライエッチングにより第２の層間絶縁膜１０７の一部を除去して、ライナー絶縁膜１０６を露出させる。このとき、ライナー絶縁膜１０６はエッチングストッパとして機能する。
次に、図２（ｄ）に示すように、第２の層間絶縁膜１０７におけるライナー絶縁膜１０６が露出している部分の上部の領域をドライエッチングにより除去して第２のトレンチ１０８を形成する。第２のトレンチ１０８は、深さ２００ｎｍ、幅１００ｎｍ程度である。
次に、図２（ｅ）に示すように、ライナー絶縁膜１０６の露出した部分をドライエッチングにより除去して第１のビア１０９を形成し、第１のビア１０９の底面に第１のＣｕ膜１０４を露出させる。
次に、図２（ｆ）に示すように、Ｃｕを溶解できるアルカリ溶液または酸性溶液を用いて第１のＣｕ膜１０４の一部を溶解させる。これにより、ライナー絶縁膜１０６の下の部分の第１のＣｕ膜１０４に第１のビア１０９よりも幅が１０ｎｍ程度大きい凹部１１０を形成する。この凹部１１０の底面はほぼ平坦になっており、凹部１１０の深さは、例えば、１０ｎｍである。ここで、アルカリ溶液としては、濃度０．１Ｍのアンモニア水または濃度０．１Ｍの硝酸溶液等を用いる。その後、半導体装置に対し、真空中にて１００℃以上４００℃以下の範囲の熱処理を施す。ここで、熱処理は窒素（Ｎ2）、水素（Ｈ2）、アルゴン（Ａｒ）またはこれらの混合ガス等、第１のＣｕ膜１０４に対して還元性を有する雰囲気中、もしくは酸化力の弱い雰囲気中にて行う。
次に、図２（ｇ）に示すように、真空中に半導体装置を保持したまま、スパッタ法によってＴａＮ膜及びＴａ膜からなる第２のバリア金属膜１１１を形成する。ここで、スパッタ法による第２のバリア金属膜１１１の形成は段差被覆性が低いため、第１のＣｕ膜１０４の凹部１１０のうちライナー絶縁膜１０６の下の部分、すなわち、凹部１１０の側面及び凹部１１０の底面における第１のビア１０９の幅よりも広くなっている部分には第２のバリア金属膜１１１は形成されない。したがって、第２のバリア金属膜１１１は、凹部１１０の底面、第１のビア１０９の側面及び第２のトレンチ１０８の側面及び底面に形成される。このとき、図３（ａ）に示すように、凹部１１０の底面に形成された第２のバリア金属膜１１１の膜厚Ｍ1は、第２の層間絶縁膜１０７の上に形成された第２のバリア金属膜１１１の膜厚Ｍ2よりも薄くなる。例えば、第２の層間絶縁膜１０７の上に形成された第２のバリア金属膜１１１の膜厚Ｍ2が２０ｎｍ〜３０ｎｍである場合、凹部１１０の底面に形成された第２のバリア金属膜１１１の膜厚Ｍ1は２ｎｍ〜５ｎｍとなる。また、凹部１１０の底面に形成された第２のバリア金属膜１１１の膜厚Ｍ1は、凹部１１０の深さＤ1より浅くなるように形成される。なお、第２のバリア金属膜１１１は、Ｔａ膜、タングステン（Ｗ）膜、ルテニウム（Ｒｕ）膜など高融点の金属膜や、これらの金属膜に窒素（Ｎ）、炭素（Ｃ）、シリコン（Ｓｉ）などがドープされた膜、もしくは、これらの積層膜で構成されていてもよい。また、第２のバリア金属膜１１１はＣＶＤ法を用いて形成することもできる。
次に、図２（ｈ）に示すように、図２（ｆ）に示す第２のバリア金属膜１１１の形成工程で用いられたのと同じチェンバー内で、第２のバリア金属膜１１１をリスパッタする。これにより、凹部１１０の底面に形成された第２のバリア金属膜１１１が除去されて凹部１１０における第１のビア１０９の幅よりも広くなっている部分を埋め込むように、凹部１１０の側面に再付着する。また、リスパッタによって第１のＣｕ膜１０４の一部も削られて、第１のビア１０９は角に丸みを帯びた下に凸な形状を有する第２のビア１１２となる。ここで、ライナー絶縁膜１０６の下の部分に形成された第２のバリア金属膜１１１が、第２のビア１１２の側面に形成された第２のバリア金属膜１１１とつら位置になるように、すなわち、第２のビア１１２の内径が凹部１１０が形成されている部分とそうでない部分とで等しくなるようにリスパッタを行ってもよい。この場合、第２のビア１１２へのＣｕの埋め込みが容易になる。
次いで、図２（ｉ）に示すように、スパッタ法によって第２のビア１１２および第２のトレンチ１０８を覆うように、厚さ２ｎｍの第３のバリア金属膜１１３を形成する。このとき、図３（ｂ）に示すように、第２のビア１１２の底面に形成されたバリア金属膜は第３のバリア金属膜１１３のみとなるため、第２のバリア金属膜１１１と第３のバリア金属膜１１３とが形成されている第２の層間絶縁膜１０７の上、第２のビア１１２の側面、第２のトレンチ１０８の側面及び底面に形成されたバリア金属膜の膜厚よりも薄くなる。
次に、図２（ｊ）に示すように、スパッタ法によって第３のバリア金属膜１１３の上に、第２のビア１１２及び第２のトレンチ１０８を覆うように厚さ４０ｎｍのシードＣｕ膜（図示せず）を形成する。このシードＣｕ膜はＣＶＤ法によって形成してもよい。その後、電解メッキ法により、このシードＣｕ膜上に第２のビア１１２及び第２のトレンチ１０８を埋めるように、第２のＣｕ膜１１４を形成する。なお、シードＣｕ膜をＣｕと他の金属との合金としてもよい。また、電解メッキ法に代えて無電解メッキ法を用いてもよい。
次に、図２（ｋ）に示すように、ＣＭＰ法を用いて第２の層間絶縁膜１０７が露出するまで第２のＣｕ膜１１４及び第３のバリア金属膜１１３及び第２のバリア膜１１１を研磨する。これにより、第２のビア１１２に、第２のバリア金属膜１１１、第３のバリア金属膜１１３及び第２のＣｕ膜１１４からなるプラグ１１５を形成し、第２のトレンチ１０８に、第２のバリア金属膜１１１、第３のバリア金属膜１１３及び第２のＣｕ膜１１４からなる第２の配線１１６を形成する。
本発明の第１の実施形態に係る半導体装置の製造方法によれば、図２（ｈ）に示すリスパッタ工程の前に、図２（ｆ）に示す凹部１１０を形成する工程を有しているため、第１のビア１０９の底面の第２のバリア金属膜１１１を除去し、第２のビア１１２を形成する工程を一工程で行うことができる。また、図２（ｈ）に示すリスパッタ工程により、第２のバリア金属膜１１１をライナー絶縁膜１０６の下の部分の凹部１１０の側面及び凹部１１０の底面における第１のビア１０９の幅よりも広くなっている部分に埋めることができるため、第１の配線１０５とプラグ１１５との接触面積を確保することができる。
なお、ライナー絶縁膜１０６は、第１のＣｕ膜１０４が第２の層間絶縁膜１０７に拡散するのを防止することができる。
また、第１の配線１０５、プラグ１１５及び第２の配線１１６の配線の主材料としてＣｕを用いたが、配線の一部にＣｕ以外の不純物を添加したり、Ｃｕ以外の金属を用いてもよい。
さらに、図２（ｆ）に示す工程において、アルカリ溶液または酸性溶液を用いたウェットエッチングを行う代わりに、第１のＣｕ膜１０４の露出部分をアッシングまたは熱処理により変性させた後、薬液を用いて変性部分を除去してもよい。この際のアッシングまたは熱処理は、酸素雰囲気あるいはフッ素雰囲気中で行う。例えばＯ2雰囲気中で半導体装置をアッシングする場合、第１のＣｕ膜１０４の露出部分は酸化される。その後、酸性の洗浄溶液（例えば希硫酸）を用いて酸化された部分を除去することで凹部１１０を形成することができる。この方法によれば、アッシングを行う時間によって第１のＣｕ膜１０４の酸化量を調節できるので、凹部１１０の形状を設計通りに形成することが容易になる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造装置及びその製造方法について説明する。
図４は、本発明の第２の実施形態に係る半導体装置の断面図である。
本発明の第２の実施形態に係る半導体装置は、半導体基板２００上に設けられた第１の層間絶縁膜２０１と、第１の層間絶縁膜２０１に形成された第１のバリア金属膜２０３及び第１のＣｕ膜２０４からなる第１の配線２０５と、第１の層間絶縁膜２０１及び第１の配線２０５上に形成されたライナー絶縁膜２０６と、ライナー絶縁膜２０６上に形成された第２の層間絶縁膜２０７と、第２の層間絶縁膜２０７に第１のＣｕ膜２０４の上部に突き刺さるように形成された第２のバリア金属膜２１１、第３のバリア金属膜２１３及び第２のＣｕ膜２１４からなるプラグ２１５と、第２の層間絶縁膜２０７のプラグ２１５の上に形成された第２のバリア金属膜２１１、第３のバリア金属膜２１３及び第２のＣｕ膜２１４からなる第２の配線２１６とを有する。
ここで、第２の実施形態に係る半導体装置は、ライナー絶縁膜２０６に前記プラグ２１５の径よりも大きい径を有する凹部を有しており、第２のバリア金属膜２１１は、凹部を埋め込むように形成されている。そして、凹部に埋め込まれた第２のバリア金属膜２１１の膜厚は、プラグ２１５の側壁に形成された第２のバリア金属膜２１１の膜厚よりも厚くなっている。これにより、ライナー絶縁膜２０６と第１の層間絶縁膜２０１との界面に欠陥が生じにくくなっており、ストレスマイグレーション耐性が大きく向上している。
また、プラグ２１５と第１の配線２０５の接合部分には第３のバリア金属膜２１３のみが存在し、プラグ２１５の側面と第２の配線２１６の側面及び底面には第２のバリア金属膜２１１と第３のバリア金属膜２１３が形成されている。これにより、プラグ２１５と第１の配線２０５との接合面積を確保することができるため、配線抵抗の上昇を抑制することができる。また、配線間に電流が流れる際の電界集中が緩和され、エレクトロマイグレーションの発生を抑えることができる。
なお、バリア金属膜の厚みは、プラグ１１５と第１の配線１０５との接合部分では約２ｎｍ、凹部に埋め込まれた部分では約１０ｎｍ、プラグ２１５の側面及び第２の配線２１６の側面および底面では約４ｎｍとなっている。
また、第１の配線２０５に突き刺さるように形成されたプラグ２１５は、角に丸みを帯びた下に凸な形状を有しているので、プラグ２１５の底面が平坦な場合に比べて第２のバリア金属膜２１１にストレスが集中しにくくなっている。
図５（ａ）〜（ｊ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図５（ａ）に示すように、第１の実施形態で説明した方法と同様の方法によって、半導体基板２００上に設けられた第１の層間絶縁膜２０１と、第１の層間絶縁膜２０１に形成され、第１のバリア金属膜２０３と第１のＣｕ膜２０４からなる第１の配線２０５を形成する。
次に、図５（ｂ）に示すように、第１の配線２０５を含む第１の層間絶縁膜２０１上にＣＶＤ法を用いて厚さ３０ｎｍのライナー絶縁膜２０６、第２の層間絶縁膜２０７を順次形成する。ここで、本発明の第２の実施形態に係る方法では、ライナー絶縁膜２０６を、第１のＣｕ膜２０４及び第２の層間絶縁膜２０７に対して選択性を有する材料で構成する。例えば、ライナー絶縁膜２０６の材料としては炭素を多く含むＳｉＣなどが挙げられる。
次に、図５（ｃ）に示すように、フォトレジスト（図示せず）をマスクとして用いて、ドライエッチングにより第２の層間絶縁膜２０７の一部を除去して、ライナー絶縁膜２０６を露出させる。このとき、ライナー絶縁膜２０６はエッチングストッパとして機能する。
次に、図５（ｄ）に示すように、第２の層間絶縁膜２０７におけるライナー絶縁膜２０６が露出している部分の上部の領域をドライエッチングにより除去して第２のトレンチ２０８を形成する。第２のトレンチ２０８は、深さ２００ｎｍ、幅１００ｎｍ程度である。
次いで、図５（ｅ）に示すように、Ｎ2あるいはＯ2の割合を増加させた雰囲気中でドライエッチングを行うことにより、ライナー絶縁膜２０６に第１のビア２０９よりも幅が１０ｎｍ大きい凹部２１０を形成する。その後、半導体装置に対し、真空中にて１００℃以上４００℃以下の範囲で前処理を施す。ここで、熱処理は窒素（Ｎ2）、水素（Ｈ2）、アルゴン（Ａｒ）またはこれらの混合ガス等、第１のＣｕ膜２０４に対して還元性を有する雰囲気中、もしくは酸化力の弱い雰囲気中にて行う。
次に、図５（ｆ）に示すように、真空中に半導体装置を保持したまま、スパッタ法によってＴａＮ膜及びＴａ膜からなる第２のバリア金属膜２１１を形成する。ここで、スパッタ法による第２のバリア金属膜２１１の形成は段差被覆性が低いため、凹部２１０の側面及び凹部２１０の底面における第１のビア２０９の幅よりも広くなっている部分に第２のバリア金属膜２１１は形成されない。
したがって、第２のバリア金属膜２１１は、凹部２１０の底面、第１のビア２０９の側面及び第２のトレンチ２０８の側面及び底面に形成される。このとき、凹部２１０の底面に形成された第２のバリア金属膜２１１の膜厚は、第２の層間絶縁膜２０７の上に形成された第２のバリア金属膜２１１の膜厚よりも薄くなる。例えば、第２の層間絶縁膜２０７の上に形成された第２のバリア金属膜２１１の膜厚が２０ｎｍ〜３０ｎｍである場合、凹部２１０の底面における形成された第２のバリア金属膜２１１の膜厚は２ｎｍ〜５ｎｍとなる。また、凹部２１０の底面に形成された第２のバリア金属膜２１１の膜厚は、凹部２１０の深さより浅くなるように形成される。なお、第２のバリア金属膜２１１は、Ｔａ膜、タングステン（Ｗ）膜、ルテニウム（Ｒｕ）膜など高融点の金属膜や、これらの金属膜に窒素（Ｎ）、炭素（Ｃ）、シリコン（Ｓｉ）などがドープされた膜、もしくは、これらの積層膜で構成されていてもよい。また、第２のバリア金属膜２１１はＣＶＤ法を用いて形成することもできる。
続いて、図５（ｇ）に示すように、図５（ｆ）に示す第２のバリア金属膜２１１の形成工程で用いられたのと同じチェンバー内で、第２のバリア金属膜２１１をリスパッタする。これにより、凹部２１０の底面に形成された第２のバリア金属膜２１１が削られて凹部２１０における第１のビア２０９の幅よりも広くなっている部分を埋め込むように、凹部２１０の側面に再付着する。また、リスパッタによって第１のＣｕ膜２０４の上部も削られて、第１のビア２０９は角に丸みを帯びた下に凸な形状を有する第２のビア２１２となる。ここで、凹部２１０に埋め込まれた第２のバリア金属膜２１１と、第２のビア２１２の側面に形成された第２のバリア金属膜２１１とつら位置になるように、すなわち、第２のビア２１２の内径が凹部２１０が形成されている部分とそうでない部分とで等しくなるようにリスパッタを行ってもよい。この場合、第２のビア２１２へのＣｕの埋め込みが容易になる。
次に、図５（ｈ）に示すように、スパッタ法によって第２のビア２１２及び第２のトレンチ２０８を覆うように、厚さ２ｎｍの第３のバリア金属膜２１３を形成する。このとき、第２のビア２１２の底面に形成されたバリア金属膜は第３のバリア金属膜２１３のみとなるため、第２のバリア金属膜２１１と第３のバリア金属膜２１３とが形成されている第２の層間絶縁膜２０７の上、第１のビア２０９の側面、第２のトレンチ２０８の側面及び底面に形成されたバリア金属膜の膜厚よりも薄くなる。
次に、図５（ｉ）に示すように、スパッタ法によって第３のバリア金属膜２１３の上に、第２のビア２１２及び第２のトレンチ２０８を覆うように厚さ４０ｎｍのシードＣｕ膜（図示せず）を形成する。このシードＣｕ膜はＣＶＤ法によって形成してもよい。その後、電解メッキ法により、このシードＣｕ膜上に第２のビア２１２及び第２のトレンチ２０８を埋めるように、第２のＣｕ膜２１４を形成する。なお、シードＣｕ膜をＣｕと他の金属との合金としてもよい。また、電解メッキ法に代えて無電解メッキ法を用いてもよい。
次に、図５（ｊ）に示すように、ＣＭＰ法を用いて第２の層間絶縁膜２０７の上面が露出するまで第２のＣｕ膜２１４及び第３のバリア金属膜２１３及び第２のバリア金属膜２１１を研磨する。これにより、第２のビア２１２に、第２のバリア金属膜２１１、第３のバリア金属膜２１３及び第２のＣｕ膜２１４からなるプラグ２１５を形成し、第２のトレンチ２０８に、第２のバリア金属膜２１１、第３のバリア金属膜２１３及び第２のＣｕ膜２１４からなる第２の配線２１６を形成する。
本発明の第２の実施形態に係る半導体装置の製造方法によれば、図５（ｇ）に示すリスパッタ工程の前に図５（ｅ）に示す凹部２１０を形成する工程を有しているため、第１のビア２０９の底面の第２のバリア金属膜２１１を除去し、第２のビア２１２を形成する工程を一工程で行うことができる。また、図５（ｇ）に示すリスパッタ工程により、第２のバリア金属膜２１１を凹部２１０の側面及び凹部２１０の底面における第１のビア２０９の幅よりも広くなっている部分に埋めることができるため、第１の配線２０５とプラグ２１５との接触面積を確保することができる。
なお、ライナー絶縁膜２０６は、第１のＣｕ膜２０４が第２の層間絶縁膜２０７に拡散するのを防止することができる。
また、第１の配線２０５、プラグ２１５及び第２の配線２１６の配線の主材料としてＣｕを用いたが、配線の一部にＣｕ以外の不純物を添加したり、Ｃｕ以外の金属を用いてもよい。
本発明の第２の実施形態に係る半導体装置の製造方法によれば、第１の実施形態に係る半導体装置の製造方法に比べて第１のＣｕ膜２０４と第３のバリア金属膜２１３とが接触する下に凸な第２のビア２１２の深さをより深くすることができるので、第１のＣｕ膜２０４と第３のバリア金属膜２１３との接触面積をさらに大きくして電気抵抗を小さくすることが可能となる。
本発明は、ダマシン工程によって形成される埋め込み配線を有する半導体装置及びその製造方法に有用である。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｋ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）、（ｂ）は、それぞれ図２（ｇ）、（ｉ）に示す工程終了後の第１の実施形態に係る半導体装置を拡大して示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｊ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｉ）は、従来の半導体装置の製造方法について説明するための断面図である。
符号の説明
１００、２００ 半導体基板
１０１、２０１ 第１の層間絶縁膜
１０３、２０３ 第１のバリア金属膜
１０４、２０４ 第１のＣｕ膜
１０５、２０５ 第１の配線
１０６、２０６ ライナー絶縁膜
１０７、２０７ 第２の層間絶縁膜
１０８、２０８ 第２のトレンチ
１０９、２０９ 第１のビア
１１２、２１２ 第２のビア
１１０、２１０ 凹部
１１１、２１１ 第２のバリア金属膜
１１３、２１３ 第３のバリア金属膜
１１４、２１４ 第２のＣｕ膜
１１５、２１５ プラグ
１１６、２１６ 第２の配線

Claims (19)

  1. 半導体基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜に形成された第１の配線と、
    前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記第２の絶縁膜に形成されたプラグとを備え、
    前記プラグは前記第１の配線に突き刺さるように形成され、第１のバリア膜、第２のバリア膜及び金属膜からなり、
    前記第１の絶縁膜は前記第２の絶縁膜の下の部分に前記プラグよりも径の大きい凹部を有しており、
    前記第１のバリア膜は、前記プラグの側面を覆い、且つ、前記凹部を埋め込むように形成されており、
    前記第２のバリア膜は、前記第１のバリア膜の上から前記プラグの側面を覆い、且つ、前記第１の配線と前記プラグとが接触する部分を覆うように形成されていることを特徴とする半導体装置。
  2. 前記凹部を埋め込むように形成された前記第１のバリア膜の膜厚は、前記プラグの側面に形成された前記第１のバリア膜の膜厚よりも厚くなっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の絶縁膜の前記プラグの上に設けられた第２の配線をさらに有することを特徴とする請求項１に記載の半導体装置。
  4. 前記第２の絶縁膜は、ライナー膜と、前記ライナー膜の上に形成された層間絶縁膜とを含むことを特徴とする請求項１に記載の半導体装置。
  5. 半導体基板上に形成された第１の絶縁膜と、
    前記第１の絶縁膜に形成された第１の配線と、
    前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記第２の絶縁膜上に形成された第３の絶縁膜と、
    前記第２の絶縁膜及び前記第３の絶縁膜に形成されたプラグとを備え、
    前記プラグは前記第１の配線に突き刺さるように形成され、第１のバリア膜、第２のバリア膜及び金属膜からなり、
    前記第２の絶縁膜は前記プラグの径よりも大きく後退しており、
    前記第１のバリア膜は、前記プラグの側面を覆い、且つ、前記第２の絶縁膜の後退した部分を埋め込むように形成されており、
    前記第２のバリア膜は、前記第１のバリア膜の上から前記プラグの側面を覆い、且つ、前記第１の配線と前記プラグとが接触する部分を覆うように形成されていることを特徴とする半導体装置。
  6. 前記凹部を埋め込むように形成された前記第１のバリア膜の膜厚は、前記プラグの側面に形成された前記第１のバリア膜の膜厚よりも厚くなっていることを特徴とする請求項５に記載の半導体装置。
  7. 前記第２の絶縁膜の前記プラグの上に設けられた第２の配線をさらに有することを特徴とする請求項５に記載の半導体装置。
  8. 前記第２の絶縁膜は、前記第１の絶縁膜及び前記第３の絶縁膜に対してエッチングにおける選択性を有する材料からなることを特徴とする請求項５に記載の半導体装置。
  9. 半導体基板上に形成された第１の絶縁膜に第１の溝を形成し、前記第１の溝にバリア膜及び第１の金属膜からなる第１の配線を形成する工程（ａ）と、
    前記第１の絶縁膜の上に第２の絶縁膜を形成する工程（ｂ）と、
    前記第２の絶縁膜を除去して前記第１の金属膜を露出させて第２の溝を形成する工程（ｃ）と、
    前記第２の溝に露出した前記第１の金属膜の上部を除去して前記第２の溝の径よりも大きい凹部を形成する工程（ｄ）と、
    前記凹部の底面及び前記第２の溝の側面を覆うように第１のバリア膜を形成する工程（ｅ）と、
    前記凹部の底面に形成された前記第１のバリア膜を除去し、前記凹部の側面に堆積させる工程（ｆ）と、
    前記第１のバリア膜の上から前記凹部及び前記第２の溝を覆うように第２のバリア膜を形成する工程（ｇ）と、
    前記第２のバリア膜の上から前記凹部及び前記第２の溝を埋めるように第２の金属膜を形成する工程（ｈ）と、
    前記第１のバリア膜、第２のバリア膜及び前記第２の金属膜を除去して前記第２の絶縁膜を露出させてプラグを形成する工程（ｉ）とを有することを特徴とする半導体装置の製造方法。
  10. 半導体基板上に形成された第１の絶縁膜に第１の溝を形成し、前記第１の溝にバリア膜及び第１の金属膜からなる第１の配線を形成する工程（ａ）と、
    前記第１の絶縁膜の上に第２の絶縁膜及び第３の絶縁膜を順次形成する工程（ｂ）と、
    前記第２の絶縁膜及び第３の絶縁膜を除去して前記第１の金属膜を露出させて第２の溝を形成する工程（ｃ）と、
    前記第２の絶縁膜を後退させて前記第２の溝の径よりも大きい凹部を形成する工程（ｄ）と、
    前記凹部の底面及び前記第２の溝の側面を覆うように第１のバリア膜を形成する工程（ｅ）と、
    前記凹部の底面に形成された前記第１のバリア膜を除去し、前記凹部の側面に堆積させる工程（ｆ）と、
    前記第１のバリア膜の上から前記凹部及び前記第２の溝を覆うように第２のバリア膜を形成する工程（ｇ）と、
    前記第２のバリア膜の上から前記凹部及び前記第２の溝を埋めるように第２の金属膜を形成する工程（ｈ）と、
    前記第１のバリア膜、第２のバリア膜及び前記第２の金属膜を除去して前記第２の絶縁膜を露出させてプラグを形成する工程（ｉ）とを有することを特徴とする半導体装置の製造方法。
  11. 前記工程（ｃ）の前に、前記第２の絶縁膜における前記第１の配線の上部に第３の溝を形成する工程（ｘ）をさらに有し、
    前記工程（ｃ）では、前記第３の溝の下部に前記第２の溝を形成し、
    前記工程（ｅ）では、前記第３の溝の側面及び底面をも覆うように第１のバリア膜を形成し、
    前記工程（ｇ）では、前記第３の溝をも覆うように第２のバリア膜を形成し、
    前記工程（ｈ）では、前記第３の溝をも埋めるように第２の金属膜を形成し、
    前記工程（ｉ）では、第２の配線を形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記工程（ｄ）では、前記第２の溝に露出した前記第１の金属膜の上部を酸化した後に、酸化された部分を洗浄により除去することによって前記凹部を形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  13. 前記工程（ｄ）では、前記第２の溝に露出した前記第１の金属膜の上部を熱酸化した後に、酸化された部分を洗浄により除去することによって前記凹部を形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  14. 前記工程（ｄ）では、前記第２の溝に露出した前記第１の金属膜の上部をアッシングによって酸化した後に、酸化された部分を洗浄により除去することによって前記凹部を形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  15. 前記工程（ｄ）では、前記第２の溝に露出した前記第１の金属膜の上部を酸性溶液またはアルカリ溶液を用いたウエットエッチングを用いて除去することによって前記凹部を形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  16. 前記工程（ｅ）において、前記凹部の底面に形成された第１のバリア膜の膜厚は、前記凹部の深さよりも浅くなるように形成されていることを特徴とする請求項９に記載の半導体装置の製造方法。
  17. 前記工程（ｅ）において、前記凹部の底面に形成された第１のバリア膜の膜厚は、前記第２の絶縁膜の膜厚よりも薄くなることを特徴とする請求項１０に記載の半導体装置の製造方法。
  18. 前記工程（ｆ）において、前記凹部の側面に堆積された前記第１のバリア膜の膜厚は、前記第２の溝の側面に形成された第１のバリア膜の膜厚よりも厚くなっていることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  19. 前記工程（ｆ）において、前記凹部の内径が前記２の溝の内径と等しくなっていることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
JP2005299398A 2005-10-13 2005-10-13 半導体装置及びその製造方法 Pending JP2007109894A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005299398A JP2007109894A (ja) 2005-10-13 2005-10-13 半導体装置及びその製造方法
US11/483,668 US20070085211A1 (en) 2005-10-13 2006-07-11 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005299398A JP2007109894A (ja) 2005-10-13 2005-10-13 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2007109894A true JP2007109894A (ja) 2007-04-26

Family

ID=37947408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005299398A Pending JP2007109894A (ja) 2005-10-13 2005-10-13 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20070085211A1 (ja)
JP (1) JP2007109894A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008130045A1 (ja) 2007-04-18 2008-10-30 Canon Kabushiki Kaisha インクジェット記録媒体およびその製造方法
JP2008277531A (ja) * 2007-04-27 2008-11-13 Fujitsu Microelectronics Ltd 半導体装置の製造方法および半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
KR100815946B1 (ko) * 2006-12-29 2008-03-21 동부일렉트로닉스 주식회사 반도체 소자
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
US8030778B2 (en) * 2007-07-06 2011-10-04 United Microelectronics Corp. Integrated circuit structure and manufacturing method thereof
US10396012B2 (en) 2016-05-27 2019-08-27 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US10312181B2 (en) 2016-05-27 2019-06-04 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
CN107591357B (zh) * 2016-07-07 2020-09-04 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
CN108573949B (zh) * 2017-03-08 2022-04-05 三星电子株式会社 集成电路器件及其制造方法
KR102217242B1 (ko) 2017-03-08 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10580696B1 (en) * 2018-08-21 2020-03-03 Globalfoundries Inc. Interconnects formed by a metal displacement reaction
US20220051974A1 (en) * 2020-08-13 2022-02-17 Changxin Memory Technologies, Inc. Semiconductor structure and method for manufacturing semiconductor structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246467A (ja) * 2001-02-12 2002-08-30 Samsung Electronics Co Ltd 半導体装置及びその形成方法
JP2003197739A (ja) * 2001-12-13 2003-07-11 Samsung Electronics Co Ltd 半導体装置及びその形成方法
JP2003249547A (ja) * 2002-02-22 2003-09-05 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
WO2004053926A2 (en) * 2002-12-11 2004-06-24 International Business Machines Corporation A method for depositing a metal layer on a semiconductor interconnect structure
JP2006024905A (ja) * 2004-06-10 2006-01-26 Renesas Technology Corp 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246467A (ja) * 2001-02-12 2002-08-30 Samsung Electronics Co Ltd 半導体装置及びその形成方法
JP2003197739A (ja) * 2001-12-13 2003-07-11 Samsung Electronics Co Ltd 半導体装置及びその形成方法
JP2003249547A (ja) * 2002-02-22 2003-09-05 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
WO2004053926A2 (en) * 2002-12-11 2004-06-24 International Business Machines Corporation A method for depositing a metal layer on a semiconductor interconnect structure
JP2006024905A (ja) * 2004-06-10 2006-01-26 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008130045A1 (ja) 2007-04-18 2008-10-30 Canon Kabushiki Kaisha インクジェット記録媒体およびその製造方法
JP2008277531A (ja) * 2007-04-27 2008-11-13 Fujitsu Microelectronics Ltd 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US20070085211A1 (en) 2007-04-19

Similar Documents

Publication Publication Date Title
JP2007109894A (ja) 半導体装置及びその製造方法
US7741226B2 (en) Optimal tungsten through wafer via and process of fabricating same
JP4350337B2 (ja) 半導体装置
JP4832807B2 (ja) 半導体装置
US7507659B2 (en) Fabrication process of a semiconductor device
JP2012209287A (ja) 半導体装置および半導体装置の製造方法
JP2009147137A (ja) 半導体装置およびその製造方法
JP2005340808A (ja) 半導体装置のバリア構造
US20220223537A1 (en) Method for fabricating interconnection using graphene
US20150333009A1 (en) Enhancing barrier in air gap technology
US10276397B2 (en) CVD metal seed layer
JP2007208170A (ja) 半導体装置及びその製造方法
US8497208B2 (en) Semiconductor device and method for manufacturing the same
JP2000156406A (ja) 半導体装置およびその製造方法
JP2006351732A (ja) 半導体装置の製造方法
US20140001633A1 (en) Copper interconnect structure and method for fabricating thereof
JP2007073722A (ja) 洗浄方法および半導体装置の製造方法
US20140008799A1 (en) Method for fabricating metal line and device with metal line
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
JP2009170665A (ja) 半導体装置および半導体装置の製造方法
KR100737701B1 (ko) 반도체 소자의 배선 형성 방법
JP2009266999A (ja) 半導体装置、およびその製造方法
JP2007194566A (ja) 半導体装置およびその製造方法
JP2007165603A (ja) 配線構造の製造方法
JP2006203019A (ja) 半導体装置及びその形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080901

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100416

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120214

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120612