JP2007096266A - 集積回路装置及び電子機器 - Google Patents
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Abstract
【課題】 ノイズの悪影響等を低減できる集積回路装置及び電子機器を提供すること。
【解決手段】 集積回路装置は、シリアルバスを介してデータ転送を行う高速I/F回路ブロックHBと、表示制御信号を生成するドライバ用ロジック回路ブロックLBを含む。高速I/F回路ブロックHBが含むトランジスタNTR1は、第2導電型ウェルPWLHに形成され、トランジスタPTR1は、PWLHを囲むように第2導電型基板PSUBに形成された第1導電型ウェルNWLHに形成される。ドライバ用ロジック回路ブロックLBが含むトランジスタNTR2、PTR2は、高速I/F回路ブロックHB用の第1導電型ウェルNWLHの領域以外の領域に形成される。
【選択図】 図5
【解決手段】 集積回路装置は、シリアルバスを介してデータ転送を行う高速I/F回路ブロックHBと、表示制御信号を生成するドライバ用ロジック回路ブロックLBを含む。高速I/F回路ブロックHBが含むトランジスタNTR1は、第2導電型ウェルPWLHに形成され、トランジスタPTR1は、PWLHを囲むように第2導電型基板PSUBに形成された第1導電型ウェルNWLHに形成される。ドライバ用ロジック回路ブロックLBが含むトランジスタNTR2、PTR2は、高速I/F回路ブロックHB用の第1導電型ウェルNWLHの領域以外の領域に形成される。
【選択図】 図5
Description
本発明は、集積回路装置及び電子機器に関する。
近年、EMIノイズの低減などを目的としたインターフェースとしてLVDS(Low Voltage Differential Signaling)などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
一般的な携帯電話機は、電話番号入力や文字入力のためのボタンが設けられる第1の機器部分と、LCD(Liquid Crystal Display)やカメラデバイスが設けられる第2の機器部分と、第1、第2の機器部分を接続するヒンジなどの接続部分により構成される。従って、第1の機器部分に設けられる第1の回路基板と、第2の機器部分に設けられる第2の回路基板との間のデータ転送を、小振幅の差動信号を用いた高速シリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。
ところで、液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ(LCDドライバ)がある。そして、上述した第1、第2の機器部分の間での高速シリアル転送を実現するためには、シリアルバスを介してデータ転送を行う高速インターフェース回路を表示ドライバに組み込む必要がある。
しかしながら、高速インターフェース回路の差動信号は、電圧振幅が例えば0.1V〜1.0Vというように小さいため、ドライバ回路で発生するノイズの影響を受けやすい。また高速インターフェース回路で生じるノイズがドライバ回路に悪影響を及ぼす可能性もある。
特開2001−222249号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ノイズの悪影響等を低減できる集積回路装置及びこれを含む電子機器を提供することにある。
本発明は、シリアルバスを介してデータ転送を行う高速インターフェース回路ブロックと、表示制御信号を生成するドライバ用ロジック回路ブロックとを含み、前記高速インターフェース回路ブロックが含む第1導電型トランジスタは、第2導電型ウェルに形成され、前記高速インターフェース回路ブロックが含む第2導電型トランジスタは、前記第2導電型ウェルを囲むように第2導電型基板に形成された第1導電型ウェルに形成され、前記ドライバ用ロジック回路ブロックが含む第1導電型トランジスタ、第2導電型トランジスタは、前記高速インターフェース回路ブロック用の前記第1導電型ウェルの領域以外の領域に形成される集積回路装置に関係する。
本発明では、高速インターフェース回路ブロックのトランジスタは、高速インターフェース回路ブロック用の第1導電型ウェルの領域(第1導電型ウェル及び第1導電型ウェルに形成された第2導電型ウェル)に形成される。一方で、ドライバ用ロジック回路ブロック(ドライバ回路)のトランジスタは、高速インターフェース回路ブロック用の第1導電
型ウェルの領域以外の領域(第1導電型ウェルから分離された領域)に形成される。従って、高速インターフェース回路ブロックのトランジスタとドライバ用ロジック回路ブロックのトランジスタを、高速インターフェース回路ブロック用の第1導電型ウェルを障壁にして分離できる。従って、高速インターフェース回路ブロックやドライバ用ロジック回路ブロックで発生したノイズの悪影響を低減でき、伝送品質の向上等を図れる。
型ウェルの領域以外の領域(第1導電型ウェルから分離された領域)に形成される。従って、高速インターフェース回路ブロックのトランジスタとドライバ用ロジック回路ブロックのトランジスタを、高速インターフェース回路ブロック用の第1導電型ウェルを障壁にして分離できる。従って、高速インターフェース回路ブロックやドライバ用ロジック回路ブロックで発生したノイズの悪影響を低減でき、伝送品質の向上等を図れる。
また本発明では、前記ドライバ用ロジック回路ブロックに第1電源を供給するための第1電源線に電気的に接続される基板電位安定化用の第2導電型拡散領域が、前記高速インターフェース回路ブロックを囲むようにリング状に前記第2導電型基板に形成されるようにしてもよい。
このようにすれば、第2導電型拡散領域を用いて、高速インターフェース回路ブロック用の第1導電型ウェルの周縁の第2導電型基板の電位を安定化でき、高速インターフェース回路ブロックで発生したノイズが外部に伝達したり、外部からのノイズが高速インターフェース回路ブロックに伝達するのを効果的に防止できる。
また本発明では、前記高速インターフェース回路ブロックは、シリアルバスを介してシリアルデータを受信するレシーバ回路を含む物理層回路と、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル/パラレル変換回路を含む高速インターフェース用ロジック回路とを含み、前記物理層回路が含む第1導電型トランジスタは、第1の第2導電型ウェルに形成され、前記物理層回路が含む第2導電型トランジスタは、前記第1の第2導電型ウェルを囲むように前記第2導電型基板に形成された第1の第1導電型ウェルに形成され、前記高速インターフェース用ロジック回路が含む第1導電型トランジスタは、第2の第2導電型ウェルに形成され、前記高速インターフェース用ロジック回路が含む第2導電型トランジスタは、前記第2の第2導電型ウェルを囲むように前記第2導電型基板に形成された第2の第1導電型ウェルに形成されるようにしてもよい。
このようにすれば、物理層回路と高速インターフェース用ロジック回路が別ウェルに形成されるようになるため、ノイズの悪影響を更に低減できる。
また本発明では、前記ドライバ用ロジック回路ブロックに第1電源を供給するための第1電源線が前記高速インターフェース回路ブロック内に配線され、配線された前記第1電源線に電気的に接続される基板電位安定化用の第2導電型拡散領域が、前記第1の第1導電型ウェルと前記第2の第1導電型ウェルの間の前記第2導電型基板に形成されるようにしてもよい。
このようにすれば、物理層回路用の第1の第1導電型ウェルと高速インターフェース用ロジック回路用の第2の第1導電型ウェルとの間に介在する第2導電型基板についても、そこに形成される第2導電型拡散領域によりその電位が安定化されるため、ノイズ耐性を向上できる。
また本発明では、集積回路装置の第1の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置され、集積回路装置の前記第1の辺に対向する第3の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置されるようにしてもよい。
このようにすれば、高速インターフェース回路ブロックを集積回路装置の両端を除く領域に配置できるようになる。従って、バンプなどの外部接続端子の接触抵抗を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質を維持できる。
また本発明では、前記高速インターフェース回路ブロックは、シリアルバスを介してシリアルデータを受信するレシーバ回路を含む物理層回路と、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル/パラレル変換回路を含む高速インターフェース用ロジック回路とを含み、前記物理層回路と前記ドライバ用ロジック回路ブロックとの間に前記高速インターフェース用ロジック回路が配置され、且つ、前記物理層回路と前記ドライバ用ロジック回路ブロックとが隣接しないように、前記高速インターフェース回路ブロックが配置されるようにしてもよい。
このようにすれば、高速インターフェース用ロジック回路が物理層回路とドライバ用ロジック回路ブロックの間に介在するようになり、物理層回路とドライバ用ロジック回路ブロックとの距離を離すことが可能になる。従って、ドライバ用ロジック回路ブロックや物理層回路で発生したノイズの悪影響を低減でき、伝送品質の向上等を図れる。
また本発明では、前記高速インターフェース回路ブロックはパッド領域を含むマクロブロックとして形成され、集積回路装置の第2の辺と前記高速インターフェース回路ブロックの第2の辺とが一致するように、前記高速インターフェース回路ブロックが配置されるようにしてもよい。
このようにすれば、ドライバ用ロジック回路ブロックと物理層回路が隣接しないように高速インタフェース回路ブロックを配置することが、容易化される。
また本発明では、前記高速インターフェース回路ブロック以外の他の回路ブロックに電源を供給するための電源線が、前記高速インターフェース回路ブロックの矩形領域を迂回して、前記高速インターフェース回路ブロックの前記矩形領域の3つの辺に沿って配線されるようにしてもよい。
このようにすれば、物理層回路とドライバ用ロジック回路ブロックとの間に、高速インターフェース用ロジック回路のみならず、電源線の配線領域も介在するようになり、物理層回路、ドライバ用ロジック回路ブロック間でのノイズ伝達を更に低減できる。
また本発明では、前記高速インターフェース回路ブロックの第1の辺と前記物理層回路との間に第1の領域が形成され、前記高速インターフェース回路ブロックの前記第1の辺に対向する第3の辺と前記物理層回路との間に第2の領域が形成されるように、前記物理層回路が配置されるようにしてもよい。
このようにすれば、物理層回路とドライバ用ロジック回路ブロックとの間の距離を離すことが可能になり、ノイズの悪影響を低減できる。
また本発明では、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、前記第1〜第Nの回路ブロックは、前記高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック以外の回路ブロックとを含み、前記高速インターフェース回路ブロックは、前記第1〜第Nの回路ブロックのうちの第M(2≦M≦N−1)の回路ブロックとして配置されるようにしてもよい。
本発明によれば、高速インターフェース回路ブロックが、第1〜第Nの回路ブロックのうちの両端の回路ブロックを除く第Mの回路ブロックとして配置される。従って、バンプなどの外部接続端子の接触抵抗を原因とするインピーダンス不整合を低減でき、高速シリ
アル転送の信号品質を維持できる。
アル転送の信号品質を維持できる。
また本発明では、前記Mは、[N/2]−2≦M≦[N/2]+3([X]はXを越えない最大の整数)であってもよい。
このようにすれば、高速インターフェース回路ブロックが集積回路装置の中央付近に配置されるようになるため、外部接続端子の接触抵抗を原因とするインピーダンス不整合を更に抑えることができる。
また本発明では、前記第Mの回路ブロックは、前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとを含み、前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前記第2の方向に沿って配置されるようにしてもよい。
このようにすれば、高速インターフェース回路ブロックとドライバ用ロジック回路ブロックとの間の信号線をショートパスで接続でき、レイアウト効率を向上できる。
また本発明では、前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前記第1の方向に沿って配置されるようにしてもよい。
このようにすれば、高速インターフェース回路ブロックの第2の方向での高さを、十分な高さに確保できるようになり、レイアウトを容易化できる。
また本発明では、前記第1〜第Nの回路ブロックは、階調電圧を生成する階調電圧生成回路ブロックと、前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動する少なくとも1つのデータドライバブロックを含み、前記階調電圧生成回路ブロックは、前記ドライバ用ロジック回路ブロックと前記データドライバブロックとの間に配置されるようにしてもよい。
このようにすれば、ドライバ用ロジック回路ブロックと階調電圧生成回路ブロックとの間の信号線と、階調電圧生成回路ブロックとデータドライバブロックとの間の信号線をショートパスで接続できるようになり、レイアウト効率を向上できる。
また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.回路構成
図1に本実施形態の集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図1に限定されるものではなく、種々の変形実施が可能である。例えば図1の構成要素の一部を省略したり、図1に示されるもの以外の構成要素を含んでいてもよい。
図1に本実施形態の集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図1に限定されるものではなく、種々の変形実施が可能である。例えば図1の構成要素の一部を省略したり、図1に示されるもの以外の構成要素を含んでいてもよい。
メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を
行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。
行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。
ロジック回路40(ドライバ用ロジック回路)は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路40は例えばゲートアレイ(G/A)などの自動配置配線により形成できる。制御回路42は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路110に階調特性(γ特性)の調整データ(γ補正データ)を出力したり、電源回路90の電圧生成を制御する。またローアドレスデコーダ24、カラムアドレスデコーダ26、ライト/リード回路28を用いたメモリへのライト/リード処理を制御する。表示タイミング制御回路44は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホストI/F回路46(MPUI/F回路)は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。RGBI/F回路48は、ドットクロックにより動画のRGBデータをメモリに書き込むRGBインターフェースを実現する。なおホストI/F回路46、RGBI/F回路48のいずれか一方のみを設ける構成としてもよい。
高速I/F回路120(シリアルインターフェース回路)は、シリアルバス(高速シリアルバス)を介した高速シリアル転送を実現する。具体的には、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、ホスト(ホストデバイス)との間で高速シリアル転送が実現される。
データドライバ50は表示パネルのデータ線を駆動するための回路であり、図2(A)にその構成例を示す。データラッチ回路52は、メモリ20からのデジタルの画像データをラッチする。D/A変換回路54(電圧選択回路)は、データラッチ回路52にラッチされたデジタルの画像データのD/A変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路110から複数(例えば64段階)の階調電圧(基準電圧)を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路56(駆動回路、バッファ回路)は、D/A変換回路54からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路56の一部(例えば演算増幅器の出力段)をデータドライバ50には含ませずに、他の領域に配置する構成としてもよい。
走査ドライバ70は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号(イネーブル入出力信号)を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号(走査電圧)として表示パネルの各走査線に出力する。なお走査ドライバ70に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。
電源回路90は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を電源電圧として、データドライバ50、走査ドライバ70、階調電圧生成回路110に供給する。
階調電圧生成回路(γ補正回路)110は階調電圧を生成する回路であり、図2(B)にその構成例を示す。選択用電圧生成回路112(電圧分割回路)は、電源回路90で生成された高電圧の電源電圧VDDH、VSSHに基づいて、選択用電圧VS0〜VS25
5(広義にはR個の選択用電圧)を出力する。具体的には選択用電圧生成回路112は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてVDDH、VSSHを、このラダー抵抗回路により分割した電圧を、選択用電圧VS0〜VS255として出力する。階調電圧選択回路114は、ロジック回路40により調整レジスタ116に設定された階調特性の調整データに基づいて、選択用電圧VS0〜VS255の中から、例えば64階調の場合には64個(広義にはS個。R>S)の電圧を選択して、階調電圧V0〜V63として出力する。このようにすれば表示パネルに応じた最適な階調特性(γ補正特性)の階調電圧を生成できる。
5(広義にはR個の選択用電圧)を出力する。具体的には選択用電圧生成回路112は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてVDDH、VSSHを、このラダー抵抗回路により分割した電圧を、選択用電圧VS0〜VS255として出力する。階調電圧選択回路114は、ロジック回路40により調整レジスタ116に設定された階調特性の調整データに基づいて、選択用電圧VS0〜VS255の中から、例えば64階調の場合には64個(広義にはS個。R>S)の電圧を選択して、階調電圧V0〜V63として出力する。このようにすれば表示パネルに応じた最適な階調特性(γ補正特性)の階調電圧を生成できる。
2.高速I/F回路の構成
図1の高速I/F回路120(高速シリアルインターフェース回路)は外部デバイス(ホストプロセッサ等)との間でシリアルバスを介してシリアルデータの転送を行う回路であり、図3(A)にその構成例を示す。なお高速I/F回路120は図3(A)の構成に限定されず、図3(A)の構成要素の一部を省略したり、図3(A)に示されるもの以外の構成要素を含んでいてもよい。
図1の高速I/F回路120(高速シリアルインターフェース回路)は外部デバイス(ホストプロセッサ等)との間でシリアルバスを介してシリアルデータの転送を行う回路であり、図3(A)にその構成例を示す。なお高速I/F回路120は図3(A)の構成に限定されず、図3(A)の構成要素の一部を省略したり、図3(A)に示されるもの以外の構成要素を含んでいてもよい。
物理層回路130(アナログフロントエンド回路、トランシーバ)は、差動信号(差動データ信号、差動ストローブ信号、差動クロック信号)等を用いたシリアルバスを介してデータ(パケット)を受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりデータの送受信が行われる。この物理層回路130はシリアルバスを介してデータを受信するレシーバ回路131を含む。なお物理層回路130はシリアルバスを介してデータを送信するトランスミッタ回路を含んでもよい。またシリアルバスは多チャンネル構成のものであってもよい。
高速I/F用ロジック回路150は高速I/F回路120が内蔵するロジック回路であり、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル/パラレル変換回路162を含む。また高速I/F用ロジック回路150は、物理層の上層であるリンク層やトランザクション層の処理を行うこともできる。例えばシリアルバスを介して物理層回路130が受信したパケットを解析し、パケットのヘッダとデータを分離して、ヘッダを抽出する。また、シリアルバスを介してパケットを送信する場合には、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を物理層回路130に指示する。
高速I/F用ロジック回路150は高速ロジック回路160と低速ロジック回路170を含む。高速ロジック回路160(広義には第1のロジック回路)は、高速クロックで動作するロジック回路である。具体的にはシリアルバスの転送クロックと同等の周波数のクロックで動作する。この高速ロジック回路160はシリアル/パラレル変換回路162を含む。なお物理層回路130がトランスミッタ回路を含む場合には、高速ロジック回路160はパラレル/シリアル変換回路を含むことができる。また高速ロジック回路160は、シリアルバスの転送クロックに相当する高速クロックで動作する他のロジック回路(例えばFIFO、エラスティシティバッファ、分周回路等)を含んでもよい。
低速ロジック回路170(広義には第2のロジック回路)は、高速ロジック回路160の動作クロックよりも低速のクロックで動作するロジック回路である。この低速ロジック回路170はドライバI/F回路172を含む。ドライバI/F回路172は、高速I/F回路120と表示ドライバの内部回路(図1のドライバ用ロジック回路40、ホストI/F回路46)との間のインターフェース処理を行う。具体的にはドライバI/F回路172は、アドレス0信号A0(コマンド/データ識別信号)、ライト信号WR、リード信号RD、パラレルデータ信号PDATA、チップセレクト信号CSなどを含むインターフェース信号を生成して、表示ドライバの内部回路に出力する。なお低速ロジック回路170の一部又は全部を図1のドライバ用ロジック回路40に含めるようにしてもよい。
図3(B)に物理層回路の構成例を示す。図3(B)において、物理層回路140はホストデバイスに内蔵され、物理層回路130は表示ドライバに内蔵される。また136、142、144はトランスミッタ回路であり、132、134、146はレシーバ回路である。また138、148はウェイクアップ検出回路である。ホスト側のトランスミッタ回路142はSTB+/−を駆動する。そしてクライアント側のレシーバ回路132は、駆動により抵抗RT1の両端に発生した電圧を増幅し、ストローブ信号STB_Cを後段の回路に出力する。またホスト側のトランスミッタ回路144はDATA+/−を駆動する。そしてクライアント側のレシーバ回路134は、駆動により抵抗RT2の両端に発生した電圧を増幅し、データ信号DATA_C_HCを後段の回路に出力する。
図3(C)に示すように送信側は、データ信号DATAとクロック信号CLKの排他的論理和をとることで、ストローブ信号STBを生成し、このSTBを高速シリアルバスを介して受信側に送信する。そして受信側は、受信したデータ信号DATAとストローブ信号STBの排他的論理和をとることで、クロック信号CLKを再生する。
なお物理層回路の構成は図3(B)に限定されず、例えば図4(A)(B)に示すような種々の変形実施が可能である。
例えば図4(A)の第1の変形例において、DTO+、DTO−は、ホスト側のトランスミッタ回路242がターゲット側のレシーバ回路232に出力する差動データ信号(OUTデータ)である。CLK+、CLK−は、ホスト側のトランスミッタ回路244がターゲット側のレシーバ回路234に出力する差動クロック信号である。ホスト側はCLK+/−のエッジに同期してDTO+/−を出力する。従ってターゲット側は、CLK+/−を用いてDTO+/−をサンプリングして取り込むことができる。更に図4(A)では、ターゲット側はホスト側から供給されたクロックCLK+/−に基づいて動作する。即ちCLK+/−はターゲット側のシステムクロックになる。このためPLL回路249はホスト側に設けられ、ターゲット側には設けられていない。
DTI+、DTI−はターゲット側のトランスミッタ回路236がホスト側のレシーバ回路246に出力する差動データ信号(INデータ)である。STB+、STB−は、ターゲット側のトランスミッタ回路238がホスト側のレシーバ回路248に出力する差動ストローブ信号である。ターゲット側はホスト側から供給されたCLK+/−に基づいてSTB+/−を生成して出力する。そしてターゲット側はSTB+/−のエッジに同期してDTI+/−を出力する。従ってホスト側は、STB+/−を用いてDTI+/−をサンプリングして取り込むことができる。
また図4(B)の第2の変形例において、データ用のレシーバ回路250は差動データ信号DATA+、DATA−を受信する。そしてレシーバ回路250は、DATA+、DATA−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたシリアルデータSDATAを、後段の高速I/F用ロジック回路150が含むシリアル/パラレル変換回路254に出力する。クロック用のレシーバ回路252は差動クロック信号CLK+、CLK−を受信する。そしてレシーバ回路252は、CLK+、CLK−の信号線間に設けられた図示しない抵抗素子の両端に生じる電圧を増幅し、得られたクロックCLKを後段のPLL回路256に出力する。シリアル/パラレル変換回路254は、データ用レシーバ回路250からのシリアルデータSDATAをサンプリングし、パラレルデータPDATAに変換して出力する。PLL(Phase Locked Loop)回路256は、クロック用レシーバ回路252により受信されたクロックCLKに基づいて、データ用レシーバ回路250で受信されたデータをサンプリングするためのサンプリングクロックSCK(周波数が同一で位相が互いに異なる多相のサンプリングクロック)を、シリアル/パラレル変換回路254に出力する。そしてシリアル/パラレル変換回路254は、このサンプリングクロックを用いて、シリアルデータSDATAをサンプリングし、パラレルデータPDATAを出力する。バイアス回路258は、バイアス電流を制御するためのバイアス電圧VB1、VB2を生成してレシーバ回路250、252に供給する。
例えば携帯電話機などでは、MPU、BBE/APP、画像処理コントローラ(表示コントローラ)などのホストプロセッサは、電話番号入力や文字入力のためのボタンが設けられる携帯電話機の第1の機器部分の第1の回路基板に実装される。また表示ドライバである集積回路装置10は、表示パネル(LCD)やカメラデバイスが設けられる携帯電話機の第2の機器部分の第2の回路基板に実装される。
そして従来は、ホストプロセッサ、集積回路装置10の間でのデータ転送は、CMOS電圧レベルのパラレル転送により実現していた。このため、第1、第2の機器部分を接続するヒンジなどの接続部分を通る配線の本数が多くなって、設計の自由度を妨げたり、EMIノイズが発生するなどの問題があった。
これに対して図3(A)〜図4(B)では、ホストプロセッサ、集積回路装置10の間でのデータ転送は、小振幅のシリアル転送により実現される。従って、第1、第2の機器部部分の接続部分を通る配線の本数を減らすことができると共に、EMIノイズの発生を低減できる。
3.トリプルウェル構造
図3(A)〜図4(B)で説明した高速I/F回路120の物理層回路130は、アナログ回路により構成されており、例えば小振幅の差動信号でデータ転送を行う(シングルエンド転送でもよい)。従って、表示ドライバの内部回路(ドライバ用ロジック回路等)からのノイズにより、物理層回路130のアナログ回路の動作が悪影響を受け、伝送品質が劣化するおそれがある。また逆に、物理層回路130は例えば100〜400Mbpsというような高速な転送レートでデータ転送を行うため、物理層回路130が発生するノイズが、表示ドライバの内部回路の動作に悪影響を及ぼす可能性もある。
図3(A)〜図4(B)で説明した高速I/F回路120の物理層回路130は、アナログ回路により構成されており、例えば小振幅の差動信号でデータ転送を行う(シングルエンド転送でもよい)。従って、表示ドライバの内部回路(ドライバ用ロジック回路等)からのノイズにより、物理層回路130のアナログ回路の動作が悪影響を受け、伝送品質が劣化するおそれがある。また逆に、物理層回路130は例えば100〜400Mbpsというような高速な転送レートでデータ転送を行うため、物理層回路130が発生するノイズが、表示ドライバの内部回路の動作に悪影響を及ぼす可能性もある。
そこで本実施形態では、以下に説明するようにトリプルウェル構造を有効活用してノイズの悪影響を低減している。
即ち図5(A)において本実施形態の集積回路装置は、シリアルバスを介してデータ転送を行う高速I/F回路ブロックHB(図1の120)と、表示制御信号を生成するドライバ用ロジック回路ブロックLB(図1の40)を含む。
そして図5(A)に示すように、高速I/F回路ブロックHBが含むN型トランジスタ(広義には第1導電型トランジスタ)NTR1は、P型ウェル(広義には第2導電型ウェル)PWLHに形成される。また高速I/F回路ブロックHBが含むP型トランジスタ(広義には第2導電型トランジスタ)PTR1は、P型ウェルPWLHを囲むようにP型基板(広義には第2導電型基板)PSUBに形成されたN型ウェル(広義には第1導電型ウェル)NWLHに形成される。
一方、ドライバ用ロジック回路ブロックLB(ドライバ回路)が含むN型トランジスタNTR2、P型トランジスタPTR2は、高速I/F回路ブロックHB用のN型ウェルNWLHには形成されず、NWLHの領域以外の領域に形成される。具体的にはP型トランジスタPTR2は、高速I/F回路ブロックHB用のNWLHとは分離されたN型ウェル
NWLDに形成され、N型トランジスタNTR2は、P型基板PSUBに形成される。このようにすれば、高速I/F回路ブロックHBを構成するトランジスタNTR1、PTR1と、ドライバ用ロジック回路ブロックLBを構成するトランジスタNTR2、PTR2とを、トリプルウェル構造のN型ウェルNWLHにより分離できる。これにより、N型ウェルNWLHを障壁にして、高速I/F回路ブロックHB、ドライバ用ロジック回路ブロックLB間でのノイズ伝達を防止できる。従って、ドライバ用ロジック回路ブロックLBが発生するノイズの悪影響を高速I/F回路ブロックHB(物理層回路PHY)が受けにくくなり、シリアル転送の伝送品質を維持できる。また高速I/F回路ブロックHBが発生するノイズの悪影響をドライバ用ロジック回路ブロックLB等が受けにくくなり、誤動作の発生等を防止できる。
NWLDに形成され、N型トランジスタNTR2は、P型基板PSUBに形成される。このようにすれば、高速I/F回路ブロックHBを構成するトランジスタNTR1、PTR1と、ドライバ用ロジック回路ブロックLBを構成するトランジスタNTR2、PTR2とを、トリプルウェル構造のN型ウェルNWLHにより分離できる。これにより、N型ウェルNWLHを障壁にして、高速I/F回路ブロックHB、ドライバ用ロジック回路ブロックLB間でのノイズ伝達を防止できる。従って、ドライバ用ロジック回路ブロックLBが発生するノイズの悪影響を高速I/F回路ブロックHB(物理層回路PHY)が受けにくくなり、シリアル転送の伝送品質を維持できる。また高速I/F回路ブロックHBが発生するノイズの悪影響をドライバ用ロジック回路ブロックLB等が受けにくくなり、誤動作の発生等を防止できる。
なおドライバ用ロジック回路ブロックLBのトランジスタNTR2、PTR2をトリプルウェル構造で実現してもよい。この場合にはトランジスタNTR2をP型ウェルに形成し、そのP型ウェルを囲むようにP型基板PSUBに形成されたN型ウェルにトランジスタPTR2を形成すればよい。
図5(B)に、本実施形態のトリプルウェル構造の詳細例を示す。図5(B)のN型ウェルNWLA1、NWLB1、NWLB2、NWLB3が、図5(A)のN型ウェルNWLHに相当する。また図5(B)のP型ウェルPWLB1が、図5(A)のP型ウェルPWLHに相当する。また図5(B)のN型ウェルNWLB4が、図5(A)のN型ウェルNWLDに相当する。
図5(B)においてNWLA1は深いウェルになっており、NWLB1、NWLB2、NWLB3、NWLB4は浅いウェルになっている。またNWLB2、NWLB3はリング状に形成されている。これにより、P型ウェルPWLHB1を囲むようにN型ウェルを形成できる。またP型ウェルPWLB2、PWLB3には、電源線VSS(広義には第1電源線)に電気的に接続されるP+領域(広義には第2導電型拡散領域)が形成されている。このようなP型ウェルPWLB2、PWLB3やP+領域を設けることで、P型基板PSUBの電位を安定化できる。これにより、高速I/F回路ブロックHBで発生したノイズが外部回路ブロックに伝達したり、外部回路ブロックで発生したノイズがHBに伝達するのを効果的に防止できる。
基板電位安定化用のP+領域(第2導電型拡散領域)は、例えば図6(A)(B)で説明するような手法により形成できる。
図6(A)では、ドライバ用ロジック回路ブロックLBに電源を供給するための電源線VSS(第1電源線)に電気的に接続される基板電位安定化用のP+領域(第2導電型拡散領域)が、高速I/F回路ブロックHBを囲むようにリング状にP型基板PSUB(第2導電型基板)に形成されている。即ちコンタクトにより電源線VSSに電気的に接続されたP+領域のガードリングが、高速I/F回路ブロックHBが形成されるN型ウェルNWLHの周囲を囲むように形成されている。このようにすれば、N型ウェルNWLHの周縁のP型基板PSUBの電位が安定化されるため、高速I/F回路ブロックHBで発生したノイズが、ドライバ用ロジック回路ブロックLB等に伝達するのを効果的に防止できる。
また図6(B)では、高速I/F回路ブロックHBが含む物理層回路PHYは、トリプルウェル構造のN型ウェルNWLH1に形成され、高速I/F用ロジック回路HLは、NWLH1と分離して形成されたトリプルウェル構造のN型ウェルNWLH2に形成される。具体的には物理層回路PHYを構成するN型トランジスタ(第1導電型トランジスタ)は、P型ウェルPWLH1(第1の第2導電型ウェル)に形成される。またPHYを構成
するP型トランジスタ(第2導電型トランジスタ)は、PWLH1を囲むようにPSUBに形成されたN型ウェルNWLH1(第1の第1導電型ウェル)に形成される。
するP型トランジスタ(第2導電型トランジスタ)は、PWLH1を囲むようにPSUBに形成されたN型ウェルNWLH1(第1の第1導電型ウェル)に形成される。
一方、高速I/F用ロジック回路HLを構成するN型トランジスタは、P型ウェルPWLH2(第2の第2導電型ウェル)に形成される。またHLを構成するP型トランジスタは、PWLH2を囲むようにPSUBに形成されたN型ウェルNWLH2(第2の第1導電型ウェル)に形成される。
図6(B)のようにすれば、物理層回路PHYと高速I/F用ロジック回路HLが、トリプルウェル構造の別ウェルに形成される。従ってHLで発生したノイズの悪影響をPHYが受けにくくなり、シリアル転送の伝送品質を維持できる。またPHYで発生したノイズの悪影響もHLが受けにくくなり、誤動作の発生等を防止できる。またHLが形成されるN型ウェルNWLH2が障壁となって、物理層回路PHYとドライバ用ロジック回路ブロックLBとの間でのノイズ伝達も低減できる。
また図6(B)では、ドライバ用ロジック回路ブロックLBの電源線VSSが、高速I/F回路ブロックHB内に配線される。即ち、高速I/F回路ブロックHBの周縁のみならず、図6(B)のA1に示すようにHBの内部にも電源線VSSが配線される。そして、このように配線された電源線VSSに電気的に接続される基板電位安定化用のP+領域(第2導電型拡散領域)が、N型ウェルNWLH1(第1の第1導電型ウェル)とN型ウェルNWLH2(第2の第1導電型ウェル)の間のP型基板PSUBに形成される。
このようにすれば、N型ウェルNWLH1、NWLH2の間に介在するP型基板PSUBについても、そこに形成されるP+領域によりその電位が安定化される。従って、高速I/F用ロジック回路HLで発生したノイズが物理層回路PHYに伝達しにくくなると共に、PHYで発生したノイズもHLに伝達しにくくなる。これにより、伝送品質の維持と誤動作の防止を図れる。即ち高速I/F回路ブロックHBには本来不要な電源線VSSをHB内に配線することで、ノイズの低減を実現できる。また、このように電源線VSSを配線することで、高速I/F回路ブロックHB用の電源線(アナログ回路用電源線等)とVSSとの間の保護回路(静電気保護回路)についても、HB内に効率良くレイアウトできるようになり、レイアウトの効率化と信頼性の向上を両立できる。
なお高速I/F回路ブロックHB内でのN型ウェルやP+領域の形成手法は図6(A)(B)に限定されず、種々の変形実施が可能である。例えば図3(A)の高速ロジック回路160が形成されるN型ウェルと、低速ロジック回路170が形成されるN型ウェルを別ウェルにしてもよい。このようにすれば、ノイズ耐性を更に向上できる。またP+領域の形状を図6(A)(B)とは異なる形状にしてもよい。
4.高速I/F回路の配置
図5(A)〜図6(B)では、トリプルウェル構造を採用したり基板安定用のP+領域を形成することでノイズ耐性を向上している。そして図7(A)(B)では、更に高速I/F回路ブロックHBとドライバ用ロジック回路ブロックLBのレイアウトを工夫することで、ノイズ耐性の更なる向上を図っている。
図5(A)〜図6(B)では、トリプルウェル構造を採用したり基板安定用のP+領域を形成することでノイズ耐性を向上している。そして図7(A)(B)では、更に高速I/F回路ブロックHBとドライバ用ロジック回路ブロックLBのレイアウトを工夫することで、ノイズ耐性の更なる向上を図っている。
即ち図7(A)(B)において集積回路装置10は、高速I/F回路ブロックHBと、表示制御信号を生成するドライバ用ロジック回路ブロックLBを含む。そして高速I/F回路ブロックHBは、物理層回路PHYと高速I/F用ロジック回路HLを含む。そして図7(A)(B)では、物理層回路PHYとドライバ用ロジック回路ブロックLBとの間に高速I/F用ロジック回路HL(HLの少なくとも一部)が配置され(介在し)、PHYとLBとが隣接しないように、高速I/F回路ブロックHBが配置される。具体的には
例えば、高速I/F用ロジック回路HLとドライバ用ロジック回路ブロックLBとが隣接し、且つ、物理層回路PHYとドライバ用ロジック回路ブロックLBとが隣接しないように、高速I/F回路ブロックHBが配置される。
例えば、高速I/F用ロジック回路HLとドライバ用ロジック回路ブロックLBとが隣接し、且つ、物理層回路PHYとドライバ用ロジック回路ブロックLBとが隣接しないように、高速I/F回路ブロックHBが配置される。
例えば図7(A)(B)に示すように集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2としたとする。なお図7(A)(B)では左辺が第1の辺SD1で右辺が第3の辺SD3になっているが、右辺が第1の辺SD1で左辺が第3の辺SD3であってもよい。
この場合に図7(A)では、高速I/F用ロジック回路HLは物理層回路PHYのD2方向側に配置(隣接配置)される。またドライバ用ロジック回路ブロックLBは高速I/F用ロジック回路HLのD2方向側に配置(隣接配置)される。このようにすれば、物理層回路PHY、高速I/F用ロジック回路HL、ドライバ用ロジック回路ブロックLBがD2方向に沿って並ぶようになり、PHYとLBとの間にHLが介在し、PHYとLBが隣接しないようになる。
一方、図7(B)では、高速I/F用ロジック回路HLは物理層回路PHYのD2方向側に配置される。またドライバ用ロジック回路ブロックLBは高速I/F用ロジック回路HLのD1方向側に配置される。このようにしても、PHYとLBとの間にHLが介在し、PHYとLBが隣接しないようになる。
このように図7(A)(B)では、物理層回路PHYとドライバ用ロジック回路ブロックLBの間に高速I/F用ロジック回路HLが介在するため、PHYとLBの間の距離を離すことができる。従って、LBが発生するノイズの悪影響をPHYが受けにくくなり、シリアル転送の伝送品質を維持できる。またPHYが発生するノイズの悪影響をLB等が受けにくくなり、誤動作の発生等を防止できる。
また図7(A)(B)のように配置すれば、前述の図6(B)に示すようにいわゆるトリプルウェル構造を採用することで、物理層回路PHYのトランジスタが形成されるウェルNWLH1と、高速I/F用ロジック回路HLのトランジスタが形成されるウェルNWLH2を別ウェルにして分離できる。従って、HLが形成されるウェルNWLH2を障壁にして、PHY、LB間でのノイズ伝達を防止できるようになる。
また図7(A)(B)では、高速I/F用ロジック回路HLとドライバ用ロジック回路ブロックLBが隣接配置されるため、HLとLBの間での信号線の配線を容易化できる。即ち高速I/F用ロジック回路HLでは、シリアルバスからのシリアルデータがパラレルデータに変換される。このため図3(A)に示すように、高速I/F用ロジック回路HLからドライバ用ロジック回路ブロックLBに対しては、例えばR、G、Bが各8ビットの24ビットのパラレルデータ信号PDATAを出力する必要があり、HLとLBの間の信号配線数は非常に多くなる。従ってHLとLBが隣接して配置されていないと、HL、LB間の多数の信号線の配線領域がデッドスペースになってしまい、レイアウト効率が悪化する。
この点、図7(A)(B)では、高速I/F用ロジック回路HLとドライバ用ロジック回路ブロックLBが隣接配置されるため、HLとLBの間の信号線をショートパスで接続できる。従ってHLとLBの間の信号配線数が多い場合でも、デッドスペースの発生を最小限に抑えることができ、レイアウト効率を向上できる。これにより、ノイズの悪影響の防止とレイアウト効率の向上を両立できる。
5.高速I/F回路ブロックの中央配置
図8(A)は、集積回路装置10をガラス基板11にCOG(Chip On Glass)実装し
た時の様子を示している。COG実装では、金バンプ等が形成された集積回路装置10のチップが、表示パネルのガラス基板11に直接フェースダウンで実装される。こうすることで、LCDモジュールの厚さをLCDガラスの厚さまで薄くすることができる。
図8(A)は、集積回路装置10をガラス基板11にCOG(Chip On Glass)実装し
た時の様子を示している。COG実装では、金バンプ等が形成された集積回路装置10のチップが、表示パネルのガラス基板11に直接フェースダウンで実装される。こうすることで、LCDモジュールの厚さをLCDガラスの厚さまで薄くすることができる。
ところが、このようなCOG実装等を行った場合に、集積回路装置10の両端部のバンプでの接触抵抗が上昇してしまうという問題が判明した。即ち集積回路装置10とガラス基板11の熱膨張係数は異なる。従って、熱膨張係数の差によって生じる応力(熱ストレス)は、E1、E2に示す集積回路装置10の両端部の方が、E3に示す中央部よりも大きくなる。このため、E1、E2に示す両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。例えば図8(C)に示すように10年の経時変化に相当する300サイクルの温度サイクル試験を行った場合に、図8(B)のE3に示す中央部での接触抵抗は、図8(C)のF2に示すように5オーム程度から7オーム程度にしか上昇しない。これに対し、図8(B)のE1、E2に示す両端部での接触抵抗は、図8(C)のF1に示すように20オーム程度に上昇してしまう。特に集積回路装置10がスリムで細長になるほど(チップ形状比SP=LD/Wが大きくなるほど)、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。
ところで、高速I/F回路では、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。しかしながら、高速I/F回路のパッド(DATA+、DATA−等)として、例えば集積回路装置10の両端部のバンプに接続されるパッドを使用すると、F1に示すバンプでの接触抵抗の上昇によって、インピーダンス整合が崩れてしまう。この結果、高速シリアル転送の信号品質が劣化する問題が生じる。
このような問題を解決するために本実施形態では、例えば図7(A)(B)に示すように、高速I/F回路ブロックHBを、集積回路装置10の両端を除く中央付近に配置している。具体的には集積回路装置10の辺SD1と高速I/F回路ブロックHB(HBの辺SE1)との間に、HB以外の回路ブロックを配置する。また集積回路装置10の辺SD3とHB(HBの辺SE3)との間に、HB以外の回路ブロックを配置する。なお高速I/F回路ブロックHB以外の回路ブロックとしては、例えば走査ドライバブロック、データドライバブロック、メモリブロック、ドライバ用ロジック回路ブロック、電源回路ブロック、或いは階調電圧生成回路ブロックなどがある。
図7(A)(B)によれば、高速I/F回路ブロックHBは、集積回路装置10の両端に配置されないようになる。従って図8(C)のF1に示すような接触抵抗の上昇を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質の劣化を低減できる。
6.マクロブロック化、電源配線
図9では、高速I/F回路ブロックHBはパッド領域PDRを含むマクロブロックとして形成される。例えば高速I/F回路ブロックHBは、配線及び回路セル配置が固定化されるハードマクロになっている。具体的には、例えば配線や回路セル配置が手作業のレイアウトにより行われる(配線、配置の一部を自動化してもよい)。そして高速I/F回路ブロックHB内のパッド(電極)も手作業のレイアウトで配置され、パッド位置もハードマクロ内で固定化される。
図9では、高速I/F回路ブロックHBはパッド領域PDRを含むマクロブロックとして形成される。例えば高速I/F回路ブロックHBは、配線及び回路セル配置が固定化されるハードマクロになっている。具体的には、例えば配線や回路セル配置が手作業のレイアウトにより行われる(配線、配置の一部を自動化してもよい)。そして高速I/F回路ブロックHB内のパッド(電極)も手作業のレイアウトで配置され、パッド位置もハードマクロ内で固定化される。
そして図9では、集積回路装置10の長辺である辺SD2と、高速I/F回路ブロックHBの長辺である辺SE2とが一致する(ほぼ一致する場合を含む)ように、HBが配置される。そして辺SE2から辺SE4へと向かう方向をD2方向とした場合に、パッド領
域PDR、物理層回路PHY、高速I/F用ロジック回路HLがD2方向に並んで配置される。このようにすれば、図9に示すように、I/O領域IO2(インターフェース領域)のD2方向側に配置されるドライバ用ロジック回路ブロックLBと、物理層回路PHYとの間の距離を離すことが可能になる。従って、LBとPHYが隣接しないように高速I/F回路ブロックHBをレイアウトすることが、容易化される。
域PDR、物理層回路PHY、高速I/F用ロジック回路HLがD2方向に並んで配置される。このようにすれば、図9に示すように、I/O領域IO2(インターフェース領域)のD2方向側に配置されるドライバ用ロジック回路ブロックLBと、物理層回路PHYとの間の距離を離すことが可能になる。従って、LBとPHYが隣接しないように高速I/F回路ブロックHBをレイアウトすることが、容易化される。
また図10では、高速I/F回路ブロックHB以外の他の回路ブロック(ドライバ用ロジック回路ブロックLB等)に電源を供給するための電源線VDD(第2の電源線)が、HBの領域である矩形領域を平面視において迂回して(避けて)、HBの矩形領域の3つの辺SE1、SE4、SE3に沿って配線される。ここで、辺SE1、SE3は、高速I/F回路ブロックHBの短辺である。また辺SE4は、集積回路装置10の長辺SD2と一致するHBの長辺SE2に対向する辺である。
図10の配置手法によれば、物理層回路PHYとドライバ用ロジック回路ブロックLBとの間に、高速I/F用ロジック回路HLのみならず、電源線VDDの配線領域も介在するようになる。従ってPHYとLBとの間の距離を更に離すことが可能になり、PHY、LB間でのノイズ伝達を更に低減できる。なお高速I/F回路ブロックHBとドライバ用ロジック回路ブロックLBとの間に、電源線VDDのみならず他の信号線を配線するようにしてもよい。
また図10に示すように、他の回路ブロックに電源を供給するための電源線VDD、VSSのうちVSS(第1の電源線)については、電源線VDDのようにHBを迂回せずに、HB内を通るように配線してもよい。このようにすれば、図6(B)のように物理層回路PHYのウェルNWLH1と高速I/F用ロジック回路HLのウェルNWLH2を別ウェルとして分離して形成した場合に、図6(B)のA1に示す基板電位安定化用のP+領域に対して電源線VSSを容易に接続できるようになる。従って、ウェルNWLH1とNWLH2の間の基板PSUBの電位を、VSSに接続されたP+領域により安定化でき、物理層回路PHYが発生するノイズや他の回路ブロックからのノイズ伝達を効果的に低減できる。
7.詳細な配置例
図11(A)(B)に集積回路装置10、高速I/F回路ブロックHBの詳細な第1の配置例を示す。この第1の配置例は図7(A)の配置の詳細例である。
図11(A)(B)に集積回路装置10、高速I/F回路ブロックHBの詳細な第1の配置例を示す。この第1の配置例は図7(A)の配置の詳細例である。
図11(A)に示すように集積回路装置10は、高速I/F回路ブロックHB、ドライバ用ロジック回路ブロックLBを含む。また階調電圧を生成する階調電圧生成回路ブロックGBと、生成された階調電圧に基づいて、表示パネルのデータ線を駆動するデータドライバブロックDB1、DB2を含む。また階調データである画像データを記憶するメモリブロックMB1、MB2と、表示パネルの走査線を駆動する走査ドライバブロックSB1、SB2と、電源を生成する電源回路ブロックPB1、PB2を含む。更にI/O領域IO1、IO2、パッド領域PDS(データ線、走査線のパッドの領域)を含む。
図11(A)に示すように高速I/F回路ブロックHBとドライバ用ロジック回路ブロックLBは隣接して配置される。具体的には、辺SD2から辺SD4に向かう方向をD2方向とした場合に、D2方向に沿ってHB、LBが隣接して配置される。またLBと階調電圧生成回路ブロックGBも隣接して配置される。具体的にはLBとGBもD2方向に沿って隣接して配置される。
また図11(A)では、階調電圧生成回路ブロックGBとデータドライバブロックDB1、DB2が隣接して配置される。具体的には、辺SD1から辺SD3に向かう方向をD
1方向とした場合に、GBとDB1、DB2はD1方向に沿って隣接して配置される。
1方向とした場合に、GBとDB1、DB2はD1方向に沿って隣接して配置される。
例えば図2(B)において、調整レジスタ116には、階調電圧の振幅調整、階調特性の傾き調整、階調特性の微調整などを行うための調整データが、ドライバ用ロジック回路ブロックLBにより設定される。このような調整データを設定することで、表示パネルの種類に応じた最適な階調特性(γ特性)を得ることができ、表示品質を向上できる。
しかしながら、このような調整を行うための調整データのビット数は非常に多い。このため、ドライバ用ロジック回路ブロックLBから階調電圧生成回路ブロックGBへの調整データの信号線の本数も多い。従ってLBとGBを隣接して配置しないと、調整データの信号線のための配線領域が原因となってチップ面積が増加するおそれがある。
この点、図11(A)では、ドライバ用ロジック回路ブロックLBと階調電圧生成回路ブロックGBはD2方向に沿って隣接して配置される。従って、LBからの調整データの信号線をショートパスでGBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
また図2(A)に示すように、データドライバが含むD/A変換回路54は、階調電圧生成回路110からの階調電圧V0〜V63を受ける。そしてV0〜V64の中から階調データに対応した電圧を選択することで、階調データのD/A変換を行う。従って、階調電圧生成回路ブロックGBからデータドライバブロックDB1、DB2への階調電圧V0〜V63の信号線の本数も多い。従ってGBとDB1、DB2とを隣接して配置しないと、階調電圧の信号線のための配線領域が原因となってチップ面積が増加するおそれがある。
この点、図11(A)では、階調電圧生成回路ブロックGBとデータドライバブロックDB1、DB2はD1方向に沿って隣接して配置される。従って、GBからの階調電圧の信号線をショートパスでDB1、DB2に接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
図11(B)に示すように高速I/F回路ブロックHBは、パッド領域PDR、物理層回路PHY、高速I/F用ロジック回路HL、キャパシタ領域CPR1、CPR2を含む。そして図11(B)では、PDR、PHY、HLが、辺SE2から辺SE4に向かうD2方向に沿って配置される。
また図11(B)では、物理層回路PHYが高速I/F回路ブロックHBの両端を除く中央付近に配置される。具体的には、HBの辺SE1とPHYとの間に第1のキャパシタ領域CPR1(広義には第1の領域)が形成され、HBの辺SE3とPHYとの間に第2のキャパシタ領域CPR2(広義には第2の領域)が形成されるように、PHYが配置される。このキャパシタ領域CPR1、CPR2には、物理層回路PHYに供給される電源等を安定化するためのキャパシタが形成される。
図12(A)の第2の配置例は図7(B)の配置の詳細例である。図12(A)においても、高速I/F回路ブロックHBとドライバ用ロジック回路ブロックLBは隣接して配置される。具体的にはD1方向に沿ってHB、LBが隣接して配置される。またドライバ用ロジック回路ブロックLBと階調電圧生成回路ブロックGBも隣接して配置される。具体的にはLBとGBはD2方向に沿って隣接して配置される。このようにLBとGBを隣接配置すれば、LBからの調整データの信号線をショートパスでGBに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
また図12(A)では、階調電圧生成回路ブロックGBとデータドライバブロックDB1、DB2がD1方向に沿って隣接して配置される。このようにGBとDB1、DB2を隣接配置すれば、GBからの階調電圧の信号線をショートパスでDB1、DB2に接続できるため、配線領域を原因とするチップ面積の増加を防止できる。
また図12(B)に示すように高速I/F回路ブロックHBは、パッド領域PDR、物理層回路PHY、高速I/F用ロジック回路HL、PLL回路PLC、キャパシタ領域CPR1、CPR2を含む。そして図12(B)でも、物理層回路PHYが高速I/F回路ブロックHBの両端を除く中央付近に配置される。具体的には、HBの辺SE1とPHYの間にCPR1が形成され、HBの辺SE3とPHYの間にCPR2が形成される。
このように物理層回路PHYを配置すれば、PHYとドライバ用ロジック回路ブロックLBの間に、キャパシタ領域CPR2が介在するようになる。従って、PHYとLBの間の距離を離すことができ、LBが発生するノイズがPHYに伝達するのを防止したり、PHYが発生するノイズがLBに伝達するのを防止できる。従ってシリアル転送の伝送品質の維持や誤動作の防止を図れる。
なお、物理層回路PHYの両側に形成される領域CPR1、CPR2は、キャパシタが形成される領域には限定されず、他の回路や素子が形成される領域であってもよい。
8.細長の集積回路装置
図11(A)、図12(A)の配置手法では、メモリブロックMB1、MB2とデータドライバブロックDB1、DB2はD2方向に沿って配置されている。またMB1、MB2、DB1、DB2は、D1方向に沿った長さがD2方向での幅に比べて長い超扁平なブロックになっている。
図11(A)、図12(A)の配置手法では、メモリブロックMB1、MB2とデータドライバブロックDB1、DB2はD2方向に沿って配置されている。またMB1、MB2、DB1、DB2は、D1方向に沿った長さがD2方向での幅に比べて長い超扁平なブロックになっている。
ホスト側からの画像データはメモリブロックMB1、MB2に書き込まれる。そしてデータドライバブロックDB1、DB2は、MB1、MB2に書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図11(A)、図12(A)において画像データの信号の流れはD2方向である。このため、この信号の流れに合わせて、MB1、MB2とDB1、DB2をD2方向に沿って配置している。
ところが図11(A)、図12(A)の配置手法には以下のような課題がある。
第1に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。
第2に、表示ドライバでは、表示パネルの種類(アモルファスTFT、低温ポリシリコンTFT)や画素数(QCIF、QVGA、VGA)や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図11(A)、図12(A)の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置10のD2方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。
このような課題を解決できる集積回路装置10の配置例を図13に示す。この集積回路装置10は、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBN(Nは2以上の整数)を含む。即ち図11(A)、図12(A)では回路ブロックがD2方向に並んでいるが、図13では回路ブロックCB1〜CBNがD1方向に並んでいる。また各回路ブロックは、超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。
また集積回路装置10は、第1〜第Nの回路ブロックCB1〜CBNのD2方向側に辺SD4に沿って設けられる出力側I/F領域12(広義には第1のインターフェース領域)を含む。また第1〜第Nの回路ブロックCB1〜CBNのD4方向側に辺SD2に沿って設けられる入力側I/F領域14(広義には第2のインターフェース領域)を含む。より具体的には、出力側I/F領域12(第1のI/O領域)は、回路ブロックCB1〜CBNのD2方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側I/F領域14(第2のI/O領域)は、回路ブロックCB1〜CBNのD4方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、D2方向において1つの回路ブロック(データドライバブロック)だけが存在する。なお集積回路装置10をIP(Intellectual Property)コアとして用いて他の集積回路装置に組み込む場合等には、I/F領域12、14の少なくとも一方を設けない構成とすることもできる。
出力側(表示パネル側)I/F領域12は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
入力側(ホスト側)I/F領域14は、ホスト(MPU、画像処理コントローラ、ベースバンドエンジン)とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用(入出力用)トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号(デジタル信号)を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。
なお、短辺である辺SD1、SD3に沿った出力側又は入力側I/F領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、I/F(インターフェース)領域12、14に設けてもよいし、それ以外の領域(第1〜第Nの回路ブロックCB1〜CBN)に設けてもよい。I/F領域12、14以外の領域に設ける場合には、金バンプ以外の小型バンプ技術(樹脂をコアとするバンプ技術など)を用いることで実現される。
また第1〜第Nの回路ブロックCB1〜CBNは、少なくとも2つ(或いは3つ)の異なる回路ブロック(異なる機能を持つ回路ブロック)を含むことができる。集積回路装置10が表示ドライバである場合を例にとれば、回路ブロックCB1〜CBNは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも2つを含むことができる。更に具体的には回路ブロックCB1〜CBNは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。
例えば図14に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ(RAM)内蔵のアモルファスTFT(Thin Film Transistor)パネル用表示ド
ライバでは、回路ブロックCB1〜CBNは、メモリ、データドライバ(ソースドライバ)、走査ドライバ(ゲートドライバ)、ロジック回路(ゲートアレイ回路)、階調電圧生成回路(γ補正回路)、電源回路のブロックを含むことができる。一方、メモリ内蔵の低温ポリシリコン(LTPS)TFTパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスTFTパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンTFTパネル用では、メモリ及び走査ドライバのブロックを省略できる。またCSTN(Collar Super Twisted Nematic)パネル、TFD(Thin Film Diode)パネル用では
、階調電圧生成回路のブロックを省略できる。
ライバでは、回路ブロックCB1〜CBNは、メモリ、データドライバ(ソースドライバ)、走査ドライバ(ゲートドライバ)、ロジック回路(ゲートアレイ回路)、階調電圧生成回路(γ補正回路)、電源回路のブロックを含むことができる。一方、メモリ内蔵の低温ポリシリコン(LTPS)TFTパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスTFTパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンTFTパネル用では、メモリ及び走査ドライバのブロックを省略できる。またCSTN(Collar Super Twisted Nematic)パネル、TFD(Thin Film Diode)パネル用では
、階調電圧生成回路のブロックを省略できる。
図15(A)(B)に集積回路装置10の平面レイアウトの詳細例を示す。図15(A)(B)において、第1〜第Nの回路ブロックCB1〜CBNは、第1〜第4のメモリブロックMB1〜MB4(広義には第1〜第Iのメモリブロック。Iは2以上の整数)を含む。また第1〜第4のメモリブロックMB1〜MB4の各々に対して、D1方向に沿ってその各々が隣接して配置される第1〜第4のデータドライバブロックDB1〜DB4(広義には第1〜第Iのデータドライバブロック)を含む。具体的にはメモリブロックMB1とデータドライバブロックDB1がD1方向に沿って隣接して配置され、メモリブロックMB2とデータドライバブロックDB2がD1方向に沿って隣接して配置される。そしてデータドライバブロックDB1がデータ線を駆動するために用いる画像データ(表示データ)は、隣接するメモリブロックMB1が記憶し、データドライバブロックDB2がデータ線を駆動するために用いる画像データは、隣接するメモリブロックMB2が記憶する。
なお本実施形態の集積回路装置10のレイアウト配置は図15(A)(B)に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を2、3或いは5以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックCB1〜CBNと出力側I/F領域12や入力側I/F領域14の間に、D2方向での幅が極めて狭い回路ブロック(WB以下の細長回路ブロック)を設けてもよい。また回路ブロックCB1〜CBNが、異なる回路ブロックがD2方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を1つの回路ブロックとした構成としてもよい。
図16(A)に、集積回路装置10のD2方向に沿った断面図の例を示す。ここでW1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。この幅W1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のトランジスタ形成領域(バルク領域、アクティブ領域)の幅(最大幅)であり、バンプの形成領域は含まない。またWは集積回路装置10のD2方向での幅である。本実施形態では図16(A)に示すように、D2方向において、回路ブロックCB1〜CBNと出力側、入力側I/F領域12、14との間に他の回路ブロックが介在しない構成にできる。従って、W1+WB+W2≦W<W1+2×WB+W2とすることができる。或いは、W1+W2<WBが成り立つため、W<2×WBとすることもできる。
図11(A)、図12(A)の配置手法では図16(B)に示すように2以上の複数の回路ブロックがD2方向に沿って配置される。またD2方向において、回路ブロック間や、回路ブロックとI/F領域の間に配線領域が形成される。従って集積回路装置10のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップの実現が難しい。
これに対して図13、図15(A)(B)の配置手法では複数の回路ブロックCB1〜CBNがD1方向に沿って配置される。また図16(A)では、パッド(バンプ)の下にトランジスタ(回路素子)を配置できる(能動面バンプ)。また回路ブロック内の配線であるローカル配線よりも上層(パッドよりも下層)で形成されるグローバル配線により、回路ブロック間や、回路ブロックとI/F領域間等での信号線を形成できる。従って、集積回路装置10のD1方向での長さを維持したままで、D2方向での幅Wを狭くでき、スリムな細長チップを実現できる。
また図13、図15(A)(B)の配置手法では回路ブロックCB1〜CBNがD1方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図15(A)(B)において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、1水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図15(A)(B)はメモリ内蔵のアモルファスTFTパネル用の例であるが、メモリ内蔵の低温ポリシリコンTFTパネル用の製品を開発する場合には、回路ブロックCB1〜CBNの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
また図13、図15(A)(B)の配置手法では、各回路ブロックCB1〜CBNのD2方向での幅(高さ)を、例えばデータドライバブロックやメモリブロックの幅(高さ)に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのD1方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図15(A)(B)において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのD1方向での長さを増減することで対応できる。
9.細長の集積回路装置での高速I/F回路ブロックの中央配置
図8(A)〜(C)で説明したように、COG実装等を行った場合に、集積回路装置10の両端部と中央部の応力の差が原因となって、集積回路装置10の両端部のバンプでの接触抵抗が上昇してしまうという問題が発生する。特に、図13、図15(A)(B)のように集積回路装置10がスリムで細長になるほど、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。
図8(A)〜(C)で説明したように、COG実装等を行った場合に、集積回路装置10の両端部と中央部の応力の差が原因となって、集積回路装置10の両端部のバンプでの接触抵抗が上昇してしまうという問題が発生する。特に、図13、図15(A)(B)のように集積回路装置10がスリムで細長になるほど、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。
そして高速I/F回路では、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっているが、高速I/F回路のパッドとして、集積回路装置10の両端部のバンプに接続されるパッドを使用すると、F1に示すバンプでの接触抵抗の上昇によって、インピーダンス整合が崩れてしまう。
このような問題を解決するために本実施形態では、高速I/F回路ブロックHBを、集積回路装置10の両端を除く中央付近に配置している。具体的には図17(A)に示すように第1〜第Nの回路ブロックCB1〜CBNは、差動信号を用いたシリアルバスを介してデータ転送を行う高速I/F回路ブロックHBと、HB以外の回路ブロック(HBとは異なる機能を実現する回路ブロック)を含む。ここでHB以外の回路ブロックとは、例えばデータドライバブロックである。或いはロジック回路ブロックや電源回路ブロックや階調電圧生成回路ブロックである。或いはメモリ内蔵の場合にはメモリブロックであり、アモルファスTFT用の場合には走査ドライバブロックである。
そして本実施形態では図17(A)に示すように、高速I/F回路ブロックHBは、回
路ブロックCB1〜CBNのうちの第Mの回路ブロックCBM(2≦M≦N−1)として配置される。即ち集積回路装置10の両端の回路ブロックCB1、CBNを除く回路ブロックCBMとして配置される。このようにすれば、高速I/F回路ブロックHBは、集積回路装置10の両端に配置されないようになる。従って図8(C)のF1に示すような接触抵抗の上昇を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質の劣化を低減できる。
路ブロックCB1〜CBNのうちの第Mの回路ブロックCBM(2≦M≦N−1)として配置される。即ち集積回路装置10の両端の回路ブロックCB1、CBNを除く回路ブロックCBMとして配置される。このようにすれば、高速I/F回路ブロックHBは、集積回路装置10の両端に配置されないようになる。従って図8(C)のF1に示すような接触抵抗の上昇を原因とするインピーダンス不整合を低減でき、高速シリアル転送の信号品質の劣化を低減できる。
そして接触抵抗の上昇を最小限に抑え、信号品質の向上を図るためには、高速I/F回路ブロックHBとして配置される回路ブロックCBMのMは、図17(B)に示すように[N/2]−2≦M≦[N/2]+3とすることができる。ここで[X]はXを越えない最大の整数である。例えば回路ブロック数がN=12である場合には、4≦M≦9となる。従って、高速I/F回路ブロックHBは、回路ブロックCB1〜CB12のうちのCB4〜CB9のいずれかとして配置されるようになる。こうすれば、高速I/F回路ブロックHBが、集積回路装置10の中央付近に配置されるようになる。従って、バンプ等での接触抵抗が図8(C)のF2に示すような特性になり、接触抵抗の上昇を原因とするインピーダンス不整合を更に抑えることができる。なお、更に[N/2]−1≦M≦[N/2]+2とすることもできる。こうすれば、高速I/F回路ブロックHBが集積回路装置10の更に真ん中付近に配置されるようになり、インピーダンス不整合を最小限に抑えることができる。
なお高速I/F回路ブロックHBの配置については種々の変形実施が可能である。例えば図15(B)のレイアウト例ででは、高速I/F回路ブロックHBを、メモリブロックMB2とデータドライバブロックDB3の間に配置しているが、MB1とDB2の間やMB3とDB4の間に配置してもよい。即ち図15(B)において第JのメモリブロックMBJ(1≦J<I)には、第JのデータドライバブロックDBJが使用する画像データが記憶されており、MBJとDBJの間には多数の信号線が配線される。従って、高速I/F回路ブロックHBを、データドライバブロックDBJとメモリブロックMBJの間に配置せずに、メモリブロックMBJとデータドライバブロックDBJ+1の間に配置することが望ましい。
また図15(B)において高速I/F回路ブロックHBを、走査ドライバブロックSB1と電源回路ブロックPBの間や、PBとデータドライバブロックDB1の間に配置してもよい。或いは階調電圧生成回路ブロックGBとロジック回路ブロックLBの間や、LBと走査ドライバブロックSB2の間に配置してもよい。但し高速I/F回路ブロックHBの受信データはロジック回路ブロックLBに入力されるため、高速I/F回路ブロックHBはロジック回路ブロックLBの近くに配置することが好ましく、LBに隣接して配置することが望ましい。この場合に例えば図15(B)において、ロジック回路ブロックLB(及び階調電圧生成回路ブロックGB)を、集積回路装置10の中央付近に配置してもよい。具体的には、ロジック回路ブロックLB(及び階調電圧生成回路ブロックGB)を、例えばメモリブロックMB2(広義にはMBJ)とデータドライバDB3(広義にはDBJ+1)の間に配置する。そしてロジック回路ブロックLBに隣接させて高速I/F回路ブロックHBを配置してもよい。
また図18(A)に示すように第Mの回路ブロックCBMに、高速I/F回路ブロックHBと他の回路ブロックを含ませてもよい。即ち回路ブロックCBMに複数の回路ブロックを含ませ、そのうちの1つを高速I/F回路ブロックHBにする。そして図18(A)では、高速I/F回路ブロックHBは、入力側I/F領域14(第2のインターフェース領域)のD2方向側に隣接して配置される。また他の回路ブロックは、高速I/F回路ブロックHBのD2方向側に隣接して配置される。
なお高速I/F回路ブロックHBに接続されるパッド(DATA+/−、STB+/−、CLK+/−、電源等のパッド)は、入力側I/F領域14のうち、HBのD4方向側の領域に配置できる。これらのパッドの下の領域やパッド間の空き領域には、保護素子(静電保護トランジスタ)などを配置できる。
回路ブロックCBMに含ませる他の回路ブロックとしては、図18(B)に示すようにロジック回路ブロックLB(ドライバ用ロジック回路ブロック)がある。このロジック回路ブロックLBは表示制御信号(表示タイミングを制御したり表示処理を制御する信号)の生成や階調データの設定などを行う。即ち高速I/F回路ブロックHBが受信したデータは、ロジック回路ブロックLBを介してメモリブロックMBやデータドライバブロックDBに転送される。また高速I/F回路ブロックHBが受信したクロック信号(ストローブ信号を含む)もロジック回路ブロックLBに入力され、このクロック信号に基づいて表示制御信号等が生成される。従って高速I/F回路ブロックHBはロジック回路ブロックLBの近くに配置することが望ましく、その意味においては図18(B)に示すように高速I/F回路ブロックHBとロジック回路ブロックLBを同じ回路ブロックCBMに含ませ、HBとLBをD2方向に沿って配置(隣接配置)することが望ましい。
そして図18(B)の配置手法によれば、図7(A)と同様に、物理層回路PHYとロジック回路ブロックLBとの間に高速I/F用ロジック回路HLが配置され、PHYとLBとが隣接しないようになるため、ノイズの悪影響を防止できる。
またロジック回路ブロックLB及び高速I/F回路ブロックHBを同じ回路ブロックCBMに含ませる場合には、図18(C)に示すように、LBとHBを含む回路ブロックCBMと、階調電圧を生成する階調電圧生成回路ブロックGBを、D1方向に沿って隣接して配置することができる。即ち、前述のように高速I/F回路ブロックHBとロジック回路ブロックLBは隣接して配置することが望ましい。また前述のように階調電圧生成回路ブロックGBとロジック回路ブロックLBも隣接して配置することが望ましい。従って図18(C)に示すように回路ブロックCBMと階調電圧生成回路ブロックGBとを隣接して配置すれば、高速I/F回路ブロックHB及び階調電圧生成回路ブロックGBを共にロジック回路ブロックLBに隣接して配置することが可能になり、レイアウト効率を向上できる。また階調電圧生成回路ブロックGBと高速I/F回路ブロックHBは、インピーダンス変換回路(演算増幅器)などのアナログ回路を含むことができる。従って図18(C)のように配置すれば、これらのアナログ回路に供給する電源の配線等の共用が可能になり、レイアウト効率を更に向上できる。なお図18(C)では、回路ブロックCB1〜CBNがデータドライバブロックDBを含んでいる。そして階調電圧生成回路ブロックGBは、ロジック回路ブロックLB及び高速I/F回路ブロックHBを含む回路ブロックCBMと、データドライバブロックDBとの間に配置される。
なお、図18(D)に示すように、高速I/F回路ブロックHBと共に回路ブロックCBMに含ませる他の回路ブロックは、階調電圧生成回路ブロックGBであってもよい。即ち、前述のように高速I/F回路ブロックHBとロジック回路ブロックLBは隣接して配置することが望ましい。また前述のように階調電圧生成回路ブロックGBとロジック回路ブロックLBも隣接して配置することが望ましい。従って図18(D)に示すように回路ブロックCBMに階調電圧生成回路ブロックGBと高速I/F回路ブロックHBを含ませれば、これらのGBとHBを共にロジック回路ブロックLBに隣接させることが可能になり、レイアウト効率を向上できる。また前述のように階調電圧生成回路ブロックGBと高速I/F回路ブロックHBは、インピーダンス変換回路(演算増幅器)などのアナログ回路を含むことができる。従って図18(D)のように配置すれば、これらのアナログ回路に供給する電源の配線等の共用が可能になり、レイアウト効率を更に向上できる。
また図19に示すように、高速I/F回路ブロックHBとロジック回路ブロックLB(ドライバ用ロジック回路ブロック)を、D1方向に沿って配置(隣接配置)してもよい。更に具体的には高速I/F回路ブロックHBが含む物理層回路PHYと高速I/F用ロジック回路HLも、D1方向に沿って配置(隣接配置)する。
即ち本実施形態の配置手法では、集積回路装置のD2方向での幅Wが小さくなり、回路ブロックCB1〜CBNのD2方向での幅WBも小さくなる。そして図18(B)の配置手法では、高速I/F回路ブロックHBとロジック回路ブロックLBがD2方向に沿って配置されるため、HBのD2方向での高さを確保できず、HBのレイアウト作業が困難になる可能性がある。
この点、図19の配置手法によれば、高速I/F回路ブロックHBとロジック回路ブロックLBがD1方向に沿って配置される。従って、高速I/F回路ブロックHBの高さを、十分な高さに確保でき、CB1〜CBNのD2方向での幅WBと同等程度にすることができる。この結果、高速I/F回路ブロックHBのレイアウト作業を容易化できる。
また図19の配置手法によれば、物理層回路PHYとロジック回路ブロックLBとの間に高速I/F用ロジック回路HLが配置され、PHYとLBとが隣接しないようになる。従ってLBで発生したノイズの悪影響がPHYに及んだり、PHYで発生したノイズの悪影響がLBに及ぶのが防止され、伝送品質の維持や誤動作の防止を図れる。
なお図18(B)〜図19の配置手法において、高速I/F回路ブロックHBには、高速I/F回路のうちの物理層回路を含ませ、ロジック回路ブロックLBには、物理層回路よりも上層の回路を含ませるようにしてもよい。例えば図3(A)の高速I/F回路120のうち、物理層回路130を高速I/F回路ブロックHBに含ませ、低速ロジック回路170をロジック回路ブロックLBに含ませるようにしてもよい。こうすれば、低速ロジック回路170を、例えばゲートアレイなどの自動配置配線手法によりインプリメントすることができ、設計を効率化できる。なお高速ロジック回路160の一部又は全部をロジック回路ブロックLBに含ませてもよい。
また図18(C)〜図19では、回路ブロックCB1〜CBNが、階調電圧生成回路ブロックGBからの階調電圧を受け、データ線を駆動するデータドライバブロックDBを含む。そして図18(C)〜図19では、階調電圧生成回路ブロックGBは、データドライバブロックDBとロジック回路ブロックLBの間に配置される。なお階調電圧生成回路ブロックGBとデータドライバブロックDBは、隣接させずに配置してもよいし、隣接させて配置してもよい。
図18(C)〜図19において、階調電圧生成回路ブロックGBとロジック回路ブロックLBの間には、調整データの信号線が配線され、その本数は非常に多い。また階調電圧生成回路ブロックGBは、データドライバブロックDBに対して階調電圧を出力する必要があり、その階調電圧出力線の本数も非常に多い。従って、階調電圧生成回路ブロックGBを、データドライバブロックDBとロジック回路ブロックLBの間に配置せずに、LBのD3方向側に配置すると、GBとLBの間において、調整データの信号線のみならず階調電圧出力線も配線する必要が生じる。従ってGBとLBの間において、他の信号線や電源線をグローバル線等で配線することが難しくなり、配線効率が低下する。
これに対して図18(C)〜図19では、階調電圧生成回路ブロックGBは、データドライバブロックDBとロジック回路ブロックLBの間に配置されるため、GBとLBの間には、階調電圧出力線を配線しなくても済むようになる。従って、GBとLBの間において、他の信号線や電源線をグローバル線等により配線できるようになり、配線効率を向上
できる。
できる。
なお図18(C)〜図19では、データドライバブロックDBからのデータ信号の出力線DQLを、DB内においてはD2方向に沿って配線している。一方、データ信号出力線DQLを、出力側I/F領域12(第1のインターフェース領域)内においてはD1(D3)方向に沿って配線している。具体的には、出力側I/F領域12において、パッドよりも下層であり領域内のローカル線(トランジスタ配線)よりも上層のグローバル線を用いて、データ信号出力線DQLをD1方向に沿って配線している。このようにすれば図18(C)〜図19に示すように、調整データ、階調電圧、データ信号の信号線を無駄なく配線して、データドライバブロックDBからのデータ信号をパッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線DQLを出力側I/F領域12を利用してパッド等に接続することが可能になり、集積回路装置のD2方向での幅Wの増加を防止できる。
10.集積回路装置の形状比、幅
本実施形態では図20(A)に示すように、集積回路装置10のD2方向での幅をWとし、D1方向での長さをLDとした場合に、集積回路装置10の縦横の形状比SP=LD/Wが、SP>10となっている。
本実施形態では図20(A)に示すように、集積回路装置10のD2方向での幅をWとし、D1方向での長さをLDとした場合に、集積回路装置10の縦横の形状比SP=LD/Wが、SP>10となっている。
そしてこのように形状比SP>10となる細長チップでは、図8(A)(B)(C)で説明したようなバンプの接触抵抗を原因とするインピーダンス不整合の問題が生じる。即ちスクウェアなチップでは顕在化しなかった問題が、SP>10となる細長チップでは深刻な問題になる。この点、本実施形態では、図17(A)〜図19に示す手法を採用することで、この問題を解決しており、実装の容易化と低コスト化の両立を図りながら、高速シリアル転送の信号品質の維持に成功している。
さて、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、図20(A)のように形状比SP>10の細長チップを実現するためには、集積回路装置10のD2方向での幅Wを小さくする必要がある。
この点、本実施形態では図20(B)に示すように、W1+WB+W2≦W<W1+2×WB+W2の関係が成り立つ。ここでW1、WB、W2は、各々、出力側I/F領域12、第1〜第Nの回路ブロックCB1〜CBN、入力側I/F領域14のD2方向での幅である。
即ち図11(A)、図12(A)の配置手法では、2以上の複数の回路ブロックがD2方向に沿って配置される。従ってD2方向での幅Wは、W≧W1+2×WB+W2になってしまう。従って、集積回路装置のD2方向(短辺方向)での幅Wが大きくなり、スリムな細長チップを実現できない。
これに対して本実施形態では、データドライバブロックDBとI/F領域12、14の間に、他の回路ブロックが介在しないため、W<W1+2×WB+W2が成り立つ。従って、D2方向での集積回路装置の幅Wを小さくできる。具体的には、短辺方向であるD2方向での幅Wは、W<2mmとすることができ、更に具体的にはW<1.5mmとすることができる。なおチップの検査やマウンティングを考慮すると、W>0.9mmであることが望ましい。また長辺方向での長さLDは、15mm<LD<27mmとすることができる。またチップ形状比SP=LD/Wは、前述のようにSP>10とすることができ、更に望ましくはSP>12とすることができる。このようにすれば、ピン数などの仕様に応じて、例えばW=1.3mm、LD=22mm、SP=16.9や、W=1.35mm、LD=17mm、SP=12.6となる細長の集積回路装置を実現できる。
なお図20(B)の幅W1、WB、W2は、各々、出力側I/F領域12、回路ブロックCB1〜CBN、入力側I/F領域14のトランジスタ形成領域(バルク領域、アクティブ領域)の幅である。即ちI/F領域12、14には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電保護素子のトランジスタなどが形成される。また回路ブロックCB1〜CBNには、回路を構成するトランジスタが形成される。そしてW1、WB、W2は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックCB1〜CBNのトランジスタの上にもバンプ(能動面バンプ)を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ(アクティブ領域)上に形成する。そしてこのバンプ(外部接続端子)は、I/F領域12、14に配置されるパッドに、金属配線により接続される。本実施形態のW1、WB、W2は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。
また回路ブロックCB1〜CBNの各々のD2方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μm〜20μm(数十μm)程度の違いは許容範囲内である。また回路ブロックCB1〜CBNの中に、幅が異なる回路ブロックが存在する場合には、幅WBは、回路ブロックCB1〜CBNの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのD2方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのD2方向での幅とすることができる。なお回路ブロックCB1〜CBNとI/F領域12、14の間には、例えば20〜30μm程度の幅の空き領域を設けることができる。
次にW1、WB、W2の関係について説明する。例えば本実施形態では図20(C)に示すように、出力側I/F領域12のD2方向での幅W1は、0.13mm≦W1≦0.4mmとすることができる。また回路ブロックCB1〜CBNの幅WBは、0.65mm≦WB≦1.2mmとすることができる。また入力側I/F領域14の幅W2は、0.1mm≦W2≦0.2mmとすることができる。
例えば出力側I/F領域12には、D2方向での段数が1段又は複数段となるパッドが配置される。そして図16(A)に示すように、パッドの下に出力用トランジスタ、静電保護素子用トランジスタ等を配置することで、出力側I/F領域12の幅W1が最小限になるようにしている。従って、パッド幅(例えば0.1mm)やパッドピッチを考慮すると、0.13mm≦W1≦0.4mmとなる。
一方、入力側I/F領域14では、D2方向での段数が1段となるパッドが配置される。そして図16(A)に示すように、パッドの下に入力用トランジスタ、静電保護素子用トランジスタ等を配置することで、入力側I/F領域14の幅W2が最小限になるようにしている。従って、パッド幅やパッドピッチを考慮すると、0.1mm≦W2≦0.2mmとなる。なお出力側I/F領域12において、D2方向でのパッドの段数を複数段にするのは、パッドの下に配置すべきトランジスタの数(或いは大きさ)が、入力側I/F領域14に比べて出力側I/F領域12の方が多いからである。
また回路ブロックCB1〜CBNの幅WBは、データドライバブロックDBやメモリブロックMBのD2方向での幅を基準に決定される。また、細長の集積回路装置を実現するためには、回路ブロックCB1〜CBN上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要がある。そして、これらの配線幅は合計で例えば0.8〜0.9mm程度
になる。従って、これらを考慮すると、回路ブロックCB1〜CBNの幅WBは、0.65mm≦WB≦1.2mmとなる。
になる。従って、これらを考慮すると、回路ブロックCB1〜CBNの幅WBは、0.65mm≦WB≦1.2mmとなる。
そしてW1=0.4mm、W2=0.2mmであったとしても、0.65mm≦WB≦1.2mmであるため、WB>W1+W2が成り立つ。またW1、WB、W2が最も小さい値である場合には、W1=0.13mm、WB=0.65mm、W2=0.1mmとなり、集積回路装置の幅はW=0.88mm程度になる。従って、W=0.88mm<2×WB=1.3mmが成り立つ。またW1、WB、W2が最も大きい値である場合には、W1=0.4mm、WB=1.2mm、W2=0.2mmとなり、集積回路装置の幅はW=1.8mm程度になる。従って、W=1.8mm<2×WB=2.4mmが成り立つ。即ちW<2×WBが成り立ち、細長の集積回路装置を実現できる。
11.電子機器
図21(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図21(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図21(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図21(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図21(A)(B)においてホストデバイス410は、例えばMPU、ベースバンドエンジンなどである。このホストデバイス410は、表示ドライバである集積回路装置10の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図21(B)の画像処理コントローラ420は、ホストデバイス410に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
表示パネル400は、複数のデータ線(ソース線)と、複数の走査線(ゲート線)と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子(狭義には、液晶素子)の光学特性を変化させることで、表示動作を実現する。この表示パネル400は、TFT、TFDなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル400は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
図21(A)の場合には、集積回路装置10としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置10は、ホストデバイス410からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図21(B)の場合には、集積回路装置10としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス410からの画像データは、画像処理コントローラ420の内蔵メモリに書き込まれる。そして集積回路装置10は、画像処理コントローラ420の制御の下で、表示パネル400を駆動する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1導電型ウェル、第2導電型ウェル、第1導電型トランジスタ、第2導電型トランジスタ、第2導電型基板等)と共に記載された用語(N型ウェル、P型ウェル、N型トランジスタ、P型トランジスタ、P型基板等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
HB 高速I/F回路ブロック、LB ドライバ用ロジック回路ブロック、
PHY 物理層回路、HL 高速I/F用ロジック回路、
NWLH、NWLD N型ウェル、PWLH P型ウェル、PSUB P型基板、
NTR1、PTR1、NTR2、PTR2 トランジスタ、
CB1〜CBN 第1〜第Nの回路ブロック、10 集積回路装置、
12 出力側I/F領域、14 入力側I/F領域、20 メモリ、
22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、
40 ロジック回路、42 制御回路、44 表示タイミング制御回路、
46 ホストI/F回路、48 RGBI/F回路、50 データドライバ、
52 データラッチ回路、54 D/A変換回路、56 出力回路、
70 走査ドライバ、90 電源回路、110 階調電圧生成回路、
120 高速I/F回路、130 物理層回路、131 レシーバ回路、
150 高速I/F用ロジック回路、160 高速ロジック回路、
162 シリアル/パラレル変換回路、170 低速ロジック回路、
172 ドライバI/F回路
PHY 物理層回路、HL 高速I/F用ロジック回路、
NWLH、NWLD N型ウェル、PWLH P型ウェル、PSUB P型基板、
NTR1、PTR1、NTR2、PTR2 トランジスタ、
CB1〜CBN 第1〜第Nの回路ブロック、10 集積回路装置、
12 出力側I/F領域、14 入力側I/F領域、20 メモリ、
22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、
40 ロジック回路、42 制御回路、44 表示タイミング制御回路、
46 ホストI/F回路、48 RGBI/F回路、50 データドライバ、
52 データラッチ回路、54 D/A変換回路、56 出力回路、
70 走査ドライバ、90 電源回路、110 階調電圧生成回路、
120 高速I/F回路、130 物理層回路、131 レシーバ回路、
150 高速I/F用ロジック回路、160 高速ロジック回路、
162 シリアル/パラレル変換回路、170 低速ロジック回路、
172 ドライバI/F回路
Claims (15)
- シリアルバスを介してデータ転送を行う高速インターフェース回路ブロックと、
表示制御信号を生成するドライバ用ロジック回路ブロックとを含み、
前記高速インターフェース回路ブロックが含む第1導電型トランジスタは、第2導電型ウェルに形成され、
前記高速インターフェース回路ブロックが含む第2導電型トランジスタは、前記第2導電型ウェルを囲むように第2導電型基板に形成された第1導電型ウェルに形成され、
前記ドライバ用ロジック回路ブロックが含む第1導電型トランジスタ、第2導電型トランジスタは、前記高速インターフェース回路ブロック用の前記第1導電型ウェルの領域以外の領域に形成されることを特徴とする集積回路装置。 - 請求項1において、
前記ドライバ用ロジック回路ブロックに第1電源を供給するための第1電源線に電気的に接続される基板電位安定化用の第2導電型拡散領域が、前記高速インターフェース回路ブロックを囲むようにリング状に前記第2導電型基板に形成されることを特徴とする集積回路装置。 - 請求項1又は2において、
前記高速インターフェース回路ブロックは、
シリアルバスを介してシリアルデータを受信するレシーバ回路を含む物理層回路と、
シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル/パラレル変換回路を含む高速インターフェース用ロジック回路とを含み、
前記物理層回路が含む第1導電型トランジスタは、第1の第2導電型ウェルに形成され、
前記物理層回路が含む第2導電型トランジスタは、前記第1の第2導電型ウェルを囲むように前記第2導電型基板に形成された第1の第1導電型ウェルに形成され、
前記高速インターフェース用ロジック回路が含む第1導電型トランジスタは、第2の第2導電型ウェルに形成され、
前記高速インターフェース用ロジック回路が含む第2導電型トランジスタは、前記第2の第2導電型ウェルを囲むように前記第2導電型基板に形成された第2の第1導電型ウェルに形成されることを特徴とする集積回路装置。 - 請求項3において、
前記ドライバ用ロジック回路ブロックに第1電源を供給するための第1電源線が前記高速インターフェース回路ブロック内に配線され、配線された前記第1電源線に電気的に接続される基板電位安定化用の第2導電型拡散領域が、前記第1の第1導電型ウェルと前記第2の第1導電型ウェルの間の前記第2導電型基板に形成されることを特徴とする集積回路装置。 - 請求項1乃至4のいずれかにおいて、
集積回路装置の第1の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置され、集積回路装置の前記第1の辺に対向する第3の辺と前記高速インターフェース回路ブロックとの間に、前記高速インターフェース回路ブロック以外の回路ブロックが配置されることを特徴とする集積回路装置。 - 請求項1乃至5のいずれかにおいて、
前記高速インターフェース回路ブロックは、
シリアルバスを介してシリアルデータを受信するレシーバ回路を含む物理層回路と、
シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル/パラレル変換回路を含む高速インターフェース用ロジック回路とを含み、
前記物理層回路と前記ドライバ用ロジック回路ブロックとの間に前記高速インターフェース用ロジック回路が配置され、且つ、前記物理層回路と前記ドライバ用ロジック回路ブロックとが隣接しないように、前記高速インターフェース回路ブロックが配置されることを特徴とする集積回路装置。 - 請求項6において、
前記高速インターフェース回路ブロックはパッド領域を含むマクロブロックとして形成され、
集積回路装置の第2の辺と前記高速インターフェース回路ブロックの第2の辺とが一致するように、前記高速インターフェース回路ブロックが配置されることを特徴とする集積回路装置。 - 請求項6又は7のいずれかにおいて、
前記高速インターフェース回路ブロック以外の他の回路ブロックに電源を供給するための電源線が、前記高速インターフェース回路ブロックの矩形領域を迂回して、前記高速インターフェース回路ブロックの前記矩形領域の3つの辺に沿って配線されることを特徴とする集積回路装置。 - 請求項6乃至8のいずれかにおいて、
前記高速インターフェース回路ブロックの第1の辺と前記物理層回路との間に第1の領域が形成され、前記高速インターフェース回路ブロックの前記第1の辺に対向する第3の辺と前記物理層回路との間に第2の領域が形成されるように、前記物理層回路が配置されることを特徴とする集積回路装置。 - 請求項1乃至9のいずれかにおいて、
集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、
前記第1〜第Nの回路ブロックは、
前記高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック以外の回路ブロックとを含み、
前記高速インターフェース回路ブロックは、前記第1〜第Nの回路ブロックのうちの第M(2≦M≦N−1)の回路ブロックとして配置されることを特徴とする集積回路装置。 - 請求項10において、
前記Mは、[N/2]−2≦M≦[N/2]+3([X]はXを越えない最大の整数)であることを特徴とする集積回路装置。 - 請求項10又は11において、
前記第Mの回路ブロックは、
前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとを含み、
前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前記第2の方向に沿って配置されることを特徴とする集積回路装置。 - 請求項10又は11において、
前記高速インターフェース回路ブロックと前記ドライバ用ロジック回路ブロックとが前
記第1の方向に沿って配置されることを特徴とする集積回路装置。 - 請求項10乃至13のいずれかにおいて、
前記第1〜第Nの回路ブロックは、
階調電圧を生成する階調電圧生成回路ブロックと、
前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動する少なくとも1つのデータドライバブロックを含み、
前記階調電圧生成回路ブロックは、前記ドライバ用ロジック回路ブロックと前記データドライバブロックとの間に配置されることを特徴とする集積回路装置。 - 請求項1乃至14のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
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