JP2007094511A - Ｌｓｉ設計支援装置及びｌｓｉ設計支援方法 - Google Patents

Abstract

【課題】作業者の作業負担を軽減し、作業工数や作業時間、製造時間の低減が可能なＬＳＩ設計支援装置を提供する。
【解決手段】ＬＳＩ設計支援装置は、データ取得部４０と、均等処理部４１とを具備する。データ取得部４０は、第１基板５１の一辺に沿って設けられた複数の第１電極の各々について、複数の第１電極相互の相対的な位置関係を示す相対位置を取得すると共に、第２基板の一辺に沿って設けられた複数の第２電極の各々について、複数の第２電極相互の相対的な位置関係を示す相対位置を取得する。均等処理部４１は、複数の第１電極の各々を、複数の第２電極のうちの当該第１電極の相対位置に最も近い相対位置を有するものに接続するように、複数の第１電極と複数の第２電極との接続関係を設定する。
【選択図】図５

Description

本発明は、ＬＳＩ設計支援装置及びＬＳＩ設計支援方法に関し、特に、基板間の接続関係の設定に用いるＬＳＩ設計支援装置及びＬＳＩ設計支援方法に関する。

ＬＳＩの設計において、ＬＳＩのパッケージ基板の選択、及び、そのパッケージ基板とＬＳＩのチップ基板との電気的接続を検討する組み立て検討の工程が知られている。組み立て検討の工程では、まず、ＬＳＩのチップ基板に適合するＬＳＩのパッケージ基板を選択する。そして、パッケージ基板のステッチ（又はリード、以下同じ）を、チップ基板のどのパッドにボンディングワイヤで接続するかという接続関係を検討する。以下、パッケージ基板のステッチとチップ基板のパッドとの接続関係を「ピンコネ」、ピンコネを設定する処理を「ピンコネ処理」ともいう。この組み立て検討におけるピンコネ処理は、従来、設計者がＣＡＤ図面を見ながら手作業で行ってきた。

このような組み立て検討の工程に関連する技術として、例えば、特開平７−１５２８１１号公報にＬＳＩ設計支援システムが開示されている。図１は、このＬＳＩ組立設計支援システムの構成を示すブロック図である。このＬＳＩ組立設計支援システムは、パッドとＬＳＩパッケージの電気的接続を決め、チップを組み込むＬＳＩパッケージ毎に、電気的にＬＳＩパッケージの外部ピンと接続するパッドを決めるＬＳＩ組立設計支援システムである。（Ａ）チップデータ入力手段１０２、（Ｂ）ＬＳＩパッケージデータ入力手段１０３、（Ｃ）外部ピン電気属性指定手段１０４、（Ｄ）ピンコネ手段１０５、（Ｅ）組立チェック手段１０６、（Ｆ）電気属性チェック手段１０７と、インターフェース部１０１及び記憶部１０８を備える。チップデータ入力手段１０２は、ＬＳＩチップ外形、パッド座標、パッドがなりえる電気属性条件のデータを入力する。ＬＳＩパッケージデータ入力手段１０３は、チップデータ入力手段１０２で入力したチップを組み込みたいＬＳＩパッケージに関するデータを入力する。外部ピン電気属性指定手段１０４は、ＬＳＩパッケージデータ入力手段１０３で入力したＬＳＩパッケージの外部ピンの電気属性を指定する。ピンコネ手段１０５は、チップデータ入力手段１０２、ＬＳＩパッケージデータ入力手段１０３で入力したチップのパッドとＬＳＩパッケージの外部ピンとの電気的接続を指定する。組立チェック手段１０６は、ピンコネ手段１０５で指定した電気的接続がチップとＬＳＩパッケージを実際の組立作業における組立条件を満足するかチェックする。電気属性チェック手段１０７は、チップのパッドが、ピンコネ手段１０５で指定した電気的接続によって結ばれているＬＳＩパッケージの外部ピンの電気属性と同じ電気属性になりえるかチェックする。

特開平７−１５２８１１号公報

上記背景技術におけるＬＳＩ設計支援システムでは、作業者が、ＬＳＩパッケージに対して、ピンコネ手段１０５でＬＳＩパッケージの外部ピンとチップのパッドとの接続を指定しながら、対話的に組み立て設計を行う。このような設計の場合、ＬＳＩパッケージの外部ピンとチップのパッドとのワイヤによる接続関係の設定を全て手作業で行う必要がある。したがって、作業者の負担が大きく、多大な工数が必要になる。その結果、作業時間がかかることになる。特に、パッドピッチの微細化に伴って、パッド数が増加し、パッケージのピン数も増加している。そのため、膨大な数のピンコネ処理を作業者は手作業で行う必要があり、作業者の負担が大きくなってきている。このような作業者の作業負担を軽減し、作業工数や作業時間、製造時間の低減が可能な技術が望まれている。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、本発明のＬＳＩ設計支援装置は、データ取得部（４０）と、均等処理部（４１）とを具備する。データ取得部（４０）は、第１基板（５１）の一辺に沿って設けられた複数の第１電極（５２）の位置に関する第１位置データと、第２基板（５５）の一辺に沿って設けられた複数の第２電極（５６）の位置に関する第２位置データとを取得する。均等処理部（４１）は、第１位置データに基づいて定まる複数の第１電極（５２）の各々における複数の第１電極（５２）内の相対的な位置関係としての第１相対位置と、第２位置データに基づいて定まる複数の第２電極（５６）の各々における複数の第２電極（５６）内の相対的な位置関係としての第２相対位置とに関して、複数の第１電極の各々を、複数の第２電極（５６）のうちの当該第１電極（５２）の第１相対位置に最も近い第２相対位置を有するものに接続するように、複数の第１電極（５２）と複数の第２電極（５６）との接続関係を設定する。
ここで、第１及び第２相対位置は、例えば、複数の電極の列のうち、列の一端にある電極の位置を０％、列の他端にある電極の位置を１００％として、他の全ての複数の電極の位置の相対的関係を表した指標である。接続関係は、どの第１電極をどの第２電極に接続するかの電極同士の関係を示す。複数の第１電極（５２）及び複数の第２電極（５６）は、一辺に含まれるすべての電極である必要は無い。すなわち、すべての電極のうちの予め設定された一部であっても良い。
本発明では、複数の第１電極（５２）と複数の第２電極（５６）とにおいて、相対位置の近い電極同士を配線で接続するように自動的に設計する。このように設計することで、配線間隔が概ね均等になるような合理的な接続関係を得ることができる。すなわち、設計者による手動作業で得られる接続関係と概ね等しい結果を得ることができる。

本発明により、作業者の作業負担を軽減し、作業工数や作業時間、製造時間の低減が可能となる。また、製造時間が短縮され、歩留まりの向上も図ることができる。

以下、本発明のＬＳＩ設計支援装置及びＬＳＩ設計支援方法の実施の形態に関して、添付図面を参照して説明する。

（第１の実施の形態）
まず、本発明のＬＳＩ設計支援装置の第１の実施の形態の構成について説明する。図２は、本発明のＬＳＩ設計支援装置の第１の実施の形態の構成を示すブロック図である。ＬＳＩ設計支援装置１は、データベース１０とＬＳＩ設計支援装置本体２０とを具備する。

データベース１０は、ハードディスクドライブ（ＨＤ）に例示される記憶装置である。ＬＳＩの設計に関わるデータを格納している。データベース１０は、データ及びプログラムとしてのチップデータベース１１とＬＳＩパッケージ基板データベース１２と組立ルールデータベース１３とを備える。

チップデータベース１１は、ＬＳＩのチップ基板に関するデータとしてのチップデータを格納している。チップデータは、チップの種類やサイズに対応して、チップ内に設けられる複数のパッドの座標のデータを含む。ＬＳＩパッケージ基板データベース１２は、ＬＳＩのパッケージ基板に関するデータとしてのパッケージデータを格納している。パッケージデータは、パッケージ基板の種類やサイズに対応して、パッケージ基板内に設けられた複数のステッチの座標のデータを含む。組立ルールデータベース１３は、組立基準が記述されたファイルとしての組立ルールファイルを格納している。組立ルールファイルは、パッドとステッチとを接続するワイヤのワイヤ長、ワイヤ角度、交差基準のような配線に関する組立基準を含む。

ＬＳＩ設計支援装置本体２０は、パーソナルコンピュータやワークステーションに例示される情報処理装置である。周辺機器として表示装置（図示されず）、入力装置（図示されず）及び出力装置（図示されず）と接続されている。データベース１０のデータ及びファイルに基づいて、ＬＳＩのチップ基板のパッドとＬＳＩのパッケージ基板のステッチとの間の接続関係を設定し（ピンコネ処理を行い）、設計データ３として出力する。ＬＳＩ設計支援装置本体２０は、プログラムとしてのデータ読み込み部２１、データ処理部２２、自動ピンコネ部２３、組立チェック部２４、データ出力部２５、データ編集部２６、データ表示部２７を備える。

データ読み込み部２１は、データベース１０の各ファイル（チップデータ、パッケージデータ、組立ルールファイル）を読み込む。データ処理部２２は、読み込んだチップデータとパッケージデータとを併合する。そして、そのデータを自動ピンコネ部２３へ出力する。また、各部同士のデータの授受を制御する。自動ピンコネ部２３は、チップとＬＳＩパッケージとの組み合わせに基づいて、チップ基板のパッドとパッケージ基板のステッチとについて、組立ルールファイルを参照して、ピンコネ処理を行う。組立チェック部２４は、組立ルールファイルを参照して、生成された設計データのピンコネが組立基準に合致しているかチェックする。データ出力部２５は、設計データ３を出力装置（図示されず）へ出力する。データ編集部２６は、入力装置（図示されず）を介した作業者の入力に基づいて、設計データにおけるチップ基板のパッドとパッケージ基板のステッチとの間の新規接続、接続削除、接続付け替え機能のような設計データの編集を行う。データ表示部２７は、設計データにおけるチップ、パッケージ、及びワイヤの図形化されたデータを表示装置（図示されず）に表示する。

データ読み込み部２１、データ処理部２２、自動ピンコネ部２３、組立チェック部２４、データ出力部２５、データ編集部２６及びデータ表示部２７は、ＬＳＩ設計支援装置本体２０内の記憶部（図示されず）に格納されている。そして、動作時にメモリ（図示されず）上に展開されて、ＣＰＵ（図示されず）により実行される。なお、これら各部の全部又は一部は、ソフトウエアとハードウエアとの組み合わせや、ハードウエアのみによって実現されていても良い。また、ＬＳＩ設計支援装置本体２０は、データベース１０を含んでいても良い。

図３は、本発明のＬＳＩ設計支援装置が設計するＡＳＩＣチップ（ＬＳＩ）を示す概略図である。ＡＳＩＣチップ５０は、ＬＳＩパッケージのパッケージ基板５１と、チップのチップ基板５５を有する。パッケージ基板５１及びチップ基板５５とは仮想の対角線により４つの領域に分けられる。それぞれ、パッケージ基板領域５１ａ及びチップ基板領域５５ａ、パッケージ基板領域５１ｂ及びチップ基板領域５５ｂ、パッケージ基板領域５１ｃ及びチップ基板領域５５ｃ、及び、パッケージ基板領域５１ｄ及びチップ基板領域５５ｄである。各領域は、向きが異なるが同じ構成を有しているので、以下、パッケージ基板領域５１ａ及びチップ基板領域５５ａについて、パッケージ基板５１及びチップ基板５５として説明する。

パッケージ基板５１は、その一辺に沿って複数のステッチ５２を含む。チップ基板５５は、その一辺に沿って複数のパッド５６を含む。ＡＳＩＣチップ５０では、ピンコネ処理をする前に、複数のパッド５６及び複数のステッチ５２の座標が予め決められている。パッド５６の数は、通常、ステッチ５２（外部ピンに対応）の数よりも多い。複数のステッチ５２の各々は、複数のパッド５６のいずれか一つとワイヤ５３で接続される。本発明のＬＳＩ設計支援装置は、このようなＡＳＩＣチップ５０の設計データ３を作成する。

図４は、図２における自動ピンコネ部の第１の実施の形態の構成を示すブロック図である。自動ピンコネ部２３は、ピンアサイン部３１及びピンコネチェック処理部３２を備える。ピンアサイン部３１は、チップとＬＳＩパッケージとの組み合わせに基づいて、チップ基板のパッドとパッケージ基板のステッチとについて、ピンコネ処理を行う。ピンコネチェック処理部３２は、組立ルールファイルを参照して、生成されたピンコネが組立基準に合致しているかチェックする。合致していない場合、ピンアサイン部３１は、ピンコネの補正を行う。

図５は、図４における自動ピンコネ部の第１の実施の形態の構成を示すブロック図である。自動ピンコネ部２３のピンアサイン部３１は、データ取得部４０と均等ピンコネ処理部４１とピンコネ補正処理部４２とを含む。

データ取得部４０は、読み取りデータから、パッケージ基板５１の一辺に沿って設けられた複数のステッチ５２のそれぞれの座標（Ｘ、Ｙ）を取得する。加えて、チップ基板５５の一辺に沿って設けられた複数のパッド５６のそれぞれの座標（ｘ、ｙ）を取得する。ここで、パッケージ基板５１に関するＸＹ座標（ステッチ座標）の原点、及び、パッド基板５５に関するｘｙ座標（パッド座標）の原点については、それぞれ定義され、両者の間の相対的な位置関係も定義される。

ただし、データ取得部４０は、読み取りデータに相対位置が含まれている場合には、パッケージ基板５１の一辺に沿って設けられた複数のステッチ５２の各々について、複数のステッチ５２のそれぞれの相対位置を取得する。加えて、チップ基板５５の一辺に沿って設けられた複数のパッド５６の各々について、複数のパッド５６のそれぞれの相対位置を取得する。ここで、相対位置は、複数の電極（ステッチ５２やパッド５６）の相互の相対的な位置関係を示す。

均等ピンコネ処理部４１は、複数のステッチ５２のそれぞれの座標に基づいて、複数のステッチ５２のそれぞれの相対位置を算出する。同様に、複数のパッド５６のそれぞれの座標に基づいて、複数のパッド５６のそれぞれの相対位置を取得する。そして、複数のステッチ５２の各々を、複数のパッド５６のうちの当該ステッチ５２の相対位置に最も近い相対位置を有するものに接続するように、複数のステッチ５２と複数のパッド５６との接続関係を設定する。均等ピンコネ処理部４１は、端部接続処理部４１−１と逐次均等処理部４１−２とを備える。

端部接続処理部４１−１は、複数のステッチ５２のうちの端にある端部のステッチ５２を、複数のパッドのうちの端にある端部のパッド５６に接続するように、端部のステッチ５２と端部のパッド５６との接続関係を設定する。
逐次均等処理部４１−２は、複数のステッチ５２のうちの端部のステッチ５２以外であって、既に接続関係を設定されたものに最も近いステッチ５２を、そのステッチ５２の相対位置に最も近い相対位置を有するパッド５６に接続するように、そのステッチ５２とそのパッド５６との接続関係を設定する。逐次均等処理部４１−２は、このような接続関係の設定を、複数のステッチ５２のうちの端部のステッチ５２の隣のものから順番に実行する。

ピンコネ補正処理部４２は、均等ピンコネ処理部４１による接続関係が不適切な場合、接続関係を適切な状態（重複接続、ワイヤ長、ワイヤ角度、交差基準のような配線に関する組立基準のルールに適合した状態）にするように補正処理を行う。例えば、あるステッチ５２に適したパッド５６に既に接続関係が設定されている場合、隣接する全部又は一部の接続関係を端部のパッド５６側へずらし、そのステッチ５２に適したパッド５６の接続関係を空きにする。

図６は、各電極の座標の一例を示す概略図である。パッケージ基板５１及びパッド基板５５の辺に平行な方向をＸ軸及びｘ軸とし、垂直な方向をＹ軸及びｙ軸とする。ここでは、図３における対角線の交点Ｏがステッチ座標及びパッド座標の共通の原点と定義される。この図では、パッケージ基板５１の一辺には７個のステッチ５２が略円弧状に設けられ、パッド基板５５の一辺には９個のパッド５６が略直線状に設けられている。例えば、ステッチ５２の列において、一番左側をステッチ５２−１の座標は（Ｘ_１、Ｙ_１）、次のステッチ５２−２の座標は（Ｘ_２、Ｙ_２）となり、以下同様である。パッド５６の列において、一番左側をパッド５６−１の座標は（ｘ_１、ｙ_１）、次のパッド５６−２の座標は（ｘ_２、ｙ_２）となり、以下同様である。

ピンコネ処理では、各電極の列ごとに、各電極のＸ座標及びｘ座標のみを対象とする。このようにすることで、ステッチ５２の列が略円弧状に設けられていても、略直線状に設けられたパッド５６の列に対して問題なく対応することができる。すなわち、ステッチの列とパッドの列とが互いに平行な場合でなくても、問題なく対応することができる。ただし、組立基準等に基づく接続の検証では、Ｘ座標とＹ座標及びｘ座標とｙ座標とを対象とする。

図７は、各電極の相対位置の一例を示す概略図である。この図では、パッケージ基板５１の一辺には１２個のステッチ５２が設けられ、パッド基板５５の一辺には１８個のパッド５６が設けられている。上述のように、ここでは、Ｙ座標及びｙ座標を考慮しなことから、図面上、ステッチ５２及びパッド５６のいずれもが略直線状に並んでいるものとして表現されている。

相対位置は、例えば、複数のステッチ５２の列のうち、列の一端にあるステッチ５２−１の位置を０％、その列の他端にあるステッチ５２−１２の位置を１００％として、全ての複数の電極の位置の相対的関係を表した指標である。このとき、ｐ番目（ｐ：１＜ｐ＜１２の整数）のステッチ５２−ｐの相対位置Ｓ_{ｒａｔｉｏ}（ｐ）は、
Ｓ_{ｒａｔｉｏ}（ｐ）＝（１番目のステッチとｐ番目のステッチとの距離）／（１番目のステッチと１２番目のステッチとの距離Ｌｓ）×１００（％）……（１）
で算出される。各距離は、各ステッチ５２の座標（Ｘ座標）から算出する。例えば、２番目のステッチ５２の相対位置Ｓ_{ｒａｔｉｏ}（２）は９．４％である。

同様に、複数のパッド５６の列のうち、列の一端にあるパッド５６−１の位置を０％、その列の他端にあるパッド５６−１８の位置を１００％として、全ての複数の電極の位置の相対的関係を表した指標である。このとき、ｑ（ｑ：１＜ｑ＜１８の整数）番目のパッド５６−ｑの相対位置Ｐ_{ｒａｔｉｏ}（ｑ）は、
Ｐ_{ｒａｔｉｏ}（ｑ）＝（１番目のパッドとｑ番目のパッドとの距離）／（１番目のパッドと１８番目のパッドとの距離Ｌｐ）×１００（％）……（２）
で算出される。各距離は、各パッド５６の座標（ｘ座標）から算出する。
ただし、この図では、Ｐ_{ｒａｔｉｏ}ではなく、ステッチ５２−ｐの相対位置Ｓ_{ｒａｔｉｏ}に等しいパッド５６列での相対位置Ｐ_{ｒａｔｉｏ}及びそれに対応する位置５８−ｐが示されている。例えば、ステッチ５２−２の相対位置Ｓ_{ｒａｔｉｏ}（２）＝９．４％に等しいパッド５６列での相対位置Ｐ_{ｒａｔｉｏ}及びそれに対応する位置５８−２が示されている。

次に、本発明のＬＳＩ設計支援方法の第１の実施の形態の動作について説明する。図８は、本発明のＬＳＩ設計支援方法の第１の実施の形態の動作を示すフロー図である。自動ピンコネ部２３の行う自動ピンコネ処理は、図３におけるパッケージ基板領域５１ａ及びチップ基板領域５５ａ、パッケージ基板領域５１ｂ及びチップ基板領域５５ｂ、パッケージ基板領域５１ｃ及びチップ基板領域５５ｃ、及び、パッケージ基板領域５１ｄ及びチップ基板領域５５ｄごとに行う。以後、パッケージ基板領域５１ａ及びチップ基板領域５５ａの自動ピンコネ処理について説明する。ここでは、パッド５６とステッチ５２とを一括的に接続する場合について説明する。

まず、設計者は、ＬＳＩ設計支援装置の入力装置（図示されず）から、ＬＳＩのチップサイズ、パッケージ基板の種類、及びピン数を指定する。データ読み込み部２１は、設計者の入力に基づいて、チップデータをチップデータベース１１から、パッケージデータをＬＳＩパッケージ基板データベース１２からそれぞれ読み込む。また、データ読み込み部２１は、指定されたチップサイズとパッケージ基板の組み合せに基づいて、組立ルールデータベース１３から適切なルールファイルを読み込む（Ｓ１０１）。そのルールファイルにはワイヤ長、ワイヤ角度、ワイヤ交差のルール値が記述されている。

データ処理部２２は、読み込まれたチップデータとパッケージデータとをマージ（併合）し、一つのデータとする（Ｓ１０２）。このとき、チップデータは、パッケージ基板５１の複数のステッチ５２の座標を含んでいる。その座標の原点は図６に示す対角線の交点Ｏである。パッケージデータは、チップ基板５５の複数のパッド５６の座標を含んでいる。その座標の原点もまた図６に示す対角線の交点Ｏである。データ処理部２２は、両座標の原点が重なるようにパッケージ基板５１とチップ基板５５とを配置する。データ表示部２７は、そのデータを表示装置（図示されず）に表示する。自動ピンコネ部２３は、読み込まれたチップデータ、パッケージデータ及びルールファイルに基づいて、自動ピンコネ処理を実行する（Ｓ１０３）。データ表示部２７は、自動ピンコネ処理の結果（パッドとステッチとをワイヤで接続した図）を表示装置へ表示する。

データ編集部２６は、表示装置上の表示を参照した設計者の入力に基づいて、ピンコネを編集する。データ編集部２６は、ピンコネを編集する機能として、新規にステッチとパッドを接続する新規接続機能、接続されているワイヤを削除する削除機能、パッド側又はステッチ側の接続を解除し新しいパッド又はステッチに接続する変更機能を有する。そして、これらの編集機能でピンコネの変更を行う（Ｓ１０４）。組立チェック部２４は、ルールファイルに基づいて、編集された設計データのチェックを行う（Ｓ１０５）。エラーがある場合（Ｓ１０５：Ｙｅｓ）、再度データ編集を行う（Ｓ１０４）。エラーが無い場合（Ｓ１０５：Ｎｏ）、データ出力部２５は、ピンコネの結果を外部出力装置へ出力する（Ｓ１０６）。

次に、本発明のＬＳＩ設計支援方法における自動ピンコネ部の動作について、図６、図７及び図９を用いて詳細に説明する。図９は、本発明のＬＳＩ設計支援方法における自動ピンコネ部の動作を示すフロー図である。

自動ピンコネ部２３の行う自動ピンコネ処理は、図３におけるパッケージ基板領域５１ａ及びチップ基板領域５５ａ、パッケージ基板領域５１ｂ及びチップ基板領域５５ｂ、パッケージ基板領域５１ｃ及びチップ基板領域５５ｃ、及び、パッケージ基板領域５１ｄ及びチップ基板領域５５ｄごとに行う。以後、パッケージ基板領域５１ａ及びチップ基板領域５５ａの自動ピンコネ処理について説明する。ここでは、複数のパッド５６と複数のステッチ５２とを逐次的に接続する場合について説明する。

まず、データ取得部４０は、読み込まれたチップデータ、パッケージデータ及びルールファイルを取得する。以下の処理は、これらのデータ、ファイルに基づいて行われる。端部接続処理部４１−１は、複数のパッド５６のうち最もコーナー側（端側）のパッド５６−１及び５６−１８を、それぞれ、複数のステッチ５２のうちの最もコーナー側（端側）のステッチ５２−１及び５２−１２に接続するように、接続関係を設定する（Ｓ０１）。ただし、コーナーについて、一方のコーナー側だけを行っても良い。次に、逐次均等処理部４１−２は、複数のステッチ５２の列における両端部の距離Ｌｓと、複数のパッド５６の列における両端部の距離Ｌｐとを取得する（Ｓ０２）。具体的には、複数のステッチ５２の列の一方の端の座標と、他方の端の座標とから計算により距離Ｌｓを求める。同様に、複数のパッド５６の列の一方の端の座標と、他方の端の座標とから計算により距離Ｌｐを求める。このとき用いる座標は、Ｘ座標及びｘ座標のみである。

続いて、逐次均等処理部４１−２は、複数のステッチ５２のうちの最もコーナー側（端側）のステッチ５２−１以外で、既に接続関係を設定されたものに最も近いステッチ５２について、その相対位置（Ｓ_{ｒａｔｉｏ}）を上記（１）式により算出する（Ｓ０３）。例えば、既に接続関係を設定されたものがステッチ５２−１の場合、それに最も近いパッド５６はステッチ５２−２である。したがって、Ｓ_{ｒａｔｉｏ}（２）＝９．４％を求める。

その後、逐次均等処理部４１−２は、Ｓ０３で求めた相対位置に対応する複数のパッド５６の列での対応位置を算出する（Ｓ０４）。例えば、Ｓ０３でステッチ５２−２について相対位置Ｓ_{ｒａｔｉｏ}（２）＝９．４％を求めた場合、それに対応する複数のパッド５６の列での対応位置５８−２を、Ｌｐ×Ｓ_{ｒａｔｉｏ}（２）で算出する。

次に、逐次均等処理部４１−２は、Ｓ０４で求めた対応位置に最も近くの空いている（接続関係が設定されていない）且つ組立基準を満たすパッド５６があるか否かを判断する（Ｓ０５）。例えば、Ｓ０４でステッチ５２−２の対応位置５８−２を求めた場合、それに最も近い空きパッド５６として、パッド５６−３が考えられる。このパッド５６−３が空いているか（接続関係が設定されていないか）、接続関係が設定されたとき組立基準を満たすかを判断する。なお、パッド５６−３が空いていない場合、又は、組立基準を満たさない場合、最も近い空きパッド５６として、パッド５６−２が空いているかを判断する。

逐次均等処理部４１−２は、最も近い適切な空きパッドが無い場合（Ｓ０５：ＮＯ）、すなわち、対応位置５８の両側のパッドが埋まっている場合、又は、接続関係が設定されたとき組立基準を満たさない場合、補正処理が可能か否かを判断する（Ｓ０６）。補正処理の可能か否かの判断方法については後述する。例えば、対応位置５８−２について、パッド５６−３及び５６−２が空いていない場合、補正処理が可能か否かを判断する。ピンコネ補正処理部４２は、補正処理が可能な場合（Ｓ０６：ＹＥＳ）、補正処理を実行する（Ｓ０７）。補正処理については、後述する。

逐次均等処理部４１−２は、ステッチ５２に対応するパッド５６が決定したら、両者をワイヤ５３で接続するように、接続関係を設定する（Ｓ０８）。例えば、最も近い適切な空きパッド５６−３が存在する場合（Ｓ０５：ＹＥＳ）、その空きパッド５６−３とＳ０３での対象であったステッチ５２−２とをワイヤ５３で接続するように、その接続関係を設定する。同様に、補正されて（Ｓ０７）空きになったパッド５６ａとステッチ５２ａとをワイヤ５３で接続するように、接続関係を設定する（後述）。なお、補正処理が不可能な場合（Ｓ０６：ＮＯ）、そのステッチ５２はパッド５６との接続を行わない。

逐次均等処理部４１−２は、全てのステッチ５２でＳ０３〜Ｓ２８が終了したが否かを判断する（Ｓ０９）。終了していない場合（Ｓ０９：ＮＯ）、Ｓ０３に戻り、次のステッチ５２で上記プロセスを行う。終了した場合（Ｓ０９：ＹＥＳ）、自動ピンコネ処理が終了する。

Ｓ０６の補正処理が可能か否かの判断、及びＳ０７の補正処理の一例について説明する。図１０は、補正処理に関する接続関係について説明する概略図である。

図１０（ａ）は、例えば、上記Ｓ０６の状態を示している。このとき、ステッチ５２ｃ、５２ｄの相対位置の対応するパッド５６ｃ、５６ｄは、既にステッチ５２ｂ、５２ｅと接続関係を設定（ワイヤ５３で接続）されている。このため、組立基準のルールから、ステッチ５２ｃ、５２ｄはパッド５６ｃ、５６ｄと接続関係を設定できない。ここで、パッド５６の列を見れば、パッド５６ｃよりも一方の端側に、接続関係の設定されていないパッド５６ａが存在している。同様にパッド５６ｄよりも他方の端側に、接続関係の設定されていないパッド５６ｆが存在している。このように、対象となっているパッド５６よりも端側のパッド５６のうち接続関係の設定されていないパッド５６を探すことで、Ｓ０６の補正処理が可能か否かの判断ができる。

図１０（ａ）において補正処理が可能と判断されると、図１０（ｂ）に示すように、接続関係をずらす（ワイヤ５３をずらす）ことで、所望の位置に空きパッドを準備することができる。すなわち、ステッチ５２ａ、５２ｂの接続相手をそれぞれパッド５６ａ、５６ｂに、ステッチ５２ｅ、５２ｆの接続相手をそれぞれパッド５６ｅ、５６ｆに変更する（補正する）ことで、ステッチ５２ｃ、５２ｄはパッド５６ｃ、５６ｄと接続関係を設定できるようになる。このように、接続関係を１つずつコーナー側へずらすことで、Ｓ０７の補正処理を実行できる。

図１０（ｂ）において補正処理が実行されると、図１０（ｃ）に示すように、ステッチ５２ｃ、５２ｄは、相対位置が対応するパッド５６ｃ、５６ｄと接続することができる。このように、接続関係の補正を行うことで、Ｓ０８において所望の接続関係を設定することができる。

図１０を参照して、図９は、具体的には例えば以下のようになる。まずステッチ５２ａとパッド５６ｂとの接続関係を設定する（Ｓ０３、Ｓ０４、Ｓ０５：Ｙｅｓ、Ｓ０８、Ｓ０９：Ｙｅｓ）。次に、ステッチ５２ｂとパッド５６ｃとの接続関係を設定する（Ｓ０３、Ｓ０４、Ｓ０５：Ｙｅｓ、Ｓ０８、Ｓ０９：Ｙｅｓ）。そのとき、ステッチ５２ｃに適するパッド５６ｃが空いていない（Ｓ０３、Ｓ０４、Ｓ０５：Ｎｏ）。そのため、パッド５６の列を検索して、補正可能か否かを判定する（Ｓ０６）。この場合、パッド５６ｃよりも一方の端側（既に接続関係を設定した側）に、接続関係の設定されていないパッド５６ａが存在している。したがって、補正可能と判断する（Ｓ０６：Ｙｅｓ）。ステッチ５２ａ、５２ｂの接続先をずらしてパッド５６ａ、５６ｂに変更する（Ｓ０７）。それにより、ステッチ５２ｃとパッド５６ｃとの接続関係を設定可能になり、設定する（Ｓ０８）。ステッチ５２とパッド５６との接続関係の設定を一方のコーナー側から他方のコーナー側へ向って行う場合、このような補正を一方のコーナー側から他方のコーナー側へ向って順次行う。

なお、図１０（ａ）〜（ｃ）では、中心（ステッチ５２ｃ及びパッド５６ｃとステッチ５２ｄ及びパッド５６ｄとの間）を境に左右それぞれの領域で、概ね同時に上記の補正処理の動作を行っている例を示している。

なお、上記実施の形態では、Ｓ０４においてＳ０３で求めた相対位置に対応する複数のパッド５６の列での対応位置を算出し、Ｓ０５においてＳ０４で求めた対応位置に最も近い空きのパッド５６があるか否かを判断している。しかし、まず、Ｓ０４において複数のパッド５６の相対位置を上記（２）式で求め、Ｓ０５においてＳ０３で求めたステッチ５２の相対位置とＳ０４で求めたパッド５６の相対位置とを比較して最も近い空きのパッド５６があるか否かを判断してもよい。

また、ここでは、基板の一方のコーナー側から他方のコーナー側へ向って自動ピンコネ処理を行っている。しかし、この方法を適用すれば、両方のコーナー側から辺の中心側へ向って同時に行うことや、辺の中心側から両コーナー側に向って同時に行うことも可能である。

両方のコーナー側から辺の中心側へ向って同時に行う処理では、例えば、まず、一辺の一方の半分のステッチについて、最もコーナー側のステッチとパッドとの接続関係を設定する（Ｓ０１）。同時に、他方の半分のステッチについて、最もコーナー側のステッチとパッドとの接続関係を設定する（Ｓ０１）。次に、一方の半分のステッチについて、コーナー側から辺の中心側へ向ってＳ０２〜Ｓ０９を実施する。同時に、他の半分のステッチについて、コーナー側から辺の中心側へ向ってＳ０２〜Ｓ０９を実施する。

辺の中心側から両コーナー側へむかって同時に行う処理では、例えば、まず、一辺の一方の半分のステッチについて、最もコーナー側のステッチとパッドとの接続関係を設定する（Ｓ０１）。同時に、他方の半分のステッチについて、最もコーナー側のステッチとパッドとの接続関係を設定する（Ｓ０１）。次に、一方の半分のステッチについて、最も辺の中心側のステッチとパッドとの接続関係を設定する（Ｓ０１’）。同時に、他方の半分のステッチについて、最も辺の中心側のステッチとパッドとの接続関係を設定する（Ｓ０１’）。そして、一方の半分のステッチについて、辺の中心側から辺のコーナー側へ向ってＳ０２〜Ｓ０９を実施する。同時に、他の半分のステッチについて、辺の中心側から辺のコーナー側へ向ってＳ０２〜Ｓ０９を実施する。

図１０を参照した図９の動作において、ステッチ５２とパッド５６との接続関係の設定を、両方のコーナー側から中心部へ向って概ね同時に行う場合、それに対応して、このような補正を中心部を挟んだ両側の領域でそれぞれ中心部へ向って実行することなる。その場合、中心部を一方のコーナーとみなして、上記動作を実行することができる。ステッチ５２とパッド５６との接続関係の設定を、中心部から両方のコーナー側へ向って概ね同時に行う場合、それに対応して、このような補正を中心部を挟んだ両側の領域でそれぞれ両方のコーナー側へ向って実行することなる。その場合も、中心部を一方のコーナーとみなして、上記動作を実行することができる。

以上のようにすることで、ステッチ５２を、ステッチ５２の相対位置に最も近い相対位置を有するパッド５６で、かつ、未接続のパッド５６に自動的に接続することができる。この場合、相対位置の概ね等しいステッチ５２−パッド５６を接続しているので、自然にルールファイルに記述された組立基準のルールに合致する接続に自動的にすることができる。したがって、作業者による接続関係の修正を大幅に低減でき、作業負担を軽減し、作業工数や作業時間、製造時間の低減が可能となる。また、製造時間が短縮され、歩留まりの向上も図ることができる。

（第２の実施の形態）
第１の実施の形態では、図３のＡＳＩＣチップ（ＬＳＩ）に関して、自動ピンコネ部２３が複数のパッド５６と複数のステッチ５２とを逐次的に接続する場合について説明した。本実施の形態では、図３のＡＳＩＣチップ（ＬＳＩ）に関して、自動ピンコネ部２３が複数のパッド５６と複数のステッチ５２とを一括で接続する場合について説明する。

図２及び図４に示す本発明のＬＳＩ設計支援装置及び自動ピンコネ部の第２の実施の形態の構成については、第１の実施の形態と同様であるのでその説明を省略する。

図１１は、図４における自動ピンコネ部の第２の実施の形態の構成を示すブロック図である。自動ピンコネ部２３のピンアサイン部３１は、データ取得部４０、均等ピンコネ処理部４１、及びピンコネ補正処理部４２を含む。

データ取得部４０は、読み取りデータから、パッケージ基板５１の一辺に沿って設けられた複数のステッチ５２のそれぞれの座標（Ｘ、Ｙ）を取得する。加えて、チップ基板５５の一辺に沿って設けられた複数のパッド５６のそれぞれの座標（ｘ、ｙ）を取得する。ここで、パッケージ基板５１に関するＸＹ座標（ステッチ座標）の原点、及び、パッド基板５５に関するｘｙ座標（パッド座標）の原点については、それぞれ定義され、両者の間の相対的な位置関係も定義される。

ただし、データ取得部４０は、読み取りデータに相対位置が含まれている場合には、パッケージ基板５１の一辺に沿って設けられた複数のステッチ５２の各々について、複数のステッチ５２のそれぞれの相対位置を取得する。加えて、チップ基板５５の一辺に沿って設けられた複数のパッド５６の各々について、複数のパッド５６のそれぞれの相対位置を取得する。ここで、相対位置は、複数の電極（ステッチ５２やパッド５６）の相互の相対的な位置関係を示す。

均等ピンコネ処理部４１は、複数のステッチ５２のそれぞれの座標に基づいて、複数のステッチ５２のそれぞれの相対位置を算出する。同様に、複数のパッド５６のそれぞれの座標に基づいて、複数のパッド５６のそれぞれの相対位置を取得する。そして、複数のステッチ５２の各々を、複数のパッド５６のうちの当該ステッチ５２の相対位置に最も近い相対位置を有するものに接続するように、複数のステッチ５２と複数のパッド５６との接続関係を設定する。均等ピンコネ処理部４１は、端部接続処理部４１−１と一括均等処理部４１−３とを備える。

端部接続処理部４１−１は、複数のステッチ５２のうちの端にある端部のステッチ５２を、複数のパッドのうちの端にある端部のパッド５６に接続するように、端部のステッチ５２と端部のパッド５６との接続関係を設定する。
一括均等処理部４１−３は、端部のステッチ５２以外の複数のステッチ５２の各々を、端部のパッド５６以外の複数のパッド５６ののうち、そのステッチ５２の相対位置に最も近い相対位置を有するパッド５６に接続するように、その複数のステッチ５２とその複数のパッド５６との接続関係を設定する。このとき、一時的に組立基準のルールを無視する。

ピンコネ補正処理部４２は、均等ピンコネ処理部４１による接続関係が不適切な場合、接続関係を適切な状態（重複接続、ワイヤ長、ワイヤ角度、交差基準のような配線に関する組立基準のルールに適合した状態）にするように補正処理を行う。例えば、あるステッチ５２に適したパッド５６に既に別の接続関係が設定されている場合、隣接する全部又は一部の接続関係を端部のパッド５６側へずらし、そのステッチ５２に適したパッド５６の接続関係を空きにする。例えば、あるステッチ５２とあるパッド５６との接続関係が、予め設定された条件を満たさない場合、複数のステッチ５２又は複数のパッド５６における既に接続関係を設定されているものの一部を、接続関係が重ならないように端部のステッチ５２側又は端部のパッド５６側へずらす。

図６に示す座標の一例、及び図７に示す相対位置の一例については、第１の実施の形態と同様であるのでその説明を省略する。

図８に示す本発明のＬＳＩ設計支援方法の第２の実施の形態の動作については、第１の実施の形態と同様であるのでその説明を省略する。

次に、本発明のＬＳＩ設計支援方法における自動ピンコネ部の動作について、図６、図７及び図１２を用いて詳細に説明する。図１２は、図７のＬＳＩ設計支援方法における自動ピンコネ部の動作を示すフロー図である。

自動ピンコネ部２３の行う自動ピンコネ処理は、図３におけるパッケージ基板領域５１ａ及びチップ基板領域５５ａ、パッケージ基板領域５１ｂ及びチップ基板領域５５ｂ、パッケージ基板領域５１ｃ及びチップ基板領域５５ｃ、及び、パッケージ基板領域５１ｄ及びチップ基板領域５５ｄごとに行う。以後、パッケージ基板領域５１ａ及びチップ基板領域５５ａの自動ピンコネ処理について説明する。ここでは、パッド５６とステッチ５２とを一括的に接続する場合について説明する。

まず、データ取得部４０は、読み込まれたチップデータ、パッケージデータ及びルールファイルを取得する。以下の処理は、これらのデータ、ファイルに基づいて行われる。端部接続処理部４１−１は、複数のパッド５６のうち最もコーナー側（端側）のパッド５６−１及び５６−１８を、それぞれ、複数のステッチ５２のうちの最もコーナー側（端側）のステッチ５２−１及び５２−１２に接続するように、接続関係を設定する（Ｓ２１）。ただし、コーナーについて、一方のコーナー側だけを行っても良い。次に、逐次均等処理部４１−２は、複数のステッチ５２の列における両端部の距離Ｌｓと、複数のパッド５６の列における両端部の距離Ｌｐとを取得する（Ｓ２２）。具体的には、複数のステッチ５２の列の一方の端の座標と、他方の端の座標とから計算により距離Ｌｓを求める。同様に、複数のパッド５６の列の一方の端の座標と、他方の端の座標とから計算により距離Ｌｐを求める。このとき用いる座標は、Ｘ座標及びｘ座標のみである。

続いて、一括均等処理部４１−３は、複数のステッチ５２のうちの最もコーナー側（端側）のステッチ５２−１以外で、既に接続関係を設定されたものに最も近いステッチ５２について、その相対位置（Ｓ_{ｒａｔｉｏ}）を上記（１）式により算出する（Ｓ２３）。例えば、既に接続関係を設定されたものがステッチ５２−１の場合、それに最も近いパッド５６はステッチ５２−２である。したがって、Ｓ_{ｒａｔｉｏ}（２）＝９．４％を求める。

その後、一括均等処理部４１−３は、Ｓ２３で求めた相対位置に対応する複数のパッド５６の列での対応位置を算出する（Ｓ２４）。例えば、Ｓ２３でステッチ５２−２について相対位置Ｓ_{ｒａｔｉｏ}（２）＝９．４％を求めた場合、それに対応する複数のパッド５６の列での対応位置５８−２を、Ｌｐ×Ｓ_{ｒａｔｉｏ}（２）で算出する。

次に、一括均等処理部４１−３は、Ｓ２４で求めた対応位置に最も近いパッド５６が空いているか否か（重複接続、ワイヤ長、ワイヤ角度、交差基準のような配線に関する組立基準のルールに適合しているか否か）に関わらず、そのパッド５６とＳ２３のステッチ５２との接続関係を仮設定する（Ｓ２５）。例えば、Ｓ２４でステッチ５２−２の対応位置５８−２を求めた場合、それに最も近い空きパッド５６はパッド５６−３である。このパッド５６−３が空いているか否か（接続関係が設定されているか否か）にかかわらず、ステッチ５２−２とパッド５６−３との接続関係を仮設定する。

一括均等処理部４１−３は、全てのステッチ５２でＳ２３〜Ｓ２５が終了したが否かを判断する（Ｓ２６）。終了していない場合（Ｓ２６：ＮＯ）、Ｓ２３に戻り、次のステッチ５２で上記プロセスを行う。終了した場合（Ｓ２６：ＹＥＳ）、ピンコネチェック処理部３２は、複数のステッチ５２と複数のパッド５６との間で仮設定された接続関係について、ルールファイルに記述された組立基準のルールを満たすか否かをチェックする（Ｓ２７）。

ピンコネチェック処理部３２は、同一のパッド５６が複数のステッチ５２と接続関係にあるか否かを判断する（Ｓ２８）。ピンコネ補正処理部４２は、同一のパッド５６が複数のステッチ５２と接続関係にある場合（Ｓ２８：ＹＥＳ）、補正処理の一つである第１補正処理を実行する（Ｓ２９）。第１補正処理については、後述する。
必要な全ての第１補正処理が終了した場合、ピンコネチェック処理部３２は、ワイヤ長、ワイヤ角度、交差基準のような配線に関する所定の組立基準のルールを満たさないエラーワイヤ（接続関係のエラー）があるか否かを判断する（Ｓ３０）。ピンコネ補正処理部４２は、所定の組立基準のルールを満たさないエラーワイヤがある場合（Ｓ３０：ＹＥＳ）、補正処理の一つである第２補正処理を実行する（Ｓ３１）。第２補正処理については、後述する。

必要な全ての第２補正処理が終了した場合、自動ピンコネ処理が終了する。

次に、組立ルールに適合しない場合の一例と、それに対してＳ２９で行う第１補正処理について説明する。図１３は、第１補正処理について説明する概略図である。

図１３（ａ）は、例えば、上記Ｓ２８でＹＥＳとなる状態を示している。このとき、同一のパッド５６ｃには、二つのステッチ５２ｂ及び５２ｃと接続関係が設定（ワイヤ５３で接続）されている。同様に、同一のパッド５６ｄには、二つのステッチ５２ｄ及び５２ｅと接続関係が設定（ワイヤ５３で接続）されている。すなわち、パッド５６ｃや５６ｄでは、接続関係が重複している。一つのパッド５６に二つ以上のステッチをワイヤ５３で接続することは許されないため、第１補正処理が必要となる。ここで、パッド５６の列を見れば、パッド５６ｃよりも一方の端側に、接続関係の設定されていないパッド５６ａが存在している。同様にパッド５６ｄよりも他方の端側に、接続関係の設定されていないパッド５６ｆが存在している。したがって、接続関係をずらす（ワイヤ５３をずらす）ことで、一つのパッド５６に一つのステッチ５２を接続するように、接続関係を補正することが出来る。

図１３（ｂ）は、Ｓ２９で第１補正処理を行った状態を示している。すなわち、ステッチ５２ａ、５２ｂの接続相手をそれぞれパッド５６ａ、５６ｂに、ステッチ５２ｅ、５２ｆの接続相手をそれぞれパッド５６ｅ、５６ｆに変更している（補正している）。これにより、パッド５６ｃや５６ｄでの接続関係の重複を解消し、所望の接続関係を設定することができる。

図１３を参照して、図１２のＳ２１〜Ｓ２９までは、具体的には例えば以下のようになる。まずステッチ５２ａ〜５２ｆとパッド５６ｂ〜５６ｅとの接続関係を設定する（Ｓ２１〜Ｓ２６）。次に、ピンコネをチェックし（Ｓ２７）、同一パッド５６に接続しているステッチ５２があるか否かを検査する（Ｓ２８）。この場合、ステッチ５２ｂ、５２ｃが同一のパッド５６ｃと接続関係を設定されている（Ｓ２８：Ｙｅｓ）。そのため、パッド５６の列において、空いているパッド５６を検索する（Ｓ２９−１：図示されず）。この場合、パッド５６ｃよりも一方の端側に、接続関係の設定されていないパッド５６ａが存在している。したがって、ステッチ５２ａ、５２ｂの接続先をずらしてパッド５６ａ、５６ｂに変更する（Ｓ２９−２：図示されず）。それにより、ステッチ５２ｃとパッド５６ｃとの適切な接続関係が設定可能になり、設定される（Ｓ２９−３：図示されず）。ステッチ５２とパッド５６との接続関係の設定の補正処理を一方のコーナー側から他方のコーナー側へ向って行う場合、このような補正を一方のコーナー側から他方のコーナー側へ向って順次行う。

なお、図１３（ａ）〜（ｂ）では、中心（ステッチ５２ｃ及びパッド５６ｃとステッチ５２ｄ及びパッド５６ｄとの間）を境に左右それぞれの領域で、概ね同時に上記の補正処理の動作を行っている例を示している。

次に、組立ルールに適合しない場合の他の例と、それに対して、Ｓ３１で行う第２補正処理について説明する。図１４は、第２補正処理について説明する概略図である。

図１４（ａ）は、例えば、上記Ｓ３０でＹＥＳとなる状態を示している。ここでは、ステッチ５２ａとパッド５６ｂとを結ぶワイヤ５３ａ、及び、ステッチ５２ｄとパッド５６ｅとを結ぶワイヤ５３ｄが、所定の組立基準のルールの一つとしての許容されるワイヤ角度を満たしていない例を示している。すなわち、ワイヤ５３ａ、５３ｄは、接続関係のエラーがある。ここで、パッド５６の列を見れば、パッド５６ｃよりも一方の端側に、接続関係の設定されていないパッド５６ａが存在している。同様にパッド５６ｄよりも他方の端側に、接続関係の設定されていないパッド５６ｆが存在している。したがって、接続関係をずらす（ワイヤ５３をずらす）ことで、接続関係のエラーを無くすように、接続関係を補正することが出来る。

図１４（ｂ）は、Ｓ３１で第２補正処理を行った状態を示している。すなわち、ステッチ５２ａ、５２ｄの接続相手をそれぞれパッド５６ａ、５６ｆにに変更する（補正する）。これにより、ワイヤ５３ａやワイヤ５３ｄでの接続関係のエラーを解消し、所望の接続関係を設定することができる。

図１４を参照して、図１２のＳ３０〜Ｓ３１までは、具体的には例えば以下のようになる。同一パッド５６に接続しているステッチ５２がないように、ステッチ５２ａ〜５２ｄとパッド５６ｂ〜５６ｄとの接続関係が設定されている（Ｓ２８〜Ｓ２９）。ピンコネをチェックし、Ｓ２８以外の他の組立基準を満たさないエラーワイヤがあるか否かを検査する（Ｓ３０）。この場合、ワイヤ５３ａ（ステッチ５２ａ−パッド５６ｂ）がワイヤ角度を満たしていない（Ｓ３０：Ｙｅｓ）。そのため、パッド５６の列において、空いているパッド５６を検索する（Ｓ３１−１：図示されず）。この場合、パッド５６ｃよりも一方の端側に、接続関係の設定されていないパッド５６ａが存在している。したがって、ステッチ５２ａの接続先をずらしてパッド５６ａに変更する（Ｓ３１−２：図示されず）。それにより、ワイヤ５３ａ（ステッチ５２ａ−パッド５６ａ）がワイヤ角度を満たすようになり、設定される（Ｓ３１−３：図示されず）。ステッチ５２とパッド５６との接続関係の設定の補正処理を一方のコーナー側から他方のコーナー側へ向って行う場合、このような補正を一方のコーナー側から他方のコーナー側へ向って順次行う。

なお、図１４（ａ）〜（ｂ）では、中心（ステッチ５２ｃ及びパッド５６ｃとステッチ５２ｄ及びパッド５６ｄとの間）を境に左右それぞれの領域で、概ね同時に上記の補正処理の動作を行っている例を示している。

なお、上記実施の形態では、Ｓ２４においてＳ０３で求めた相対位置に対応する複数のパッド５６の列での対応位置を算出し、Ｓ２５においてＳ２４で求めた対応位置に最も近い空きのパッド５６があるか否かを判断している。しかし、まず、Ｓ２４において複数のパッド５６の相対位置を上記（２）式で求め、Ｓ２５においてＳ２３で求めたステッチ５２の相対位置とＳ２４で求めたパッド５６の相対位置とを比較して最も近い空きのパッド５６があるか否かを判断してもよい。

また、ここでは、基板の一方のコーナー側から他方のコーナー側へ向って自動ピンコネ処理を行っている。しかし、この方法を適用すれば、両方のコーナー側から辺の中心側へ向って同時に行うことや、辺の中心から両コーナーに向って行うことも可能である。

両方のコーナー側から辺の中心側へ向って同時に行う処理では、例えば、まず、一辺の一方の半分のステッチについて、最もコーナー側のステッチとパッドとの接続関係を設定する（Ｓ２１）。同時に、他方の半分のステッチについて、最もコーナー側のステッチとパッドとの接続関係を設定する（Ｓ２１）。次に、一方の半分のステッチについて、コーナー側から辺の中心側へ向ってＳ２１〜Ｓ２５を実施する。同時に、他の半分のステッチについて、コーナー側から辺の中心側へ向ってＳ２１〜Ｓ２５を実施する。

辺の中心側から両コーナー側へむかって同時に行う処理では、例えば、まず、一辺の一方の半分のステッチについて、最もコーナー側のステッチとパッドとの接続関係を設定する（Ｓ２１）。同時に、他方の半分のステッチについて、最もコーナー側のステッチとパッドとの接続関係を設定する（Ｓ２１）。次に、一方の半分のステッチについて、最も辺の中心側のステッチとパッドとの接続関係を設定する（Ｓ２１’）。同時に、他方の半分のステッチについて、最も辺の中心側のステッチとパッドとの接続関係を設定する（Ｓ２１’）。そして、一方の半分のステッチについて、辺の中心側から辺のコーナー側へ向ってＳ２２〜Ｓ２５を実施する。同時に、他の半分のステッチについて、辺の中心側から辺のコーナー側へ向ってＳ２２〜Ｓ２５を実施する。

図１３及び図１４を参照した図１２の動作では、ステッチ５２とパッド５６との接続関係の設定を、両方のコーナー側から中心部へ向って概ね同時に行う場合、それに対応して、このような補正を中心部を挟んだ両側の領域でそれぞれ中心部へ向って実行することなる。その場合、中心部を一方のコーナーとみなして、上記動作を実行することができる。ステッチ５２とパッド５６との接続関係の設定を、中心部から両方のコーナー側へ向って概ね同時に行う場合、それに対応して、このような補正を中心部を挟んだ両側の領域でそれぞれ両方のコーナー側へ向って実行することなる。その場合も、中心部を一方のコーナーとみなして、上記動作を実行することができる。

以上のようにすることで、ステッチ５２を、ステッチ５２の相対位置に最も近い相対位置を有するパッド５６で、ルールファイルに記述された組立基準のルールを満たし、かつ、未接続のパッド５６に自動的に接続することができる。したがって、作業者による接続関係の修正を大幅に低減でき、作業負担を軽減し、作業工数や作業時間、製造時間の低減が可能となる。また、製造時間が短縮され、歩留まりの向上も図ることができる。

（第３の実施の形態）
第１及び第２の実施の形態では、図３に示す単列のパッド及び単列のステッチを有するＡＳＩＣチップ（ＬＳＩ）に関して、自動ピンコネ部２３が複数のパッド５６と複数のステッチ５２とを接続する場合について説明した。本実施の形態では、図１５（後述）に示す２列のパッド及び２列のステッチを有するＡＳＩＣチップ（ＬＳＩ）に関して、自動ピンコネ部２３が複数のパッド５６と複数のステッチ５２とを接続する場合について説明する。

図２及び図４に示す本発明のＬＳＩ設計支援装置及び自動ピンコネ部の第３の実施の形態の構成については、第１の実施の形態と同様であるのでその説明を省略する。

図１５は、本発明のＬＳＩ設計支援装置が設計するＡＳＩＣチップ（ＬＳＩ）を示す概略図である。ＡＳＩＣチップ５０は、ＬＳＩパッケージのパッケージ基板５１と、チップのチップ基板５５を有する。パッケージ基板５１及びチップ基板５５とは仮想の対角線により４つの領域に分けられる。それぞれ、パッケージ基板領域５１ａ及びチップ基板領域５５ａ、パッケージ基板領域５１ｂ及びチップ基板領域５５ｂ、パッケージ基板領域５１ｃ及びチップ基板領域５５ｃ、及び、パッケージ基板領域５１ｄ及びチップ基板領域５５ｄである。各領域は、向きが異なるが同じ構成を有しているので、以下、パッケージ基板領域５１ａ及びチップ基板領域５５ａについて、パッケージ基板５１及びチップ基板５５として説明する。

パッケージ基板５１は、その一辺に沿って複数のステッチ７１と複数のステッチ８１とを含む。チップ基板５５は、その一辺に沿って複数のパッド７３と複数のパッド８３とを含む。ここで、複数のステッチ８１は、複数のステッチ７１よりもチップ基板５５の一辺から遠い側に設けられている。複数のパッド８３は、複数のパッド７３よりもパッケージ基板５１の一辺から遠い側に設けられている。すなわち、複数のステッチ８１の列と複数のパッド８３の列とが、複数のステッチ７１の列と複数のパッド７３の列とを挟むように設けられている。ＡＳＩＣチップ５０では、ピンコネ処理をする前に、複数のパッド７３、複数のパッド８３、複数のステッチ７１及び複数のステッチ８１の座標が予め決められている。パッド７３及びパッド８３の数は、通常、ステッチ７１及びステッチ８１（外部ピンに対応）の数よりも多い。複数のステッチ７１の各々は、複数のパッド７３のいずれか一つとワイヤ７５で接続される。複数のステッチ８１の各々は、複数のパッド８３のいずれか一つとワイヤ８５で接続される。本発明のＬＳＩ設計支援装置は、このような２列のパッド及び２列のステッチを有するＡＳＩＣチップ（ＬＳＩ）５０の設計データ３を作成する。

図１６は、図４における自動ピンコネ部の第３の実施の形態の構成を示すブロック図である。自動ピンコネ部２３のピンアサイン部３１は、データ取得部４０、均等ピンコネ処理部４１、ピンコネ補正処理部４２、外外ピンコネ処理部４４、設定リセット部４５及び端部ピンコネ処理部４６を含む。均等ピンコネ処理部４１は、端部接続処理部４１−１、逐次均等処理部４１−２及び一括均等処理部４１−３を含む。

このうち、データ取得部４０、均等ピンコネ処理部４１（端部接続処理部４１−１、逐次均等処理部４１−２及び一括均等処理部４１−３を含む）、ピンコネ補正処理部４２は、第１、及び第２の実施の形態と同様であるのでその説明を省略する。ただし、均等ピンコネ処理部４１は、複数のステッチ７１と複数のパッド７３との接続関係の設定を行う。

外外ピンコネ処理部４４は、複数のステッチ８１の各々を、複数のパッド８３のうちの組立基準のルールを満たす最もコーナー寄りのものに接続するように、複数のステッチ８１と複数のパッド８３との接続関係を設定する。外外ピンコネ処理部４４は、逐次外側配線処理部４４−１を備える。

逐次外側配線処理部４４−１は、接続関係を設定されていないもののうち最もコーナー（又は、端部）寄りのステッチ８１を、複数のパッド８３のうちの組立基準のルールを満たす最もコーナー（又は、端部）寄りのものに接続するように、そのステッチ８１とそのパッド８３との接続関係を設定する。逐次外側配線処理部４４−１は、このような接続関係の設定を、複数のステッチ８１のうちのコーナー（又は、端部）のステッチ８１から順番に実行する。

設定リセット部４５は、外外ピンコネ処理部４４の接続関係の設定にエラーが発生した場合、所定のステッチ８１とパッド８３との接続関係、及び、所定のステッチ７１とパッド７３との接続関係をリセット（キャンセル）する。

端部ピンコネ処理部４６は、設定リセット部４５により接続関係をリセットされたステッチ８１とパッド８３、及び、ステッチ７１とパッド７３のうち、最もコーナー側のステッチ８１とパッド８３を接続し、及び、最もコーナー側のステッチ７１とパッド７３を接続するように接続関係を設定する。

図１７は、各電極の座標の一例を示す概略図である。パッケージ基板５１及びパッド基板５５の辺に平行な方向をＸ軸及びｘ軸とし、垂直な方向をＹ軸及びｙ軸とする。この図では、パッケージ基板５１の一辺には７個のステッチ７１及び６個のステッチ８１とが略直線状に設けられ、パッド基板５５の一辺には１０個のパッド７３及び９個のパッド８３が略直線状に設けられている。例えば、ステッチ７１の列において、一番左側をステッチ７１−１の座標は（Ｘ_１１、Ｙ_１１）、次のステッチ７１−２の座標は（Ｘ_１２、Ｙ_１２）となり、以下同様である。ステッチ８１の列において、一番左側をステッチ８１−１の座標は（Ｘ_２１、Ｙ_２１）、次のステッチ８１−２の座標は（Ｘ_２２、Ｙ_２２）となり、以下同様である。パッド７３の列において、一番左側をパッド７３−１の座標は（ｘ_１１、ｙ_１１）、次のパッド７３−２の座標は（ｘ_１２、ｙ_１２）となり、以下同様である。パッド８３の列において、一番左側をパッド８３−１の座標は（ｘ_２１、ｙ_２１）、次のパッド８３−２の座標は（ｘ_２２、ｙ_２２）となり、以下同様である。

このような場合のピンコネ処理では、ステッチ７１とパッド７３とが接続され、ステッチ８１とパッド８３とが接続される。そのピンコネ処理では、各電極の列ごとに、各電極のＸ座標及びｘ座標のみを対象とする。このようにすることで、ステッチ７１の列やステッチ８１の列が略円弧状や互いに非平行に設けられていても、略直線状に設けられたパッド７３の列やパッド８３の列に対して問題なく対応することができる。ただし、組立基準等に基づく接続の検証では、Ｘ座標とＹ座標及びｘ座標とｙ座標とを対象とする。

図７に示す相対位置の考え方は、ステッチ５２とパッド５６との間の関係を、ステッチ７１とパッド７３との間の関係、及び、ステッチ８１とパッド８３との間の関係のそれぞれに対応させることで、第１の実施の形態と同様に適用できる。

図８に示す本発明のＬＳＩ設計支援方法の第３の実施の形態の動作については、第１の実施の形態と同様であるのでその説明を省略する。

次に、本発明のＬＳＩ設計支援方法における自動ピンコネ部の動作について、図１５、図１７及び図１８を用いて詳細に説明する。図１８は、図８のＬＳＩ設計支援方法における自動ピンコネ部の動作を示すフロー図である。は、自動ピンコネ部２３の行う自動ピンコネ処理は、図１５におけるパッケージ基板領域５１ａ及びチップ基板領域５５ａ、パッケージ基板領域５１ｂ及びチップ基板領域５５ｂ、パッケージ基板領域５１ｃ及びチップ基板領域５５ｃ、及び、パッケージ基板領域５１ｄ及びチップ基板領域５５ｄごとに行う。以後、パッケージ基板領域５１ａ及びチップ基板領域５５ａの自動ピンコネ処理について説明する。

図１５に示すようにパッド及びステッチの並びが千鳥パッド及び千鳥ステッチの場合、内側ステッチ７１は外側パッド７３に、外側ステッチ８１は内側パッド８３に、それぞれ接続しなければならない組立基準がある。したがって、まず、内側ステッチ７１と外側パッド７３とについて内内均等ピンコネ処理（逐次、又は、一括均等処理）を実行する。その後、外側ステッチ８１と内側パッド８３とについて外外ピンコネ処理（逐次外側配線処理）を実行する。

まず、データ取得部４０は、読み込まれたチップデータ、パッケージデータ及びルールファイルを取得する。以下の処理は、これらのデータ、ファイルに基づいて行われる。端部接続処理部４１−１は、複数のパッド７３のうち最もコーナー側（端側）のパッド７３−１と、複数のステッチ７１のうちの最もコーナー側（端側）のステッチ７１−１とを接続するように、接続関係を設定する（Ｓ５１）。次に、内内均等ピンコネ処理として、以下のＳ５２を実行する。すなわち、逐次均等処理部４１−２及びピンコネ補正処理部４２は、接続関係が設定されていない残りのパッド７３とステッチ７１とについて、第１の実施の形態に示すＳ０２〜Ｓ０９を実行する。これにより、複数のパッド７３と複数のステッチ７１との間の接続関係を設定する（Ｓ５２）。なお、Ｓ５２として、一括均等処理部４１−３、ピンコネ補正処理部４２及び第２ピンコネ補正処理部４３が、接続関係が設定されていない残りのパッド７３とステッチ７１とについて、第２の実施の形態に示すＳ２２〜Ｓ３１を実行しても良い。これによっても、複数のパッド７３と複数のステッチ７１との間の接続関係を設定することができる。

ピンコネチェック処理部３２は、内内均等ピンコネ処理の段階で、複数のパッド７３と複数のステッチ７１との間との接続にエラーがあるか否かを判断する（Ｓ５３）。エラーがある場合（Ｓ５３：ＮＯ）、ピンコネができないと判断し、Ｓ６２へ進む。エラーがない場合（Ｓ５３：ＹＥＳ）、ピンコネの作業を継続することができると判断する。

逐次外側配線処理部４４−１は、外外均等ピンコネ処理として、以下のＳ５４〜Ｓ５６を実行する。すなわち、接続関係を設定されていないもののうち最もコーナー（又は、端部）寄りのステッチ８１を、複数のパッド８３のうちの組立基準のルール（例示：重複接続、ワイヤ長、ワイヤ角度等のルール）を満たす最もコーナー（又は、端部）寄りのものに接続するように、そのステッチ８１とそのパッド８３との接続関係を設定する（Ｓ５４）。次に、逐次外側配線処理部４４−１は、Ｓ５４の接続関係を設定できたか否かを判断する（Ｓ５５）。Ｓ５５の接続関係を設定できエラーが発生しなかった場合（Ｓ５５：ＮＯ）、全てのステッチ８１についていずれかのパッド８３と接続関係を設定したか否かを判断する（Ｓ５６）。接続関係を設定していないステッチ８１が存在する場合（Ｓ５６：ＮＯ）、Ｓ５５へ戻る。接続関係を設定していないステッチ８１が存在しない場合（Ｓ５６：ＹＥＳ）、Ｓ６０へ進む。

Ｓ５４の接続関係を設定できずエラーが発生した場合（Ｓ５５：ＹＥＳ）、設定リセット部４５は、Ｓ５４からＳ５６で設定した全てのステッチ８１とパッド８３との接続関係、及び、Ｓ５２で設定した全てのステッチ７１とパッド７３との接続関係（ただし、過去にＳ５８を実行している場合には、そのステッチ７１とパッド７３との接続関係を除く）をクリア（キャンセル）する（Ｓ５７）。そして、端部ピンコネ処理部４６は、Ｓ５１及び過去のＳ５８で設定した接続関係を有するステッチ７１とパッド７３を除いたステッチ７１とパッド７３のうち、最もコーナー側（端側）のステッチ７１を、組立基準を満たすパッド７３うちの最もコーナー側のものへ接続するように、接続関係を設定する（Ｓ５８）。次に、端部ピンコネ処理部４６は、Ｓ５８の接続関係を設定できたか否かを判断する（Ｓ５９）。Ｓ５８の接続関係を設定できた場合（Ｓ５９：ＹＥＳ）、Ｓ５２へ戻る。Ｓ５８の接続関係を設定できない場合（Ｓ５９：ＮＯ）、Ｓ６１へ進む。

全てのステッチ７１とパッド７３との接続関係、及び、全てのステッチ８１とパッド８３との接続関係の設定が成功した場合、その旨を表示装置に表示する（Ｓ６０）。一方、ステッチ７１とパッド７３との接続関係、及び、ステッチ８１とパッド８３との接続関係のいずれかの設定が失敗した場合、その旨を表示装置に表示する（Ｓ６１）。これらの後、自動ピンコネ処理が終了する。

Ｓ５５におけるルールファイルに記述された組立基準のルールを満足する接続関係の設定について説明する。図１９は、組立基準のルールを満足する接続関係について説明する概略図である。

図１９（ａ）は、例えば、上記Ｓ５４の直前の状態を示している。このとき、内内均等ピンコネ処理（Ｓ５２）により、ステッチ７１−３、７１−４は、相対位置の対応するパッド７３−３、７３−５と接続関係（ワイヤ７５−３、７５−４）が設定されている。その後、外外均等ピンコネ処理（Ｓ５４）において、逐次外側配線処理部４４−２は、ステッチ８１−３と接続したときルールファイルに記述された組立基準のルールを満足する最もコーナー側（端側）のパッド８３を探索する。例えば、図１９（ｂ）の場合、ワイヤ８５−３がワイヤ７５−３と重なるため組立基準のルールを満足しないと判断する。図１９（ｃ）、（ｄ）の場合、ワイヤ８５−３は他のワイヤ７５と重ならないため、他の条件（重複接続、ワイヤ長、ワイヤ角度等）を満たせば組立基準のルールを満足する。ただし、最もコーナー側（端側）のパッド８３という条件から、図１９（ｄ）ではなく図１９（ｃ）のようにパッド８３−４と接続する。

以上のようにすることで、ステッチ７１を、ステッチ７１の相対位置に最も近い相対位置を有し未接続のパッド７３に自動的に接続することができる。加えて、その後に、組立基準のルールを考慮することで、ステッチ８１を、組立基準のルールに適合した未接続のパッド８３に自動的に接続することができる。この場合、内内均等ピンコネ処理により相対位置の概ね等しいステッチ７１−パッド７３を接続しているので、自然にルールファイルに記述された組立基準のルールを満たす接続関係を自動的に設定することができる。加えて、外外均等ピンコネ処理によりステッチ８１−パッド８３の接続を組立基準のルールを考慮して行うので、全体として組立基準のルールを満たす接続関係を自動的に設定することができる。したがって、設計者が手動でピンコネした結果と同様に、ワイヤ間の間隔がほほ均等になるため、封入時のワイヤショートが防止され、製造時の歩留まり工数を低減できる。それにより、作業者による接続関係の修正を大幅に低減でき、作業負担を軽減し、作業工数や作業時間、設計ＴＡＴの短縮、製造時間の低減が可能となる。また、製造時間が短縮され、歩留まりの向上も図ることができる。

上記実施の形態では、ステッチ７１とパッド７３とが接続され、ステッチ８１とパッド８３とが接続される場合を示している。しかし、本発明は、そのような場合に制限されることは無い。例えば、その他の例として、図２０及び図２１がある。

図２０は、各電極の座標の他の一例を示す概略図である。パッケージ基板５１及びパッド基板５５の辺に平行な方向をＸ軸及びｘ軸とし、垂直な方向をＹ軸及びｙ軸とする。ここでは、図６の場合と同様に、対角線の交点Ｏがステッチ座標及びパッド座標の共通の原点と定義される。この図では、パッケージ基板５１の一辺には７個のステッチ７１が略直線状に設けられ、パッド基板５５の一辺には１０個のパッド７３及び９個のパッド８３が略直線状に設けられている。例えば、ステッチ７１の列において、一番左側をステッチ７１−１の座標は（Ｘ_１１、Ｙ_１１）、次のステッチ７１−２の座標は（Ｘ_１２、Ｙ_１２）となり、以下同様である。パッド７３の列において、一番左側をパッド７３−１の座標は（ｘ_１１、ｙ_１１）、次のパッド７３−２の座標は（ｘ_１２、ｙ_１２）となり、以下同様である。パッド８３の列において、一番左側をパッド８３−１の座標は（ｘ_２１、ｙ_２１）、次のパッド８３−２の座標は（ｘ_２２、ｙ_２２）となり、以下同様である。

このような場合のピンコネ処理において、ステッチ７１は、パッド７３及びパッド８３のいずれか一方のみと接続することも可能であり、パッド７３及びパッド８３の両方と接続することも可能である。
前者の場合、ｘ座標のみを考慮して相対位置を決定しているので、パッド７３及びパッド８３のいずれに対しても、第１又は第２の実施の形態がそのまま適用できる。ただし、接続にはｙ座標も考慮する。
後者の場合でも、ｘ座標のみを考慮して相対位置を決定しているので、パッド７３及びパッド８３を同等に扱うことができ、第１又は第２の実施の形態がそのまま適用できる。ただし、接続にはｙ座標も校了する。
なお、前者及び後者のいずれかを選択することは、例えば図８のＳ１０１で、設計者が他のデータの指定と共に行っても良い。

図２１は、各電極の座標の他の一例を示す概略図である。パッケージ基板５１及びパッド基板５５の辺に平行な方向をＸ軸及びｘ軸とし、垂直な方向をＹ軸及びｙ軸とする。ここでは、図６の場合と同様に、対角線の交点Ｏがステッチ座標及びパッド座標の共通の原点と定義される。この図では、パッケージ基板５１の一辺には７個のステッチ７１及び６個のステッチ８１が略直線状に設けられ、パッド基板５５の一辺には１０個のパッド７３が略直線状に設けられている。例えば、ステッチ７１の列において、一番左側をステッチ７１−１の座標は（Ｘ_１１、Ｙ_１１）、次のステッチ７１−２の座標は（Ｘ_１２、Ｙ_１２）となり、以下同様である。ステッチ８１の列において、一番左側をステッチ８１−１の座標は（Ｘ_２１、Ｙ_２１）、次のステッチ８１−２の座標は（Ｘ_２２、Ｙ_２２）となり、以下同様である。パッド７３の列において、一番左側をパッド７３−１の座標は（ｘ_１１、ｙ_１１）、次のパッド７３−２の座標は（ｘ_１２、ｙ_１２）となり、以下同様である。

このような場合のピンコネ処理において、ステッチ７１及びステッチ８１のいずれか一方を、パッド７３に接続することも可能である。
この場合、例えば、ステッチ７１及びステッチ８１のそれぞれの列を示す属性を各ステッチ７１−１、…、及び各ステッチ８１−１、…、に持たせておく。そうすることで、ステッチ７１及びステッチ８１のうちの選択されたステッチについて、パッド７３との接続関係の設定を、第１又は第２の実施の形態を適用して行うことができる。
なお、ステッチ７１及びステッチ８１のいずれかを選択することは、例えば図８のＳ１０１で、設計者が他のデータの指定と共に行っても良い。

本発明において、上記第１〜第３の実施の形態は、ステッチ数＞パッド数の場合を示している。したがって、ステッチ側から接続するパッドをアサインする処理になっている。しかし、ステッチ数＜パッド数の場合でも、パッド側から接続するステッチをアサインする処理にすることで、上記第１〜第３の実施の形態と同様に本発明を実施することが可能である。その場合にも、上記第１〜第３の実施の形態の場合と同様の効果を得ることができる。ステッチ数とパッド数との間の大小関係は、例えば、ピンアサイン処理部３１が自動的に行うことが可能である。

また、上記第１〜第３の実施の形態は、パッケージ基板５１及びパッド基板５５の各辺の全部のステッチ及びパッドについて接続関係の設定を行っている。しかし、本発明はそのような場合に限定されるものではなく、各辺の一部のステッチ及びパッドについて接続関係の設定を行ってもよい。例えば、各辺の一部のステッチ及びパッドのみについて、上記各実施の形態を実行するように指定することも可能である。そのような指定は、例えば図８のＳ１０１で、設計者が他のデータの指定と共に行っても良い。
また、例えば、既に出力された設計データ３の一部において、各辺に未接続なステッチ及びパッドがある場合、その場所を改めて指定して更に上記各実施の形態を実行することも可能である。そのようにすることで、設計データ３に追加データを加えることができる。そのような指定は、例えば図８のＳ１０１で、設計者が他のデータの指定と共に行っても良い。

本発明における第１基板（第１電極）と第２基板（第２電極）との接続としては、ＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ Ｍｏｄｕｌｅ）やＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）に代表されるＬＳＩチップの高密度な実装技術として、例えば、ダイチップ（パッド）とダイチップ（パッド）との接続や、ダイチップ（パッド）とインタポーザ（ステッチ）との接続にも適用することができる。

本発明により、初期段階の組み立て検討を行うにあたって、ピンコネ処理を自動化し、自動でピンコネされた結果を基に、手修正を行うことにより、最適な組み立て検討を短時間で行うことができる。

本発明は、上述のようにプログラムにおいて実行可能である。すなわち、以下のように表現することができる。

本発明のプログラムは、第１基板の一辺に沿って設けられた複数の第１電極と第２基板の一辺に沿って設けられた複数の第２電極との接続関係を設定するＬＳＩ設計支援方法用のプログラムであって、（ａ）前記複数の第１電極の位置に関する第１位置データと、前記複数の第２電極の位置に関する第２位置データとを取得するステップと、（ｂ）前記第１位置データに基づいて定まる前記複数の第１電極の各々における前記複数の第１電極内の相対的な位置関係としての第１相対位置と、前記第２位置データに基づいて定まる前記複数の第２電極の各々における前記複数の第２電極内の相対的な位置関係としての第２相対位置とに関して、前記複数の第１電極の各々を、前記複数の第２電極のうちの当該第１電極の第１相対位置に最も近い第２相対位置を有するものに接続するように、前記複数の第１電極と前記複数の第２電極との接続関係を設定するステップとを具備するＬＳＩ設計支援方法をコンピュータに実行させるプログラムである。

上記のプログラムにおいて、前記（ｂ）ステップは、（ｂ１）前記複数の第１電極のうちの両端にある端部の第１電極の各々を、前記複数の第２電極のうちの両端にある端部の第２電極のうちの対応するものに接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定するステップと、（ｂ２）前記複数の第１電極のうちの既に接続関係を設定されたものを除いて端にあるものとしての第３電極を、前記複数の第２電極のうちの配線に関する組立基準を満たし且つ当該第３電極の第１相対位置に最も近い第２相対位置を有するものとしての第４電極に接続するように、前記第３電極と前記第４電極との接続関係を設定するステップと、（ｂ３）前記（ｂ２）ステップを、前記複数の第１電極のうちの前記端部の第１電極の隣のものから順番に実行するステップとを備える。

上記のプログラムにおいて、前記（ｂ）ステップは、（ｂ４）前記複数の第１電極のうちの両端にある端部の第１電極の各々を、前記複数の第２電極のうちの両端にある端部の第２電極のうちの対応するものに接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定するステップと、（ｂ５）前記複数の第１電極のうちの既に接続関係を設定されたものを除いて両端又は中心にあるものとしての二つの第３電極の各々を、前記複数の第２電極のうちの配線に関する組立基準を満たし且つ当該第３電極の第１相対位置に最も近い第２相対位置を有するものとしての第４電極に接続するように、前記二つの第３電極の各々と前記第４電極との接続関係を設定するステップと、（ｂ６）前記第３電極と前記第４電極との接続関係の設定を、前記端部の第１電極を除いた前記複数の第１電極の全てについて実行するステップとを備える。

上記のプログラムにおいて、前記（ｂ２）ステップは、（ｂ２１）前記第３電極と前記第４電極とについて前記組立基準を満たすように接続関係を設定できない場合、前記端部の第２電極を除く前記複数の第２電極における既に接続関係を設定されているものの全部又は一部を、前記端部の第２電極側へずらすステップと、（ｂ２２）前記第３電極を前記第４電極に接続するように、前記組立基準を満たしながら前記第３電極と前記第４電極との接続関係を設定するステップとを備える。

上記のプログラムにおいて、前記（ｂ）ステップは、（ｂ７）前記複数の第１電極のうちの両端にある端部の第１電極の各々を、前記複数の第２電極のうちの両端にある端部の第２電極のうちの対応するものに接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定するステップと、（ｂ８）前記複数の第１電極のうちの前記端部の第１電極以外としての複数の第３電極の各々を、前記複数の第２電極のうちの当該複数の第３電極の各々の第１相対位置に最も近い第２相対位置を有する複数の第４電極の対応するものに接続するように、前記複数の第３電極と前記複数の第４電極との接続関係を設定するステップとを備える。

上記のプログラムにおいて、前記（ｂ８）ステップは、（ｂ８１）前記複数の第３電極の一つとしての第５電極と前記複数の第４電極のうちの一つとしての第６電極と配線に関する組立基準を満たさない接続関係が設定されているとき、一方の前記端部の第１電極の隣から前記第５電極の手前までの第３電極との間で接続関係が設定されている第４電極の一部について、前記一方の端部の第１電極側に対応する前記端部の第２電極側へ前記組立基準を満たすようにずらすステップと、（ｂ８２）空きとなった第４電極と前記第５電極との接続関係を前記組立基準を満たすように再設定するステップとを備える。

上記のプログラムにおいて、前記（ｂ８）ステップは、（ｂ８３）前記複数の第３電極の一つとしての第５電極と前記複数の第４電極のうちの一つとしての第６電極とに配線に関する組立基準を満たさない接続関係が設定されているとき、前記複数の第３電極のうちの一方の端にある第７電極から前記複数の第３電極のうちの中心にある第８電極までの間に前記第５電極が有る場合、前記第７電極から前記第５電極の手前までの第３電極との間で接続関係が設定されている第４電極の一部について、前記第７電極側に対応する前記端部の第２電極側へ前記組立基準を満たすようにずらすステップと、（ｂ８４）空きとなった第４電極と前記第５電極との接続関係を前記組立基準を満たすように再設定するステップとを備える。

前記（ｂ８）ステップは、（ｂ８５）前記複数の第３電極の一つとしての第５電極と前記複数の第４電極のうちの一つとしての第６電極とに配線に関する組立基準を満たさない接続関係が設定されているとき、前記複数の第３電極のうちの一方の端にある第７電極から前記複数の第３電極のうちの中心にある第８電極までの間に前記第５電極が有る場合、前記第８電極から前記第５電極の手前までの第３電極との間で接続関係が設定されている第４電極の一部について、前記第８電極側に対応する中心にある第２電極側へ前記組立基準を満たすようにずらすステップと、（ｂ８６）空きとなった第４電極と前記第５電極との接続関係を前記組立基準を満たすように再設定するステップとを備える。

本発明のプログラムは、第１基板の一辺に沿って設けられた複数の第１電極及び複数の第３電極と、第２基板の一辺に沿って設けられた複数の第２電極及び複数の第４電極との接続関係を設定するＬＳＩ設計支援方法用のプログラムであって、（ａ）前記複数の第１電極の位置に関する第１位置データと、前記複数の第３電極の位置に関する第３位置データと、前記複数の第２電極の位置に関するに関する第２位置データと、前記複数の第４電極の位置に関する第４位置データとを取得するステップと、ここで、前記複数の第３電極は、前記複数の第１電極よりも前記第２基板の一辺から遠い側に設けられ、前記複数の第４電極は、前記複数の第２電極よりも前記第１基板の一辺から遠い側に設けられ、（ｂ）前記第１位置データに基づいて定まる前記複数の第１電極の各々における前記複数の第１電極内の相対的な位置関係としての第１相対位置と、前記第２位置データに基づいて定まる前記複数の第２電極の各々における前記複数の第２電極内の相対的な位置関係としての第２相対位置とに関して、前記複数の第１電極のうちの端にある端部の第１電極を、前記複数の第２電極のうちの端にある端部の第２電極に接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定するステップと、（ｃ）接続関係を設定されていない前記複数の第１電極の各々を、配線に関する組立基準を満たし且つ前記複数の第２電極のうちの当該第１電極の第１相対位置に最も近い第２相対位置を有するものに接続するように、前記複数の第１電極と前記複数の第２電極との接続関係を設定するステップと、（ｄ）前記第３位置データと前記第４位置データとに基づいて、前記複数の第３電極のうちの接続関係を設定されていない最も端部寄りのものとしての第５電極を、前記複数の第４電極のうちの前記組立基準を満たし且つ最も端部寄りのものとしての第６電極に接続するように、前記第５電極と前記第６電極との接続関係を設定するステップと、（ｅ）前記（ｄ）ステップを、前記複数の第３電極について順番に実行するステップとを具備するＬＳＩ設計支援方法を実行させるためのプログラムである。

上記のプログラムにおいて、前記（ｅ）ステップは、（ｅ１）前記第５電極と前記第６電極とについて前記組立基準を満たすように接続関係を設定できない場合、前記（ｄ）ステップを中止するステップを更に備え、（ｆ）直前の（ｃ）ステップ及び（ｄ）ステップで設定した接続関係の設定を全て除去するステップと、（ｇ）前記複数の第１電極のうち接続関係の設定が無く前記端部の第１電極に最も近い第７電極を、前記複数の第２電極のうち前記組立基準を満たし且つ前記端部の第２電極に最も近い第８電極に接続するように、前記第７電極と前記第８電極との接続関係を設定するステップと、（ｈ）前記複数の第３電極のうち接続関係の設定が無く前記端部の第３電極に最も近い第９電極を、前記複数の第４電極のうち前記組立基準を満たし且つ前記端部の第４電極に最も近い第１０電極に接続するように、前記第９電極と前記第１０電極との接続関係を設定するステップと、（ｉ）前記（ｃ）ステップ、前記（ｅ）ステップ及び前記（ｆ）ステップをこの順に実行するステップとを更に具備する。

図１は、このＬＳＩ組立設計支援システムの構成を示すブロック図である。 図２は、本発明のＬＳＩ設計支援装置の第１の実施の形態の構成を示すブロック図である。 図３は、本発明のＬＳＩ設計支援装置が設計するＡＳＩＣチップを示す概略図である。 図４は、図２における自動ピンコネ部の第１の実施の形態の構成を示すブロック図である。 図５は、図４における自動ピンコネ部の第１の実施の形態の構成を示すブロック図である。 図６は、各電極の座標の一例を示す概略図である。 図７は、各電極の相対位置の一例を示す概略図である。 図８は、本発明のＬＳＩ設計支援方法の第１の実施の形態の動作を示すフロー図である。 図９は、図８のＬＳＩ設計支援方法における自動ピンコネ部の動作を示すフロー図である。 図１０は、補正処理に関する接続関係について説明する概略図である。 図１１は、図４における自動ピンコネ部の第２の実施の形態の構成を示すブロック図である。 図１２は、図７のＬＳＩ設計支援方法における自動ピンコネ部の動作を示すフロー図である。 図１３は、第１補正処理について説明する概略図である。 図１４は、第２補正処理について説明する概略図である。 図１５は、本発明のＬＳＩ設計支援装置が設計するＡＳＩＣチップを示す概略図である。 図１６は、図４における自動ピンコネ部の第３の実施の形態の構成を示すブロック図である。 図１７は、各電極の座標の一例を示す概略図である。 図１８は、図７のＬＳＩ設計支援方法における自動ピンコネ部の動作を示すフロー図である。 図１９は、組立基準のルールを満足する接続関係について説明する概略図である。 図２０は、各電極の座標の他の一例を示す概略図である。 図２１は、各電極の座標の他の一例を示す概略図である。

符号の説明

１ ＬＳＩ設計支援装置
３ 設計データ
１０ データベース
１１ チップデータベース
１２ ＬＳＩパッケージ基板データベース
１３ 組立ルールデータベース
２０ ＬＳＩ設計支援装置本体
２１ データ読み込み部
２２ データ処理部
２３ 自動ピンコネ部
２４ 組立チェック部
２５ データ出力部
２６ データ編集部
２７ データ表示部
３１ ピンアサイン部
３２ ピンコネチェック処理部
４０ データ取得部
４１ 均等ピンコネ処理部
４１−１ 端部接続処理部
４１−２ 逐次均等処理部
４１−３ 一括均等処理部
４２ ピンコネ補正処理部
４３ 第２ピンコネ補正処理部
４４ 外外ピンコネ処理部
４４−１ 端部接続処理部
４４−２ 逐次外側配線処理部
４５ 設定リセット部
４６ 端部ピンコネ処理部
５０ ＡＳＩＣチップ（ＬＳＩ）
５１ パッケージ基板
５１ａ、５１ｂ、５１ｃ、５１ｄ パッケージ基板領域
５２ ステッチ
５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、５２ｆ ステッチ
５５ チップ基板
５５ａ、５５ｂ、５５ｃ、５５ｄ チップ基板領域
５６ パッド
５６ａ、５６ｂ、５６ｃ、５６ｄ、５６ｅ、５２ｆ パッド
７１ ステッチ
７３ パッド
８１ ステッチ
８３ パッド
１０１ インターフェース部
１０２ チップデータ入力手段
１０３ ＬＳＩパッケージデータ入力手段
１０４ 外部ピン電気属性指定手段
１０５ ピンコネ手段
１０６ 組立チェック手段
１０７ 電気属性チェック手段
１０８ 記憶部

Claims (20)

1. 第１基板の一辺に沿って設けられた複数の第１電極の位置に関する第１位置データと、第２基板の一辺に沿って設けられた複数の第２電極の位置に関する第２位置データとを取得するデータ取得部と、
   前記第１位置データに基づいて定まる前記複数の第１電極の各々における前記複数の第１電極内の相対的な位置関係としての第１相対位置と、前記第２位置データに基づいて定まる前記複数の第２電極の各々における前記複数の第２電極内の相対的な位置関係としての第２相対位置とに関して、前記複数の第１電極の各々を、前記複数の第２電極のうちの当該第１電極の第１相対位置に最も近い第２相対位置を有するものに接続するように、前記複数の第１電極と前記複数の第２電極との接続関係を設定する均等処理部と
   を具備する
   ＬＳＩ設計支援装置。
2. 請求項１に記載のＬＳＩ設計支援装置において、
   前記均等処理部は、
   前記複数の第１電極のうちの両端にある端部の第１電極の各々を、前記複数の第２電極のうちの両端にある端部の第２電極のうちの対応するものに接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定する端部接続処理部と、
   前記複数の第１電極のうちの既に接続関係を設定されたものを除いて端にあるものとしての第３電極を、前記複数の第２電極のうちの配線に関する組立基準を満たし且つ当該第３電極の第１相対位置に最も近い第２相対位置を有するものとしての第４電極に接続するように、前記第３電極と前記第４電極との接続関係を設定する逐次均等処理部と
   を備える
   ＬＳＩ設計支援装置。
3. 請求項１に記載のＬＳＩ設計支援装置において、
   前記均等処理部は、
   前記複数の第１電極のうちの両端にある端部の第１電極の各々を、前記複数の第２電極のうちの両端にある端部の第２電極のうちの対応するものに接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定する端部接続処理部と、
   前記複数の第１電極のうちの既に接続関係を設定されたものを除いて両端又は中心にあるものとしての二つの第３電極の各々を、前記複数の第２電極のうちの配線に関する組立基準を満たし且つ当該第３電極の第１相対位置に最も近い第２相対位置を有するものとしての第４電極に接続するように、前記二つの第３電極の各々と前記第４電極との接続関係を設定する逐次均等処理部と
   を備える
   ＬＳＩ設計支援装置。
4. 請求項２又は３に記載のＬＳＩ設計支援装置において、
   前記第３電極と前記第４電極とについて前記組立基準を満たすように接続関係を設定できない場合、前記端部の第２電極を除く前記複数の第２電極における既に接続関係を設定されているものの全部又は一部を、前記組立基準を満たしながら前記端部の第２電極側へずらす補正処理部を更に具備し、
   前記補正処理部は、その後、前記第３電極を前記第４電極に接続するように、前記第３電極と前記第４電極との接続関係を設定する
   ＬＳＩ設計支援装置。
5. 請求項１に記載のＬＳＩ設計支援装置において、
   前記均等処理部は、
   前記複数の第１電極のうちの両端にある端部の第１電極の各々を、前記複数の第２電極のうちの両端にある端部の第２電極のうちの対応するものに接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定する端部接続処理部と、
   前記複数の第１電極のうちの前記端部の第１電極以外としての複数の第３電極の各々を、前記複数の第２電極のうちの当該第３電極の第１相対位置に最も近い第２相対位置を有するものとしての複数の第４電極の対応するものに接続するように、前記複数の第３電極と前記複数の第４電極との接続関係を設定する一括均等処理部と
   を備える
   ＬＳＩ設計支援装置。
6. 請求項５に記載のＬＳＩ設計支援装置において、
   前記複数の第３電極の一つとしての第５電極と前記複数の第４電極のうちの一つとしての第６電極とに配線に関する組立基準を満たさない接続関係が設定されているとき、一方の前記端部の第１電極側から他方の前記端部の第１電極側へ向って順に前記複数の第３電極と前記複数の第４電極との接続関係を前記組立基準を満たすように再設定する補正処理部を更に具備する
   ＬＳＩ設計支援装置。
7. 請求項５に記載のＬＳＩ設計支援装置において、
   前記複数の第３電極の一つとしての第５電極と前記複数の第４電極のうちの一つとしての第６電極とに配線に関する組立基準を満たさない接続関係が設定されているとき、前記複数の第３電極のうちの一方の端にある第７電極から前記複数の第３電極のうちの中心にある第８電極へ、及び、前記複数の第３電極のうちの他方の端にある第９電極から前記複数の第３電極のうちの中心にある第１０電極へ向って順に前記複数の第３電極と前記複数の第４電極との接続関係を前記組立基準を満たすように再設定する補正処理部を更に具備する
   ＬＳＩ設計支援装置。
8. 請求項５に記載のＬＳＩ設計支援装置において、
   前記複数の第３電極の一つとしての第５電極と前記複数の第４電極のうちの一つとしての第６電極とに配線に関する組立基準を満たさない接続関係が設定されているとき、前記複数の第３電極のうちの中心にある第８電極から前記複数の第３電極のうちの一方の端にある第７電極へ、及び、前記複数の第３電極のうちの中心にある第１０電極から前記複数の第３電極のうちの他方の端にある第９電極へ向って順に前記複数の第３電極と前記複数の第４電極との接続関係を前記組立基準を満たすように再設定する補正処理部を更に具備する
   ＬＳＩ設計支援装置。
9. 第１基板の一辺に沿って設けられた複数の第１電極の位置に関する第１位置データと、前記第１基板の一辺に沿って設けられた複数の第３電極の位置に関する第３位置データと、第２基板の一辺に沿って設けられた複数の第２電極に関する第２位置データと、前記第２基板の一辺に沿って設けられた複数の第４電極の第４位置データとを取得するデータ取得部と、
   ここで、前記複数の第３電極は、前記複数の第１電極よりも前記第２基板の一辺から遠い側に設けられ、前記複数の第４電極は、前記複数の第２電極よりも前記第１基板の一辺から遠い側に設けられ、
   前記第１位置データに基づいて定まる前記複数の第１電極の各々における前記複数の第１電極内の相対的な位置関係としての第１相対位置と、前記第２位置データに基づいて定まる前記複数の第２電極の各々における前記複数の第２電極内の相対的な位置関係としての第２相対位置とに関して、前記複数の第１電極のうちの端にある端部の第１電極を、前記複数の第２電極のうちの端にある端部の第２電極に接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定する第１端部接続処理部と、
   接続関係を設定されていない前記複数の第１電極の各々を、配線に関する組立基準を満たし且つ前記複数の第２電極のうちの当該第１電極の第１相対位置に最も近い第２相対位置を有するものに接続するように、前記複数の第１電極と前記複数の第２電極との接続関係を設定する均等処理部と、
   前記第３位置データと前記第４位置データとに基づいて、前記複数の第３電極のうちの接続関係を設定されていない最も端部寄りのものとしての第５電極を、前記複数の第４電極のうちの前記組立基準を満たし且つ最も端部寄りのものとしての第６電極に接続するように、前記第５電極と前記第６電極との接続関係を設定する外側配線処理部と
   を具備し、
   前記外側配線処理部は、前記第５電極と前記第６電極との接続関係の設定を、前記複数の第３電極について順番に実行する
   ＬＳＩ設計支援装置。
10. 請求項９に記載のＬＳＩ設計支援装置において、
    前記外側配線処理部は、前記第５電極と前記第６電極とについて前記組立基準を満たすように接続関係を設定できない場合、前記第５電極と前記第６電極との接続関係の設定を中止し、
    前記均等処理部及び前記外側配線処理部が直前に設定した接続関係の設定を全て除去する設定リセット部と、
    前記複数の第１電極のうち接続関係の設定が無く前記端部の第１電極に最も近い第７電極を、前記複数の第２電極のうち前記組立基準を満たし且つ前記端部の第２電極に最も近い第８電極に接続するように、前記第７電極と前記第８電極との接続関係を設定する端部再設定部と
    を具備し、
    前記端部再設定部は、前記複数の第３電極のうち接続関係の設定が無く前記端部の第３電極に最も近い第９電極を、前記複数の第４電極のうち前記組立基準を満たし且つ前記端部の第４電極に最も近い第１０電極に接続するように、前記第９電極と前記第１０電極との接続関係を設定し、
    前記均等処理部及び前記外側配線処理部がこの順に動作する
    ＬＳＩ設計支援装置。
11. （ａ）第１基板の一辺に沿って設けられた複数の第１電極の位置に関する第１位置データと、第２基板の一辺に沿って設けられた複数の第２電極の位置に関する第２位置データとを取得するステップと、
    （ｂ）前記第１位置データに基づいて定まる前記複数の第１電極の各々における前記複数の第１電極内の相対的な位置関係としての第１相対位置と、前記第２位置データに基づいて定まる前記複数の第２電極の各々における前記複数の第２電極内の相対的な位置関係としての第２相対位置とに関して、前記複数の第１電極の各々を、前記複数の第２電極のうちの当該第１電極の第１相対位置に最も近い第２相対位置を有するものに接続するように、前記複数の第１電極と前記複数の第２電極との接続関係を設定するステップと
    を具備する
    ＬＳＩ設計支援方法。
12. 請求項１１に記載のＬＳＩ設計支援方法において、
    前記（ｂ）ステップは、
    （ｂ１）前記複数の第１電極のうちの両端にある端部の第１電極の各々を、前記複数の第２電極のうちの両端にある端部の第２電極のうちの対応するものに接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定するステップと、
    （ｂ２）前記複数の第１電極のうちの既に接続関係を設定されたものを除いて端にあるものとしての第３電極を、前記複数の第２電極のうちの配線に関する組立基準を満たし且つ当該第３電極の第１相対位置に最も近い第２相対位置を有するものとしての第４電極に接続するように、前記第３電極と前記第４電極との接続関係を設定するステップと、
    （ｂ３）前記（ｂ２）ステップを、前記複数の第１電極のうちの前記端部の第１電極の隣のものから順番に実行するステップと
    を備える
    ＬＳＩ設計支援方法。
13. 請求項１１に記載のＬＳＩ設計支援方法において、
    前記（ｂ）ステップは、
    （ｂ４）前記複数の第１電極のうちの両端にある端部の第１電極の各々を、前記複数の第２電極のうちの両端にある端部の第２電極のうちの対応するものに接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定するステップと、
    （ｂ５）前記複数の第１電極のうちの既に接続関係を設定されたものを除いて両端又は中心にあるものとしての二つの第３電極の各々を、前記複数の第２電極のうちの配線に関する組立基準を満たし且つ当該第３電極の第１相対位置に最も近い第２相対位置を有するものとしての第４電極に接続するように、前記二つの第３電極の各々と前記第４電極との接続関係を設定するステップと、
    （ｂ６）前記第３電極と前記第４電極との接続関係の設定を、前記端部の第１電極を除いた前記複数の第１電極の全てについて実行するステップと
    を備える
    ＬＳＩ設計支援方法。
14. 請求項１２に記載のＬＳＩ設計支援方法において、
    前記（ｂ２）ステップは、
    （ｂ２１）前記第３電極と前記第４電極とについて前記組立基準を満たすように接続関係を設定できない場合、前記端部の第２電極を除く前記複数の第２電極における既に接続関係を設定されているものの全部又は一部を、前記組立基準を満たしながら前記端部の第２電極側へずらすステップと、
    （ｂ２２）前記第３電極を前記第４電極に接続するように、前記第３電極と前記第４電極との接続関係を設定するステップと
    を備える
    ＬＳＩ設計支援方法。
15. 請求項１１に記載のＬＳＩ設計支援方法において、
    前記（ｂ）ステップは、
    （ｂ７）前記複数の第１電極のうちの両端にある端部の第１電極の各々を、前記複数の第２電極のうちの両端にある端部の第２電極のうちの対応するものに接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定するステップと、
    （ｂ８）前記複数の第１電極のうちの前記端部の第１電極以外としての複数の第３電極の各々を、前記複数の第２電極のうちの当該複数の第３電極の各々の第１相対位置に最も近い第２相対位置を有する複数の第４電極の対応するものに接続するように、前記複数の第３電極と前記複数の第４電極との接続関係を設定するステップと
    を備える
    ＬＳＩ設計支援方法。
16. 請求項１５に記載のＬＳＩ設計支援方法において、
    前記（ｂ８）ステップは、
    （ｂ８１）前記複数の第３電極の一つとしての第５電極と前記複数の第４電極のうちの一つとしての第６電極と配線に関する組立基準を満たさない接続関係が設定されているとき、一方の前記端部の第１電極の隣から前記第５電極の手前までの第３電極との間で接続関係が設定されている第４電極の一部について、前記一方の端部の第１電極側に対応する前記端部の第２電極側へ前記組立基準を満たすようにずらすステップと、
    （ｂ８２）空きとなった第４電極と前記第５電極との接続関係を前記組立基準を満たすように再設定するステップと
    を備える
    ＬＳＩ設計支援方法。
17. 請求項１５に記載のＬＳＩ設計支援方法において、
    前記（ｂ８）ステップは、
    （ｂ８３）前記複数の第３電極の一つとしての第５電極と前記複数の第４電極のうちの一つとしての第６電極とに配線に関する組立基準を満たさない接続関係が設定されているとき、前記複数の第３電極のうちの一方の端にある第７電極から前記複数の第３電極のうちの中心にある第８電極までの間に前記第５電極が有る場合、前記第７電極から前記第５電極の手前までの第３電極との間で接続関係が設定されている第４電極の一部について、前記第７電極側に対応する前記端部の第２電極側へ前記組立基準を満たすようにずらすステップと、
    （ｂ８４）空きとなった第４電極と前記第５電極との接続関係を前記組立基準を満たすように再設定するステップと
    を備える
    ＬＳＩ設計支援方法。
18. 請求項１６に記載のＬＳＩ設計支援方法において、
    前記（ｂ８）ステップは、
    （ｂ８５）前記複数の第３電極の一つとしての第５電極と前記複数の第４電極のうちの一つとしての第６電極とに配線に関する組立基準を満たさない接続関係が設定されているとき、前記複数の第３電極のうちの一方の端にある第７電極から前記複数の第３電極のうちの中心にある第８電極までの間に前記第５電極が有る場合、前記第８電極から前記第５電極の手前までの第３電極との間で接続関係が設定されている第４電極の一部について、前記第８電極側に対応する中心にある第２電極側へ前記組立基準を満たすようにずらすステップと、
    （ｂ８６）空きとなった第４電極と前記第５電極との接続関係を前記組立基準を満たすように再設定するステップと
    を備える
    ＬＳＩ設計支援方法。
19. （ａ）第１基板の一辺に沿って設けられた複数の第１電極の位置に関する第１位置データと、前記第１基板の一辺に沿って設けられた複数の第３電極の位置に関する第３位置データと、第２基板の一辺に沿って設けられた複数の第２電極の位置に関する第２位置データと、前記第２基板の一辺に沿って設けられた複数の第４電極の位置に関する第４位置データとを取得するステップと、
    ここで、前記複数の第３電極は、前記複数の第１電極よりも前記第２基板の一辺から遠い側に設けられ、前記複数の第４電極は、前記複数の第２電極よりも前記第１基板の一辺から遠い側に設けられ、
    （ｂ）前記第１位置データに基づいて定まる前記複数の第１電極の各々における前記複数の第１電極内の相対的な位置関係としての第１相対位置と、前記第２位置データに基づいて定まる前記複数の第２電極の各々における前記複数の第２電極内の相対的な位置関係としての第２相対位置とに関して、前記複数の第１電極のうちの端にある端部の第１電極を、前記複数の第２電極のうちの端にある端部の第２電極に接続するように、前記端部の第１電極と前記端部の第２電極との接続関係を設定するステップと、
    （ｃ）接続関係を設定されていない前記複数の第１電極の各々を、配線に関する組立基準を満たし且つ前記複数の第２電極のうちの当該第１電極の第１相対位置に最も近い第２相対位置を有するものに接続するように、前記複数の第１電極と前記複数の第２電極との接続関係を設定するステップと、
    （ｄ）前記第３位置データと前記第４位置データとに基づいて、前記複数の第３電極のうちの接続関係を設定されていない最も端部寄りのものとしての第５電極を、前記複数の第４電極のうちの前記組立基準を満たし且つ最も端部寄りのものとしての第６電極に接続するように、前記第５電極と前記第６電極との接続関係を設定するステップと、
    （ｅ）前記（ｄ）ステップを、前記複数の第３電極について順番に実行するステップと
    を具備する
    ＬＳＩ設計支援方法。
20. 請求項１９に記載のＬＳＩ設計支援方法において、
    前記（ｅ）ステップは、
    （ｅ１）前記第５電極と前記第６電極とについて前記組立基準を満たすように接続関係を設定できない場合、前記（ｄ）ステップを中止するステップを更に備え、
    （ｆ）直前の（ｃ）ステップ及び（ｄ）ステップで設定した接続関係の設定を全て除去するステップと、
    （ｇ）前記複数の第１電極のうち接続関係の設定が無く前記端部の第１電極に最も近い第７電極を、前記複数の第２電極のうち前記組立基準を満たし且つ前記端部の第２電極に最も近い第８電極に接続するように、前記第７電極と前記第８電極との接続関係を設定するステップと、
    （ｈ）前記複数の第３電極のうち接続関係の設定が無く前記端部の第３電極に最も近い第９電極を、前記複数の第４電極のうち前記組立基準を満たし且つ前記端部の第４電極に最も近い第１０電極に接続するように、前記第９電極と前記第１０電極との接続関係を設定するステップと、
    （ｉ）前記（ｃ）ステップ、前記（ｅ）ステップ及び前記（ｆ）ステップをこの順に実行するステップと
    を更に具備する
    ＬＳＩ設計支援方法。

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