JP2007081420A

JP2007081420A - Semiconductor device and method of manufacturing same

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Publication number: JP2007081420A
Application number: JP2006294831A
Authority: JP
Inventors: Masanori Ohito; 正則大仁
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-11-10
Filing date: 2006-10-30
Publication date: 2007-03-29
Anticipated expiration: 2025-11-08
Also published as: JP4646891B2

Abstract

<P>PROBLEM TO BE SOLVED: To arrange a metal wiring layer on an upper layer of a polycrystalline silicon pattern, while controlling a resistance of the polycrystalline silicon pattern. <P>SOLUTION: A semiconductor device includes: a resistor 23 comprising a polycrystalline silicon pattern on a semiconductor substrate 1; an interlayer dielectric 27 formed on the semiconductor substrate 1; and a metal wiring layer 31 formed on the interlayer dielectric 27. The resistors 23, which comprise the same polycrystalline silicon, include those with and without the metal wiring layers 31 arranged on the top sides. Top sides of two resistors 23, 23 are covered with a first nitride film 29 formed on the interlayer dielectric 27. The metal wiring layer 31 arranged on the top side of the resistor 23 is formed on the first oxynitride film 29. A second nitride film 33 is formed on the top side of the resistor 23 and immediately above the first nitride film 29 in a region near the metal wiring layer 31. A sheet resistance of the resistor 23 with the metal wiring layers 31 arranged on the top side is made equal to that of the resistor 23 without the metal wiring layers 31 arranged on the top side. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、抵抗体やゲート電極として用いられる多結晶シリコンパターンを備えた半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device, and more particularly, to a semiconductor device provided with a polycrystalline silicon pattern used as a resistor or a gate electrode, and a method for manufacturing the same.

アナログＩＣ（Integrated Circuit）に要求される特性は近年ますます高まっており、さらなる高精度化もその一つである。アナログＩＣの高精度化に求められる要素はしきい値や抵抗値などの安定性や制御性である。中でも経時変化をも含めたトランジスタ特性や抵抗値の安定化が高精度化には重要な要素となる。 In recent years, the characteristics required for analog ICs (Integrated Circuits) have been increasing, and higher accuracy is one of them. Factors required for high accuracy of an analog IC are stability and controllability such as a threshold value and a resistance value. In particular, stabilization of transistor characteristics and resistance values including changes over time is an important factor for high accuracy.

半導体装置の微細化に伴って多層配線構造が用いられている。多層配線構造において配線層に起因する段差を緩和するために用いられる層間膜やＳＯＧ（Spin On Glass）膜に関し、それらの膜自体や成膜時に多くの水素や水分が存在する。これらが工程中の熱処理などによって下層に配置されている多結晶シリコンパターンからなる抵抗体やトランジスタのゲート電極に達すると、抵抗体の抵抗変動やトランジスタのしきい値変動の原因となり、ＩＣ精度向上の大きな阻害要因となる。 With the miniaturization of semiconductor devices, multilayer wiring structures are used. With regard to an interlayer film and SOG (Spin On Glass) film used to alleviate a step caused by a wiring layer in a multilayer wiring structure, a lot of hydrogen and moisture exist in the film itself and in the film formation. When these elements reach the gate electrode of a resistor or transistor consisting of a polycrystalline silicon pattern placed underneath due to heat treatment during the process, the resistance of the resistor and the threshold value of the transistor may be changed, improving IC accuracy. It becomes a big obstruction factor.

水素や水分は、多結晶シリコンパターンで構成された抵抗体やゲート電極に対して大きな影響を与えるが、そのメカニズムは多結晶シリコングレインバウンダリーに水素がトラップされることで障壁が変動し、キャリア濃度が増減するところにある。水素や水分の影響は多結晶シリコンに導入された不純物濃度に依存しているため、目的とする抵抗値によって影響度合いがかなり異なる。
また製造工程中の影響に関しては、例えば水素を遮断する機能をもつ金属配線層の下に配置されている抵抗体とそうでない抵抗体において到達する水素の量が変わるというように、金属配線層の配置に依存して影響を受ける。 Hydrogen and moisture have a great influence on the resistor and gate electrode composed of the polycrystalline silicon pattern, but the mechanism is that the barrier is changed by trapping hydrogen in the polycrystalline silicon grain boundary, and the carrier The concentration is increasing or decreasing. Since the influence of hydrogen and moisture depends on the concentration of impurities introduced into the polycrystalline silicon, the degree of influence varies considerably depending on the target resistance value.
As for the influence during the manufacturing process, for example, the amount of hydrogen that reaches the resistor disposed below the metal wiring layer having the function of blocking hydrogen and the resistor that does not do so change. Affected by placement.

具体例として、多結晶シリコンパターンからなるゲート電極を用いた複数のＭＯＳ（Me
tal oxide Semiconductor）トランジスタについてソース、ドレイン、チャネル濃度を同一にし、異なる不純物濃度、異なる導電型の複数種類のゲート電極を形成してそれらのゲート電極の仕事関数差を利用した電圧発生回路が特許文献１に開示されている。
特許文献１は高温でも安定動作するＭＯＳトランジスタを用いた回路に関するものであるが、その回路で使用されるＭＯＳトランジスタでは多結晶シリコンからなるゲート電極の抵抗値の変動がトランジスタのしきい値変動として現れる。さらにその回路には多結晶シリコンパターンからなる抵抗体も搭載されており、抵抗体の不純物濃度はゲート電極とは異なっているため、製造途中の水素の影響がそれぞれ異なり、受ける影響の度合いが異なる。 As a specific example, a plurality of MOS (Me) using a gate electrode made of a polycrystalline silicon pattern
Patent Document 1: A voltage generation circuit that uses the same source, drain, and channel concentrations for a tal oxide semiconductor transistor, forms multiple types of gate electrodes with different impurity concentrations and different conductivity types, and uses the work function difference between the gate electrodes 1 is disclosed.
Patent Document 1 relates to a circuit using a MOS transistor that operates stably even at a high temperature. However, in the MOS transistor used in the circuit, the fluctuation of the resistance value of the gate electrode made of polycrystalline silicon is regarded as the threshold fluctuation of the transistor. appear. The circuit is also equipped with a resistor composed of a polycrystalline silicon pattern, and the impurity concentration of the resistor is different from that of the gate electrode. .

多結晶シリコンパターンからなるゲート電極中のエネルギーバンドについては非特許文献１に開示されたものがある。非特許文献１ではＭＯＳ構造のゲート電極中の不純物濃度（キャリア濃度）と基板との仕事関数について述べられている。
ゲート電極中の濃度上昇と共に仕事関数は増加するが、不純物濃度が５×１０¹⁹／ｃｍ^-3のときに仕事関数は最大となり、この値より不純物濃度が大きくなるにつれて仕事関数は減少する。多結晶シリコン中の不純物濃度が５×１０¹⁹／ｃｍ^-3よりも小さい、抵抗値が高い状態では、グレインバウンダリーに水素がトラップされやすく、抵抗値の変動が大きい。 Non-Patent Document 1 discloses an energy band in a gate electrode made of a polycrystalline silicon pattern. Non-Patent Document 1 describes the work function between the impurity concentration (carrier concentration) in the gate electrode of the MOS structure and the substrate.
Although the work function increases with increasing concentration in the gate electrode, the work function becomes maximum when the impurity concentration is 5 × 10 ¹⁹ / cm ⁻³ , and the work function decreases as the impurity concentration becomes larger than this value. When the impurity concentration in the polycrystalline silicon is lower than 5 × 10 ¹⁹ / cm ⁻³ and the resistance value is high, hydrogen is easily trapped in the grain boundary, and the resistance value varies greatly.

多結晶シリコンパターンを抵抗体として使用した場合も同様に抵抗変動となる。
多結晶シリコンパターンにおいて水素の影響を受けやすい状態の不純物濃度を使用する場合、そのプロセス中の影響を受けにくくするため、抵抗体上にプラズマ窒化膜と金属配線層を配置し、重なり面積を同じくしたものがある（例えば、特許文献２を参照。）。
また、抵抗体上の領域を金属配線層で覆うことによってその上に形成されたプラズマ窒化膜からの水素の影響を遮断する方法が開示されている（例えば、特許文献３を参照。）。
しかしいずれの場合も、抵抗体上の領域に金属配線層を自由に配置することができず、抵抗体上の領域は配線領域として自由な利用ができないという問題があった。 Similarly, when the polycrystalline silicon pattern is used as a resistor, the resistance fluctuates.
When using impurity concentrations that are susceptible to hydrogen in a polycrystalline silicon pattern, a plasma nitride film and a metal wiring layer are placed on the resistor so that they are less susceptible to influence during the process, and the overlapping area is the same. (For example, see Patent Document 2).
Further, a method is disclosed in which the region on the resistor is covered with a metal wiring layer to block the influence of hydrogen from the plasma nitride film formed thereon (see, for example, Patent Document 3).
However, in either case, the metal wiring layer cannot be freely arranged in the region on the resistor, and there is a problem that the region on the resistor cannot be freely used as a wiring region.

また、一つの半導体装置に多結晶シリコンパターンの不純物濃度が互いに異なる複数種類の抵抗体を用いた場合も同様に、水素から受ける影響度が異なるという問題があった。
また、特許文献４には、半導体基板上に絶縁膜を介して形成された多結晶シリコンパターンと、当該多結晶シリコンパターン上を含んで半導体基板上に形成された層間絶縁膜と、当該層間絶縁膜上に形成された金属配線層を備えた半導体装置が記載されており、ＰＭＯＳトランジスタのしきい値電圧制御性を確保するために、当該ＰＭＯＳトランジスタ上にはシリコン窒化膜を形成しない技術も記載されている。 Similarly, when a plurality of types of resistors having different impurity concentrations in the polycrystalline silicon pattern are used in one semiconductor device, there is a problem that the degree of influence from hydrogen is different.
Patent Document 4 discloses a polycrystalline silicon pattern formed on a semiconductor substrate via an insulating film, an interlayer insulating film formed on the semiconductor substrate including the polycrystalline silicon pattern, and the interlayer insulation. A semiconductor device having a metal wiring layer formed on a film is described, and a technique of not forming a silicon nitride film on the PMOS transistor is also described in order to ensure threshold voltage controllability of the PMOS transistor. Has been.

特許文献５には、金属配線層の周囲をシリコン窒化膜で被覆することにより吸湿防止と配線容量の上昇を抑える技術が記載されている。
特許文献６には、層間絶縁膜間にシリコン窒化膜からなる保護膜を形成することによって遊離水素の拡散や水分の進入を阻止する技術が記載されている。
さらに、特許文献４には多結晶シリコン抵抗を電圧検出回路や低電圧発生回路に用い得る点が記載されており、特許文献７にはヒューズ素子の切断によって多結晶シリコン抵抗における所望の抵抗値を調整する技術がそれぞれ記載されている。 Patent Document 5 describes a technique for preventing moisture absorption and suppressing an increase in wiring capacity by covering a metal wiring layer with a silicon nitride film.
Patent Document 6 describes a technique for preventing the diffusion of free hydrogen and the ingress of moisture by forming a protective film made of a silicon nitride film between interlayer insulating films.
Further, Patent Document 4 describes that a polycrystalline silicon resistor can be used for a voltage detection circuit or a low voltage generation circuit. Patent Document 7 describes a desired resistance value in the polycrystalline silicon resistor by cutting a fuse element. Each technology to be adjusted is described.

特開２００１−２８４４６４号公報JP 2001-284464 A 特開平６−１１２４１０号公報JP-A-6-112410 特許第３１９５８２８号公報Japanese Patent No. 3195828 特開２００３−１５２１００号公報JP 2003-152100 A 特開平９−１７８６０号公報Japanese Patent Laid-Open No. 9-17860 特開２０００−３４０５６２号公報JP 2000-340562 A 特開２００４−１４６５４８号公報JP 2004-146548 A Dependence of the Work-Function Difference Between the Polysilicon Gate and Silicon Substrate on the Doping Level in Polysilicon (IEEE 1985)Dependence of the Work-Function Difference Between the Polysilicon Gate and Silicon Substrate on the Doping Level in Polysilicon (IEEE 1985)

上述のように、抵抗体やＭＯＳトランジスタのゲート電極を構成する多結晶シリコンパターンにおいて、上部の金属配線の有無によってプロセス中や径時変化での水素や水分の影響が変化するため、抵抗値やＭＯＳトランジスタのしきい値が変化するという問題があった。このような不具合を避けるために、従来技術では多結晶シリコンパターンの上層に金属配線層を配置しなかったり、多結晶シリコンパターンの上層に配置された金属配線との重なり量を合わせたりするなど、多結晶シリコンパターンの上層を自由な配線領域として使用できず、デザインに制約があった。
本発明は、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる半導体装置及びその製造方法を提供することを目的とする
ものである。 As described above, in the polycrystalline silicon pattern constituting the resistor and the gate electrode of the MOS transistor, the influence of hydrogen and moisture during the process and the change with time changes depending on the presence or absence of the upper metal wiring. There is a problem that the threshold value of the MOS transistor changes. In order to avoid such problems, the conventional technique does not arrange the metal wiring layer on the upper layer of the polycrystalline silicon pattern, or adjusts the amount of overlap with the metal wiring arranged on the upper layer of the polycrystalline silicon pattern. The upper layer of the polycrystalline silicon pattern could not be used as a free wiring area, and the design was limited.
An object of the present invention is to provide a semiconductor device in which a metal wiring layer can be disposed on an upper layer of a polycrystalline silicon pattern while controlling a resistance value of the polycrystalline silicon pattern, and a manufacturing method thereof.

本発明にかかる半導体装置は、半導体基板上に絶縁膜を介して形成された多結晶シリコンパターンからなる抵抗体と、多結晶シリコンパターン上を含んで半導体基板上に形成された層間絶縁膜と、その配線層間絶縁膜上に形成された金属配線層を備えた半導体装置であって、上記抵抗体として、同じ多結晶シリコンからなり、その上部に上記金属配線層が配置されているものと配置されていないものとを含み、両抵抗体の上部は上記層間絶縁膜上に形成された第１窒化膜で被われており、抵抗体の上部に配置されている金属配線層は第１窒化膜上に形成され、抵抗体の上部かつ上記金属配線層の近傍領域での第１窒化膜直上に第２窒化膜が存在していることにより、上部に上記金属配線層が配置されている抵抗体のシート抵抗値と上部に上記金属配線層が配置されていない抵抗体のシート抵抗値が等しくなっている半導体装置である。
第１参考例として、上記抵抗体として、同じ多結晶シリコンからなり、その上部は上記層間絶縁膜上に形成された第１窒化膜で被われ、その第１窒化膜上に上記金属配線層が配置されている２種類のものを含み、上記抵抗体の上部かつ上記金属配線層の近傍領域での第１窒化膜及び第２窒化膜の存在の有無により、それらの抵抗体のシート抵抗値が異なっているようにしてもよい。
第２参考例として、上記抵抗体として、同じ多結晶シリコンからなり、その上部は上記層間絶縁膜上に形成された第１窒化膜で被われ、その第１窒化膜上又はその上部に上記金属配線層が配置されている２種類のものを含み、上記抵抗体の上部かつ上記金属配線層の近傍領域での第１窒化膜及び第２窒化膜の存在の有無、又は上記抵抗体の上部かつ上記金属配線層の下方の第１窒化膜及び第２窒化膜の存在の有無ことにより、それらの抵抗体のシート抵抗値が異なっているようにしてもよい。
第１、第２の参考例では第１窒化膜を設けない構成にすることもできる。
なお、以下の説明において、「抵抗値」の語は、単位が「Ω」で表わされるべきものを示す場合と、単位が「Ω／□」で表わされるべきものを示す場合の両方で使用されている。後者の場合は、「シート抵抗値」の意味である。 A semiconductor device according to the present invention includes a resistor composed of a polycrystalline silicon pattern formed on a semiconductor substrate via an insulating film, an interlayer insulating film formed on the semiconductor substrate including the polycrystalline silicon pattern, A semiconductor device having a metal wiring layer formed on the wiring interlayer insulating film, wherein the resistor is made of the same polycrystalline silicon, and the metal wiring layer is arranged on the upper part. The upper portions of both resistors are covered with a first nitride film formed on the interlayer insulating film, and the metal wiring layer disposed on the upper portion of the resistor is on the first nitride film. The second nitride film is formed immediately above the first nitride film in the vicinity of the metal wiring layer and in the vicinity of the metal wiring layer. Above sheet resistance value and above A semiconductor device in which the sheet resistance value of the resistor genus wiring layer is not disposed is equal.
As a first reference example, the resistor is made of the same polycrystalline silicon, and an upper portion thereof is covered with a first nitride film formed on the interlayer insulating film, and the metal wiring layer is formed on the first nitride film. The sheet resistance value of these resistors is determined by the presence or absence of the first nitride film and the second nitride film in the region above the resistor and in the vicinity of the metal wiring layer. It may be different.
As a second reference example, the resistor is made of the same polycrystalline silicon, and an upper portion thereof is covered with a first nitride film formed on the interlayer insulating film, and the metal is formed on or on the first nitride film. Including two types of wiring layers disposed, the presence of the first nitride film and the second nitride film in the vicinity of the upper portion of the resistor and the metal wiring layer, or the upper portion of the resistor Depending on the presence or absence of the first nitride film and the second nitride film below the metal wiring layer, the sheet resistance values of these resistors may be different.
In the first and second reference examples, the first nitride film may not be provided.
In the following description, the term “resistance value” is used both when the unit is to be represented by “Ω” and when the unit is to be represented by “Ω / □”. ing. The latter case means “sheet resistance value”.

本発明の半導体装置において、上記第１窒化膜と上記第２窒化膜の膜厚が異なっているようにしてもよい。ただし、上記第１窒化膜と上記第２窒化膜の膜厚は同じでもよい。 In the semiconductor device of the present invention, the first nitride film and the second nitride film may have different film thicknesses. However, the film thickness of the first nitride film and the second nitride film may be the same.

また、上記多結晶シリコンパターンと上記層間絶縁膜の間に、上記多結晶シリコンパターン側から順に酸化膜、第３窒化膜からなる積層膜をさらに備えているようにしてもよい。 Further, a laminated film composed of an oxide film and a third nitride film may be further provided in order from the polycrystalline silicon pattern side between the polycrystalline silicon pattern and the interlayer insulating film.

本発明にかかる半導体装置の製造方法は、半導体基板上に絶縁膜を介して多結晶シリコンパターンを形成する工程と、上記多結晶シリコンパターン上を含んで上記半導体基板上に層間絶縁膜を形成する工程と、上記層間絶縁膜上に第１窒化膜を形成する工程と、上記第１窒化膜上に金属配線層を形成する工程と、上記金属配線層上を含んで上記第１窒化膜上に第２窒化膜を形成する工程とを含む。 A method of manufacturing a semiconductor device according to the present invention includes a step of forming a polycrystalline silicon pattern on a semiconductor substrate via an insulating film, and an interlayer insulating film is formed on the semiconductor substrate including the polycrystalline silicon pattern. A step of forming a first nitride film on the interlayer insulating film, a step of forming a metal wiring layer on the first nitride film, and on the first nitride film including the metal wiring layer. Forming a second nitride film.

本発明の半導体装置では、多結晶シリコンパターン上の層間絶縁膜上に形成されている金属配線層の少なくとも下面に窒化膜が存在するようにしたので、上層に金属配線層があるかないかにかかわらず、多結晶シリコンパターンの抵抗値を同じにすることができ、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる。 In the semiconductor device of the present invention, since the nitride film is present on at least the lower surface of the metal wiring layer formed on the interlayer insulating film on the polycrystalline silicon pattern, the metal wiring layer is present regardless of whether the metal wiring layer is present on the upper layer. The resistance value of the polycrystalline silicon pattern can be made the same, and the metal wiring layer can be arranged on the upper layer of the polycrystalline silicon pattern while controlling the resistance value of the polycrystalline silicon pattern.

さらに、第１窒化膜と第２窒化膜の膜厚が異なっているようにすれば、多結晶シリコンパターンの不純物濃度にあわせて第１窒化膜と第２窒化膜の膜厚の膜厚比を選択することができる。これにより、多結晶シリコンパターンの不純物濃度に関係なく、金属配線層の有無に影響されない多結晶シリコンパターンを形成することができる。 Furthermore, if the film thicknesses of the first nitride film and the second nitride film are different, the film thickness ratio of the first nitride film and the second nitride film is set in accordance with the impurity concentration of the polycrystalline silicon pattern. You can choose. Thereby, a polycrystalline silicon pattern which is not affected by the presence or absence of the metal wiring layer can be formed regardless of the impurity concentration of the polycrystalline silicon pattern.

また、上記多結晶シリコンパターンと上記層間絶縁膜の間に、上記多結晶シリコンパターン側から順に酸化膜、第３窒化膜からなる積層膜をさらに備えているようにすれば、第３窒化膜により多結晶シリコンパターンへの水素の拡散を防止することができ、多結晶シリコンパターンの抵抗値の安定性を向上させることができる。 Further, if a multilayer film composed of an oxide film and a third nitride film is further provided between the polycrystalline silicon pattern and the interlayer insulating film in this order from the polycrystalline silicon pattern side, the third nitride film Hydrogen diffusion to the polycrystalline silicon pattern can be prevented, and the stability of the resistance value of the polycrystalline silicon pattern can be improved.

本発明の半導体装置の製造方法では、半導体基板上に絶縁膜を介して多結晶シリコンパターンを形成する工程と、上記多結晶シリコンパターン上を含んで上記半導体基板上に層間絶縁膜を形成する工程と、上記層間絶縁膜上に第１窒化膜を形成する工程と、上記第１窒化膜上に金属配線層を形成する工程と、上記金属配線層上を含んで上記第１窒化膜上に第２窒化膜を形成する工程と、を含むようにしたので、上層に金属配線層があるかないかにかかわらず多結晶シリコンパターンの抵抗値を同じにすることができ、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる。
さらに、第１窒化膜と第２窒化膜の膜厚を異ならせることができ、多結晶シリコンパターンの不純物濃度にあわせて第１窒化膜と第２窒化膜の膜厚の膜厚比を選択することができる。これにより、多結晶シリコンパターンの不純物濃度に関係なく、金属配線層の有無に影響されない多結晶シリコンパターンを形成することができる。 In the method for manufacturing a semiconductor device of the present invention, a step of forming a polycrystalline silicon pattern on a semiconductor substrate via an insulating film, and a step of forming an interlayer insulating film on the semiconductor substrate including the polycrystalline silicon pattern A step of forming a first nitride film on the interlayer insulating film, a step of forming a metal wiring layer on the first nitride film, and a first nitride film on the first nitride film including the metal wiring layer. 2 nitride film forming step, so that the resistance value of the polycrystalline silicon pattern can be made the same regardless of whether the upper layer has a metal wiring layer or not. The metal wiring layer can be disposed on the upper layer of the polycrystalline silicon pattern while being controlled.
Further, the film thicknesses of the first nitride film and the second nitride film can be made different, and the film thickness ratio of the film thickness of the first nitride film and the second nitride film is selected according to the impurity concentration of the polycrystalline silicon pattern. be able to. Thereby, a polycrystalline silicon pattern which is not affected by the presence or absence of the metal wiring layer can be formed regardless of the impurity concentration of the polycrystalline silicon pattern.

半導体装置の製造方法の参考例として、半導体基板上に絶縁膜を介して多結晶シリコンパターンからなる複数の抵抗体を形成する工程と、前記多結晶シリコンパターン上を含んで前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に第１窒化膜を形成する工程と、前記第１窒化膜上に金属膜を形成し、その金属膜をパターニングして少なくとも一部の前記抵抗体上部に金属配線層を形成する工程と、前記金属配線層上を含んで前記第１窒化膜上に第２窒化膜を形成する工程と、一部の前記金属配線層の上部及び側面の第２窒化膜を除去する工程と、を含むものを挙げることができる。これにより、第１窒化膜及び第２窒化膜を除去した領域に配置されている多結晶シリコンパターンと、第１窒化膜及び第２窒化膜が存在する領域に配置されている多結晶シリコンパターンについて、両多結晶シリコンパターンの不純物濃度が同じであっても、互いに抵抗値を異ならせることができる。
さらに、前記第１窒化膜の膜厚を異ならせることにより、上部及び側面の第２窒化膜が除去された金属配線層の下部に形成されている抵抗体のシート抵抗値を変化させ、かつ他の抵抗体のシート抵抗値を変化させないように抵抗値を調整するようにしてもよい。
さらに、前記第１窒化膜を形成しない場合も含む。 As a reference example of a method for manufacturing a semiconductor device, a step of forming a plurality of resistors made of a polycrystalline silicon pattern on an insulating film via an insulating film, and an interlayer on the semiconductor substrate including the polycrystalline silicon pattern Forming an insulating film; forming a first nitride film on the interlayer insulating film; forming a metal film on the first nitride film; and patterning the metal film to form at least a portion of the resistor A step of forming a metal wiring layer on the body, a step of forming a second nitride film on the first nitride film including the metal wiring layer, and a portion of the upper and side surfaces of some of the metal wiring layers. And a step of removing the 2 nitride film. Thereby, the polycrystalline silicon pattern disposed in the region where the first nitride film and the second nitride film are removed, and the polycrystalline silicon pattern disposed in the region where the first nitride film and the second nitride film are present. Even if the impurity concentrations of both polycrystalline silicon patterns are the same, the resistance values can be made different from each other.
Further, by changing the film thickness of the first nitride film, the sheet resistance value of the resistor formed in the lower part of the metal wiring layer from which the second nitride film on the upper and side surfaces is removed can be changed. The resistance value may be adjusted so as not to change the sheet resistance value of the resistor.
Further, this includes a case where the first nitride film is not formed.

図１は半導体装置の一実施例を示す断面図である。
Ｐ型シリコン基板（半導体基板）１に、Ｐ型不純物が導入されたＰウエル領域（ＰＷ）３、及びＮ型不純物が導入されたＮウエル領域（ＮＷ）５が形成されている。Ｐウエル領域３及びＮウエル領域５はシリコン基板１の表面に形成された厚い酸化膜からなるフィールド酸化膜７とＰウエル領域３中にＰ型不純物が導入されて形成されたＰフィールドドープ領域４により素子分離されている。 FIG. 1 is a cross-sectional view showing an embodiment of a semiconductor device.
A P-type silicon substrate (semiconductor substrate) 1 is formed with a P-well region (PW) 3 into which P-type impurities are introduced and an N-well region (NW) 5 into which N-type impurities are introduced. The P well region 3 and the N well region 5 are a field oxide film 7 made of a thick oxide film formed on the surface of the silicon substrate 1 and a P field doped region 4 formed by introducing a P-type impurity into the P well region 3. The elements are separated by.

Ｐウエル領域３上に、例えば膜厚が約１５ｎｍ（ナノメートル）程度のゲート酸化膜９を介して、Ｎ型不純物が導入された多結晶シリコン膜からなるＮ＋ゲート電極１１が形成されている。Ｎウエル領域５上に、ゲート酸化膜９を介して、Ｐ型不純物が導入された多結晶シリコン膜からなるＰ＋ゲート電極１３が形成されている。Ｎ＋ゲート電極１１及びＰ＋ゲート電極１３の膜厚は例えば約４００ｎｍ程度である。ゲート酸化膜９、Ｎ＋ゲート電極１１及びＰ＋ゲート電極１３の側壁にサイドウォール１５が形成されている。 An N + gate electrode 11 made of a polycrystalline silicon film into which an N-type impurity is introduced is formed on the P well region 3 through a gate oxide film 9 having a film thickness of, for example, about 15 nm (nanometers). A P + gate electrode 13 made of a polycrystalline silicon film into which a P-type impurity is introduced is formed on the N well region 5 through a gate oxide film 9. The film thickness of the N + gate electrode 11 and the P + gate electrode 13 is about 400 nm, for example. Sidewalls 15 are formed on the side walls of the gate oxide film 9, the N + gate electrode 11, and the P + gate electrode 13.

Ｐウエル領域３に、Ｎ＋ゲート電極１１を挟んで、ＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという）のソース及びドレイン領域を構成するＬＤＤ（Lightly doped drain）構造のＮ型拡散層１７が形成されている。Ｐウエル領域３において、ゲート酸化膜９、Ｎ＋ゲート電極１１、Ｎ型拡散層１７はＮＭＯＳトランジスタを構成する。Ｎ＋ゲート電極１１下のＰウエル領域３にはしきい値制御用のチャネルドープが施されている。 An N-type diffusion layer 17 having an LDD (Lightly doped drain) structure that constitutes the source and drain regions of an N-channel MOS transistor (hereinafter referred to as NMOS transistor) is formed in the P well region 3 with the N + gate electrode 11 interposed therebetween. . In the P well region 3, the gate oxide film 9, the N + gate electrode 11, and the N type diffusion layer 17 constitute an NMOS transistor. The P well region 3 under the N + gate electrode 11 is subjected to channel doping for threshold control.

Ｎウエル領域５に、Ｐ＋ゲート電極１３を挟んで、ＰチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという）のソース及びドレイン領域を構成するＬＤＤ構造のＰ型拡散層１９が形成されている。Ｎウエル領域５において、ゲート酸化膜９、Ｐ＋ゲート電極１３、Ｐ型拡散層１９はＰＭＯＳトランジスタを構成する。Ｐ＋ゲート電極１３下のＮウエル領域５にはしきい値制御用のチャネルドープが施されている。 In the N well region 5, a P-type diffusion layer 19 having an LDD structure that forms source and drain regions of a P-channel MOS transistor (hereinafter referred to as NMOS transistor) is formed with a P + gate electrode 13 interposed therebetween. In the N well region 5, the gate oxide film 9, the P + gate electrode 13, and the P type diffusion layer 19 constitute a PMOS transistor. The N well region 5 under the P + gate electrode 13 is subjected to channel doping for threshold control.

フィールド酸化膜７上に多結晶シリコンパターンからなる抵抗素子２１が形成されている。抵抗素子２１は、抵抗値を決定するために適当な濃度で例えばＮ型不純物が導入された多結晶シリコンからなる抵抗体２３と、抵抗体２３の両端側にそれぞれ形成され、例えばＮ型不純物が高濃度に導入された電気的接続用の低抵抗多結晶シリコン膜２５により構成されている。 A resistance element 21 made of a polycrystalline silicon pattern is formed on the field oxide film 7. The resistance element 21 is formed on each of the resistor 23 made of polycrystalline silicon into which an N-type impurity is introduced at an appropriate concentration to determine the resistance value, and both ends of the resistor 23, for example, an N-type impurity It is constituted by a low resistance polycrystalline silicon film 25 for electrical connection introduced at a high concentration.

ＮＭＯＳトランジスタ上、ＰＭＯＳトランジスタ上、フィールド酸化膜７上及び抵抗素子２１上を含んでシリコン基板１上全面に、例えば膜厚が３００ｎｍ程度のＮＳＧ膜（不純物が含まれていない酸化膜）と膜厚が５００ｎｍ程度のＢＰＳＧ（Boro-Phospho Silicate Glass）膜からなる層間絶縁膜２７が形成されている。層間絶縁膜２７の表面は下地層の凹凸に応じた凹凸をもっている。図１ではＮＳＧ膜及びＢＰＳＧ膜は一体化して示されている。また、層間絶縁膜２７はＮＳＧ膜とＢＰＳＧ膜の積層膜に限定されるものではなく、例えばＮＳＧ膜とＰＳＧ（Phospho Silicate Glass）膜の積層膜など、他の絶縁膜の単層膜や積層膜からなるものであってもよい。 On the entire surface of the silicon substrate 1 including the NMOS transistor, the PMOS transistor, the field oxide film 7 and the resistance element 21, for example, an NSG film (an oxide film not containing impurities) having a film thickness of about 300 nm is formed. An interlayer insulating film 27 made of a BPSG (Boro-Phospho Silicate Glass) film having a thickness of about 500 nm is formed. The surface of the interlayer insulating film 27 has irregularities corresponding to the irregularities of the underlayer. In FIG. 1, the NSG film and the BPSG film are shown integrally. The interlayer insulating film 27 is not limited to a laminated film of an NSG film and a BPSG film. For example, a laminated film of an NSG film and a PSG (Phospho Silicate Glass) film such as a single layer film or a laminated film of other insulating films. It may consist of.

層間絶縁膜２７上に第１窒化膜２９が例えば２０ｎｍの膜厚に形成されている。
Ｎ＋ゲート電極１１上、Ｐ＋ゲート電極１３上、Ｎ型拡散層１７上、Ｐ型拡散層１９上、及び低抵抗多結晶シリコン膜２５上の所定の領域の層間絶縁膜２７及び第１窒化膜２９に、電気的に接続するためのコンタクトホールが形成されている。図１ではコンタクトホールの一部は図示されていない。 A first nitride film 29 is formed on the interlayer insulating film 27 to a thickness of 20 nm, for example.
Interlayer insulating film 27 and first nitride film 29 in predetermined regions on N + gate electrode 11, P + gate electrode 13, N-type diffusion layer 17, P-type diffusion layer 19, and low-resistance polycrystalline silicon film 25. In addition, a contact hole for electrical connection is formed. In FIG. 1, a part of the contact hole is not shown.

第１窒化膜２９上及びコンタクトホール内に第１金属配線層３１が形成されている。第１窒化膜２９の表面が凹凸をもっているので、第１金属配線層３１は形成される場所により高さが異なる。第１金属配線層３１は、例えば下層側から順に、Ｔｉなどからなる膜厚が約４０ｎｍ程度のバリアメタルと、膜厚が８００から１０００ｎｍのＡｌ又はＡｌ合金の積層金属膜により形成されている。ただし、第１金属配線層３１の材料はこれに限定されるものではなく、例えばＡｌ、ＡｌＣｕ、ＡｌＳｉ、Ｃｕなどと、Ｔｉ、ＴｉＮ、ＴｉＷ、Ｗなどの積層構造又は単層膜を用いることもできる。 A first metal wiring layer 31 is formed on the first nitride film 29 and in the contact hole. Since the surface of the first nitride film 29 has irregularities, the height of the first metal wiring layer 31 varies depending on the place where it is formed. The first metal wiring layer 31 is formed of, for example, in order from the lower layer side, a barrier metal made of Ti or the like with a thickness of about 40 nm and a laminated metal film of Al or Al alloy with a thickness of 800 to 1000 nm. However, the material of the first metal wiring layer 31 is not limited to this. For example, a laminated structure or a single layer film such as Al, AlCu, AlSi, Cu and the like, Ti, TiN, TiW, W, or the like may be used. it can.

層間絶縁膜２７上及び第１金属配線層３１上に第２窒化膜３３が例えば６０ｎｍの膜厚に形成されている。この実施例では第１窒化膜２９と第２窒化膜３３の膜厚が異なっているが、同じであってもよい。
第２窒化膜３３上にＴＥＯＳ（tetra ethy1 ortho silicate）膜を形成し、続いてＳＯＧ膜を塗布する。ＳＯＧ膜の表面は平坦である。この積層膜をエッチバックし最も高い位置にある第１配線層３１の一部が露出したところでエッチバックを終了し、平坦化工程を完了する。この平坦化された絶縁膜を３５ａとして表示している。さらにその上に、ＴＥＯＳ膜を形成した膜からなるメタル−メタル間層間絶縁膜３５ｂが形成されている。絶縁膜３５ａと絶縁膜３５ｂを合わせたものを層間絶縁膜３５と呼ぶ。第１金属配線層３１上の層間絶縁膜３５の所定の領域に、第１金属配線層３１と第２金属配線層３７を電気的に接続するためのスルーホールが形成されている。図１ではスルーホールの一部は図示されていない。層間絶縁膜３５はＴＥＯＳ膜とＳＯＧ膜の積層膜に限定されるものではなく、例えば、ＳＯＧ膜上にＴＥＯＳ膜、ＮＳＧ膜やＢＰＳＧ膜などの絶縁膜をさらに備えているものなど、他の構成であってもよい。 A second nitride film 33 is formed on the interlayer insulating film 27 and the first metal wiring layer 31 to a film thickness of 60 nm, for example. In this embodiment, the first nitride film 29 and the second nitride film 33 are different in film thickness, but may be the same.
A TEOS (tetra ethy1 orthosilicate) film is formed on the second nitride film 33, and then an SOG film is applied. The surface of the SOG film is flat. When this laminated film is etched back and a part of the first wiring layer 31 at the highest position is exposed, the etch back is finished and the planarization process is completed. This flattened insulating film is indicated as 35a. Furthermore, a metal-metal interlayer insulating film 35b made of a film formed with a TEOS film is formed thereon. A combination of the insulating film 35 a and the insulating film 35 b is referred to as an interlayer insulating film 35. A through hole for electrically connecting the first metal wiring layer 31 and the second metal wiring layer 37 is formed in a predetermined region of the interlayer insulating film 35 on the first metal wiring layer 31. In FIG. 1, a part of the through hole is not shown. The interlayer insulating film 35 is not limited to the laminated film of the TEOS film and the SOG film. For example, the interlayer insulating film 35 has other configurations such as a film further including an insulating film such as a TEOS film, an NSG film, and a BPSG film on the SOG film. It may be.

層間絶縁膜３５上及びスルーホール内に、例えば膜厚が１５００ｎｍ程度であってＡｌＳｉＣｕからなる第２金属配線層３７が形成されている。
層間絶縁膜３５上及び第２金属配線層３７上に、パッシベーション保護膜として、例えばプラズマ窒化膜３９が約１０００ｎｍ程度の膜厚で形成されている。パッシベーション保護膜は酸化膜と窒化膜の積層構造であってもよい。 A second metal wiring layer 37 made of AlSiCu and having a film thickness of, for example, about 1500 nm is formed on the interlayer insulating film 35 and in the through hole.
For example, a plasma nitride film 39 having a thickness of about 1000 nm is formed on the interlayer insulating film 35 and the second metal wiring layer 37 as a passivation protection film. The passivation protective film may have a laminated structure of an oxide film and a nitride film.

図２は製造方法の一実施例を説明するための工程断面図である。図２を参照してこの実施例の製造方法を説明する。
（１）シリコン基板１に対して、ＮＭＯＳトランジスタ形成領域にＰウエル領域３を形成し、ＰＭＯＳトランジスタ形成領域にＮウエル領域５を形成した後、シリコン基板１の表面に、周知技術のＬＯＣＯＳ（local oxidation of silicon）法によりフィールド酸化膜７を形成し、イオン注入法によりＰウエル領域３中の所定の領域にＰフィールドドープ領域４を形成する。 FIG. 2 is a process cross-sectional view for explaining an embodiment of the manufacturing method. The manufacturing method of this embodiment will be described with reference to FIG.
(1) A P well region 3 is formed in an NMOS transistor formation region and an N well region 5 is formed in a PMOS transistor formation region with respect to the silicon substrate 1, and then a well-known LOCOS (local A field oxide film 7 is formed by an oxidation of silicon) method, and a P field doped region 4 is formed in a predetermined region in the P well region 3 by an ion implantation method.

Ｐウエル領域３及びＮウエル領域５の表面にゲート酸化膜９を約１５ｎｍ程度の膜厚で形成した後、ゲート電極及び抵抗素子となるノンドープ多結晶シリコン膜を例えば減圧ＣＶＤ法によりシリコン基板１上全面に約４００ｎｍ程度の膜厚に堆積し、ノンドープ多結晶シリコン膜をパターニングしてゲート電極パターン及び抵抗素子パターンを形成する。写真製版技術及びイオン注入法により、Ｎ型拡散層１７及びＰ型拡散層１９の低濃度拡散層ならびに抵抗体２３を形成する。酸化膜の堆積及びエッチバック処理によりサイドウォール１５を形成する。写真製版技術及びイオン注入法により、Ｎ＋ゲート電極１１、Ｐ＋ゲート電極１３、Ｎ型拡散層１７及びＰ型拡散層１９の高濃度拡散層ならびに低抵抗多結晶シリコン膜２５を形成する（図２（Ａ）参照。）。 After forming a gate oxide film 9 with a film thickness of about 15 nm on the surface of the P well region 3 and the N well region 5, a non-doped polycrystalline silicon film to be a gate electrode and a resistance element is formed on the silicon substrate 1 by, for example, a low pressure CVD method. A film having a thickness of about 400 nm is deposited on the entire surface, and a non-doped polycrystalline silicon film is patterned to form a gate electrode pattern and a resistance element pattern. The low concentration diffusion layers of the N-type diffusion layer 17 and the P-type diffusion layer 19 and the resistor 23 are formed by photolithography and ion implantation. Sidewalls 15 are formed by oxide film deposition and etchback processing. A high concentration diffusion layer of the N + gate electrode 11, the P + gate electrode 13, the N type diffusion layer 17 and the P type diffusion layer 19 and a low resistance polycrystalline silicon film 25 are formed by photolithography and ion implantation (FIG. 2 ( See A).

抵抗素子を構成する抵抗体２３の形成領域に抵抗値制御用の不純物をイオン注入法により導入する。例えばＮ型不純物であるリンにより１０ｋΩ／□に調整する場合、約３.０×１０¹⁴〜６.０×１０¹⁴／ｃｍ²程度、２ｋΩ／□に調整する場合、約１.０×１０¹⁵〜１.５×１０¹⁵／ｃｍ²程度のイオン注入が必要である。
抵抗体２３はＰ型不純物を導入した多結晶シリコン膜でも実現でき、その場合はＰ型不純物として例えばボロンを導入すればよい。抵抗体２３の不純物濃度の制御は、Ｎ型拡散層１７又はＰ型拡散層１９の低濃度拡散層を形成するためのイオン注入と同時に行なってもよいし、専用のイオン注入により行なってもよい。また、多結晶シリコン膜をパターニングする前にイオン注入を行なって抵抗体２３の不純物濃度の制御を行なってもよい。 Impurities for controlling the resistance value are introduced into the formation region of the resistor 23 constituting the resistance element by an ion implantation method. For example, when adjusting to 10 kΩ / □ with phosphorus, which is an N-type impurity, about 3.0 × 10 ^{14 to} 6.0 × 10 ¹⁴ / cm ² , adjusting to ² kΩ / □ is about 1.0 × 10 ^15. An ion implantation of about 1.5 × 10 ¹⁵ / cm ² is necessary.
The resistor 23 can also be realized by a polycrystalline silicon film introduced with a P-type impurity. In this case, for example, boron may be introduced as the P-type impurity. Control of the impurity concentration of the resistor 23 may be performed simultaneously with ion implantation for forming the low concentration diffusion layer of the N type diffusion layer 17 or the P type diffusion layer 19 or may be performed by dedicated ion implantation. . Further, the impurity concentration of the resistor 23 may be controlled by performing ion implantation before patterning the polycrystalline silicon film.

（２）例えば常圧ＣＶＤ法により、シリコン基板１上全面にＮＳＧ膜を３００ｎｍ程度の膜厚に堆積し、さらにその上にＢＰＳＧ膜を約５００ｎｍ程度の膜厚に堆積して層間絶縁膜２７を形成する。その後、８００〜９００℃の温度条件で加熱処理を施す（図２（Ｂ）参照。）。 (2) An NSG film is deposited on the entire surface of the silicon substrate 1 to a film thickness of about 300 nm by, for example, atmospheric pressure CVD, and a BPSG film is further deposited on the film to a film thickness of about 500 nm. Form. After that, heat treatment is performed at a temperature of 800 to 900 ° C. (see FIG. 2B).

（３）層間絶縁膜２７上に第１窒化膜２９を例えば２０ｎｍの膜厚に形成する。第１窒化膜２９の形成方法として、例えばＳｉＨ₄及びＮＨ₃を原料ガスとした約３６０℃程度の温度条件でのプラズマＣＶＤ法を挙げることができる。
写真製版技術及びエッチング技術により、第１窒化膜２９及び層間絶縁膜２７の所定の領域にコンタクトホールを形成する。このとき、ＥＣＲ（Electron Cyclotron Resonance）エッチングで例えばＣＦ₄とＣＨＦ₃のガスを用いることにより、特別な処理をしなくても第１窒化膜２９及び層間絶縁膜２７を一度に除去してコンタクトホールを形成できる。
第１窒化膜２９上及びコンタクトホール内に、下層側から順に、膜厚が４０ｎｍ程度のチタンなどのバリアメタル、膜厚８００から１０００ｎｍ程度のＣｕなどを含むアルミニウム合金をスパッタ法により堆積し、積層金属膜３１ａを形成する（図２（Ｃ）参照。）。 (3) A first nitride film 29 is formed on the interlayer insulating film 27 to a thickness of 20 nm, for example. As a method of forming the first nitride film 29, for example, a plasma CVD method using SiH ₄ and NH ₃ as a source gas under a temperature condition of about 360 ° C. can be cited.
Contact holes are formed in predetermined regions of the first nitride film 29 and the interlayer insulating film 27 by photolithography and etching techniques. At this time, by using, for example, CF ₄ and CHF ₃ gas in ECR (Electron Cyclotron Resonance) etching, the first nitride film 29 and the interlayer insulating film 27 are removed at a time without any special treatment, and contact holes are obtained. Can be formed.
On the first nitride film 29 and in the contact hole, a barrier metal such as titanium having a thickness of about 40 nm and an aluminum alloy containing Cu or the like having a thickness of about 800 to 1000 nm are sequentially deposited from the lower layer side by sputtering. A metal film 31a is formed (see FIG. 2C).

（４）写真製版技術及びエッチング技術により、積層金属膜３１ａをパターニングして第１金属配線層３１を形成する（図２（Ｄ）参照。）。エッチングは、例えばＥＣＲエッチングで例えばＢＣｌ₃とＣｌ₂のガスを用いて行なった。このとき、エッチング条件と第一窒化膜厚次第では、第１金属配線層３１下の第１窒化膜２９のみを残すこともできるし、この実施例のように層間絶縁膜２７上全面に第１窒化膜２９を残すこともできる。 (4) The first metal wiring layer 31 is formed by patterning the laminated metal film 31a by photolithography and etching techniques (see FIG. 2D). Etching was performed by, for example, ECR etching using, for example, BCl ₃ and Cl ₂ gases. At this time, depending on the etching conditions and the first nitride film thickness, only the first nitride film 29 under the first metal wiring layer 31 can be left, or the first insulating film 27 is entirely formed on the interlayer insulating film 27 as in this embodiment. The nitride film 29 can also be left.

（５）第１窒化膜２９上及び第１金属配線層３１上に第２窒化膜３３を例えば６０ｎｍの膜厚に形成する。第２窒化膜２９の形成方法として、例えばＳｉＨ₄及びＮＨ₃を原料ガスとした約３６０℃程度の温度条件でのプラズマＣＶＤ法を挙げることができる（図２（Ｅ）参照。）。この実施例によれば、第１金属配線層３１下の窒化膜厚と、第１窒化膜２９と第２窒化膜３３が積層されている領域の窒化膜厚を異ならせることができる。 (5) A second nitride film 33 is formed on the first nitride film 29 and the first metal wiring layer 31 to a thickness of 60 nm, for example. As a method for forming the second nitride film 29, for example, a plasma CVD method under a temperature condition of about 360 ° C. using SiH ₄ and NH ₃ as source gases can be cited (see FIG. 2E). According to this embodiment, the nitride film thickness under the first metal wiring layer 31 and the nitride film thickness in the region where the first nitride film 29 and the second nitride film 33 are laminated can be made different.

（６）第２窒化膜３３上に、例えばプラズマＣＶＤ法によりＴＥＯＳ膜を５０００Å堆積し、続いてＳＯＧ膜を４０００Å塗布する。ＳＯＧ膜を例えば３００℃で３０分ベーク処理した後、ＣＨＦ₃，ＣＦ₄及びＡｒの混合ガスをエッチングガスとして用いて最も高い位置にある第１金属配線層３１の一部が露出するまでエッチバック処理を行ない平坦化して絶縁膜３５ａを形成する（図２（Ｆ）参照。）
平坦化後、さらにＴＥＯＳ膜からなる絶縁膜３５ｂを６０００Å堆積させ積層された層間絶縁膜３５を形成する。第１金属配線層３１上の層間絶縁膜３５の所定の領域にスルーホールを形成する。その後、スパッタ法によりＡｌＳｉＣｕ膜を１５００ｎｍ程度の膜厚に堆積し、写真製版技術及びエッチング技術によりＡｌＳｉＣｕ膜をパターニングして第２金属配線層３７を形成する。
最後に、パッシベーション保護膜として、例えばプラズマＣＶＤ法により、１０００ｎｍ程度のプラズマ窒化膜３９を形成する（図１参照。）。ここではパッシベーション保護膜としてプラズマ窒化膜３９を形成しているが、パッシベーション膜は酸化膜と窒化膜の積層膜であってもよい。 (6) A 5000 nm TEOS film is deposited on the second nitride film 33 by, for example, plasma CVD, and then 4000 mm SOG film is applied. The SOG film is baked at 300 ° C. for 30 minutes, for example, and then etched back using CHF ₃ , CF _4, and Ar mixed gas as an etching gas until a portion of the first metal wiring layer 31 at the highest position is exposed. The insulating film 35a is formed by performing treatment and planarization (see FIG. 2F).
After planarization, an insulating film 35b made of a TEOS film is further deposited by 6000 mm to form a laminated interlayer insulating film 35. A through hole is formed in a predetermined region of the interlayer insulating film 35 on the first metal wiring layer 31. Thereafter, an AlSiCu film is deposited to a thickness of about 1500 nm by a sputtering method, and the second metal wiring layer 37 is formed by patterning the AlSiCu film by a photolithography technique and an etching technique.
Finally, as a passivation protective film, a plasma nitride film 39 of about 1000 nm is formed by, eg, plasma CVD (see FIG. 1). Here, the plasma nitride film 39 is formed as a passivation protection film, but the passivation film may be a laminated film of an oxide film and a nitride film.

図３は、多結晶シリコンパターン上に金属配線層がある場合と無い場合において、第１窒化膜の膜厚を２０ｎｍとし、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。横軸は第２窒化膜厚（ｎｍ）を示し、縦軸は多結晶シリコンパターンの抵抗値（Ω／□）を示す。 FIG. 3 shows the resistance value of the polycrystalline silicon pattern when the thickness of the first nitride film is 20 nm and the second nitride film thickness is changed with and without the metal wiring layer on the polycrystalline silicon pattern. FIG. The horizontal axis indicates the second nitride film thickness (nm), and the vertical axis indicates the resistance value (Ω / □) of the polycrystalline silicon pattern.

従来技術（第１窒化膜及び第２窒化膜厚無し（０ｎｍ））では、金属配線層の有無により多結晶シリコンパターンの抵抗値は７０００Ω／□（金属配線層無し）と１６０００Ω／□（金属配線層有り）と大きな差がある。これに対し、第１窒化膜が２０ｎｍで第二窒化膜層が２０ｎｍ以上で抵抗値はほぼ同じ値となる。
この結果から、多結晶シリコン−金属配線層間絶縁膜上に形成されている金属配線層がシリコン窒化膜で覆われているようにすれば、上層に金属配線層があるかないかにかかわらず、多結晶シリコンパターンの抵抗値を同じにすることができることがわかる。これにより、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる。 In the prior art (without the first nitride film and the second nitride film thickness (0 nm)), the resistance value of the polycrystalline silicon pattern is 7000Ω / □ (no metal wiring layer) and 16000Ω / □ (metal wiring) depending on the presence or absence of the metal wiring layer. There is a big difference with the layer). On the other hand, when the first nitride film is 20 nm and the second nitride film layer is 20 nm or more, the resistance values are almost the same.
From this result, if the metal wiring layer formed on the polycrystalline silicon-metal wiring interlayer insulating film is covered with the silicon nitride film, the polycrystalline It can be seen that the resistance value of the silicon pattern can be made the same. Thereby, the metal wiring layer can be disposed on the upper layer of the polycrystalline silicon pattern while controlling the resistance value of the polycrystalline silicon pattern.

図４は、多結晶シリコンパターン上に金属配線層がある場合と無い場合において、第１窒化膜の膜厚を５ｎｍとし、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。横軸は第２窒化膜厚（ｎｍ）を示し、縦軸は多結晶シリコンパターンの抵抗値（Ω／□）を示す。
図４から、第二窒化膜層が１００ｎｍ以上のときに、上部の金属配線層に影響されず抵抗値はほぼ同じ値となることがわかる。 FIG. 4 shows the resistance value of the polycrystalline silicon pattern when the thickness of the first nitride film is 5 nm and the second nitride film thickness is changed with and without the metal wiring layer on the polycrystalline silicon pattern. FIG. The horizontal axis indicates the second nitride film thickness (nm), and the vertical axis indicates the resistance value (Ω / □) of the polycrystalline silicon pattern.
FIG. 4 shows that when the second nitride film layer is 100 nm or more, the resistance values are almost the same without being affected by the upper metal wiring layer.

図５は、図３と同じ条件で、図３に比べて多結晶シリコンパターンの抵抗値を小さくしたものについて、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。横軸は第２窒化膜厚（ｎｍ）を示し、縦軸は多結晶シリコンパターンの抵抗値（Ω／□）を示す。
図５から、第二窒化膜層が６０ｎｍ以上のときに、上部の金属配線層に影響されず抵抗値はほぼ同じ値となることがわかる。 FIG. 5 shows the change in the resistance value of the polycrystalline silicon pattern when the second nitride film thickness is changed in the case where the resistance value of the polycrystalline silicon pattern is smaller than that in FIG. FIG. The horizontal axis indicates the second nitride film thickness (nm), and the vertical axis indicates the resistance value (Ω / □) of the polycrystalline silicon pattern.
From FIG. 5, it can be seen that when the second nitride film layer is 60 nm or more, the resistance values are substantially the same without being affected by the upper metal wiring layer.

図６は、図４と同じ条件で、図４に比べて多結晶シリコンパターンの抵抗値を小さくしたものについて、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。横軸は第２窒化膜厚（ｎｍ）を示し、縦軸は多結晶シリコンパターンの抵抗値（Ω／□）を示す。
図６から、第二窒化膜層が８０ｎｍ以上のときに、上部の金属配線層に影響されず抵抗値はほぼ同じ値となることがわかる。 FIG. 6 shows the change in the resistance value of the polycrystalline silicon pattern when the second nitride film thickness is changed for the case where the resistance value of the polycrystalline silicon pattern is smaller than that in FIG. FIG. The horizontal axis indicates the second nitride film thickness (nm), and the vertical axis indicates the resistance value (Ω / □) of the polycrystalline silicon pattern.
From FIG. 6, it can be seen that when the second nitride film layer is 80 nm or more, the resistance values are almost the same without being affected by the upper metal wiring layer.

このように、第１窒化膜厚と第２窒化膜厚を変化させることで、上層に金属配線層があるかないかにかかわらず、多結晶シリコンパターンの抵抗値を同じにすることができることがわかる。これにより、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できる。 Thus, it can be seen that by changing the first nitride film thickness and the second nitride film thickness, the resistance value of the polycrystalline silicon pattern can be made the same regardless of whether there is a metal wiring layer as an upper layer. Thereby, the metal wiring layer can be disposed on the upper layer of the polycrystalline silicon pattern while controlling the resistance value of the polycrystalline silicon pattern.

図７は半導体装置の他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
この実施例では、フィールド酸化膜７上に図１の抵抗素子２１と同じ構造をもつ３つの抵抗素子２１ａ，２１ｂ，２１ｃが形成されている。
抵抗素子２１ａ上及び抵抗素子２１ｃ上に層間絶縁膜２７及び第１窒化膜２９を介して第１金属配線層３１が形成されている。 FIG. 7 is a sectional view showing another embodiment of the semiconductor device. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
In this embodiment, three resistance elements 21a, 21b, and 21c having the same structure as the resistance element 21 of FIG.
A first metal wiring layer 31 is formed on the resistance element 21 a and the resistance element 21 c via an interlayer insulating film 27 and a first nitride film 29.

第１金属配線層３１の形成領域を含んで層間絶縁膜２７上に形成された第１窒化膜２９上に第２窒化膜３３が形成されている。抵抗素子２１ｃ上の第１金属配線層３１の近傍領域において、第１金属配線層３１下の第１窒化膜２９を除いて第１金属配線層３１の周囲の第１窒化膜２９及び第２窒化膜３３が除去されている。さらに、ＰＭＯＳトランジスタ上の領域において第１窒化膜２９及び第２窒化膜３３が除去されている。 A second nitride film 33 is formed on the first nitride film 29 formed on the interlayer insulating film 27 including the formation region of the first metal wiring layer 31. In a region near the first metal wiring layer 31 on the resistance element 21c, the first nitride film 29 and the second nitridation around the first metal wiring layer 31 except for the first nitride film 29 below the first metal wiring layer 31. The film 33 has been removed. Further, the first nitride film 29 and the second nitride film 33 are removed in the region above the PMOS transistor.

この実施例では、ＰＭＯＳトランジスタ上の領域において第１窒化膜２９及び第２窒化膜３３が除去されているようにしたので、ＰＭＯＳトランジスタのゲート酸化膜９界面に存在するトラップ準位を安定させることができ、ＰＭＳＯトランジスタのしきい値電圧制御性を低下させることはない。 In this embodiment, since the first nitride film 29 and the second nitride film 33 are removed in the region on the PMOS transistor, the trap level existing at the interface of the gate oxide film 9 of the PMOS transistor is stabilized. The threshold voltage controllability of the PMSO transistor is not lowered.

図８は、図７の抵抗素子２１ａ，２１ｂ，２１ｃの抵抗体２３の抵抗値を表す図である。横軸は抵抗素子２１ａ，２１ｂ，２１ｃを示し、縦軸は抵抗体２３の抵抗値（Ω／□）を示す。
抵抗素子２１ｃ上の第１金属配線層３１の近傍領域において第１金属配線層３１下の第１窒化膜２９を除いて第１金属配線層３１の周囲の第１窒化膜２９及び第２窒化膜３３が除去されているので、抵抗素子２１ｃの抵抗体２３について、抵抗素子２１ａ及び２１ｂとは不純物濃度が同じであっても抵抗値を異ならせることができる。 FIG. 8 is a diagram illustrating the resistance value of the resistor 23 of the resistance elements 21a, 21b, and 21c of FIG. The horizontal axis represents the resistance elements 21a, 21b, and 21c, and the vertical axis represents the resistance value (Ω / □) of the resistor 23.
The first nitride film 29 and the second nitride film around the first metal wiring layer 31 except for the first nitride film 29 below the first metal wiring layer 31 in a region near the first metal wiring layer 31 on the resistance element 21c. Since 33 is removed, the resistance value of the resistor 23 of the resistance element 21c can be different from that of the resistance elements 21a and 21b even if the impurity concentration is the same.

図９は、図７の抵抗素子２１ａ及び２１ｂと抵抗素子２１ｃについて、第１窒化膜２９の膜厚を変化させたときの抵抗体２３の抵抗値を表す図である。横軸は第１窒化膜厚（ｎｍ）を示し、縦軸は抵抗体２３の抵抗値（Ω／□）を示す。
第１窒化膜２９の膜厚を変化させることにより、抵抗素子２１ａ及び２１ｂの抵抗値に変化を与えることなく抵抗素子２１ｃの抵抗値を変化させることができる。 FIG. 9 is a diagram showing the resistance value of the resistor 23 when the thickness of the first nitride film 29 is changed for the resistance elements 21a and 21b and the resistance element 21c of FIG. The horizontal axis represents the first nitride film thickness (nm), and the vertical axis represents the resistance value (Ω / □) of the resistor 23.
By changing the thickness of the first nitride film 29, the resistance value of the resistance element 21c can be changed without changing the resistance values of the resistance elements 21a and 21b.

図７に示した実施例は、図１及び図２を参照にして説明した製造方法の実施例において、上記工程（５）で第２窒化膜３３を形成した後、上記工程（６）でメタル−メタル間層間絶縁膜を形成する前に、写真製版技術及びエッチング技術により第２窒化膜３３及び第１窒化膜２９を選択的に除去することにより形成することができる。 In the embodiment shown in FIG. 7, the second nitride film 33 is formed in the step (5) in the embodiment of the manufacturing method described with reference to FIGS. 1 and 2, and then the metal is formed in the step (6). -Before forming the intermetal interlayer insulating film, the second nitride film 33 and the first nitride film 29 can be selectively removed by photolithography and etching techniques.

図１０は半導体装置のさらに他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
図１０では、Ｎ型拡散層１７上の層間絶縁膜２７及び第１窒化膜２９に形成されたコンタクトホール２８を図示している。コンタクトホール２８内及びコンタクトホール２８近傍の第１窒化膜２９上に金属配線層３１と同時に形成された金属配線層３１ａが形成されている。Ｎ型拡散層１７の形成領域にはフィールド酸化膜７が形成されていないので、Ｎ型拡散層１７上の層間絶縁膜２７の上面はフィールド酸化膜７上の層間絶縁膜２７の上面に比べて低い位置に形成されている。さらに、コンタクトホール２８近傍の金属配線層３１ａの上面はフィールド酸化膜７上の領域に形成されている金属配線層３１の上面に比べて低い位置に形成されている。 FIG. 10 is a sectional view showing still another embodiment of the semiconductor device. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
FIG. 10 illustrates the contact hole 28 formed in the interlayer insulating film 27 and the first nitride film 29 on the N-type diffusion layer 17. A metal wiring layer 31 a formed simultaneously with the metal wiring layer 31 is formed in the contact hole 28 and on the first nitride film 29 in the vicinity of the contact hole 28. Since the field oxide film 7 is not formed in the formation region of the N type diffusion layer 17, the upper surface of the interlayer insulating film 27 on the N type diffusion layer 17 is larger than the upper surface of the interlayer insulating film 27 on the field oxide film 7. It is formed at a low position. Further, the upper surface of the metal wiring layer 31 a in the vicinity of the contact hole 28 is formed at a position lower than the upper surface of the metal wiring layer 31 formed in the region on the field oxide film 7.

この実施例では、層間絶縁膜３５が下層側から順にＴＥＯＳ膜、ＳＯＧ膜、ＴＥＯＳ膜からなる積層膜によって構成されている。下層側のＴＥＯＳ膜とＳＯＧ膜を一体化して符号３５ａで示し、上層側のＴＥＯＳ膜を符号３５ｂで示している。
さらに、第１金属配線層３１の上面と側面の一部の第２窒化膜３３が除去されている。第１金属配線層３１の上面と側面の一部の第２窒化膜３３は、ＴＥＯＳ膜を形成し、さらにその上にＳＯＧ膜を塗布した後、ＳＯＧ膜に対してエッチバック処理を施してＳＯＧ膜を平坦化して絶縁膜３５ａを形成するのと同時に除去することができる。 In this embodiment, the interlayer insulating film 35 is composed of a laminated film composed of a TEOS film, an SOG film, and a TEOS film in order from the lower layer side. The lower TEOS film and the SOG film are integrated by a reference numeral 35a, and the upper TEOS film is indicated by a reference numeral 35b.
Furthermore, the second nitride film 33 on the upper surface and side surfaces of the first metal wiring layer 31 is removed. The second nitride film 33 on the upper surface and part of the side surface of the first metal wiring layer 31 forms a TEOS film, and further, an SOG film is applied thereon, and then the SOG film is etched back to perform SOG. The film can be planarized and removed simultaneously with the formation of the insulating film 35a.

ここでは、金属配線層３１ａの上面の第２窒化膜３３を覆って絶縁膜３５ａが形成されているが、絶縁膜３５ａの上面、すなわちＳＯＧ膜の上面と金属配線層３１ａの上面の高さは同じに形成されて金属配線層３１ａの上面の第２窒化膜３３が除去されていてもよいし、絶縁膜３５ａの上面の高さが金属配線層３１ａの上面よりも低く形成されて第１金属配線層３１ａの上面と側面の一部の第２窒化膜３３が除去されていてもよい。 Here, the insulating film 35a is formed to cover the second nitride film 33 on the upper surface of the metal wiring layer 31a. However, the height of the upper surface of the insulating film 35a, that is, the upper surface of the SOG film and the upper surface of the metal wiring layer 31a is The second nitride film 33 formed on the upper surface of the metal wiring layer 31a may be removed, and the height of the upper surface of the insulating film 35a may be lower than the upper surface of the metal wiring layer 31a. A part of the second nitride film 33 on the upper surface and side surfaces of the wiring layer 31a may be removed.

この実施例では、第１金属配線層３１上の絶縁膜３５ａ及び第２窒化膜３３が除去されているので、層間絶縁膜３５に第１金属配線層３１と第２金属配線層３７を電気的に接続するためのスルーホールを確実に形成することができ、第１金属配線層３１と第２金属配線層３７の接触不良を防止することができる。さらに、金属配線層３１上の絶縁膜３５ａが完全に除去されているので、層間絶縁膜３５の一部を構成する、金属配線層３１上に形成されているＴＥＯＳ膜からなる絶縁膜３５ｂにスルーホールを形成しても、スルーホールの側壁に絶縁膜３５ａ、すなわちＳＯＧ膜が露出することははく、ＳＯＧ膜からのアウトガスによるスルーホール不良を防止することができる。さらに、層間絶縁膜３５の平坦性を向上させることができる。
また、第１金属配線層３１下には第１窒化膜２９が形成されているので、抵抗体２３の安定化及びＭＯＳトランジスタのしきい値変動を防止することができる。さらに、第１窒化膜２９と第２窒化膜３３の膜厚をそれぞれ制御することができるので、第１窒化膜２９及び第２窒化膜３３について多結晶シリコンパターンの抵抗値に合わせた最適な膜厚を得ることができる。 In this embodiment, since the insulating film 35a and the second nitride film 33 on the first metal wiring layer 31 are removed, the first metal wiring layer 31 and the second metal wiring layer 37 are electrically connected to the interlayer insulating film 35. Through holes for connecting to the first metal wiring layer 31 and the second metal wiring layer 37 can be prevented. Further, since the insulating film 35 a on the metal wiring layer 31 is completely removed, the insulating film 35 b made of the TEOS film formed on the metal wiring layer 31 that forms a part of the interlayer insulating film 35 is penetrated. Even if the hole is formed, the insulating film 35a, that is, the SOG film is not exposed on the side wall of the through hole, and the through hole defect due to the outgas from the SOG film can be prevented. Furthermore, the flatness of the interlayer insulating film 35 can be improved.
In addition, since the first nitride film 29 is formed under the first metal wiring layer 31, it is possible to stabilize the resistor 23 and to prevent fluctuations in the threshold voltage of the MOS transistor. Furthermore, since the film thicknesses of the first nitride film 29 and the second nitride film 33 can be controlled respectively, the optimum film according to the resistance value of the polycrystalline silicon pattern for the first nitride film 29 and the second nitride film 33. Thickness can be obtained.

また、この実施例において、図７を参照して説明した実施例と同様に、所定の領域の第１窒化膜２９及び第２窒化膜３３が選択的に除去されているようにしてもよい。これにより、図７を参照して説明した実施例と同様の効果が得られる。 Further, in this embodiment, as in the embodiment described with reference to FIG. 7, the first nitride film 29 and the second nitride film 33 in a predetermined region may be selectively removed. Thereby, the same effect as the embodiment described with reference to FIG. 7 can be obtained.

図１１は半導体装置のさらに他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
この実施例では、抵抗素子２１上、ＰＭＯＳトランジスタ上及びＮＭＯＳトランジスタ上に例えば膜厚が５〜８０ｎｍ程度の熱酸化膜４１が形成されている。抵抗素子２１上及びＮＭＯＳトランジスタ上の熱酸化膜４１上に例えば膜厚が５〜３０ｎｍの第３窒化膜４３が形成されている。第３窒化膜４３はＰＭＯＳトランジスタの形成領域には形成されてない。ただし、ＰＭＯＳトランジスタ上にも第３窒化膜４３が形成されていてもよい。 FIG. 11 is a sectional view showing still another embodiment of the semiconductor device. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
In this embodiment, a thermal oxide film 41 having a thickness of, for example, about 5 to 80 nm is formed on the resistance element 21, the PMOS transistor, and the NMOS transistor. A third nitride film 43 having a thickness of, for example, 5 to 30 nm is formed on the resistance element 21 and the thermal oxide film 41 on the NMOS transistor. The third nitride film 43 is not formed in the formation region of the PMOS transistor. However, the third nitride film 43 may also be formed on the PMOS transistor.

この実施例では、第３窒化膜４３によりＮ＋ゲート電極１１、Ｐ＋ゲート電極１３及び抵抗体２３への水素の拡散を防止することができ、多結晶シリコンパターンの抵抗値の安定性を向上させることができる。
さらに、ＰＭＯＳトランジスタ上には第３窒化膜４３が形成されていないので、ＰＭＯＳトランジスタのトラップ準位を安定させることができ、ＰＭＳＯトランジスタのしきい値電圧制御性を低下させることはない。 In this embodiment, the third nitride film 43 can prevent hydrogen from diffusing into the N + gate electrode 11, the P + gate electrode 13, and the resistor 23, thereby improving the stability of the resistance value of the polycrystalline silicon pattern. Can do.
Further, since the third nitride film 43 is not formed on the PMOS transistor, the trap level of the PMOS transistor can be stabilized, and the threshold voltage controllability of the PMSO transistor is not lowered.

図１２は半導体装置のさらに他の実施例を示す断面図である。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐウエル領域３に４つのＭＯＳトランジスタ領域が設けられており、各トランジスタ領域には、Ｎ型拡散層１７の対がそれぞれ形成されており、ゲート酸化膜９を介して、リン拡散されたＮ−ゲート電極４５、リン拡散されたＮ−ゲート電極４７、ボロン拡散されたＰ＋ゲート電極４９、ボロン拡散されたＰ−ゲート電極５１が形成されている。各ゲート電極の不純物濃度は、例えば、Ｎ−ゲート電極４５が７×１０¹⁸／ｃｍ³〜５×１０¹⁹／ｃｍ³、Ｎ−ゲート電極４７が７×１０¹⁸／ｃｍ³〜５×１０¹⁹／ｃｍ³、Ｐ＋ゲート電極４９が２×１０¹⁹／ｃｍ³〜１×１０²⁰／ｃｍ³、Ｐ−ゲート電極５１が１×１０¹⁸／ｃｍ³〜２×１０¹⁹／ｃｍ³である。
Ｎウエル領域５に、Ｐ型拡散層１９の対がそれぞれ形成されており、ゲート酸化膜９を介して、リン拡散されたＮ＋ゲート電極５３が形成されている。Ｎ＋ゲート電極５３の不純物濃度は、例えば１×１０²⁰／ｃｍ³以上である。 FIG. 12 is a sectional view showing still another embodiment of the semiconductor device. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
Four MOS transistor regions are provided in the P-well region 3, and a pair of N-type diffusion layers 17 is formed in each transistor region. Phosphorus-diffused N− is diffused through the gate oxide film 9. A gate electrode 45, an N-gate electrode 47 diffused with phosphorus, a P + gate electrode 49 diffused with boron, and a P-gate electrode 51 diffused with boron are formed. The impurity concentration of the gate electrode, for example, / N-gate electrode 45 is ^{^{7 × 10 18 / cm 3 ~5}} × 10 19 cm 3, N- gate electrode 47 is ^{^{7 × 10 18 / cm 3 ~5}} × 10 19 / Cm ³ , the P + gate electrode 49 is 2 × 10 ¹⁹ / cm ³ to 1 × 10 ²⁰ / cm ³ , and the P-gate electrode 51 is 1 × 10 ¹⁸ / cm ³ to 2 × 10 ¹⁹ / cm ³ .
A pair of P-type diffusion layers 19 is formed in the N well region 5, and an N + gate electrode 53 diffused with phosphorus is formed through the gate oxide film 9. The impurity concentration of the N + gate electrode 53 is, for example, 1 × 10 ²⁰ / cm ³ or more.

これらのトランジスタのチャネル部分を同一濃度にすることにより、ゲート電極の不純物濃度による仕事関数差を利用して温度特性としきい値電圧バラツキの少ない回路を形成することができる。 By setting the channel portions of these transistors to the same concentration, a circuit with less temperature characteristic and threshold voltage variation can be formed using the work function difference due to the impurity concentration of the gate electrode.

図１３に、リンを拡散したゲート電極をもつＮＭＯＳトランジスタにおけるゲート電極の抵抗値としきい値電圧の関係を示す。横軸はゲート電極の抵抗値（ＫΩ／□）、縦軸はしきい値電圧Ｖｔｈ（Ｖ）を示す。
図１３から、ＮＭＯＳトランジスタにおいてゲート電極の抵抗値の変化がしきい値電圧に大きな影響を与えることがわかる。
この実施例では、図１を参照して説明した実施例と同様に、第１窒化膜２９及び第２窒化膜が形成されているので、多結晶シリコンパターンの抵抗値を同じにすることができ、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に第１金属配線層を配置できる。 FIG. 13 shows the relationship between the resistance value of the gate electrode and the threshold voltage in an NMOS transistor having a gate electrode in which phosphorus is diffused. The horizontal axis represents the resistance value (KΩ / □) of the gate electrode, and the vertical axis represents the threshold voltage Vth (V).
From FIG. 13, it can be seen that the change in the resistance value of the gate electrode has a great influence on the threshold voltage in the NMOS transistor.
In this embodiment, since the first nitride film 29 and the second nitride film are formed as in the embodiment described with reference to FIG. 1, the resistance value of the polycrystalline silicon pattern can be made the same. The first metal wiring layer can be disposed on the upper layer of the polycrystalline silicon pattern while controlling the resistance value of the polycrystalline silicon pattern.

本発明の半導体装置を構成する抵抗素子は、例えばアナログ回路を備えた半導体装置に適用することができる。以下に、本発明にかかる金属薄膜抵抗体を備えたアナログ回路を備えた半導体装置の実施例について説明する。 The resistance element constituting the semiconductor device of the present invention can be applied to a semiconductor device including an analog circuit, for example. Embodiments of a semiconductor device including an analog circuit including a metal thin film resistor according to the present invention will be described below.

図１４はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源７５からの電源を負荷７７に安定して供給すべく、定電圧発生回路７９が設けられている。定電圧発生回路７９は、直流電源７５が接続される入力端子（Ｖｂａｔ）８１、基準電圧発生回路（Ｖｒｅｆ）８３、演算増幅器（比較回路）８５、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略記する）８７、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）８９を備えている。 FIG. 14 is a circuit diagram showing an embodiment of a semiconductor device provided with a constant voltage generation circuit which is an analog circuit.
A constant voltage generation circuit 79 is provided in order to stably supply power from the DC power supply 75 to the load 77. The constant voltage generation circuit 79 includes an input terminal (Vbat) 81 to which a DC power source 75 is connected, a reference voltage generation circuit (Vref) 83, an operational amplifier (comparison circuit) 85, and a P-channel MOS transistor (hereinafter referred to as an output driver). 87, which is abbreviated as a PMOS transistor), divided resistance elements R1 and R2, and an output terminal (Vout) 89.

定電圧発生回路７９の演算増幅器８５では、出力端子がＰＭＯＳトランジスタ８７のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路８３から基準電圧Ｖｒｅｆが印加され、非反転入力端子（＋）に出力電圧Ｖｏｕｔを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。 In the operational amplifier 85 of the constant voltage generation circuit 79, the output terminal is connected to the gate electrode of the PMOS transistor 87, the reference voltage Vref is applied from the reference voltage generation circuit 83 to the inverting input terminal (−), and the non-inverting input terminal (+ ), A voltage obtained by dividing the output voltage Vout by the resistance elements R1 and R2 is applied, and the division voltage of the resistance elements R1 and R2 is controlled to be equal to the reference voltage Vref.

図１５は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路９１において、符号８５は演算増幅器で、その反転入力端子（−）に基準電圧発生回路８３が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）９３から入力される測定すべき端子の電圧が分割抵抗素子Ｒ１とＲ２によって分割されて演算増幅器８５の非反転入力端子（＋）に入力される。演算増幅器８５の出力は出力端子（Ｖｏｕｔ）９５を介して外部に出力される。 FIG. 15 is a circuit diagram showing an embodiment of a semiconductor device provided with a voltage detection circuit which is an analog circuit.
In the voltage detection circuit 91, reference numeral 85 denotes an operational amplifier. A reference voltage generation circuit 83 is connected to an inverting input terminal (−) of the operational amplifier and a reference voltage Vref is applied. The voltage of the terminal to be measured input from the input terminal (Vsens) 93 is divided by the dividing resistor elements R1 and R2 and input to the non-inverting input terminal (+) of the operational amplifier 85. The output of the operational amplifier 85 is output to the outside through an output terminal (Vout) 95.

電圧検出回路９１では、測定すべき端子の電圧が高く、分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器８５の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器８５の出力がＬレベルになる。 In the voltage detection circuit 91, when the voltage of the terminal to be measured is high and the voltage divided by the divided resistance elements R1 and R2 is higher than the reference voltage Vref, the output of the operational amplifier 85 is maintained at the H level and should be measured. When the voltage at the terminal drops and the voltage divided by the divided resistance elements R1 and R2 becomes equal to or lower than the reference voltage Vref, the output of the operational amplifier 85 becomes L level.

一般に、図１４に示した定電圧発生回路や図１５に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖｒｅｆが変動するので、その変動に対応すべく、分割抵抗素子としてヒューズ素子の切断により抵抗値を調整可能な抵抗素子回路（分割抵抗回路と称す）を用いて分割抵抗素子の抵抗値を調整している。 In general, in the constant voltage generation circuit shown in FIG. 14 and the voltage detection circuit shown in FIG. 15, the reference voltage Vref from the reference voltage generation circuit fluctuates due to variations in the manufacturing process. The resistance value of the divided resistive element is adjusted using a resistive element circuit (referred to as a divided resistive circuit) whose resistance value can be adjusted by cutting the fuse element as the divided resistive element.

図１６は、本発明の金属薄膜抵抗体が適用される分割抵抗回路の一例を示す回路図である。
図１７及び図１８は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図１７はヒューズ素子部分のレイアウト例を示し、図１８は抵抗素子部分のレイアウト例を示す。 FIG. 16 is a circuit diagram showing an example of a divided resistor circuit to which the metal thin film resistor of the present invention is applied.
17 and 18 are layout diagrams showing a layout example of the divided resistor circuit. FIG. 17 shows a layout example of the fuse element portion, and FIG. 18 shows a layout example of the resistor element portion.

図１６に示すように、抵抗素子Ｒｂｏｔｔｏｍ、ｍ＋１個（ｍは正の整数）の抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗素子Ｒｔｏｐが直列に接続されている。抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗素子に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。 As shown in FIG. 16, resistance element Rbottom, m + 1 (m is a positive integer) resistance elements RT0, RT1,..., RTm, and resistance element Rtop are connected in series. Fist elements RL0, RL1,..., RLm are connected in parallel to the resistance elements RT0, RT1,.

図１７に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えば抵抗値が２０Ω〜４０Ωの多結晶シリコンパターンにより形成されている。
抵抗素子ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗素子Ｒｂｏｔｔｏｍ側から順に二進数的に増加するよう設定されている。すなわち、抵抗素子ＲＴｎの抵抗値は、抵抗素子ＲＴ０の抵抗値を単位値とし、その単位値の２ｎ倍である。 As shown in FIG. 17, the fuse elements RL0, RL1,..., RLm are formed of a polycrystalline silicon pattern having a resistance value of 20Ω to 40Ω, for example.
The values of the resistance elements RT0, RT1,..., RTm are set so as to increase in binary numbers in order from the resistance element Rbottom side. That is, the resistance value of the resistance element RTn is 2n times the unit value, where the resistance value of the resistance element RT0 is a unit value.

例えば、図１８に示すように、抵抗素子２１を用い、抵抗素子ＲＴ０を１本の抵抗素子２１を単位抵抗とし、抵抗素子ＲＴｎを２ｎ本の抵抗素子２１により構成する。抵抗素子２１は、例えば上記実施例で説明したものが用いられる。
図１７及び図１８において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれ金属配線パターン９６により電気的に接続されている。 For example, as shown in FIG. 18, a resistance element 21 is used, the resistance element RT 0 is configured by one resistance element 21 as a unit resistance, and the resistance element RTn is configured by 2n resistance elements 21. For example, the resistor element 21 described in the above embodiment is used.
17 and 18, between AA, A and B, B and B, C and C, D and D, E and E, and F and G are metal wiring patterns, respectively. 96 is electrically connected.

このように、抵抗素子の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗素子及びヒューズ素子からなる単位抵抗素子が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。 As described above, in the divided resistor circuit in which the accuracy of the ratio of the resistor elements is important, in order to increase the accuracy of manufacturing in the manufacturing process, the unit resistor elements including a pair of resistor elements and a fuse element are connected in series to form a ladder. Arranged in a shape.
In such a divided resistance circuit, a desired series resistance value can be obtained by cutting arbitrary fuse elements RL0, RL1,..., RLm with a laser beam.

本発明の半導体装置では、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線層を配置できるので、設計の自由度が向上する。 In the semiconductor device of the present invention, the metal wiring layer can be arranged on the upper layer of the polycrystalline silicon pattern while controlling the resistance value of the polycrystalline silicon pattern, so that the degree of design freedom is improved.

図１６に示した分割抵抗回路を図１４に示した定電圧発生回路７９の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒｂｏｔｔｏｍ端を接地し、抵抗素子Ｒｔｏｐ端をＰＭＯＳトランジスタ８７のドレインに接続する。さらに、抵抗素子Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器８５の非反転入力端子に接続する。
本発明を適用した分割抵抗回路によれば分割抵抗回路の設計の自由度を向上させることができるので、定電圧発生回路７９の設計の自由度を向上させることができる。 When the divided resistor circuit shown in FIG. 16 is applied to the divided resistor elements R1 and R2 of the constant voltage generating circuit 79 shown in FIG. 14, for example, the resistor element Rbottom end is grounded and the resistor element Rtop end is connected to the drain of the PMOS transistor 87. Connect to. Further, the terminal NodeL between the resistance elements Rbottom and RT0 or the terminal NodeM between the resistance elements Rtop and RTm is connected to the non-inverting input terminal of the operational amplifier 85.
According to the divided resistor circuit to which the present invention is applied, the degree of freedom in designing the divided resistor circuit can be improved, and thus the degree of freedom in designing the constant voltage generating circuit 79 can be improved.

また、図１６に示した分割抵抗回路を図１５に示した電圧検出回路９１の分割抵抗素子Ｒ１，Ｒ２に適用する場合、例えば抵抗素子Ｒｂｏｔｔｏｍ端を接地し、抵抗素子Ｒｔｏｐ端を入力端子７７に接続する。さらに、抵抗素子Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗素子Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器８５の非反転入力端子に接続する。
本発明を適用した分割抵抗回路によれば分割抵抗回路の設計の自由度を向上させることができるので、電圧検出回路９１の設計の自由度を向上させることができる。 16 is applied to the divided resistance elements R1 and R2 of the voltage detection circuit 91 shown in FIG. 15, for example, the resistance element Rbottom end is grounded and the resistance element Rtop end is connected to the input terminal 77. Connecting. Further, the terminal NodeL between the resistance elements Rbottom and RT0 or the terminal NodeM between the resistance elements Rtop and RTm is connected to the non-inverting input terminal of the operational amplifier 85.
According to the divided resistor circuit to which the present invention is applied, the degree of freedom in designing the divided resistor circuit can be improved, and thus the degree of freedom in designing the voltage detection circuit 91 can be improved.

図１４から図１７を参照して、半導体装置を構成する多結晶シリコンパターンを適用した分割抵抗回路が適用される半導体装置の例を説明したが、このような分割抵抗回路が適用される半導体装置は定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、分割抵抗回路を備えた半導体装置であれば適用することができる。
また、本発明の半導体装置を構成する多結晶シリコンパターンが適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、金属薄膜抵抗体を備えた半導体装置であれば、本発明を適用することができる。 With reference to FIG. 14 to FIG. 17, the example of the semiconductor device to which the divided resistor circuit to which the polycrystalline silicon pattern constituting the semiconductor device is applied has been described. The semiconductor device to which such a divided resistor circuit is applied Is not limited to a semiconductor device having a constant voltage generation circuit and a semiconductor device having a voltage detection circuit, and any semiconductor device having a divided resistor circuit can be applied.
Further, the semiconductor device to which the polycrystalline silicon pattern constituting the semiconductor device of the present invention is applied is not limited to the semiconductor device provided with the divided resistor circuit, and any semiconductor device provided with the metal thin film resistor may be used. The present invention can be applied.

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。 The embodiments of the present invention have been described above. However, the present invention is not limited to these, and the dimensions, shapes, materials, arrangements, and the like are examples, and are within the scope of the present invention described in the claims. Various changes can be made.

半導体装置の一実施例を示す断面図である。It is sectional drawing which shows one Example of a semiconductor device. 製造方法の一実施例を説明するための工程断面図である。It is process sectional drawing for demonstrating one Example of a manufacturing method. 多結晶シリコンパターン上に金属配線層がある場合と無い場合において、第１窒化膜の膜厚を２０ｎｍとし、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。The change in the resistance value of the polycrystalline silicon pattern when the thickness of the first nitride film is 20 nm and the second nitride film thickness is changed with and without the metal wiring layer on the polycrystalline silicon pattern. FIG. 多結晶シリコンパターン上に金属配線層がある場合と無い場合において、第１窒化膜の膜厚を５ｎｍとし、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。A change in the resistance value of the polycrystalline silicon pattern when the thickness of the first nitride film is 5 nm and the second nitride film thickness is changed with and without the metal wiring layer on the polycrystalline silicon pattern. FIG. 図３と同じ条件で、図３に比べて多結晶シリコンパターンの抵抗値を小さくしたものについて、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。FIG. 4 is a diagram showing a change in the resistance value of the polycrystalline silicon pattern when the second nitride film thickness is changed for the case where the resistance value of the polycrystalline silicon pattern is smaller than that in FIG. 3 under the same conditions as in FIG. 3. . 図４と同じ条件で、図４に比べて多結晶シリコンパターンの抵抗値を小さくしたものについて、第２窒化膜厚を変化させたときの多結晶シリコンパターンの抵抗値の変化を表す図である。FIG. 5 is a diagram showing a change in the resistance value of the polycrystalline silicon pattern when the second nitride film thickness is changed for the case where the resistance value of the polycrystalline silicon pattern is smaller than that in FIG. 4 under the same conditions as FIG. . 半導体装置の他の実施例を示す断面図である。It is sectional drawing which shows the other Example of a semiconductor device. 図７の抵抗素子２１ａ，２１ｂ，２１ｃの抵抗体２３の抵抗値を表す図である。It is a figure showing the resistance value of the resistor 23 of resistance element 21a, 21b, 21c of FIG. 図７の抵抗素子２１ａ及び２１ｂと抵抗素子２１ｃについて、第１窒化膜２９の膜厚を変化させたときの抵抗体２３の抵抗値を表す図である。8 is a diagram illustrating resistance values of the resistor 23 when the thickness of the first nitride film 29 is changed for the resistance elements 21a and 21b and the resistance element 21c of FIG. 半導体装置のさらに他の実施例を示す断面図である。It is sectional drawing which shows other Example of a semiconductor device. 半導体装置のさらに他の実施例を示す断面図である。It is sectional drawing which shows other Example of a semiconductor device. 半導体装置のさらに他の実施例を示す断面図である。It is sectional drawing which shows other Example of a semiconductor device. リンを拡散したゲート電極をもつＮＭＯＳトランジスタにおけるゲート電極の抵抗値としきい値電圧の関係を示す図である。It is a figure which shows the relationship between the resistance value of a gate electrode and threshold voltage in the NMOS transistor which has the gate electrode which diffused phosphorus. アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。1 is a circuit diagram illustrating an embodiment of a semiconductor device including a constant voltage generation circuit that is an analog circuit. アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。It is a circuit diagram which shows one Example of the semiconductor device provided with the voltage detection circuit which is an analog circuit. アナログ回路である分割抵抗回路を備えた半導体装置の一実施例を示す回路図である。It is a circuit diagram which shows one Example of the semiconductor device provided with the division resistance circuit which is an analog circuit. 同分割抵抗回路のヒューズ素子部分のレイアウト例を示すレイアウト図である。It is a layout figure which shows the example of a layout of the fuse element part of the division | segmentation resistance circuit. 同割抵抗回路の金属薄膜抵抗体部分のレイアウト例を示すレイアウト図である。It is a layout figure which shows the example of a layout of the metal thin film resistor part of the same split resistor circuit.

符号の説明Explanation of symbols

１シリコン基板
３Ｐウエル領域（ＰＷ）
４Ｐフィールドドープ領域
５Ｎウエル領域（ＮＷ）
７フィールド酸化膜
９ゲート酸化膜
１１Ｎ＋ゲート電極
１３Ｐ＋ゲート電極
１５サイドウォール
１７Ｎ型拡散層
１９Ｐ型拡散層
２１，２１ａ，２１ｂ，２１ｃ抵抗素子
２３抵抗体
２５低抵抗多結晶シリコン膜
２７層間絶縁膜
２８コンタクトホール
２９第１窒化膜
３１，３１ａ第１金属配線層
３３第２窒化膜
３５メタルーメタル間層間絶縁膜
３５ａ，３５ｂ絶縁膜
３７第２金属配線層
３９プラズマ窒化膜
４１熱酸化膜
４３第３窒化膜
７５直流電源
７７負荷
７９定電圧発生回路
８１入力端子
８３基準電圧発生回路
８５演算増幅器
８７ＰチャネルＭＯＳトランジスタ
８９出力端子
９１電圧検出回路
９３入力端子
９５出力端子
９６金属配線パターン
Ｒ１，Ｒ２分割抵抗素子
Ｒｂｏｔｔｏｍ，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒｔｏｐ抵抗素子
ＲＬ０，ＲＬ１，…，ＲＬｍヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ端子 1 Silicon substrate 3 P well region (PW)
4 P field doped region 5 N well region (NW)
7 Field oxide film 9 Gate oxide film 11 N + gate electrode 13 P + gate electrode 15 Side wall 17 N type diffusion layer 19 P type diffusion layers 21, 21a, 21b, 21c Resistance element 23 Resistor 25 Low resistance polycrystalline silicon film 27 Interlayer Insulating film 28 Contact hole 29 First nitride film 31, 31a First metal wiring layer 33 Second nitride film 35 Metal-metal interlayer insulating film 35a, 35b Insulating film 37 Second metal wiring layer 39 Plasma nitride film 41 Thermal oxide film 43 3 Nitride film 75 DC power supply 77 Load 79 Constant voltage generation circuit 81 Input terminal 83 Reference voltage generation circuit 85 Operational amplifier 87 P-channel MOS transistor 89 Output terminal 91 Voltage detection circuit 93 Input terminal 95 Output terminal 96 Metal wiring pattern R1, R2 Division Resistance elements Rbottom, RT0, RT1,..., RTm, R op resistance element RL0, RL1, ..., RLm fuse element NodeL, NodeM terminal

Claims

半導体基板上に絶縁膜を介して形成された多結晶シリコンパターンからなる抵抗体と、多結晶シリコンパターン上を含んで半導体基板上に形成された層間絶縁膜と、その層間絶縁膜上に形成された金属配線層を備えた半導体装置において、
前記抵抗体として、同じ多結晶シリコンからなり、その上部に前記金属配線層が配置されているものと配置されていないものとを含み、
両抵抗体の上部は前記層間絶縁膜上に形成された第１窒化膜で被われており、
抵抗体の上部に配置されている金属配線層は第１窒化膜上に形成され、抵抗体の上部かつ前記金属配線層の近傍領域での第１窒化膜直上に第２窒化膜が存在していることにより、上部に前記金属配線層が配置されている抵抗体のシート抵抗値と上部に前記金属配線層が配置されていない抵抗体のシート抵抗値が等しくなっていることを特徴とする半導体装置。 A resistor composed of a polycrystalline silicon pattern formed on a semiconductor substrate via an insulating film, an interlayer insulating film formed on the semiconductor substrate including the polycrystalline silicon pattern, and formed on the interlayer insulating film In a semiconductor device having a metal wiring layer,
The resistor is made of the same polycrystalline silicon, and includes the one in which the metal wiring layer is arranged on the upper part and the one not arranged thereon,
The upper portions of both resistors are covered with a first nitride film formed on the interlayer insulating film,
The metal wiring layer disposed on the resistor is formed on the first nitride film, and the second nitride film exists on the resistor and immediately above the first nitride film in a region near the metal wiring layer. The sheet resistance value of the resistor having the metal wiring layer disposed thereon is equal to the sheet resistance value of the resistor having no metal wiring layer disposed thereon. apparatus.

前記第１窒化膜と前記第２窒化膜の膜厚が異なっている請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first nitride film and the second nitride film have different film thicknesses.

前記多結晶シリコンパターンと前記層間絶縁膜の間に、前記多結晶シリコンパターン側から順に酸化膜、第３窒化膜からなる積層膜をさらに備えている請求項１又は２に記載の半導体装置。 3. The semiconductor device according to claim 1, further comprising a stacked film including an oxide film and a third nitride film in order from the polycrystalline silicon pattern side between the polycrystalline silicon pattern and the interlayer insulating film.

請求項１に記載の半導体装置を製造する方法において、
半導体基板上に絶縁膜を介して多結晶シリコンパターンからなる複数の抵抗体を形成する工程と、
前記多結晶シリコンパターン上を含んで前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第１窒化膜を形成する工程と、
前記第１窒化膜上に金属膜を形成し、その金属膜をパターニングして一部の前記抵抗体上部に金属配線層を形成する工程と、
前記金属配線層上を含んで前記第１窒化膜上に第２窒化膜を形成する工程と、を含むことを特徴とする製造方法。 The method for manufacturing the semiconductor device according to claim 1,
Forming a plurality of resistors made of a polycrystalline silicon pattern via an insulating film on a semiconductor substrate;
Forming an interlayer insulating film on the semiconductor substrate including on the polycrystalline silicon pattern;
Forming a first nitride film on the interlayer insulating film;
Forming a metal film on the first nitride film and patterning the metal film to form a metal wiring layer on a part of the resistor;
Forming a second nitride film on the first nitride film including the metal wiring layer.