JP2007200983A - Resistance element, semiconductor device including same, and method for manufacturing the semiconductor device - Google Patents

Resistance element, semiconductor device including same, and method for manufacturing the semiconductor device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a resistance element for suppressing variation in resistance value as much as possible, to provide a semiconductor device including the resistance element, and to provide a method for manufacturing the semiconductor device. <P>SOLUTION: The method for manufacturing a semiconductor device comprises the steps of forming a first insulating film on a semiconductor substrate in the predetermined shape, simultaneously forming an insulator in the element having a MIS structure with the first insulating film, forming a conductive film on this insulating film, and forming a second insulating film covering the conductive film. Accordingly, the semiconductor device manufactured comprises, on the same semiconductor substrate, the resistance element in which the surface of the conductive film having the predetermined conductivity, except for a joining area with an electrode, is entirely covered with an insulating film having transmittance of hydrogen lower than that of a silicon oxide film; and an element having the MIS structure. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

抵抗素子、及び、同抵抗素子を備えた半導体装置、及び同半導体装置の製造方法に関するものである。   The present invention relates to a resistance element, a semiconductor device including the resistance element, and a method for manufacturing the semiconductor device.

半導体集積回路の高性能化に伴って、トランジスタ等の能動素子だけでなく、抵抗素子等の受動素子に関しても、その構造や特性の高精度化が要求されるようになってきている。   As the performance of semiconductor integrated circuits increases, not only active elements such as transistors but also passive elements such as resistance elements are required to have high precision in structure and characteristics.

このような半導体集積回路に用いられる抵抗素子として、寄生容量が少なく、FET（Field Effect Transistor：電界効果トランジスタ）効果もなく、バイアス制限もないといった利点から、多結晶シリコンを用いた抵抗素子が広く用いられてきた。   As a resistance element used in such a semiconductor integrated circuit, a resistance element using polycrystalline silicon is widely used because it has a small parasitic capacitance, no FET (Field Effect Transistor) effect, and no bias limitation. Has been used.

この多結晶シリコンを用いた抵抗素子は一般に、P型のSi（シリコン）基板上にLOCOS（Local Oxidation Of Silicon：選択酸化）法を用いて形成したLOCOS-SiO２膜（シリコン酸化膜）と、このLOCOS-SiO２膜上に形成したSiO２膜と、このSiO２膜上に形成した多結晶シリコン膜とを備え、この多結晶シリコン膜に所定の不純物をイオン注入することにより、所定の導電率を有する導電膜を形成し、この導電膜を抵抗として機能させる構造であった。 This resistive element using polycrystalline silicon is generally a LOCOS-SiO 2 film (silicon oxide film) formed on a P-type Si (silicon) substrate using a LOCOS (Local Oxidation Of Silicon) method, and SiO 2 film formed on this LOCOS-SiO 2 film, by the SiO 2 and a polycrystalline silicon film formed on the membrane, ion implantation of predetermined impurity into the polycrystalline silicon film, predetermined conductivity In this structure, a conductive film having a high rate is formed and this conductive film functions as a resistor.

そして、抵抗として機能させる導電膜は、その上面における電極との接合部となる２箇所以外と側面とをSiO２膜で被覆することにより周辺の半導体素子から電気的に絶縁させ、SiO２膜で被覆していない導電膜上面の２箇所に設ける電極により、半導体集積回路の配線層と接続するようにしていた。 Then, a conductive film which functions as a resistor, electrically to insulate the semiconductor device around by coating a non-two places and a side which is a junction between the electrode at the top surface of SiO 2 film, in the SiO 2 film The electrodes provided at two positions on the upper surface of the uncovered conductive film are connected to the wiring layer of the semiconductor integrated circuit.

ところが、このように配線層と接続する抵抗素子は、抵抗素子の上側に設けられる配線層の影響により、抵抗値が変動して設計値と異なる値になってしまう場合があった。   However, the resistance element connected to the wiring layer in this way may have a resistance value that varies from the design value due to the influence of the wiring layer provided on the upper side of the resistance element.

すなわち、近年の半導体集積回路に用いられる配線層には、エレクトロマイグレーション耐性や耐熱性を向上させるために、Ti（チタン）やTi合金を含有するバリアメタルが用いられており、例えば、Ti膜とTiON（酸化窒化チタン）膜とAl―Si（アルミニウム・シリコン）膜とを順次積層したTi系の配線層が広く用いられている。   That is, a barrier metal containing Ti (titanium) or Ti alloy is used for wiring layers used in recent semiconductor integrated circuits in order to improve electromigration resistance and heat resistance. Ti-based wiring layers in which a TiON (titanium oxynitride) film and an Al—Si (aluminum / silicon) film are sequentially laminated are widely used.

このようなTi系の配線層は、通常、半導体集積回路を構成する素子形成層よりも上層に形成されるものであり、この配線層中に含まれるTiは、他の金属よりも水素の吸収率が極めて高い性質を持っている。   Such a Ti-based wiring layer is usually formed in an upper layer than the element forming layer constituting the semiconductor integrated circuit, and Ti contained in this wiring layer absorbs hydrogen more than other metals. It has a very high rate.

そのため、この配線層の近傍に配置されている抵抗素子は、導電膜中の水素が導電膜を被覆しているSiO２膜を透過して配線層中のTiに吸収されてしまい、これにより、導電膜中のトラップ（正孔）密度が増大して導電膜中における電子の移動度が低下し、その結果、抵抗素子の抵抗値が設計値よりも高くなるという問題が生じていた。 Therefore, in the resistance element arranged in the vicinity of the wiring layer, hydrogen in the conductive film passes through the SiO 2 film covering the conductive film and is absorbed by Ti in the wiring layer. The trap (hole) density in the conductive film is increased, and the mobility of electrons in the conductive film is lowered. As a result, there is a problem that the resistance value of the resistance element becomes higher than the design value.

このような問題を解消するために、導電膜中の水素が配線層中のTiに吸収されることを抑制することのできる抵抗素子が考案されている（たとえば、特許文献１参照。）。   In order to solve such a problem, a resistance element capable of suppressing hydrogen in the conductive film from being absorbed by Ti in the wiring layer has been devised (for example, see Patent Document 1).

図１５に示すように、この抵抗素子100は、P型のSi（シリコン）基板101上にLOCOS（Local Oxidation Of Silicon：選択酸化）法を用いて形成したLOCOS-SiO２膜102と、このLOCOS-SiO２膜102上に形成したSiO２膜103と、このSiO２膜103上に多結晶シリコン膜を形成した後、所定の不純物をイオン注入して所定の導電率とした導電膜104とを備えており、この導電膜104の上面及び側面を、水素の透過率が低いSi3N４膜（シリコン窒化膜）105で被覆した構造をしている。 As shown in FIG. 15, the resistance element 100 includes a LOCOS-SiO 2 film 102 formed on a P-type Si (silicon) substrate 101 by using a LOCOS (Local Oxidation Of Silicon) method, and the LOCOS A SiO 2 film 103 formed on the -SiO 2 film 102 and a conductive film 104 having a predetermined conductivity by ion-implanting a predetermined impurity after forming a polycrystalline silicon film on the SiO 2 film 103 The conductive film 104 has a structure in which the upper surface and side surfaces of the conductive film 104 are covered with a Si 3 N 4 film (silicon nitride film) 105 having a low hydrogen permeability.

このように、この抵抗素子100では、導電膜104の上面と側面とをSi3N４膜105で被覆することにより、導電膜104中の水素が配線層中のTiに吸収されることを抑制するようにしていた。
特開２００１−７２１５号公報 Thus, in this resistance element 100, by covering the upper surface and the side surface of the conductive film 104 with the Si 3 N 4 film 105, the hydrogen in the conductive film 104 is prevented from being absorbed by Ti in the wiring layer. I was trying to do it.
JP 2001-7215 A

ところが、上記従来の抵抗素子100は、水素の透過率が比較的高いSiO２膜上に導電膜104を形成していたため、以下のような問題を生じるおそれがあった。 However, since the conventional resistance element 100 has the conductive film 104 formed on the SiO 2 film having a relatively high hydrogen permeability, the following problems may occur.

すなわち、配線層中のTiは水素の吸収力が非常に強いため、水素の透過率が比較的高いSiO２膜と接している導電膜104の下面側から水素を吸収することがあり、これにより導電膜104中の水素が減少し、抵抗素子100の抵抗値が設計値よりも高くなるといった問題が生じるおそれがあった。 That is, Ti in the wiring layer has a very strong hydrogen absorption ability, and therefore, hydrogen may be absorbed from the lower surface side of the conductive film 104 in contact with the SiO 2 film having a relatively high hydrogen permeability. There is a possibility that the hydrogen in the conductive film 104 is reduced and the resistance value of the resistance element 100 becomes higher than the design value.

また、この抵抗素子100は、他の半導体素子と同時形成して製造されることが多く、その製造工程では様々な熱処理が施されるが、この熱処理の条件や工程数は、同時形成される他の半導体素子の種類によりそれぞれ異なり、抵抗素子100の導電膜104中における水素は、これら各熱処理によっても導電膜104の下面からSiO２膜を透過して周辺の層間膜へ拡散する。 In addition, the resistance element 100 is often manufactured at the same time as other semiconductor elements, and various heat treatments are performed in the manufacturing process. The conditions and the number of steps of the heat treatment are simultaneously formed. The hydrogen in the conductive film 104 of the resistance element 100 permeates through the SiO 2 film from the lower surface of the conductive film 104 and diffuses into the peripheral interlayer film by each of these heat treatments.

その結果、製造工程における熱処理履歴によって抵抗素子100の導電膜104中における水素の量がそれぞれ異なり、抵抗素子100の抵抗値を精度よく一定に保つことができないといった問題が生じるおそれがあった。   As a result, the amount of hydrogen in the conductive film 104 of the resistance element 100 differs depending on the heat treatment history in the manufacturing process, which may cause a problem that the resistance value of the resistance element 100 cannot be kept constant accurately.

そこで、請求項１に係る本発明では、所定の導電率を有する導電膜からなる抵抗素子において、導電膜は、電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆されていることを特徴とする。   Therefore, in the present invention according to claim 1, in the resistance element made of the conductive film having a predetermined conductivity, the conductive film has a hydrogen permeability higher than that of the silicon oxide film on all surfaces except the junction with the electrode. Is covered with a low insulating film.

また、請求項２に係る本発明では、請求項１に記載の抵抗素子において、絶縁膜は、シリコン窒化膜であることを特徴とする。   According to a second aspect of the present invention, in the resistance element according to the first aspect, the insulating film is a silicon nitride film.

また、請求項３に係る本発明では、同一半導体基板上に、所定の導電率を有する導電膜からなる抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置において、抵抗素子は、導電膜における電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆され、絶縁膜は、ＭＩＳ構造を有する素子における絶縁部と同一材料により形成されていることを特徴とする半導体装置。   According to the third aspect of the present invention, there is provided a semiconductor device including a resistance element made of a conductive film having a predetermined conductivity and an element having a MIS (Metal Insulator Silicon) structure on the same semiconductor substrate. In the element, all surfaces other than the junction with the electrode in the conductive film are covered with an insulating film having a lower hydrogen permeability than the silicon oxide film, and the insulating film is made of the same material as the insulating part in the element having the MIS structure. A semiconductor device formed by the method described above.

また、請求項４に係る本発明では、請求項３に記載の半導体装置において、絶縁膜は、シリコン窒化膜であることを特徴とする。   According to a fourth aspect of the present invention, in the semiconductor device according to the third aspect, the insulating film is a silicon nitride film.

また、請求項５に係る本発明では、同一半導体基板上に、所定の導電率を有する導電膜の表面のうち電極との接合部を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜で被覆された抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置の製造方法であって、半導体基板上に第１の絶縁膜を所定形状に形成すると同時に、第１の絶縁膜によりＭＩＳ構造を有する素子における絶縁部を形成する工程と、絶縁膜上に導電膜を形成する工程と、導電膜を被覆するように第２の絶縁膜を形成する工程とを有することを特徴とする。   Moreover, in this invention which concerns on Claim 5, all the surfaces except the junction part with an electrode among the surfaces of the electrically conductive film which has predetermined | prescribed electrical conductivity on the same semiconductor substrate are more hydrogen-permeable than a silicon oxide film. A method of manufacturing a semiconductor device comprising a resistance element covered with a low-insulation film and an element having a MIS (Metal Insulator Silicon) structure, wherein the first insulation film is formed in a predetermined shape on the semiconductor substrate. At the same time, a step of forming an insulating portion in the element having the MIS structure with the first insulating film, a step of forming a conductive film on the insulating film, and a step of forming the second insulating film so as to cover the conductive film It is characterized by having.

また、請求項６に係る本発明では、請求項５に記載の半導体装置の製造方法において、導電膜を形成する工程の後に、絶縁部上の導電膜を除去する工程を有し、絶縁部上に第２の絶縁膜を形成することを特徴とする。   According to a sixth aspect of the present invention, in the method for manufacturing a semiconductor device according to the fifth aspect, the method further includes the step of removing the conductive film on the insulating portion after the step of forming the conductive film, And forming a second insulating film.

また、請求項７に係る本発明では、請求項５又は請求項６に記載の半導体装置の製造方法において、第２の絶縁膜を形成すると同時に、第２の絶縁膜により、ＭＩＳ構造を有する素子とは異なる他のＭＩＳ構造を有する素子の絶縁部を形成する工程を有することを特徴とする。   According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the fifth or sixth aspect, an element having a MIS structure is formed simultaneously with the formation of the second insulating film by the second insulating film. And a step of forming an insulating portion of an element having another MIS structure different from the above.

また、請求項８に係る本発明では、請求項５〜７のいずれか１項に記載の半導体装置の製造方法において、第１の絶縁膜、及び／又は、第２の絶縁膜の膜厚は、ＭＩＳ構造を有する素子における絶縁部の膜厚に基づいて変更することを特徴とする。   Moreover, in this invention which concerns on Claim 8, in the manufacturing method of the semiconductor device of any one of Claims 5-7, the film thickness of the 1st insulating film and / or the 2nd insulating film is The change is made based on the film thickness of the insulating portion in the element having the MIS structure.

また、請求項９に係る本発明では、請求項５〜８のいずれか１項に記載の半導体装置の製造方法において、絶縁膜を形成する工程は、シリコン窒化膜を成膜する工程であることを特徴とする。   In the present invention according to claim 9, in the method of manufacturing a semiconductor device according to any one of claims 5 to 8, the step of forming the insulating film is a step of forming a silicon nitride film. It is characterized by.

本発明によれば、以下に記載するような効果を奏する。   According to the present invention, the following effects can be obtained.

すなわち、請求項１に係る本発明では、所定の導電率を有する導電膜からなる抵抗素子において、導電膜は、電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆されていることを特徴とするため、水素の吸収率が高いTi等を含んだ配線層の近傍に配置しても、導電膜中の水素が配線層へ吸収されることを抑制することができ、しかも、熱処理による導電膜から外部への水素の拡散を抑制することができるので、抵抗値の変動を可及的に抑制することができる抵抗素子を提供することができる。   That is, in the present invention according to claim 1, in the resistance element formed of the conductive film having a predetermined conductivity, the conductive film has a hydrogen permeability higher than that of the silicon oxide film on the entire surface except for the junction with the electrode. Because it is covered with a low insulating film, hydrogen in the conductive film is absorbed into the wiring layer even if it is placed near the wiring layer containing Ti, etc., which has a high hydrogen absorption rate. In addition, since it is possible to suppress diffusion of hydrogen from the conductive film to the outside due to heat treatment, it is possible to provide a resistance element that can suppress fluctuations in resistance value as much as possible. .

また、請求項２に係る本発明では、請求項１に記載の抵抗素子において、絶縁膜は、シリコン窒化膜であることを特徴とするため、抵抗値の変動を抑制可能な抵抗素子を比較的容易に提供することができる。
導電膜からの水素の漏出を効果的に抑制することができる。 Further, in the present invention according to claim 2, in the resistance element according to claim 1, since the insulating film is a silicon nitride film, a resistance element that can suppress variation in resistance value is relatively Can be provided easily.
Leakage of hydrogen from the conductive film can be effectively suppressed.

また、請求項３に係る本発明では、同一半導体基板上に、所定の導電率を有する導電膜からなる抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置において、抵抗素子は、導電膜における電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆され、絶縁膜は、ＭＩＳ構造を有する素子における絶縁部と同一材料により形成されていることを特徴とするため、抵抗素子の導電膜中における水素の量が変化することを抑制することができ、抵抗値の変動を可及的に抑制可能な抵抗素子と、ＭＩＳ構造を有する素子とを混載した半導体装置を提供することができ、しかも、導電膜を被覆する絶縁膜と、ＭＩＳ構造を有する素子の絶縁部とを同時形成することができるので、製造工程数を増加させることなく、抵抗値を精度よく一定に保つことができる抵抗素子と、ＭＩＳ構造を有する素子とを同一半導体基板上に備えた半導体装置を提供することができる。   According to the third aspect of the present invention, there is provided a semiconductor device including a resistance element made of a conductive film having a predetermined conductivity and an element having a MIS (Metal Insulator Silicon) structure on the same semiconductor substrate. In the element, all surfaces other than the junction with the electrode in the conductive film are covered with an insulating film having a lower hydrogen permeability than the silicon oxide film, and the insulating film is made of the same material as the insulating part in the element having the MIS structure. The resistance element can suppress the change in the amount of hydrogen in the conductive film of the resistance element, and can suppress the fluctuation of the resistance value as much as possible, and the MIS. A semiconductor device in which an element having a structure is mixed can be provided, and an insulating film covering the conductive film and an insulating portion of the element having the MIS structure can be formed at the same time. Without increasing the number of forming steps, a resistance element can be kept resistance to accurately and constantly, it is possible to provide a semiconductor device provided on the same semiconductor substrate and a device having a MIS structure.

また、請求項５に係る本発明では、請求項３又は請求項４に記載の半導体装置において、絶縁膜は、シリコン窒化膜であることを特徴とするため、抵抗値の変動を可及的に抑制可能な抵抗素子と、シリコン窒化膜を絶縁部として使用する様々なＭＩＳ構造を有する素子とを同一半導体基板上に備えた半導体装置を提供することができる。   Further, in the present invention according to claim 5, in the semiconductor device according to claim 3 or 4, the insulating film is a silicon nitride film. It is possible to provide a semiconductor device in which a resistance element that can be suppressed and elements having various MIS structures using a silicon nitride film as an insulating portion are provided on the same semiconductor substrate.

また、請求項６に係る本発明では、同一半導体基板上に、所定の導電率を有する導電膜の表面のうち電極との接合部を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜で被覆された抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置の製造方法であって、半導体基板上に第１の絶縁膜を所定形状に形成すると同時に、第１の絶縁膜によりＭＩＳ構造を有する素子における絶縁部を形成する工程と、絶縁膜上に導電膜を形成する工程と、導電膜を被覆するように第２の絶縁膜を形成する工程とを有することを特徴とするため、抵抗素子の下面を被覆する絶縁膜と、ＭＩＳ構造を有する素子の絶縁部とを同一工程により形成することができ、製造工程数の増加を抑制しながら、抵抗値を精度よく一定に保つことができる抵抗素子と、ＭＩＳ構造を有する素子とを同時に製造することができる。   Moreover, in this invention which concerns on Claim 6, all the surfaces except the junction part with an electrode among the surfaces of the electrically conductive film which has predetermined | prescribed electrical conductivity on the same semiconductor substrate have hydrogen permeability rather than a silicon oxide film. A method of manufacturing a semiconductor device comprising a resistance element covered with a low-insulation film and an element having a MIS (Metal Insulator Silicon) structure, wherein the first insulation film is formed in a predetermined shape on the semiconductor substrate. At the same time, a step of forming an insulating portion in the element having the MIS structure with the first insulating film, a step of forming a conductive film on the insulating film, and a step of forming the second insulating film so as to cover the conductive film Therefore, the insulating film covering the lower surface of the resistance element and the insulating portion of the element having the MIS structure can be formed in the same process, while suppressing an increase in the number of manufacturing processes, Accurate resistance value A resistance element can be kept constant, it is possible to simultaneously manufacture a device having a MIS structure.

また、請求項７に係る本発明では、請求項６に記載の半導体装置の製造方法において、導電膜を形成する工程の後に、絶縁部上の導電膜を除去する工程を有し、絶縁部上に第２の絶縁膜を形成することを特徴とするため、抵抗素子の導電膜を被覆する絶縁膜よりも膜厚の厚い導電部を備えたＭＩＳ構造を有する素子と、抵抗値を精度よく一定に保つことができる抵抗素子とを、製造工程数を増加させることなく、同時に製造することができる。   According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the sixth aspect, after the step of forming the conductive film, a step of removing the conductive film on the insulating portion is provided. Since the second insulating film is formed, the element having a MIS structure having a conductive portion thicker than the insulating film covering the conductive film of the resistance element and the resistance value are accurately constant. The resistance elements that can be maintained at the same time can be manufactured simultaneously without increasing the number of manufacturing steps.

また、請求項８に係る本発明では、請求項６又は請求項７に記載の半導体装置の製造方法において、第２の絶縁膜を形成すると同時に、第２の絶縁膜により、ＭＩＳ構造を有する素子とは異なる他のＭＩＳ構造を有する素子の絶縁部を形成する工程を有することを特徴とするため、抵抗値を精度よく一定に保つことができる抵抗素子と、２つのＭＩＳ構造を有する素子とを、製造工程数を増加させることなく、同時に製造することができる。   Further, in the present invention according to claim 8, in the method of manufacturing a semiconductor device according to claim 6 or 7, the second insulating film is formed, and at the same time, the element having the MIS structure is formed by the second insulating film. And a step of forming an insulating portion of an element having another MIS structure different from the above, a resistance element capable of keeping the resistance value constant accurately and an element having two MIS structures They can be manufactured simultaneously without increasing the number of manufacturing steps.

また、請求項９に係る本発明では、請求項６〜８のいずれか１項に記載の半導体装置の製造方法において、第１の絶縁膜、及び／又は、第２の絶縁膜の膜厚は、ＭＩＳ構造を有する素子における絶縁部の膜厚に基づいて変更することを特徴とするため、抵抗値を精度よく一定に保つことができる抵抗素子と、任意の膜厚の絶縁部を備えたＭＩＳ構造を有する素子とを、製造工程数を増加させることなく同時に製造することができる。   Moreover, in this invention which concerns on Claim 9, in the manufacturing method of the semiconductor device of any one of Claims 6-8, the film thickness of the 1st insulating film and / or the 2nd insulating film is The MIS is provided with a resistance element capable of keeping the resistance value constant accurately and an MIS having an arbitrary thickness. An element having a structure can be simultaneously manufactured without increasing the number of manufacturing steps.

また、請求項１０に係る本発明では、請求項６〜９のいずれか１項に記載の半導体装置の製造方法において、絶縁膜を形成する工程は、シリコン窒化膜を成膜する工程であることを特徴とするため、抵抗値を精度よく一定に保つことができる抵抗素子と、絶縁部としてシリコン窒化膜を用いる任意のＭＩＳ構造を有する素子とを、製造コストを増大させることなく比較的容易に、同時に製造することができる。   According to a tenth aspect of the present invention, in the method for manufacturing a semiconductor device according to any one of the sixth to ninth aspects, the step of forming the insulating film is a step of forming a silicon nitride film. Therefore, it is relatively easy to connect a resistance element capable of keeping the resistance value constant accurately and an element having an arbitrary MIS structure using a silicon nitride film as an insulating portion without increasing the manufacturing cost. Can be manufactured at the same time.

以下、本発明の一実施形態について、図面を参照して具体的に説明する。   Hereinafter, an embodiment of the present invention will be specifically described with reference to the drawings.

図１は、第１実施形態に係る抵抗素子を示す断面図である。図２及び図３は、第１実施形態に係る抵抗素子の製造工程を示す断面図である。図４は、第２実施形態に係る半導体装置を示す断面図である。図５及び図６は、第２実施形態に係る半導体装置の製造工程を示す断面図である。図７は、第３実施形態に係る半導体装置を示す断面図である。図８〜図１０は、第３実施形態に係る半導体装置の製造工程を示す断面図である。図１１は、第４実施形態に係る半導体装置を示す断面図である。図１２〜図１４は、第４実施形態に係る半導体装置の製造工程を示す断面図である。   FIG. 1 is a cross-sectional view showing the resistance element according to the first embodiment. 2 and 3 are cross-sectional views showing manufacturing steps of the resistance element according to the first embodiment. FIG. 4 is a cross-sectional view showing a semiconductor device according to the second embodiment. 5 and 6 are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the second embodiment. FIG. 7 is a cross-sectional view showing a semiconductor device according to the third embodiment. 8 to 10 are cross-sectional views illustrating the manufacturing steps of the semiconductor device according to the third embodiment. FIG. 11 is a cross-sectional view showing a semiconductor device according to the fourth embodiment. 12 to 14 are cross-sectional views illustrating manufacturing steps of the semiconductor device according to the fourth embodiment.

（第１実施形態）
第１実施形態では、本発明に係る抵抗素子、及び、その製造方法の一実施形態について説明する。 (First embodiment)
In the first embodiment, an embodiment of a resistance element according to the present invention and a manufacturing method thereof will be described.

図１に示すように、第１実施形態の抵抗素子1は、P型のシリコン基板2上に、順次積層された第１の酸化膜（以下、「第１SiO2膜3」という。）と第２の酸化膜（以下、「第２SiO2膜4」という。）とを備えている。 As shown in FIG. 1, the resistance element 1 of the first embodiment includes a first oxide film (hereinafter referred to as “first SiO 2 film 3”) and a first layer sequentially stacked on a P-type silicon substrate 2. 2 oxide films (hereinafter referred to as “ second SiO 2 film 4”).

そして、第２SiO2膜4の上方に、抵抗として機能する多結晶シリコンからなる導電膜5を備えており、この導電膜5は、所定形状に形成された多結晶シリコン膜中に、所定の不純物を所定量イオン注入することにより、所定の導電率となるように設計している。 A conductive film 5 made of polycrystalline silicon functioning as a resistor is provided above the second SiO 2 film 4, and the conductive film 5 has a predetermined impurity in the polycrystalline silicon film formed in a predetermined shape. Is designed to have a predetermined conductivity by implanting a predetermined amount of ions.

特に、この導電膜5は、その下面と第２SiO2膜4の上面との間に、シリコン酸化膜よりも水素の透過率が低い絶縁膜である第１のシリコン窒化膜（以下「第１Si3N4膜6」という。）を介在させており、さらに、この導電膜5と電極7、7との接合部を除く上面全体と、側面全体が、第２のシリコン窒化膜（以下、「第２Si3N4膜8」という。）により被覆され、電極7、7との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆されている構造となっている。 In particular, the conductive film 5 has a first silicon nitride film (hereinafter referred to as “first Si 3 film”) which is an insulating film having a lower hydrogen permeability than the silicon oxide film between its lower surface and the upper surface of the second SiO 2 film 4. N 4 film 6 ”) is interposed, and the entire upper surface and the entire side surface excluding the junction between the conductive film 5 and the electrodes 7 and 7 are formed by a second silicon nitride film (hereinafter referred to as“ first film ”). 2Si 3 N 4 film 8 ”)), and all surfaces except the junction with the electrodes 7 and 7 are covered with an insulating film having a lower hydrogen permeability than the silicon oxide film. ing.

なお、図１中の符号9は、抵抗素子1を周辺の半導体素子（図示略）から電気的に絶縁するための層間膜として機能する第３の酸化膜（以下、「第３SiO2膜9」という。）である。 Reference numeral 9 in FIG. 1 denotes a third oxide film (hereinafter referred to as “third SiO 2 film 9”) that functions as an interlayer film for electrically insulating the resistance element 1 from peripheral semiconductor elements (not shown). It is said.)

このように第１実施形態の抵抗素子1において、抵抗として機能する導電膜5は、電極7、7との接合部を除く上面と側面と下面との全ての表面を、シリコン酸化膜よりも水素の透過率が低いシリコン窒化膜（第１Si3N4膜6、第２Si3N4膜8）により被覆されているので、この抵抗素子1が水素吸収力の非常に高いTi（チタン）を含むような配線層の近傍に配置されたとしても、シリコン窒化膜により導電膜5中の水素がTiに吸収されることを効果的に抑制することができ、また、製造工程中の熱処理による導電膜5からの水素の拡散も抑制することができる。 As described above, in the resistance element 1 of the first embodiment, the conductive film 5 functioning as a resistor has a higher surface than the silicon oxide film on all surfaces of the upper surface, the side surface, and the lower surface except for the junction with the electrodes 7 and 7. Since the silicon nitride film (the first Si 3 N 4 film 6 and the second Si 3 N 4 film 8) having a low transmittance is covered with this resistive element 1 contains Ti (titanium) having a very high hydrogen absorption capacity Even if it is arranged in the vicinity of such a wiring layer, the silicon nitride film can effectively suppress the absorption of hydrogen in the conductive film 5 by Ti, and the conductive film by the heat treatment during the manufacturing process. The diffusion of hydrogen from 5 can also be suppressed.

そのためこの抵抗素子1は、半導体集積回路において任意の位置に配設しても、抵抗値が設計値から変動しにくく、回路設計を行う際のレイアウトの自由度が高い。   For this reason, even if the resistance element 1 is disposed at an arbitrary position in the semiconductor integrated circuit, the resistance value hardly varies from the design value, and the degree of freedom in layout when designing the circuit is high.

さらに、導電膜5を被覆する絶縁膜として、比較的安価で容易に形成することができ、従来より半導体素子の製造工程において広く用いられているシリコン窒化膜（第１Si3N4膜6、第２Si3N4膜8）を採用しているので、この抵抗素子1を製造するために、新たな材料や製造装置を導入する必要もない。 Further, the insulating film covering the conductive film 5 can be formed relatively inexpensively and easily, and a silicon nitride film (first Si 3 N 4 film 6, first film) which has been widely used in the manufacturing process of semiconductor elements conventionally. Since 2Si 3 N 4 film 8) is employed, it is not necessary to introduce new materials and manufacturing equipment in order to manufacture resistance element 1.

このような抵抗素子1は、図２及び図３に示す製造工程により製造することができる。   Such a resistance element 1 can be manufactured by the manufacturing process shown in FIGS.

すなわち、図２（a）に示すように、まずP型のシリコン基板2の表面に、LOCOS（Local Oxidation Of Silicon）法を用いて第１SiO2膜3を形成する。 That is, as shown in FIG. 2A, first, a first SiO 2 film 3 is formed on the surface of a P-type silicon substrate 2 by using a LOCOS (Local Oxidation Of Silicon) method.

次に、図２（b）に示すように、第１SiO2膜3の表面に、CVD（Chemical Vapor Deposition：化学的気相成長）法を用いて第２SiO2膜4を形成する。 Next, as shown in FIG. 2 (b), the surface of the 1SiO 2 film 3, CVD: forming a first 2SiO 2 film 4 using (Chemical Vapor Deposition Chemical Vapor Deposition).

次に、図２（c）に示すように、第２SiO2膜4の表面に、CVD法を用いて第１Si3N4膜6を形成する。 Next, as shown in FIG. 2C, a first Si 3 N 4 film 6 is formed on the surface of the second SiO 2 film 4 by using the CVD method.

次に、第１Si3N4膜6上にフォトレジスト（図示略）を塗布した後、フォトリソグラフィ技術を用いて所望のパターニングを施すことにより、後に形成して抵抗として機能させる部分の導電膜5の平面視と略同一となる所定形状、若しくは、所定形状の導電膜5の平面視よりも若干広いレジストマスクを形成する。 Next, after applying a photoresist (not shown) on the first Si 3 N 4 film 6, a desired patterning is performed using a photolithography technique to form a portion of the conductive film 5 which is formed later and functions as a resistor. A resist mask having a predetermined shape substantially the same as that in the plan view, or a slightly wider resist mask than the plan view of the conductive film 5 having a predetermined shape is formed.

次に、このレジストマスクを用いてRIE（Reactive Ion Etching）を行うことにより、図２（d）に示すように、不要な部分の第１Si3N4膜6を除去し、その後、レジストマスクを除去する。 Next, by performing RIE (Reactive Ion Etching) using this resist mask, an unnecessary portion of the first Si 3 N 4 film 6 is removed as shown in FIG. Remove.

次に、図２（e）に示すように、これら全ての上面を被覆するように、CVD法を用いて厚さ200nm程度の多結晶シリコン膜10を形成する。なお、ここで形成する多結晶シリコン膜10のうち第１Si3N4膜6の上面に形成されている部分が、後に導電膜5となる部分である。 Next, as shown in FIG. 2E, a polycrystalline silicon film 10 having a thickness of about 200 nm is formed using the CVD method so as to cover all these upper surfaces. Note that a portion of the polycrystalline silicon film 10 formed here formed on the upper surface of the first Si 3 N 4 film 6 is a portion that later becomes the conductive film 5.

ここで、この多結晶シリコン膜10に、不純物としてFB2（フッ化ボロン）イオンを1×1013〜1×1016cm-2程度のドーズ量にてイオン注入することにより、所望の導電率となるように導電化する。なお、ここで記載した不純物の種類及びドーズ量は一例に過ぎず、所望の導電率や抵抗値に応じて適宜変更することができる。 Here, FB 2 (boron fluoride) ions as impurities are implanted into the polycrystalline silicon film 10 at a dose of about 1 × 10 13 to 1 × 10 16 cm −2 to obtain a desired conductivity. Conductive so that Note that the types and doses of impurities described here are merely examples, and can be appropriately changed according to desired conductivity and resistance values.

また、ここでは、多結晶シリコン膜10全体にイオン注入しているが、多結晶シリコン膜10上に、所望のパターニングを施したレジストマスクを形成し、このレジストマスクを用いて部分的に異なる不純物をイオン注入してもよく、こうすることにより、部分的に抵抗値の異なるシート抵抗を形成することもできる。   Here, ions are implanted into the entire polycrystalline silicon film 10, but a resist mask having a desired patterning is formed on the polycrystalline silicon film 10, and partially different impurities are formed using this resist mask. May be ion-implanted, and in this way, a sheet resistance having partially different resistance values can be formed.

次に、所望の導電率となるように導電化された多結晶シリコン膜10上にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて所望のパターニングを施すことにより、多結晶シリコン膜10のうち導電膜5となる部分の上だけにレジストマスクを形成する。   Next, after applying a photoresist on the polycrystalline silicon film 10 that has been made conductive so as to have a desired conductivity, a desired patterning is performed using a photolithography technique. A resist mask is formed only on the portion to be the conductive film 5.

そして、このレジストマスクを用いてRIEを行うことにより、図３（f）に示すように、不要な部分の多結晶シリコン膜10を除去し、その後、レジスト膜を除去する。   Then, by performing RIE using this resist mask, an unnecessary portion of the polycrystalline silicon film 10 is removed as shown in FIG. 3F, and then the resist film is removed.

次に、図３（g）に示すように、CVD法を用いてこれら全ての上面を被覆するように第２Si3N4膜8を形成する。 Next, as shown in FIG. 3G, a second Si 3 N 4 film 8 is formed so as to cover all these upper surfaces by using the CVD method.

その後、第２Si3N4膜8上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成し、その後、RIEを行うことにより不要な部分（導電膜5を被覆している部分以外）の第２Si3N4膜8を除去する。なお、ここでの不要な部分の第２Si3N4膜8除去工程は、省略することもできる。 Thereafter, a photoresist is applied on the second Si 3 N 4 film 8 to form a resist mask subjected to a desired patterning using a photolithography technique, and then an unnecessary portion (the conductive film 5 is formed by performing RIE). The second Si 3 N 4 film 8 other than the covered part is removed. It should be noted that the unnecessary step of removing the second Si 3 N 4 film 8 can be omitted.

次に、図３（h）に示すように、CVD法を用いてこれら全ての上面を被覆するように第３SiO2膜9を形成する。 Next, as shown in FIG. 3H, a third SiO 2 film 9 is formed so as to cover all these upper surfaces by using the CVD method.

次に、第３SiO2膜9上にフォトレジストを塗布した後、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。 Next, after applying a photoresist on the third SiO 2 film 9, a resist mask having a desired patterning is formed by using a photolithography technique.

そして、このレジストマスクを用いてRIEを行うことにより、電極7、7形成部分の第３SiO2膜9と第２Si3N4膜8とを選択的に除去して電極形成用開口11、11を形成し、その後、レジストマスクを除去する。 Then, by performing RIE using this resist mask, the third SiO 2 film 9 and the second Si 3 N 4 film 8 in the portions where the electrodes 7 and 7 are formed are selectively removed to form electrode forming openings 11 and 11. Then, the resist mask is removed.

次に、これら全ての上面に、スパッタ法を用いてTi（チタン）膜と、TiON（酸化窒化チタン）膜と、Ti膜と、Al-Si（アルミニウム・シリコン）膜を順次積層した後、Al-Si膜上に、フォトレジストを塗布した後、フォトリソグラフィ技術を用いて所望のパターニングを施すことにより、電極7、7となる部分のAl-Si膜上にのみレジストマスクを形成する。   Next, a Ti (titanium) film, a TiNO (titanium oxynitride) film, a Ti film, and an Al-Si (aluminum-silicon) film are sequentially laminated on all of these upper surfaces by sputtering. After applying a photoresist on the -Si film, a desired patterning is performed using a photolithography technique to form a resist mask only on the Al-Si film in the portions to be the electrodes 7 and 7.

そして、このレジストマスクを用いてRIEを行うことにより電極7、7を形成し、その後レジストマスクを除去して、図１に示すような抵抗素子1を製造される。   Then, by performing RIE using this resist mask, the electrodes 7 and 7 are formed, and then the resist mask is removed to manufacture the resistance element 1 as shown in FIG.

（第２実施形態）
第２実施形態では、同一半導体基板上に、所定の導電率を有する導電膜からなる抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置、及び、その製造方法の一実施形態について説明する。 (Second Embodiment)
In the second embodiment, a semiconductor device including a resistance element made of a conductive film having a predetermined conductivity and an element having a MIS (Metal Insulator Silicon) structure on the same semiconductor substrate, and a method for manufacturing the same Embodiments will be described.

また、ここでは、ＭＩＳ構造を有する素子として、ＭＩＳ構造を有する容量素子を例に挙げて説明するが、本発明はこれに限定されるものではなく、ＭＩＳ構造の絶縁部としてシリコン酸化膜よりも水素の透過率が低い絶縁膜を用いて形成する素子であれば、ＭＩＳトランジスタ等、任意の素子に適用することができる。   In addition, here, a description will be given by taking a capacitive element having an MIS structure as an example of an element having an MIS structure, but the present invention is not limited to this, and the insulating part of the MIS structure is more than a silicon oxide film. Any element such as a MIS transistor can be used as long as the element is formed using an insulating film with low hydrogen permeability.

また、第２実施形態における抵抗素子1は、第１実施形態に記載した抵抗素子1と同一構成であるため、図１〜図３に記載した抵抗素子1と同一の構成要件については同一の符号を付することとする。   Moreover, since the resistive element 1 in 2nd Embodiment is the same structure as the resistive element 1 described in 1st Embodiment, it is the same code | symbol about the same component as the resistive element 1 described in FIGS. 1-3. Will be attached.

図４に示すように、第２実施形態に係る半導体装置20は、同一のP型のシリコン基板2上の左側半分（抵抗素子形成領域）に第１実施形態と同一の抵抗素子1を備えており、P型のシリコン基板2の右側半分（容量素子形成領域）にはＭＩＳ構造を有する容量素子（以下、「ＭＩＳ容量素子」という。）21を備えている。   As shown in FIG. 4, the semiconductor device 20 according to the second embodiment includes the same resistance element 1 as that of the first embodiment in the left half (resistance element formation region) on the same P-type silicon substrate 2. The right half (capacitor element formation region) of the P-type silicon substrate 2 includes a capacitor element (hereinafter referred to as “MIS capacitor element”) 21 having a MIS structure.

抵抗素子1は、第１実施形態に記載した抵抗素子1と同様に、抵抗として機能する導電膜5を備えており、この導電膜5と電極7、7との接合部を除く導電膜5の上面と、側面と、下面との全ての表面が、シリコン窒化膜（第１Si3N4膜6、第２Si3N4膜8）により被覆されている。 Similar to the resistance element 1 described in the first embodiment, the resistance element 1 includes a conductive film 5 functioning as a resistor. The resistance element 1 includes the conductive film 5 except for the junction between the conductive film 5 and the electrodes 7 and 7. All surfaces of the upper surface, the side surface, and the lower surface are covered with a silicon nitride film (first Si 3 N 4 film 6 and second Si 3 N 4 film 8).

そのため、この抵抗素子1は、導電膜5中の水素が外部に拡散し難く、したがって、水素が、水素の吸収力の高いTi等の金属に吸収されることもないので、抵抗値の変動がほとんどない。   Therefore, the resistance element 1 is difficult to diffuse hydrogen in the conductive film 5 to the outside, and therefore, hydrogen is not absorbed by a metal such as Ti, which has a high hydrogen absorption capability. rare.

また、ＭＩＳ容量素子21は、P型のシリコン基板2上にN型半導体層22と、第２SiO2膜4とを備えており、この第２SiO2膜4の２箇所に、N型半導体層22の表面が露出するように形成された第１の開口部23と第２の開口部24とを備えている。 The MIS capacitive element 21 includes an N-type semiconductor layer 22 and a second SiO 2 film 4 on a P-type silicon substrate 2, and the N-type semiconductor layer 22 is provided at two locations on the second SiO 2 film 4. The first opening 23 and the second opening 24 are formed so as to expose the surface.

そして、第１の開口部23におけるN型半導体層22の上面には、第１Si3N4膜6と、導電膜5と、第２Si3N4膜8とが順次積層されており、その上部に導電膜5と導通させた容量素子21の一方の電極（以下、「第１容量電極25」という。）が設けられている。 A first Si 3 N 4 film 6, a conductive film 5, and a second Si 3 N 4 film 8 are sequentially stacked on the upper surface of the N-type semiconductor layer 22 in the first opening 23. One electrode of the capacitive element 21 that is electrically connected to the conductive film 5 (hereinafter referred to as “first capacitive electrode 25”) is provided.

また、第２の開口部24には、N型半導体層22と導通するように容量素子21の他方の電極（以下、「第２容量電極26」という。）が設けられている。   The second opening 24 is provided with the other electrode of the capacitor 21 (hereinafter referred to as “second capacitor electrode 26”) so as to be electrically connected to the N-type semiconductor layer 22.

このように、容量素子21は、金属（Metal）である第１容量電極25と、絶縁部（Insulator）である第１Si3N4膜6と、半導体（Silicon）であるN型半導体層22とが積層されたＭＩＳ構造を備えており、しかも、容量として機能する絶縁部が抵抗素子1の導電膜5下面を被覆している第１Si3N4膜6により構成されている。 As described above, the capacitive element 21 includes the first capacitive electrode 25 that is a metal, the first Si 3 N 4 film 6 that is an insulating portion, and the N-type semiconductor layer 22 that is a semiconductor. In addition, the insulating portion functioning as a capacitor is composed of the first Si 3 N 4 film 6 covering the lower surface of the conductive film 5 of the resistance element 1.

そのため、この半導体装置20は、上記抵抗値の変動を可及的に抑制することができる抵抗素子1と、ＭＩＳ構造を有する容量素子とを、特別な製造工程を追加することなく、同一のP型のシリコン基板2上に同時形成して製造することができる。   Therefore, in this semiconductor device 20, the resistance element 1 that can suppress the fluctuation of the resistance value as much as possible and the capacitive element having the MIS structure are added to the same P without adding a special manufacturing process. It can be manufactured by simultaneously forming on a silicon substrate 2 of a mold.

このような半導体装置20は、図５及び図６に示す製造工程により製造することができる。なお以下の説明では、図５及び図６において、左側半分を抵抗素子形成領域とし、右側半分を容量素子形成領域として説明する。   Such a semiconductor device 20 can be manufactured by the manufacturing process shown in FIGS. In the following description, in FIG. 5 and FIG. 6, the left half is described as a resistance element formation region, and the right half is described as a capacitance element formation region.

図５（a）に示すように、まずP型のシリコン基板2上の抵抗素子形成領域に第１SiO2膜3を形成すると共に、P型のシリコン基板2上の容量素子形成領域にN型の不純物をドープしたN型半導体層22を形成する。 As shown in FIG. 5A, first, a first SiO 2 film 3 is formed in a resistance element formation region on a P-type silicon substrate 2, and an N-type is formed in a capacitance element formation region on a P-type silicon substrate 2. An N-type semiconductor layer 22 doped with impurities is formed.

次に、図５（b）に示すように、第１SiO2膜3及びN型半導体層22の表面に第２SiO2膜4を形成する。 Next, as shown in FIG. 5B, a second SiO 2 film 4 is formed on the surfaces of the first SiO 2 film 3 and the N-type semiconductor layer 22.

次に、第２SiO2膜4上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所定のパターニングを施すことにより、第１容量電極25の形成位置以外を被覆するようなレジストマスクを形成し、このレジストマスクを用いてRIEを行うことにより、図５（c）に示すように第１の開口部23を形成し、その後、レジストマスクを除去する。 Next, a photoresist is coated on the second SiO 2 film 4 and subjected to predetermined patterning using a photolithography technique to form a resist mask that covers other than the formation position of the first capacitor electrode 25, By performing RIE using this resist mask, the first opening 23 is formed as shown in FIG. 5C, and then the resist mask is removed.

次に、図５(d)に示すように、これら全ての上面にCVD法を用いて第１Si3N4膜6を形成する。 Next, as shown in FIG. 5D, a first Si 3 N 4 film 6 is formed on all of these upper surfaces by using the CVD method.

その後、この第１Si3N4膜6上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。 Thereafter, a photoresist is applied on the first Si 3 N 4 film 6 to form a resist mask subjected to desired patterning using a photolithography technique.

そして、このレジストマスクを用いてRIEを行うことにより、図５（e）に示すように、不要な部分の第１Si3N4膜6を除去することによって、後に抵抗素子1の導電膜5下面を被覆する第１Si3N4膜6と、容量素子21の容量部分となる第１Si3N4膜6とを同一材料により同時形成し、その後、レジストマスクを除去する。 Then, by performing RIE using this resist mask, the unnecessary portion of the first Si 3 N 4 film 6 is removed as shown in FIG. and the 1Si 3 N 4 film 6 covering the, the and the 1Si 3 N 4 film 6 serving as a capacitance portion of the capacitor 21 are simultaneously formed of the same material, then the resist mask is removed.

次に図５（f）に示すように、これら全ての上面にCVD法を用いて多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより所定の導電率となるように導電化する。   Next, as shown in FIG. 5 (f), after a polycrystalline silicon film 10 is formed on all of these upper surfaces by using the CVD method, a predetermined impurity is ion-implanted into the polycrystalline silicon film 10 to thereby form a predetermined impurity. Conductive so as to have conductivity.

その後、この多結晶シリコン膜10上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。   Thereafter, a photoresist is applied on the polycrystalline silicon film 10, and a resist mask subjected to a desired patterning using a photolithography technique is formed.

そして、このレジストマスクを用いてRIEを行うことにより、図６（g）に示すように、不要な部分の多結晶シリコン膜10を除去して、抵抗素子形成領域に抵抗として機能させる導電膜5を形成すると共に、容量素子形成領域における第１Si3N4膜6上に多結晶シリコン膜10を残し、その後、レジストマスクを除去する。
次に図６（h）に示すように、これら全ての上面にCVD法を用いて第２Si3N4膜8を形成する。 Then, by performing RIE using this resist mask, as shown in FIG. 6G, the unnecessary portion of the polycrystalline silicon film 10 is removed, and the conductive film 5 that functions as a resistor in the resistance element formation region. And the polycrystalline silicon film 10 is left on the first Si 3 N 4 film 6 in the capacitor element formation region, and then the resist mask is removed.
Next, as shown in FIG. 6H, a second Si 3 N 4 film 8 is formed on all of these upper surfaces by using the CVD method.

その後、この第２Si3N4膜8上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。 Thereafter, a photoresist is applied onto the second Si 3 N 4 film 8 to form a resist mask that has been subjected to desired patterning using a photolithography technique.

そして、このレジストマスクを用いてRIEを行い、不要な部分の第２Si3N4膜8を除去することにより、図６（i）に示すように、抵抗素子形成領域における導電膜5の側面及び上面全体を被覆するように第２Si3N4膜8を残すと共に、容量素子形成領域の多結晶シリコン膜10を被覆するように第２Si3N4膜8を残し、その後、レジストマスクを除去する。 Then, by performing RIE using this resist mask and removing the unnecessary second Si 3 N 4 film 8, as shown in FIG. 6 (i), the side surface of the conductive film 5 in the resistance element formation region and so as to cover the entire top surface with leaving the second 2Si 3 N 4 film 8, leaving the first 2Si 3 N 4 film 8 so as to cover the polycrystalline silicon film 10 of the capacitor region, then the resist mask is removed .

次に図６（j）に示すように、これら全ての上面にCVD法を用いて第３SiO2膜9を形成する。 Next, as shown in FIG. 6 (j), a third SiO 2 film 9 is formed on all of these upper surfaces using the CVD method.

その後、この第３SiO2膜9上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて所望のパターニングを施したレジストマスクを形成する。 Thereafter, a photoresist is applied on the third SiO 2 film 9, and a resist mask subjected to a desired patterning using a photolithography technique is formed.

そして、このレジストマスクを用いてRIEを行うことにより、図６（k）に示すように、抵抗素子形成領域、及び、容量素子形成領域の所定位置に電極形成用開口11、11、11、11を形成し、その後、レジストマスクを除去する。   Then, by performing RIE using this resist mask, as shown in FIG. 6 (k), electrode forming openings 11, 11, 11, 11 are formed at predetermined positions in the resistor element forming region and the capacitor element forming region. Then, the resist mask is removed.

次に、抵抗素子形成領域の電極形成用開口11、11に電極7、7を形成すると共に、容量素子形成領域の電極形成用開口11、11に第１容量電極25と第２容量電極26とを形成して、図４に示す半導体装置20が製造される。   Next, the electrodes 7 and 7 are formed in the electrode forming openings 11 and 11 in the resistance element forming region, and the first capacitor electrode 25 and the second capacitor electrode 26 are formed in the electrode forming openings 11 and 11 in the capacitor element forming region. The semiconductor device 20 shown in FIG. 4 is manufactured.

このように、第２実施形態に記載した半導体装置20は、同一のP型のシリコン基板2上に、所定の導電率を有する導電膜5の表面のうち電極7、7との接合面を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低いシリコン窒化膜（第１Si3N4膜6、第２Si3N4膜8）により被覆された抵抗素子1と、ＭＩＳ構造を有する容量素子21とを備えている。 As described above, the semiconductor device 20 described in the second embodiment excludes the bonding surface with the electrodes 7 and 7 out of the surface of the conductive film 5 having a predetermined conductivity on the same P-type silicon substrate 2. A resistance element 1 whose surface is covered with a silicon nitride film (first Si 3 N 4 film 6 and second Si 3 N 4 film 8) whose hydrogen permeability is lower than that of a silicon oxide film, and a capacitor having a MIS structure An element 21 is provided.

そして、この半導体装置20を製造する際には、抵抗素子形成領域に第１の絶縁膜としての第１Si3N4膜6を所定形状に形成すると同時に、この第１Si3N4膜6によりＭＩＳ容量素子21における絶縁部を形成し、その後、これら第１Si3N4膜6の上面に多結晶シリコン膜10からなる導電膜5を形成した後、この導電膜5の側面及び上面を被覆するように第２の絶縁膜としての第２Si3N4膜8を形成するようにしているので、抵抗素子1の導電膜5下面を被覆する絶縁膜と、ＭＩＳ容量素子21の絶縁部とを同一の製造工程で形成することができ、特別な製造工程を追加することなく、抵抗値の変動が非常に小さい抵抗素子1と、ＭＩＳ構造を有する容量素子とを同時に製造することができる。 When the semiconductor device 20 is manufactured, the first Si 3 N 4 film 6 as the first insulating film is formed in a predetermined shape in the resistance element forming region, and at the same time, the MIS is formed by the first Si 3 N 4 film 6. An insulating portion in the capacitor element 21 is formed, and then a conductive film 5 made of a polycrystalline silicon film 10 is formed on the upper surface of the first Si 3 N 4 film 6, and then the side and upper surfaces of the conductive film 5 are covered. Since the second Si 3 N 4 film 8 is formed as the second insulating film, the insulating film covering the lower surface of the conductive film 5 of the resistive element 1 and the insulating portion of the MIS capacitive element 21 are the same. The resistance element 1 which can be formed by a manufacturing process and has a very small resistance variation and a capacitor element having a MIS structure can be manufactured at the same time without adding a special manufacturing process.

（第３実施形態）
第３実施形態では、本発明に係る半導体装置、及び、その製造方法の一実施形態について、第２実施形態に記載した抵抗素子と同一の抵抗素子と、第２実施形態に記載したＭＩＳ素子よりも絶縁部の膜厚が厚いＭＩＳ容量素子とを同一半導体基板上に備えた半導体装置を例に挙げて説明する。 (Third embodiment)
In the third embodiment, a semiconductor device according to an embodiment of the present invention and a method for manufacturing the same are compared with the same resistance element as that described in the second embodiment and the MIS element described in the second embodiment. A semiconductor device provided with an MIS capacitor element having a thick insulating portion on the same semiconductor substrate will be described as an example.

なお、図７〜図９においても、第１及び第２実施形態に記載した抵抗素子1、及び、半導体装置20と同一の構成要件に関しては、同一の符号を付して説明する。   7 to 9, the same constituent elements as those of the resistance element 1 and the semiconductor device 20 described in the first and second embodiments will be described with the same reference numerals.

図７に示すように、第３実施形態に係る半導体装置30は、同一のP型のシリコン基板2上の左側に、第１及び第２実施形態に記載のものと同一の抵抗素子1を備えると共に、右側にＭＩＳ容量素子31を備えている。   As shown in FIG. 7, the semiconductor device 30 according to the third embodiment includes the same resistance element 1 as described in the first and second embodiments on the left side on the same P-type silicon substrate 2. In addition, a MIS capacitor 31 is provided on the right side.

特に、このＭＩＳ容量素子31は、容量として機能する絶縁部の膜厚が第２実施形態に記載したＭＩＳ容量素子21の２倍の厚さとなっており、その容量も略２倍となっている。   In particular, in the MIS capacitive element 31, the film thickness of the insulating portion functioning as a capacitor is twice that of the MIS capacitive element 21 described in the second embodiment, and the capacitance is also almost doubled. .

すなわち、このＭＩＳ容量素子31は、P型のシリコン基板2上にN型半導体層22を備えており、このN型半導体層22上の所定位置に、第１Si3N4膜6と、第２Si3N4膜8とを順次積層して形成した絶縁部を備えている。 That is, the MIS capacitive element 31 includes an N-type semiconductor layer 22 on a P-type silicon substrate 2, and a first Si 3 N 4 film 6 and a second Si are formed at predetermined positions on the N-type semiconductor layer 22. An insulating portion formed by sequentially stacking 3 N 4 films 8 is provided.

しかも、この第１Si3N4膜6は、抵抗素子1の導電膜5下面を被覆する第１Si3N4膜6を形成した際に、同時形成することができるものであり、第２Si3N4膜8は、抵抗素子1の導電膜5の側面及び上面を被覆する第２Si3N4膜8を形成した際に同時形成することができるものである。 Moreover, the first 1Si 3 N 4 film 6, when forming the first 1Si 3 N 4 film 6 that covers the conductive film 5 lower surface of the resistance element 1, which can be formed simultaneously, the 2Si 3 N The four film 8 can be formed simultaneously when the second Si 3 N 4 film 8 covering the side surface and the upper surface of the conductive film 5 of the resistance element 1 is formed.

このように、第３実施形態の半導体装置30では、第２実施形態の半導体装置20を製造する際に行う製造工程をそのまま流用することによって、製造工程数を増加させることなく、第２実施形態に記載したものと同一の抵抗素子1と、第２実施形態に記載したものよりも絶縁部の膜厚の厚いＭＩＳ容量素子31とを、同一のP型のシリコン基板2上に備える構造としている。   As described above, in the semiconductor device 30 of the third embodiment, the manufacturing process performed when manufacturing the semiconductor device 20 of the second embodiment is used as it is, so that the second embodiment is not increased without increasing the number of manufacturing processes. The same resistance element 1 as described in the above and a MIS capacitor element 31 having a thicker insulating portion than that described in the second embodiment are provided on the same P-type silicon substrate 2. .

このような構造の半導体装置30は、図８〜図１０に示す製造工程により製造することができる。なお以下の説明では、図８〜１０において左側半分を抵抗素子形成領域とし、右側半分を容量素子形成領域として説明する。   The semiconductor device 30 having such a structure can be manufactured by the manufacturing steps shown in FIGS. In the following description, the left half in FIGS. 8 to 10 will be described as a resistance element formation region, and the right half will be described as a capacitor element formation region.

図８（a）に示すように、まず第２実施形態と同様にP型のシリコン基板2上の抵抗素子形成領域に第１SiO2膜3を形成すると共に、容量素子形成領域にN型半導体層22を形成し、その後、図８（b）に示すように、第１SiO2膜3及びN型半導体層22の上面全体に第２SiO2膜4を形成する。 As shown in FIG. 8A, first, as in the second embodiment, a first SiO 2 film 3 is formed in a resistive element formation region on a P-type silicon substrate 2 and an N-type semiconductor layer is formed in a capacitive element formation region. After that, as shown in FIG. 8B, a second SiO 2 film 4 is formed on the entire upper surfaces of the first SiO 2 film 3 and the N-type semiconductor layer 22.

次に、図８（c）に示すように、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、容量素子形成領域における第２SiO2膜4の所定位置に第１の開口部23を形成して、第１SiO2膜3の表面を選択的に露出させ、その後、レジストマスクを除去する。 Next, as shown in FIG. 8C, by performing RIE using a resist mask that has been subjected to a predetermined patterning by photolithography, the first SiO 2 film 4 is formed at a predetermined position in the capacitive element formation region. The opening 23 is formed to selectively expose the surface of the first SiO 2 film 3, and then the resist mask is removed.

次に、図８（d）に示すように、これら全ての上面にCVD法を用いて第１Si3N4膜6を形成した後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第１Si3N4膜6を除去する。 Next, as shown in FIG. 8 (d), a first Si 3 N 4 film 6 is formed on all of the upper surfaces by CVD, and then a resist mask that has been subjected to predetermined patterning by photolithography is used. By performing RIE, unnecessary portions of the first Si 3 N 4 film 6 are removed.

こうすることにより、図８（e）に示すように、抵抗素子形成領域において後に形成する導電膜5の下面を被覆する位置と、容量素子形成領域における導電部の形成位置にのみ第１Si3N4膜6を残し、その後、レジストマスクを除去する。 By doing so, as shown in FIG. 8E, the first Si 3 N is formed only at the position where the lower surface of the conductive film 5 to be formed later in the resistive element forming region is covered and the position where the conductive portion is formed in the capacitive element forming region. 4 The film 6 is left, and then the resist mask is removed.

次に、図９（f）に示すように、これら全ての上面にCVD法を用いて多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより所定の導電率となるように導電化し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の多結晶シリコン膜10を除去する。   Next, as shown in FIG. 9 (f), after a polycrystalline silicon film 10 is formed on all of these upper surfaces using the CVD method, a predetermined impurity is ion-implanted into the polycrystalline silicon film 10 by a predetermined impurity. Then, RIE is performed using a resist mask that has been subjected to predetermined patterning by a photolithography technique to remove unnecessary portions of the polycrystalline silicon film 10.

こうすることにより、図９（g）に示すように、抵抗素子形成領域に残した第１Si3N4膜6上にのみ多結晶シリコン膜10よりなる導電膜5を形成すると共に、容量素子形成領域における導電部を構成している第１Si3N4膜6上の多結晶シリコン膜（導電膜）10を除去し、その後、レジストマスクを除去する。 As a result, as shown in FIG. 9G, the conductive film 5 made of the polycrystalline silicon film 10 is formed only on the first Si 3 N 4 film 6 left in the resistance element formation region, and the capacitor element is formed. The polycrystalline silicon film (conductive film) 10 on the first Si 3 N 4 film 6 constituting the conductive portion in the region is removed, and then the resist mask is removed.

次に、図９（h）に示すように、これら全ての上面にCVD法を用いて第２Si3N4膜8を形成し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第２Si3N4膜8を除去する。 Next, as shown in FIG. 9 (h), a second Si 3 N 4 film 8 is formed on all these upper surfaces by using the CVD method, and then a resist mask that has been subjected to a predetermined patterning by photolithography is used. By performing RIE, the unnecessary portion of the second Si 3 N 4 film 8 is removed.

こうすることにより、図９（i）に示すように、抵抗素子形成領域において導電膜5の側面及び上面全体を被覆するように第２Si3N4膜8を残すと同時に、容量素子形成領域の絶縁部において第１Si3N4膜6の上面に第２Si3N4膜8を積層し、第１実施形態のＭＩＳ容量素子の絶縁部よりも膜厚の厚い絶縁部を形成する。 As a result, as shown in FIG. 9 (i), the second Si 3 N 4 film 8 is left so as to cover the entire side surface and upper surface of the conductive film 5 in the resistance element formation region, and at the same time, in the capacitance element formation region. In the insulating part, the second Si 3 N 4 film 8 is laminated on the upper surface of the first Si 3 N 4 film 6 to form an insulating part having a thickness larger than that of the insulating part of the MIS capacitor element of the first embodiment.

次に、図９（j）に示すように、これら全ての上面にCVD法を用いて再度多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより導電化する。   Next, as shown in FIG. 9 (j), a polycrystalline silicon film 10 is again formed on all the upper surfaces by using the CVD method, and then a predetermined impurity is ion-implanted into the polycrystalline silicon film 10. Make it conductive.

その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の多結晶シリコン膜10を除去する。   Thereafter, RIE is performed using a resist mask that has been subjected to predetermined patterning by a photolithography technique, thereby removing an unnecessary portion of the polycrystalline silicon film 10.

こうすることにより、図１０（k）に示すように、容量素子形成領域における絶縁部（積層した第１Si3N4膜6と第２Si3N4膜8）上にのみ多結晶シリコン膜10を残す。 In this way, as shown in FIG. 10 (k), the polycrystalline silicon film 10 is formed only on the insulating portion (laminated first Si 3 N 4 film 6 and second Si 3 N 4 film 8) in the capacitor element formation region. leave.

次に、図１０（l）に示すように、これら全ての上面にCVD法を用いて第３SiO2膜9を形成し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第３SiO2膜9を除去する。 Next, as shown in FIG. 10 (l), a third SiO 2 film 9 is formed on all of these upper surfaces using the CVD method, and then RIE is performed using a resist mask that has been subjected to predetermined patterning by photolithography. As a result, the unnecessary portion of the third SiO 2 film 9 is removed.

こうすることにより、図１０（m）に示すように、抵抗素子形成領域、及び、容量素子形成領域における所定位置にそれぞれ電極形成用開口11、11、11、11を形成し、その後、レジストマスクを除去する。   In this way, as shown in FIG. 10 (m), electrode forming openings 11, 11, 11, 11 are formed at predetermined positions in the resistor element forming region and the capacitor element forming region, respectively, and then a resist mask is formed. Remove.

最後に、抵抗素子形成領域の各電極形成用開口11、11に電極7、7を形成すると共に、容量素子形成領域の各電極形成用開口11、11に第１容量電極25と第２容量電極26とを形成して、図７に示すような半導体装置30を製造する。   Finally, the electrodes 7 and 7 are formed in the electrode forming openings 11 and 11 in the resistance element forming region, and the first capacitor electrode 25 and the second capacitor electrode are formed in the electrode forming openings 11 and 11 in the capacitor element forming region. 26 is formed to manufacture a semiconductor device 30 as shown in FIG.

このように、第３実施形態に記載した製造方法によれば、第２実施形態に記載した製造方法に特別な製造工程を追加することなく、第２実施形態に記載したものと同一の抵抗素子1を形成しながら、同時に第２実施形態に記載したＭＩＳ容量素子21よりも容量の大きいＭＩＳ容量素子31を形成することができる。   Thus, according to the manufacturing method described in the third embodiment, the same resistance element as described in the second embodiment can be obtained without adding a special manufacturing process to the manufacturing method described in the second embodiment. At the same time, the MIS capacitor 31 having a larger capacity than the MIS capacitor 21 described in the second embodiment can be formed.

（第４実施形態）
第４実施形態では、本発明に係る半導体装置、及び、その製造方法の一実施形態について、第１実施形態に記載したものと同様の構造を有する抵抗素子と、絶縁部の膜厚が異なる２つのＭＩＳ容量素子とを同一のP型のシリコン基板上備えた半導体装置を例に挙げて説明する。 (Fourth embodiment)
In the fourth embodiment, a semiconductor device according to an embodiment of the present invention and a method for manufacturing the same are different in resistance element having the same structure as that described in the first embodiment and the thickness of the insulating portion 2 A semiconductor device provided with two MIS capacitor elements on the same P-type silicon substrate will be described as an example.

なお、図１１〜図１４においても、第１〜第３実施形態に記載した抵抗素子1、半導体装置20、30と同一の構成要件に関しては、同一の符号を付して説明する。   In FIG. 11 to FIG. 14, the same constituent elements as those of the resistance element 1 and the semiconductor devices 20 and 30 described in the first to third embodiments will be described with the same reference numerals.

図１１に示すように、第４実施形態に係る半導体装置40は、同一のP型のシリコン基板2上の左側に、第１〜第３実施形態に記載のものと同様構成の抵抗素子1を備えると共に、P型のシリコン基板2上略中央と右側との２箇所にＭＩＳ容量素子41、42を備えている。   As shown in FIG. 11, a semiconductor device 40 according to the fourth embodiment includes a resistance element 1 having the same configuration as that described in the first to third embodiments on the left side of the same P-type silicon substrate 2. In addition, MIS capacitor elements 41 and 42 are provided at two locations, approximately the center and right side, on the P-type silicon substrate 2.

特に、この半導体装置40の略中央位置に備えるＭＩＳ容量素子（以下、「第１容量素子」という。）41と、この第１容量素子41とは異なる他のＭＩＳ構造を有する容量素子（以下「第２容量素子」という。）42とは、絶縁部の膜厚が異なり、第１容量素子41よりも第２容量素子42の絶縁部の方が膜厚が厚く形成され、その分容量値も大きくなっている。   In particular, a MIS capacitor element (hereinafter referred to as “first capacitor element”) 41 provided at a substantially central position of the semiconductor device 40 and a capacitor element having another MIS structure (hereinafter referred to as “first capacitor element”). The second capacitive element is different from the first capacitive element 41 in that the thickness of the insulating part of the second capacitive element 42 is larger than that of the first capacitive element 41. It is getting bigger.

このように抵抗素子1と、容量値の異なる第１容量素子41と第２容量素子42とを同一のP型のシリコン基板2上に備える半導体装置40は、第１容量素子41と第２容量素子42とに要求される容量値に基づいて、抵抗素子1の導電膜5の下面を被覆している第１Si3N4膜6と、導電膜5の側面及び上面を被覆している第２Si3N4膜8との膜厚を調整するだけで、特別な製造工程を追加することなく製造することができる。 As described above, the semiconductor device 40 including the resistive element 1, the first capacitive element 41, and the second capacitive element 42 having different capacitance values on the same P-type silicon substrate 2 includes the first capacitive element 41 and the second capacitive element. Based on the capacitance value required for the element 42, the first Si 3 N 4 film 6 covering the lower surface of the conductive film 5 of the resistive element 1 and the second Si covering the side and upper surfaces of the conductive film 5 By adjusting the film thickness with the 3 N 4 film 8, it can be manufactured without adding a special manufacturing process.

すなわち、この半導体装置40では、抵抗素子1の導電膜5下面を被覆する第１Si3N4膜6を形成した際に、この第１Si3N4膜6により第１容量素子41の絶縁部を同時形成し、抵抗素子1の導電膜5の側面及び上面を、第１Si3N4膜6よりも膜厚を厚く設定した第２Si3N4膜8により被覆した際に、この第２Si3N4膜8により第２容量素子42の絶縁部を同時形成するようにしている。 That is, in the semiconductor device 40, when the first Si 3 N 4 film 6 covering the lower surface of the conductive film 5 of the resistance element 1 is formed, the insulating portion of the first capacitor element 41 is formed by the first Si 3 N 4 film 6. simultaneously forming the side and top surfaces of the conductive films 5 of the resistance element 1, when coated by the 2Si 3 N 4 film 8 set the film thickness than the 1Si 3 N 4 film 6, the second 2Si 3 N The insulating portions of the second capacitor element 42 are formed simultaneously by the four films 8.

そのため、抵抗素子1を形成する製造工程において、成膜するシリコン窒化膜の膜厚調整を行うだけで、特別な製造工程を追加することなく、この半導体装置40を提供することができる。   Therefore, in the manufacturing process for forming the resistance element 1, the semiconductor device 40 can be provided by simply adjusting the thickness of the silicon nitride film to be formed without adding a special manufacturing process.

このような構造の半導体装置40は、図１２〜図１４に示す製造工程により製造することができる。なお、以下の説明では、図１２〜図１４において、左側を抵抗素子形成領域、略中央を第１容量素子形成領域、右側を第２容量素子形成領域として説明する。   The semiconductor device 40 having such a structure can be manufactured by the manufacturing process shown in FIGS. In the following description, in FIGS. 12 to 14, the left side is described as a resistance element formation region, the approximate center as a first capacitance element formation region, and the right side as a second capacitance element formation region.

図１２（a）に示すように、まず第２及び第３実施形態と同様にP型のシリコン基板2上の抵抗素子形成領域に第１SiO2膜3を形成すると共に、第１及び第２容量素子形成領域にN型半導体層22を形成し、その後、図１２（b）に示すように、第１SiO2膜3及びN型半導体層22の上面全体に第２SiO2膜4を形成する。 As shown in FIG. 12A, first, as in the second and third embodiments, the first SiO 2 film 3 is formed in the resistance element formation region on the P-type silicon substrate 2 and the first and second capacitors are formed. An N-type semiconductor layer 22 is formed in the element formation region, and then a second SiO 2 film 4 is formed on the entire upper surface of the first SiO 2 film 3 and the N-type semiconductor layer 22 as shown in FIG.

次に、図１２（c）に示すように、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、第１容量素子形成領域における第２SiO2膜4の所定位置に第１の開口部23を形成して、第１SiO2膜3の表面を選択的に露出させ、その後、レジストマスクを除去する。 Next, as shown in FIG. 12C, by performing RIE using a resist mask that has been subjected to a predetermined patterning by photolithography technology, a predetermined position of the second SiO 2 film 4 in the first capacitor element formation region is obtained. A first opening 23 is formed to selectively expose the surface of the first SiO 2 film 3, and then the resist mask is removed.

次に、図１２（d）に示すように、これら全ての上面にCVD法を用いて第１Si3N4膜6を形成し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第１Si3N4膜6を除去する。 Next, as shown in FIG. 12 (d), a first Si 3 N 4 film 6 is formed on all of the upper surfaces by CVD, and then a resist mask that has been subjected to predetermined patterning by photolithography is used. By performing RIE, unnecessary portions of the first Si 3 N 4 film 6 are removed.

こうすることにより、図１２（e）に示すように、抵抗素子形成領域において、後に導電膜5下面を被覆する位置と、第１容量素子形成領域における導電部の形成位置にのみ第１Si3N4膜6を残し、その後、レジストマスクを除去する。 By doing so, as shown in FIG. 12E, the first Si 3 N is formed only at the position where the lower surface of the conductive film 5 is covered later in the resistance element forming region and at the position where the conductive portion is formed in the first capacitor element forming region. 4 The film 6 is left, and then the resist mask is removed.

次に、図１３（f）に示すように、これら全ての上面にCVD法を用いて多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより、所定の導電率となるように導電化し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の多結晶シリコン膜10を除去する。   Next, as shown in FIG. 13 (f), after a polycrystalline silicon film 10 is formed on all of these upper surfaces using the CVD method, a predetermined impurity is ion-implanted into this polycrystalline silicon film 10, Conduction is performed so as to have a predetermined conductivity, and then RIE is performed using a resist mask that has been subjected to predetermined patterning by a photolithography technique, thereby removing an unnecessary portion of the polycrystalline silicon film 10.

こうすることにより、図１３（g）に示すように、抵抗素子形成領域に多結晶シリコン膜10よりなる導電膜5を形成すると共に、第１容量素子形成領域における導電部を構成している第１Si3N4膜6上に多結晶シリコン膜（導電膜）10を残し、その後、レジストマスクを除去する。 In this way, as shown in FIG. 13G, the conductive film 5 made of the polycrystalline silicon film 10 is formed in the resistance element forming region, and the conductive portion in the first capacitor element forming region is formed. The polycrystalline silicon film (conductive film) 10 is left on the 1Si 3 N 4 film 6 and then the resist mask is removed.

次に、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、第２容量形成領域における第２SiO2膜4の所定位置に、第２容量素子の絶縁部を形成するための第３の開口部27を形成し、その後、レジストマスクを除去する。 Next, by performing RIE using a resist mask that has been subjected to a predetermined patterning by photolithography, an insulating portion of the second capacitor element is formed at a predetermined position of the second SiO 2 film 4 in the second capacitor forming region. A third opening 27 is formed, and then the resist mask is removed.

次に、図１３（i）に示すように、これら全ての上面にCVD法を用いて第２Si3N4膜8を形成する。 Next, as shown in FIG. 13 (i), a second Si 3 N 4 film 8 is formed on all of these upper surfaces using the CVD method.

特に、ここで形成する第２Si3N4膜8は、その膜厚が先に形成した第１Si3N4膜6よりも厚くなるように形成するようにしている。 In particular, the second Si 3 N 4 film 8 formed here is formed so as to be thicker than the first Si 3 N 4 film 6 formed earlier.

その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の第２Si3N4膜8を除去する。 Thereafter, RIE is performed using a resist mask that has been subjected to predetermined patterning by photolithography, thereby removing unnecessary portions of the second Si 3 N 4 film 8.

こうすることにより、図１３（j）に示すように、抵抗素子形成領域において導電膜5の側面及び上面全体を被覆するように第２Si3N4膜8を残すと共に、第１容量素子形成領域における絶縁部の第１Si3N4膜6上面に第２Si3N4膜8を残し、さらに、このとき同時に第２容量形成領域における第３の開口部27に第２Si3N4膜8を形成することにより、第２容量素子42の絶縁部を形成する。 Thus, as shown in FIG. 13 (j), the second Si 3 N 4 film 8 is left so as to cover the entire side surface and upper surface of the conductive film 5 in the resistance element formation region, and the first capacitance element formation region The second Si 3 N 4 film 8 is left on the upper surface of the first Si 3 N 4 film 6 in the insulating portion at the same time, and at the same time, the second Si 3 N 4 film 8 is formed in the third opening 27 in the second capacitance forming region at the same time. As a result, an insulating portion of the second capacitor element 42 is formed.

次に、図１４（k）に示すように、これら全ての上面にCVD法を用いて再度多結晶シリコン膜10を形成した後、この多結晶シリコン膜10に所定の不純物をイオン注入することにより導電化し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、不要な部分の多結晶シリコン膜10を除去する。   Next, as shown in FIG. 14 (k), a polycrystalline silicon film 10 is formed again on all the upper surfaces by using the CVD method, and then a predetermined impurity is ion-implanted into the polycrystalline silicon film 10. Then, RIE is performed using a resist mask that has been subjected to conductivity and subjected to a predetermined patterning by a photolithography technique, thereby removing an unnecessary portion of the polycrystalline silicon film 10.

こうすることにより、図１４（l）に示すように、第２容量素子形成領域における絶縁部である第２Si3N4膜8上にのみ多結晶シリコン膜10を残し、その後、レジストマスクを除去する。 As a result, as shown in FIG. 14L, the polycrystalline silicon film 10 is left only on the second Si 3 N 4 film 8 which is an insulating portion in the second capacitor element formation region, and then the resist mask is removed. To do.

次に、図１４（m）に示すように、これら全ての上面にCVD法を用いて第３SiO2膜9を形成し、その後、フォトリソグラフィ技術により所定のパターニングを施したレジストマスクを用いてRIEを行うことにより、図１４（l）に示すように、抵抗素子形成領域と、第1容量素子形成領域と、第２容量素子形成領域の所定位置に、電極形成用開口11、11、11、11、11、11を形成し、その後、レジストマスクを除去する。 Next, as shown in FIG. 14 (m), a third SiO 2 film 9 is formed on all of the upper surfaces by using the CVD method, and then RIE is performed using a resist mask that has been subjected to predetermined patterning by photolithography. As shown in FIG. 14 (l), the electrode formation openings 11, 11, 11 and 11 are formed at predetermined positions in the resistance element formation region, the first capacitance element formation region, and the second capacitance element formation region. 11, 11, and 11 are formed, and then the resist mask is removed.

最後に、抵抗素子形成領域の電極形成用開口11、11に抵抗素子1の電極7、7を形成すると共に、第１及び第２容量素子形成領域の各電極形成用開口11、11に、それぞれ第１容量電極25と第２容量電極26とを形成して、図１１に示すような半導体装置40を製造する。   Finally, the electrodes 7 and 7 of the resistance element 1 are formed in the electrode formation openings 11 and 11 in the resistance element formation region, and the electrode formation openings 11 and 11 in the first and second capacitor element formation regions are respectively formed. A first capacitor electrode 25 and a second capacitor electrode 26 are formed to manufacture a semiconductor device 40 as shown in FIG.

このように、第４実施形態に記載した製造方法によれば、第１容量素子41と第２容量素子42とに要求される容量値に応じて、抵抗素子1の導電膜5の下面を被覆する第１Si3N4膜6の膜厚、若しくは、第２Si3N4膜8の膜厚、若しくは、これら２つのシリコン窒化膜第（第１Si3N4膜6、第２Si3N4膜8）の膜厚を調整することにより、同一のP型のシリコン基板2上に、抵抗値の変動がほとんどない抵抗素子1と、容量値の異なる２つのＭＩＳ容量素子（第１容量素子41、第２容量素子42）とを、特別な製造工程を追加することなく同時形成することができる。 Thus, according to the manufacturing method described in the fourth embodiment, the lower surface of the conductive film 5 of the resistive element 1 is covered according to the capacitance value required for the first capacitive element 41 and the second capacitive element 42. The thickness of the first Si 3 N 4 film 6 or the thickness of the second Si 3 N 4 film 8 or the two silicon nitride films (the first Si 3 N 4 film 6 and the second Si 3 N 4 film 8). ) On the same P-type silicon substrate 2 and two MIS capacitive elements (first capacitive element 41, first capacitive element 41) having different capacitance values on the same P-type silicon substrate 2. The two-capacitance element 42) can be simultaneously formed without adding a special manufacturing process.

なお、第１〜第４実施形態では、抵抗素子1の導電膜5の表面全体を被覆する絶縁膜、及び、ＭＩＳ容量素子の絶縁部を構成する絶縁膜として、シリコン窒化膜を用いたが、これは一例に過ぎず、シリコン酸化膜よりも水素の透過率が低い絶縁膜であれば、任意の絶縁膜を用いることができる。   In the first to fourth embodiments, the silicon nitride film is used as the insulating film that covers the entire surface of the conductive film 5 of the resistance element 1 and the insulating film that forms the insulating portion of the MIS capacitor element. This is merely an example, and any insulating film can be used as long as it is an insulating film having a lower hydrogen permeability than the silicon oxide film.

また、抵抗素子1の導電膜5として多結晶シリコン膜10を用いたが、これも
一例に過ぎず、所定の不純物をイオン注入した非結晶シリコン膜など、所定の導電率を有し、抵抗として機能させることができるものであれば、任意の物質を用いることができる。 Further, although the polycrystalline silicon film 10 is used as the conductive film 5 of the resistance element 1, this is only an example, and has a predetermined conductivity, such as an amorphous silicon film in which a predetermined impurity is ion-implanted, and has a resistance. Any substance can be used as long as it can function.

第１実施形態に係る抵抗素子を示す断面図である。It is sectional drawing which shows the resistive element which concerns on 1st Embodiment. 第１実施形態に係る抵抗素子の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the resistive element which concerns on 1st Embodiment. 第１実施形態に係る抵抗素子の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the resistive element which concerns on 1st Embodiment. 第２実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on 2nd Embodiment. 第２実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 2nd Embodiment. 第２実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 2nd Embodiment. 第３実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on 3rd Embodiment. 第３実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 3rd Embodiment. 第３実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 3rd Embodiment. 第３実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 3rd Embodiment. 第４実施形態に係る半導体装置を示す断面図である。It is sectional drawing which shows the semiconductor device which concerns on 4th Embodiment. 第４実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 4th Embodiment. 第４実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 4th Embodiment. 第４実施形態に係る半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on 4th Embodiment. 従来の抵抗素子を示す断面図である。It is sectional drawing which shows the conventional resistive element.

符号の説明Explanation of symbols

１ 抵抗素子
２ P型のシリコン基板
３ 第１SiO2膜
４ 第２SiO2膜
５ 導電膜
６ 第１Si3N4膜
７ 電極
８ 第２Si3N4膜
９ 第３SiO2膜
１０ 多結晶シリコン膜
１１ 電極形成用開口
２０、３０、４０ 半導体装置
２１、３１ ＭＩＳ容量素子
２２ N型半導体層22
２３ 第１の開口部
２４ 第２の開口部
２５ 第１容量電極
２６ 第２容量電極
２７ 第３の開口部
４１ ＭＩＳ容量素子
４２ 第２容量素子 DESCRIPTION OF SYMBOLS 1 Resistance element 2 P type silicon substrate 3 1st SiO2 film 4 2nd SiO2 film 5 Conductive film 6 1st Si3N4 film 7 Electrode 8 2nd Si3N4 film 9 3rd SiO2 film 10 Polycrystalline silicon film 11 Electrode formation openings 20, 30, 40 Semiconductor Devices 21, 31 MIS Capacitor 22 N-type Semiconductor Layer 22
23 1st opening 24 2nd opening 25 1st capacity electrode 26 2nd capacity electrode 27 3rd opening 41 MIS capacity element 42 2nd capacity element

Claims (9)

所定の導電率を有する導電膜からなる抵抗素子において、
前記導電膜は、電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆されていることを特徴とする抵抗素子。 In a resistance element made of a conductive film having a predetermined conductivity,
The resistance element, wherein the conductive film is covered with an insulating film having a lower hydrogen permeability than a silicon oxide film on all surfaces except for the junction with the electrode. 前記絶縁膜は、シリコン窒化膜であることを特徴とする請求項１に記載の抵抗素子。   The resistance element according to claim 1, wherein the insulating film is a silicon nitride film. 同一半導体基板上に、所定の導電率を有する導電膜からなる抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置において、
前記抵抗素子は、前記導電膜における電極との接合部以外の全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜により被覆され、
前記絶縁膜は、前記ＭＩＳ構造を有する素子における絶縁部と同一材料により形成されていることを特徴とする半導体装置。 In a semiconductor device including a resistive element made of a conductive film having a predetermined conductivity and an element having a MIS (Metal Insulator Silicon) structure on the same semiconductor substrate,
In the resistance element, all surfaces of the conductive film other than the junction with the electrode are covered with an insulating film having a lower hydrogen permeability than the silicon oxide film,
The semiconductor device, wherein the insulating film is formed of the same material as an insulating portion in the element having the MIS structure. 前記絶縁膜は、シリコン窒化膜であることを特徴とする請求項３に記載の半導体装置。   The semiconductor device according to claim 3, wherein the insulating film is a silicon nitride film. 同一半導体基板上に、所定の導電率を有する導電膜の表面のうち電極との接合部を除く全ての表面が、シリコン酸化膜よりも水素の透過率が低い絶縁膜で被覆された抵抗素子と、ＭＩＳ（Metal Insulator Silicon）構造を有する素子とを備えた半導体装置の製造方法であって、
前記半導体基板上に第１の前記絶縁膜を所定形状に形成すると同時に、前記第１の絶縁膜により前記ＭＩＳ構造を有する素子における絶縁部を形成する工程と、
前記絶縁膜上に前記導電膜を形成する工程と、
前記導電膜を被覆するように第２の前記絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 A resistance element in which all surfaces of the surface of a conductive film having a predetermined conductivity on the same semiconductor substrate, except for the junction with the electrode, are covered with an insulating film having a lower hydrogen permeability than the silicon oxide film; , A manufacturing method of a semiconductor device comprising an element having a MIS (Metal Insulator Silicon) structure,
Forming the first insulating film in a predetermined shape on the semiconductor substrate, and simultaneously forming an insulating portion in the element having the MIS structure by the first insulating film;
Forming the conductive film on the insulating film;
Forming the second insulating film so as to cover the conductive film;
A method for manufacturing a semiconductor device, comprising: 前記導電膜を形成する工程の後に、前記絶縁部上の前記導電膜を除去する工程を有し、
前記絶縁部上に前記第２の絶縁膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。 After the step of forming the conductive film, the step of removing the conductive film on the insulating portion,
6. The method of manufacturing a semiconductor device according to claim 5, wherein the second insulating film is formed on the insulating portion. 前記第２の絶縁膜を形成すると同時に、前記第２の絶縁膜により、前記ＭＩＳ構造を有する素子とは異なる他のＭＩＳ構造を有する素子の絶縁部を形成する工程を有することを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。   The method further comprises forming an insulating portion of an element having a different MIS structure from the element having the MIS structure by the second insulating film simultaneously with forming the second insulating film. A method for manufacturing a semiconductor device according to claim 5 or 6. 前記第１の絶縁膜、及び／又は、前記第２の絶縁膜の膜厚は、前記ＭＩＳ構造を有する素子における絶縁部の膜厚に基づいて変更することを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。   8. The film thickness of the first insulating film and / or the second insulating film is changed based on a film thickness of an insulating part in the element having the MIS structure. A manufacturing method of a semiconductor device given in any 1 paragraph. 前記絶縁膜を形成する工程は、シリコン窒化膜を成膜する工程であることを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。   9. The method for manufacturing a semiconductor device according to claim 5, wherein the step of forming the insulating film is a step of forming a silicon nitride film.
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JP2017079254A (en) * 2015-10-20 2017-04-27 新日本無線株式会社 Semiconductor device

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