JP2007067286A

JP2007067286A - Method and apparatus for manufacturing semiconductor device

Info

Publication number: JP2007067286A
Application number: JP2005253767A
Authority: JP
Inventors: Isao Sekiguchi; 功関口
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-09-01
Filing date: 2005-09-01
Publication date: 2007-03-15

Abstract

<P>PROBLEM TO BE SOLVED: To make a variation in width of wiring difficult to occur and allow the wiring to be fined even by wet etching. <P>SOLUTION: A film thickness of a seed layer 6 in the center of a semiconductor wafer 1 is more thinned in comparison with a film thickness of a seed layer 6 of the circumferential portion, thereby removing the seed layer 6 of the circumference and the seed layer 6 of the center about at the same time, and reducing the etching time. By reducing the etching time, an amount of narrowing of width of the Cu wiring 9 comes to little, and the variation of width of Cu wiring 9 of the circumference and center of the semiconductor wafer can be reduced, then, the finning of the Cu wiring 9 can be attained. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、半導体装置の製造方法おとび半導体装置の製造装置に関し、特に、配線部の形成方法およびその製造装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device manufacturing apparatus, and more particularly to a method of forming a wiring portion and a manufacturing apparatus thereof.

ＩＣなどの半導体装置では、図１２（ａ）に示すように、半導体ウェハ１に同一パターンで多数の回路が形成され、スクライブライン５２で切断することで半導体チップ５１が形成される。この半導体ウェハ１上には層間絶縁膜を介して各種配線（ここでは、Ｃｕ配線９で代表させた）が形成される。
図１２（ｂ）は図１２（ａ）のＸ−Ｘ線で切断した要部断面図である。図１２（ｂ）において、２は半導体ウエハ１上に形成したＡｌ配線（Ａｌ電極の場合もある）、３は下地と上部のＣｕ配線９とを電気的に絶縁する層間絶縁膜、５は下地のＡｌ配線２のＡｌと上部のＣｕ配線９のＣｕが反応しないようにするバリア層、５３はＣｕ配線９を電解メッキで形成するときに必要となるＣｕ膜で形成されたシード層、９はＣｕ配線、１０はＣｕ配線９とＡｕ膜１１との密着性を強化するための中間膜であるＮｉ膜、１１はＣｕ配線９を腐蝕から防ぎ図示しない外部導出端子とのはんだ接合を容易にするＡｕ膜である。また、図中のａとｃは半導体ウェハ１の外周部に配置される半導体チップ５１に形成されたＣｕ配線９であり、ｂは半導体ウェハ１の中央部に配置される半導体チップ５１に形成されたＣｕ配線９である。 In a semiconductor device such as an IC, as shown in FIG. 12A, a large number of circuits are formed in the same pattern on the semiconductor wafer 1, and a semiconductor chip 51 is formed by cutting along a scribe line 52. Various wirings (here, represented by Cu wiring 9) are formed on the semiconductor wafer 1 through an interlayer insulating film.
FIG. 12B is a cross-sectional view of the main part taken along line XX in FIG. In FIG. 12B, 2 is an Al wiring (may be an Al electrode) formed on the semiconductor wafer 1, 3 is an interlayer insulating film that electrically insulates the base and the upper Cu wiring 9, and 5 is a base A barrier layer that prevents Al of the Al wiring 2 and Cu of the upper Cu wiring 9 from reacting, 53 is a seed layer formed of a Cu film required when the Cu wiring 9 is formed by electrolytic plating, 9 is Cu wiring, 10 is an Ni film that is an intermediate film for enhancing the adhesion between the Cu wiring 9 and the Au film 11, and 11 is for preventing the Cu wiring 9 from being corroded and facilitating soldering with an external lead terminal (not shown). Au film. Further, a and c in the figure are Cu wirings 9 formed on the semiconductor chip 51 disposed on the outer peripheral portion of the semiconductor wafer 1, and b is formed on the semiconductor chip 51 disposed on the central portion of the semiconductor wafer 1. Cu wiring 9.

図１３〜図２０は、半導体ウェハ上にＣｕ配線を形成する従来の方法について示した図であり、工程順に示した要部製造工程断面図である。
各種拡散領域を形成した半導体ウェハ１上にＡｌ配線２（Ａｌ電極の場合もある）を形成する（図１３）。
つぎに、Ａｌ配線２上と半導体ウェハ１上にＳｉＮ（窒化膜）などの層間絶縁膜３を被覆し、Ａｌ配線２上の層間絶縁膜３に開口部４を形成する（図１４）。
つぎに、その上に例えば、Ｔｉ膜で膜厚１５０ｎｍ〜２００ｎｍのバリア層５をスパッタ法で形成し、バリア層５上に例えばＣｕ膜でシード層５３をスパッタ法で形成する。このシード層５３の膜厚は均一な厚さで例えば６００ｎｍ程度とする。
具スパッタ法でシード層５３を形成する方法について具体的に説明する。図２１（ａ）に示すように、容器１５（チャンバー）内に半導体ウェハ１を乗せる支持台１６とこれと対向するＣｕのターゲット１７が配置され、支持台１６とターゲット１７の間に電圧を印加し、真空にした容器１６にＡｒガスを流し、このＡｒ原子でターゲット１７を叩き、Ｃｕ原子を飛び出させ、そのＣｕ原子を半導体ウェハ１上に堆積させることでシード層５３を形成する。このようにして形成したシード層５３は、図１２（ｂ）に示すように半導体ウェハ上１に均一の膜厚で形成される（図１５）。 13 to 20 are views showing a conventional method for forming a Cu wiring on a semiconductor wafer, and are cross-sectional views of main part manufacturing steps shown in the order of steps.
An Al wiring 2 (which may be an Al electrode) is formed on the semiconductor wafer 1 on which various diffusion regions are formed (FIG. 13).
Next, an interlayer insulating film 3 such as SiN (nitride film) is coated on the Al wiring 2 and the semiconductor wafer 1, and an opening 4 is formed in the interlayer insulating film 3 on the Al wiring 2 (FIG. 14).
Next, a barrier layer 5 having a film thickness of 150 nm to 200 nm is formed thereon by sputtering, for example, and a seed layer 53 is formed on the barrier layer 5 by sputtering, for example. The seed layer 53 has a uniform thickness, for example, about 600 nm.
A method of forming the seed layer 53 by the material sputtering method will be specifically described. As shown in FIG. 21A, a support base 16 on which the semiconductor wafer 1 is placed and a Cu target 17 facing the semiconductor wafer 1 are arranged in a container 15 (chamber), and a voltage is applied between the support base 16 and the target 17. Then, Ar gas is flowed into the vacuum vessel 16, the target 17 is hit with the Ar atoms, Cu atoms are ejected, and the Cu atoms are deposited on the semiconductor wafer 1 to form the seed layer 53. The seed layer 53 thus formed is formed with a uniform thickness on the semiconductor wafer 1 as shown in FIG. 12B (FIG. 15).

つぎに、シード層５３上に膜厚３０μｍ程度のレジスト膜７を形成し、Ｃｕ配線９となる箇所に例えば２０μｍ幅で開口部８を形成する。この開口部８の幅がＣｕ配線９の線幅となる（図１６）。
つぎに、レジスト膜７の開口部８で、シード層５３が露出した箇所に膜厚１５μｍ〜２５μｍのＣｕ配線９を電解メッキで形成し、このＣｕ配線９上に膜厚０．７μｍ〜１．５μｍのＮｉ膜１０を電解メッキし、Ｎｉ膜１０上に膜厚０．３μｍ〜０．８μｍのＡｕ膜１１を電解メッキで形成する（図１７）。
つぎに、レジスト膜７を剥離する（図１８）。
つぎに、ウエットエッチングで露出しているシード層５３を除去する。このウェットエッチングは図２２に示すように、容器５５にエッチング液５７を入れ、その中に、バスケット５６に立てて収納された多数の半導体ウェハ１を浸漬して行われる（図１９）。 Next, a resist film 7 having a film thickness of about 30 μm is formed on the seed layer 53, and an opening 8 is formed at a location to become the Cu wiring 9 with a width of 20 μm, for example. The width of the opening 8 becomes the line width of the Cu wiring 9 (FIG. 16).
Next, a Cu wiring 9 having a film thickness of 15 μm to 25 μm is formed by electrolytic plating in the opening 8 of the resist film 7 where the seed layer 53 is exposed, and a film thickness of 0.7 μm to 1. An Ni film 10 having a thickness of 5 μm is electrolytically plated, and an Au film 11 having a thickness of 0.3 μm to 0.8 μm is formed on the Ni film 10 by electrolytic plating (FIG. 17).
Next, the resist film 7 is peeled off (FIG. 18).
Next, the seed layer 53 exposed by wet etching is removed. As shown in FIG. 22, this wet etching is performed by putting an etching solution 57 in a container 55 and immersing a number of semiconductor wafers 1 stored in a basket 56 in the container 55 (FIG. 19).

つぎに、露出しているバリア層２０をウエットエッチングで除去する（図２０）。
このようにして、Ｃｕ配線９が半導体ウェハ１上に配線幅が２０μｍで形成される。
前記とは別のことではあるが、めっき処理やウェットエッチング処理の不良をなくすために、紫外線を空気、酸素、オゾンのうち少なくとも１つを含む雰囲気で表面を照射して表面の濡れ性を向上させることが示されている（例えば、特許文献１）。
また、半導体ウェハの外周部のシード層上にレジスト膜が残留していても、半導体ウェハの側面と裏面にもバリア層とシード層を形成することで、裏面に露出したシード層を電解メッキ用端子として利用してＣｕ再配線をメッキできる方法が示されている（例えば、特許文献２）。
特開２００２−２１２７７９号公報特開２００３−２４３３９４号公報 Next, the exposed barrier layer 20 is removed by wet etching (FIG. 20).
In this way, the Cu wiring 9 is formed on the semiconductor wafer 1 with a wiring width of 20 μm.
Although different from the above, in order to eliminate defects in the plating process and wet etching process, the surface is irradiated in an atmosphere containing at least one of air, oxygen, and ozone to improve the wettability of the surface. (For example, patent document 1).
In addition, even if a resist film remains on the seed layer on the outer periphery of the semiconductor wafer, the seed layer exposed on the back surface can be used for electrolytic plating by forming a barrier layer and a seed layer on the side surface and back surface of the semiconductor wafer. A method is disclosed in which Cu rewiring can be plated as a terminal (for example, Patent Document 2).
JP 2002-212779 A JP 2003-243394 A

前記の図１３〜図２０に示した従来の方法では、シード層５３のウエットエッチングにおいて、図２３（ａ）に示すように、半導体ウェハ１の外周側から中央部に向かって新鮮なエッチング液が入り込むため、半導体ウェハ１の外周部のシード層５３からエッチングされはじめ中央部のシード層５３が最後まで残っていた（これは図１９において外周部のシード層５３のエッチング量Ｍが大きく、中央部のシード層５３のエッチング量Ｎが小さいためである）。このため、図２３（ｂ）に示すように、半導体ウェハ１の外周部のシード層５３が薄く、中央部のシード層５３が厚くなる。そのため、半導体ウェハ１の外周部では、シード層５３がエッチングされ終った後も中央部のシード層５３が無くなるまでエッチング液に浸けられていることになる。
図２４は、シード層５３のエッチング量とエッチング時間の関係を半導体ウェハ１の外周部と中央部で示した図である。 In the conventional method shown in FIGS. 13 to 20, in the wet etching of the seed layer 53, as shown in FIG. 23A, a fresh etching solution is applied from the outer peripheral side of the semiconductor wafer 1 toward the central portion. Therefore, etching started from the seed layer 53 on the outer peripheral portion of the semiconductor wafer 1 and the central seed layer 53 remained until the end (this is because the etching amount M of the seed layer 53 on the outer peripheral portion is large in FIG. This is because the etching amount N of the seed layer 53 is small. Therefore, as shown in FIG. 23B, the seed layer 53 in the outer peripheral portion of the semiconductor wafer 1 is thin and the seed layer 53 in the central portion is thick. Therefore, the outer peripheral portion of the semiconductor wafer 1 is immersed in the etching solution until the seed layer 53 in the central portion disappears even after the seed layer 53 has been etched.
FIG. 24 is a diagram showing the relationship between the etching amount of the seed layer 53 and the etching time at the outer peripheral portion and the central portion of the semiconductor wafer 1.

外周部のエッチング量が中央部のエッチング量より大きく、そのエッチング量の時間に対する勾配は外周部の方が中央部より大きい。また、エッチング時間が長いほど共に大きくなる。これは、Ｃｕ配線９の側面のエッチング量についても同様のことが言える。
前記したように、半導体ウェハ１の外周部では、シード層５３がエッチングされ終った後も中央部のシード層５３が無くなるまでエッチング液に浸けられていることになり、エッチング時間が長くなる。
そのため、図１９に示すように、外周部のＣｕ配線９（ａ、ｃ）の側面のエッチング量Ｋ１と中央部のＣｕ配線９（ｂ）のエッチング量Ｋ２の差が大きくなり、外周部のＣｕ配線幅Ｄ１と中央部のＣｕ配線幅Ｄ２のばらつきが大きくなる。このＣｕ配線幅のばらつきにより、外周部の半導体チップと中央部の半導体チップの間で素子特性にばらつきを生じることになる。 The etching amount of the outer peripheral portion is larger than the etching amount of the central portion, and the gradient of the etching amount with respect to time is larger in the outer peripheral portion than in the central portion. In addition, the longer the etching time, the larger. The same can be said for the etching amount on the side surface of the Cu wiring 9.
As described above, the outer peripheral portion of the semiconductor wafer 1 is immersed in the etching solution until the seed layer 53 in the central portion disappears even after the seed layer 53 has been etched, and the etching time becomes longer.
For this reason, as shown in FIG. 19, the difference between the etching amount K1 on the side surface of the Cu wiring 9 (a, c) at the outer peripheral portion and the etching amount K2 of the Cu wiring 9 (b) at the central portion becomes large, and Cu at the outer peripheral portion becomes large. Variations in the wiring width D1 and the Cu wiring width D2 in the central portion are increased. Due to the variation in the Cu wiring width, the element characteristics vary between the outer peripheral semiconductor chip and the central semiconductor chip.

また、Ｃｕ配線９の側面のエッチング量Ｋ１、Ｋ２が共に大きくなり、Ｃｕ配線幅が狭くなり、余裕を見た設計にならざるを得ず微細化が困難になる。
これらの対策として、シード層５３のエッチングを指向性のあるドライエッチングで行ない側面のエッチング量Ｋ１、Ｋ２（サイドエッチ量）を少なしてＣｕ配線幅のばらつきを小さくできるが、ウエットエッチングに比べエッチング時間が長く製造コストが高くなる。
この発明の目的は、前記の課題を解決して、ウエットエッチングでもウェハの中央部と外周部で配線幅にばらつきが生じ難く微細化が可能となる低コストの半導体装置の製造方法およびその製造装置を提供することにある。 Further, the etching amounts K1 and K2 on the side surfaces of the Cu wiring 9 are both increased, the Cu wiring width is narrowed, and a design with a margin must be made, making miniaturization difficult.
As countermeasures, the seed layer 53 is etched by directional dry etching, and the side etching amounts K1 and K2 (side etching amounts) can be reduced to reduce the variation in the Cu wiring width, but etching is performed as compared with wet etching. Long time and high manufacturing cost.
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems, and to provide a low-cost semiconductor device manufacturing method and a manufacturing apparatus thereof that can be miniaturized because the wiring width hardly varies in the central portion and the outer peripheral portion of the wafer even by wet etching. Is to provide.

前記の目的を達成するために、半導体ウェハ上に第１金属膜を選択的に形成する工程と、該第１金属膜上と前記半導体ウェハ上に層間絶縁膜を形成し前記第１金属膜上の前記層間絶縁膜に開口部を形成する工程と、該開口部を含む前記層間絶縁膜上にバリア層を形成する工程と、前記バリア層上にシード層を形成する工程と、前記シード層上にレジスト膜を形成する工程と、該レジスト膜を選択的に除去する工程と、該レジスト膜を除去した箇所の露出したシード層上に第２金属膜を形成する工程と、該第２金属膜上に第３金属膜を形成する工程と、前記レジスト膜を除去する工程と、露出した前記シード層をウェットエッチングにより除去する工程と、露出した前記バリア層を除去する工程と、を含む半導体装置の製造方法において、前記半導体ウェハの中央部に形成されたシード層の厚さを、外周部に形成されたシード層の厚さより薄くすることを特徴とする製造方法とする。 In order to achieve the above object, a step of selectively forming a first metal film on a semiconductor wafer, an interlayer insulating film on the first metal film and the semiconductor wafer, and on the first metal film Forming an opening in the interlayer insulating film, forming a barrier layer on the interlayer insulating film including the opening, forming a seed layer on the barrier layer, and on the seed layer Forming a resist film on the substrate, selectively removing the resist film, forming a second metal film on the exposed seed layer where the resist film has been removed, and the second metal film A semiconductor device comprising: a step of forming a third metal film thereon; a step of removing the resist film; a step of removing the exposed seed layer by wet etching; and a step of removing the exposed barrier layer. In the manufacturing method of The thickness of the seed layer formed on the central portion of the semiconductor wafer, and a manufacturing method which is characterized in that less than the thickness of the seed layer formed on the outer periphery portion.

また、前記半導体ウェハに形成された前記シード層の厚さを外周部から中央部に向かって徐々に薄くするとよい。
また、前記半導体ウェハの中央部に形成された前記シード層の厚さが外周部に形成された前記シード層の厚さに対して０．５倍〜０．８倍であるとよい。
また、前記シード層をスパッタ法で形成するとよい。
また、前記第１金属膜がＡｌ膜であり、前記第２金属膜がＣｕ膜であるとよい。
また、前記第２金属膜のＣｕ膜を電解メッキで形成するとよい。
また、前記シード層がＣｕ膜であるとよい。
また、前記バリア層が、Ｔｉ膜、Ｔａ膜もしくはＣｒ膜のいずれか一つであるとよい。また、前記第３金属膜が、前記第２金属膜上に形成したＮｉ膜と該Ｎｉ膜上に形成したＡｕ膜の積層膜であるとよい。 In addition, the thickness of the seed layer formed on the semiconductor wafer may be gradually reduced from the outer peripheral portion toward the central portion.
The seed layer formed at the center of the semiconductor wafer may have a thickness of 0.5 to 0.8 times the thickness of the seed layer formed at the outer periphery.
The seed layer may be formed by a sputtering method.
The first metal film may be an Al film, and the second metal film may be a Cu film.
The Cu film of the second metal film may be formed by electrolytic plating.
The seed layer may be a Cu film.
The barrier layer may be any one of a Ti film, a Ta film, and a Cr film. The third metal film may be a stacked film of a Ni film formed on the second metal film and an Au film formed on the Ni film.

また、前記のシード層を形成する半導体装置の製造装置において、容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、前記ターゲットと前記支持台の間に半導体ウェハより直径の小さな遮蔽板（例えば、ＳＵＳ：ステンレスなど）を備え、該遮蔽板の中心と前記支持台の中心が合致するように前記遮蔽板が配置さている製造装置とする。
また、前記スパッタ装置を稼働させ、前記半導体ウェハ上に前記シード層を所定の時間形成した後、前記半導体ウェハ直上から外れた位置に前記遮蔽板を移動する可動部を有するとよい。
また、前記のシード層を形成する半導体装置の製造装置において、容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、前記ターゲットと前記支持台の間に半導体ウェハより直径の大きな遮蔽板とを備え、該遮蔽板が中央部が疎で外周部が密の貫通孔を有し、該遮蔽板の中心と前記支持台の中心が合致するように前記遮蔽板が配置さている製造装置とする。 In the semiconductor device manufacturing apparatus for forming the seed layer, the sputtering apparatus includes a target housed in a container and a support base on which the semiconductor wafer is placed, and the semiconductor wafer is interposed between the target and the support base. A manufacturing apparatus in which a shielding plate having a smaller diameter (for example, SUS: stainless steel) is provided, and the shielding plate is arranged so that the center of the shielding plate and the center of the support base coincide with each other.
Further, it is preferable to have a movable part that moves the shielding plate to a position deviated from immediately above the semiconductor wafer after the sputtering apparatus is operated and the seed layer is formed on the semiconductor wafer for a predetermined time.
In the semiconductor device manufacturing apparatus for forming the seed layer, the sputtering apparatus includes a target housed in a container and a support base on which the semiconductor wafer is placed, and the semiconductor wafer is interposed between the target and the support base. A shielding plate having a larger diameter, the shielding plate having a through hole having a sparse central portion and a dense outer peripheral portion, and the shielding plate is aligned with the center of the shielding plate and the center of the support base. It is assumed that the manufacturing apparatus is arranged.

また、前記のシード層を形成する半導体装置の製造装置において、容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、前記支持台が該支持台の中央部の温度より外周部の温度を高くする手段（ヒーターなど）を有するとよい。 Further, in the semiconductor device manufacturing apparatus for forming the seed layer, a sputtering apparatus including a target housed in a container and a support base on which the semiconductor wafer is placed, wherein the support base is provided at a central portion of the support base. It is preferable to have means (such as a heater) for raising the temperature of the outer peripheral portion from the temperature.

この発明によれば、半導体ウェハの中央部のシード層の膜厚を外周部に比べ薄くすることで、ウェットエッチング時に外周部のシード層と中央部のシード層がほぼ同時に除去でき、またエッチング時間を従来より短縮できることから、Ｃｕ配線幅の狭まり量を小さくでき、また、半導体ウェハの外周部と中央部とのＣｕ配線幅のばらつきを小さくできて、Ｃｕ配線の微細化を図ることができる。
また、ウェットエッチングを用い、エッチング時間を短縮できることから製造コストを低減することができる。
また、通常のスパッタ装置のターゲットと半導体ウェハを乗せる支持台の間に半導体ウェハの直径より小さい遮蔽板を設置することで、外周部のシード層の膜厚を厚く、中央部のシード層の膜厚を薄くすることができる。 According to the present invention, by reducing the thickness of the seed layer in the central portion of the semiconductor wafer as compared with the outer peripheral portion, the seed layer in the outer peripheral portion and the seed layer in the central portion can be removed almost simultaneously during wet etching, and the etching time Therefore, the amount of narrowing of the Cu wiring width can be reduced, and the variation of the Cu wiring width between the outer peripheral portion and the central portion of the semiconductor wafer can be reduced, so that the Cu wiring can be miniaturized.
Further, since the etching time can be shortened by using wet etching, the manufacturing cost can be reduced.
In addition, by installing a shielding plate smaller than the diameter of the semiconductor wafer between the target of the normal sputtering apparatus and the support base on which the semiconductor wafer is placed, the seed layer at the outer peripheral portion is thickened, and the seed layer film at the central portion The thickness can be reduced.

また、通常のスパッタ装置のターゲットと半導体ウェハを乗せる支持台の間に半導体ウェハの直径より大きくし、この遮蔽板に多数の貫通孔を開け、遮蔽板の中央部の貫通孔の密度を疎とし、外周部を密とし、遮蔽板を回転させることで、中央部のシード層の膜厚を薄くすることができる。
また、通常のスパッタ装置の半導体ウェハを乗せる支持台にヒーター設けて、支持台の外周部の温度を中央部の温度より高くすることで外周部のシード層の膜厚を厚く、中央部のシード層の膜厚を薄くすることができる。 Also, the diameter of the semiconductor wafer is made larger than the diameter of the semiconductor wafer between the target of the normal sputtering apparatus and the support base on which the semiconductor wafer is placed, and a large number of through holes are made in this shielding plate, thereby reducing the density of the through holes in the central portion of the shielding plate. The film thickness of the seed layer at the center can be reduced by making the outer peripheral portion dense and rotating the shielding plate.
In addition, a heater is provided on a support base on which a semiconductor wafer of a normal sputtering apparatus is placed, and the temperature of the outer peripheral part of the support base is made higher than the temperature of the central part, thereby increasing the thickness of the seed layer at the outer peripheral part. The thickness of the layer can be reduced.

実施の形態について以下の実施例にて説明する。尚、実施例で説明する図面の符号は背景技術で説明した図面の符号と同一部位では同一とした。 Embodiments will be described in the following examples. Note that the reference numerals of the drawings described in the embodiments are the same in the same portions as the reference numerals of the drawings described in the background art.

図１〜図８は、この発明の第１実施例の半導体装置の製造方法を示す図であり、工程順に示した要部製造工程断面図である。これらの図は半導体ウェハ１上にＣｕ配線９を形成する方法であって、背景技術で説明した図１３から図２０に相当する図である。
各種拡散領域を形成した半導体ウェハ１上にＡｌ配線２を形成する（図１）。
つぎに、Ａｌ配線２上および半導体ウェハ１上にＳｉＮなどの層間絶縁膜３を被覆し、Ａｌ配線２上の層間絶縁膜３に開口部４を形成する（図２）。
つぎに、その上に例えば、Ｔｉで膜厚１５０ｎｍ〜２００ｎｍのバリア層５をスパッタ法で形成し、バリア層５上に例えばＣｕでシード層６をスパッタ法で形成する。このシード層６の膜厚は半導体ウェハ１の中央部が薄く、外周部が厚くなるように形成する。半導体ウェハ１の中央部のシード層６の厚さを例えば３００ｎｍとし、外周端のシード層６の厚さを例えば６００ｎｍとする。バリア層５はＴｉの他、Ｔａ、Ｃｒで形成してもよい（図３）。 1 to 8 are views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention, and are cross-sectional views showing main part manufacturing steps shown in the order of steps. These drawings are methods for forming the Cu wiring 9 on the semiconductor wafer 1 and correspond to FIGS. 13 to 20 described in the background art.
An Al wiring 2 is formed on the semiconductor wafer 1 on which various diffusion regions are formed (FIG. 1).
Next, an interlayer insulating film 3 such as SiN is coated on the Al wiring 2 and the semiconductor wafer 1, and an opening 4 is formed in the interlayer insulating film 3 on the Al wiring 2 (FIG. 2).
Next, a barrier layer 5 having a film thickness of 150 nm to 200 nm is formed thereon by sputtering, for example, and a seed layer 6 is formed on the barrier layer 5 by sputtering, for example. The seed layer 6 is formed such that the central portion of the semiconductor wafer 1 is thin and the outer peripheral portion is thick. The thickness of the seed layer 6 at the center of the semiconductor wafer 1 is, for example, 300 nm, and the thickness of the seed layer 6 at the outer peripheral edge is, for example, 600 nm. The barrier layer 5 may be formed of Ta or Cr in addition to Ti (FIG. 3).

つぎに、シード層６上に膜厚３０μｍ程度のレジスト膜７を形成し、Ｃｕ配線９となる箇所に例えば５μｍ幅の開口部８をレジスト膜７に形成する（図４）。
つぎに、レジスト膜７が開口部８した箇所で、シード層６が露出した箇所に膜厚１５μｍ〜２５μｍのＣｕ配線９を電解メッキで形成し、このＣｕ配線９上に膜厚０．７μｍ〜１．５μｍのＮｉ膜１０を電解メッキし、Ｎｉ膜１０上に膜厚０．３μｍ〜０．８μｍのＡｕ膜１１を電解メッキで形成する（図５）。
つぎに、レジスト膜９を剥離する（図６）。
つぎに、ウエットエッチングで露出しているシード層６を除去する（図７）。
つぎに、露出しているバリア層５をウエットエッチングで除去する（図８）。
図３のシード層６を形成する工程において、ウエットエッチングが進行し易い半導体ウェハ１の外周部のシード層６を厚くし、進行が遅い中央部のシード層６を薄く形成したために、図７のシード層６をウエットエッチングで除去する工程において、中央部の薄いシード層６の除去とほぼ同時に外周部のシード層６も除去され、従来よりエッチング時間を短縮できる。図２４に示すように、エッチング時間が短縮されたことで、外周部に形成されるＣｕ配線９（ａ、ｃ）の側面のエッチング量Ｌ１と中央部のＣｕ配線９（ｂ）の側面のエッチング量Ｌ２との差が従来より小さくなり、Ｃｕ配線９の線幅のばらつきが小さくなり、外周部の半導体チップと中央部の半導体チップの間で素子特性にばらつきが小さくできる。また、Ｃｕ配線９の側面のエッチング量（Ｌ１およびＬ２）そのものも従来より小さくなり、Ｃｕ配線幅Ｗ１、Ｗ２そのものが従来と比べると広くなるため、Ｃｕ配線９の微細化を図ることができる。ここではＣｕ配線幅は従来の幅の２０μｍから５μｍと微細化されている。 Next, a resist film 7 having a film thickness of about 30 μm is formed on the seed layer 6, and an opening 8 having a width of, for example, 5 μm is formed in the resist film 7 at a location to become the Cu wiring 9 (FIG. 4).
Next, a Cu wiring 9 having a film thickness of 15 μm to 25 μm is formed by electrolytic plating at a position where the resist film 7 is opened 8 and the seed layer 6 is exposed, and a film thickness of 0.7 μm or more is formed on the Cu wiring 9. A 1.5 μm Ni film 10 is electrolytically plated, and an Au film 11 having a film thickness of 0.3 μm to 0.8 μm is formed on the Ni film 10 by electrolytic plating (FIG. 5).
Next, the resist film 9 is peeled off (FIG. 6).
Next, the seed layer 6 exposed by wet etching is removed (FIG. 7).
Next, the exposed barrier layer 5 is removed by wet etching (FIG. 8).
In the step of forming the seed layer 6 in FIG. 3, the seed layer 6 at the outer peripheral portion of the semiconductor wafer 1 where wet etching is likely to proceed is thickened, and the seed layer 6 at the central portion where progress is slow is thinned. In the step of removing the seed layer 6 by wet etching, the seed layer 6 in the outer peripheral portion is also removed almost simultaneously with the removal of the thin seed layer 6 in the central portion, and the etching time can be shortened compared with the conventional method. As shown in FIG. 24, the etching time is shortened, so that the etching amount L1 on the side surface of the Cu wiring 9 (a, c) formed on the outer peripheral portion and the side surface etching of the Cu wiring 9 (b) in the center portion are etched. The difference from the amount L2 is smaller than the conventional one, the variation in the line width of the Cu wiring 9 is reduced, and the variation in element characteristics can be reduced between the outer peripheral semiconductor chip and the central semiconductor chip. Further, the etching amount (L1 and L2) itself on the side surface of the Cu wiring 9 is also smaller than before, and the Cu wiring widths W1 and W2 themselves are wider than before, so that the Cu wiring 9 can be miniaturized. Here, the Cu wiring width is miniaturized from 20 μm to 5 μm of the conventional width.

Ｃｕ膜であるシード層６をウエットエッチングする時、半導体ウェハ１の外周部と中央部のＣｕの溶出時間（エッチング時間）の違いがあるので、半導体ウェハ１の中央部のシード層６の膜厚を外周部に対して、０．５倍〜０．８倍の厚さにするのがよい。
０．５倍未満になるとウエットエッチングで中央部のシード層６が除去された後も外周部のシード層６が残り、これを除去するためにウエットエッチング時間が伸びる。一方、０．８倍を超えると従来と同様に外周部のシード層６が除去された後も、中央部のシード層６が残り、これを除去するためにウエットエッチング時間が伸びる。そのため、外周部と中央部のシード層６がほぼ同時に除去されるためには、中央部のシード層６の膜厚を外周部に対して０．５倍〜０．８倍にすると良く、こうすることでウエットエッチング時間を短縮することができて、Ｃｕ配線幅Ｗ１、Ｗ２の微細化を図ることができる。 When wet etching the seed layer 6 which is a Cu film, there is a difference in the elution time (etching time) of Cu at the outer peripheral portion and the central portion of the semiconductor wafer 1, so the film thickness of the seed layer 6 at the central portion of the semiconductor wafer 1 The thickness is preferably 0.5 times to 0.8 times the outer peripheral portion.
If it is less than 0.5 times, the seed layer 6 in the outer peripheral portion remains even after the seed layer 6 in the central portion is removed by wet etching, and the wet etching time is extended to remove this. On the other hand, when the ratio exceeds 0.8, the seed layer 6 in the central portion remains even after the seed layer 6 in the outer peripheral portion is removed as in the conventional case, and the wet etching time is extended to remove this. Therefore, in order to remove the seed layer 6 at the outer peripheral part and the central part almost simultaneously, the film thickness of the seed layer 6 at the central part should be 0.5 to 0.8 times the outer peripheral part. By doing so, the wet etching time can be shortened and the Cu wiring widths W1 and W2 can be miniaturized.

また、ウェットエッチングを用い、エッチング時間を短縮できることから製造コストの低減を図ることができる。
つぎに、前記のシード層６の外周部の膜厚を厚く、中央部の膜厚を薄くするための製造装置について説明する。 Further, since the etching time can be shortened by using wet etching, the manufacturing cost can be reduced.
Next, a manufacturing apparatus for increasing the thickness of the outer peripheral portion of the seed layer 6 and reducing the thickness of the central portion will be described.

図９は、この発明の第２実施例の半導体装置の製造装置の要部断面図である。この製造装置は、容器１５（チャンバー）内に半導体ウェハ１を設置する支持台１６と、この支持台１６と対向するターゲット１７と、支持台１６とターゲット１７の間に半導体ウェハ１の直径の半分程度の大きさの遮蔽板１８（材質は例えばＳＵＳ（ステンレス）など）とが収納されたマグネトロン型のスパッタ装置である。支持台１６に半導体ウェハ１を乗せ、容器１５を真空に引き、Ａｒガスを容器１５に導入し、支持台１６とターゲット１７間に電圧を印加する。Ａｒ原子がターゲット１７に衝突し、その衝突エネルギーでＣｕのターゲット１７からＣｕ原子が飛び出し、この飛び出したＣｕ原子が半導体ウェハ１上に到達して堆積する。このとき半導体ウェハ１の直径の半分の遮蔽板１８で半導体ウェハ１の中央部に到達するＣｕ原子はが遮られる。しかし遮蔽板１８は所定の時間が経過した後、移動して半導体ウェハ１上にＣｕ原子が到達し中央部に堆積するようになる。このようにすることで、半導体ウェハ１の中央部でシード層６を薄く、外周部でシード層６を厚くすることができる。 FIG. 9 is a fragmentary cross-sectional view of the semiconductor device manufacturing apparatus according to the second embodiment of the present invention. This manufacturing apparatus includes a support base 16 for placing the semiconductor wafer 1 in a container 15 (chamber), a target 17 facing the support base 16, and a half of the diameter of the semiconductor wafer 1 between the support base 16 and the target 17. This is a magnetron type sputtering apparatus in which a shielding plate 18 of a certain size (for example, SUS (stainless steel)) is accommodated. The semiconductor wafer 1 is placed on the support base 16, the container 15 is evacuated, Ar gas is introduced into the container 15, and a voltage is applied between the support base 16 and the target 17. Ar atoms collide with the target 17, Cu atoms jump out of the Cu target 17 with the collision energy, and the jumped Cu atoms reach the semiconductor wafer 1 and are deposited. At this time, Cu atoms reaching the central portion of the semiconductor wafer 1 are blocked by the shielding plate 18 having a half diameter of the semiconductor wafer 1. However, after a predetermined time has passed, the shielding plate 18 moves and Cu atoms reach the semiconductor wafer 1 and accumulate in the center. By doing so, the seed layer 6 can be made thin at the central portion of the semiconductor wafer 1 and the seed layer 6 can be made thick at the outer peripheral portion.

前記の遮蔽板１８を移動させるタイミングを調節することで、中央部のシード層６の厚さを任意に制御することができる。また中央部には遮蔽板１８を回り込んだＣｕ原子が到達するため、遮蔽板１８を移動させなくても中央部にもＣｕ原子が多少堆積して薄いシード層６が形成されるため移動させない場合もある。 By adjusting the timing of moving the shielding plate 18, the thickness of the seed layer 6 at the center can be arbitrarily controlled. In addition, since Cu atoms that have traveled around the shielding plate 18 arrive at the central portion, even if the shielding plate 18 is not moved, some Cu atoms are deposited on the central portion and a thin seed layer 6 is formed, so that it is not moved. In some cases.

図１０は、この発明の第３実施例の半導体装置の製造装置の要部断面図である。図９との違いは、遮蔽板１９が、半導体ウェハ１の直径より大きく、また一定の大きさの貫通孔２０が多数開けられており、この貫通孔２０の密度を中央部で疎とし、外周部で密とし、スパッタリング中はこの遮蔽板１９を回転させた点である。こうすることで、シード層６の厚さは外周部が厚く、中央部が薄くなる。また、図示しないが貫通孔２０の密度を全面で一定にして、外周部の貫通孔の大きさを中央部の貫通孔の大きさより大きくしても同様の効果が得られる。また、遮蔽板１９を回転させることでシード層６の膜厚の変化を滑らかにすることができる。 FIG. 10 is a sectional view showing the principal part of the semiconductor device manufacturing apparatus according to the third embodiment of the present invention. The difference from FIG. 9 is that the shielding plate 19 is larger than the diameter of the semiconductor wafer 1 and a large number of through holes 20 of a certain size are opened. This is because the shielding plate 19 is rotated during the sputtering. By doing so, the seed layer 6 has a thick outer peripheral portion and a thin central portion. Although not shown, the same effect can be obtained even if the density of the through holes 20 is made constant over the entire surface and the size of the through holes in the outer peripheral portion is made larger than the size of the through holes in the central portion. Moreover, the change in the film thickness of the seed layer 6 can be smoothed by rotating the shielding plate 19.

図１１は、この発明の第４実施例の半導体装置の製造装置の要部断面図である。この製造装置は、容器１５（チャンバー）内に半導体ウェハ１を設置するヒーター付支持台２１と、この支持台２１と対向するターゲット１７とが収納されたスパッタ装置である。図９との違いは、支持台２１にヒーターが内蔵されている点であり、この支持台２１の外周部の温度を中央部の温度より同心円状に高くすることで、シード層６の厚さを外周部で厚く、中央部で薄くすることができる。 FIG. 11 is a sectional view showing the principal part of a semiconductor device manufacturing apparatus according to the fourth embodiment of the present invention. This manufacturing apparatus is a sputtering apparatus in which a support base 21 with a heater for installing a semiconductor wafer 1 in a container 15 (chamber) and a target 17 facing the support base 21 are accommodated. The difference from FIG. 9 is that the heater is built in the support base 21, and the thickness of the seed layer 6 is increased by making the temperature of the outer peripheral portion of the support base 21 concentrically higher than the temperature of the central portion. Can be made thicker at the outer periphery and thinner at the center.

この発明の第１実施例の半導体装置の要部製造工程断面図Sectional view of manufacturing process of main part of semiconductor device according to first embodiment of this invention. 図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図1 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the first embodiment of the present invention, continued from FIG. 図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図FIG. 2 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the first embodiment of the present invention continued from FIG. 図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図FIG. 3 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the first embodiment of the present invention continued from FIG. 図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図FIG. 4 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the first embodiment of the present invention continued from FIG. 図５に続く、この発明の第１実施例の半導体装置の要部製造工程断面図FIG. 5 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the first embodiment of the present invention continued from FIG. 図６に続く、この発明の第１実施例の半導体装置の要部製造工程断面図FIG. 6 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the first embodiment of the present invention continued from FIG. 図７に続く、この発明の第１実施例の半導体装置の要部製造工程断面図FIG. 7 is a cross-sectional view of the main part manufacturing process of the semiconductor device according to the first embodiment of the present invention continued from FIG. この発明の第２実施例の半導体装置の製造装置の要部断面図Sectional drawing of the principal part of the manufacturing apparatus of the semiconductor device of 2nd Example of this invention. この発明の第３実施例の半導体装置の製造装置の要部断面図Sectional drawing of the principal part of the manufacturing apparatus of the semiconductor device of 3rd Example of this invention この発明の第４実施例の半導体装置の製造装置の要部断面図Sectional drawing of the principal part of the manufacturing apparatus of the semiconductor device of 4th Example of this invention 半導体ウェハ上にＣｕ配線を形成した構成図であり、同図（ａ）は要部平面図、同図（ｂ）は、同図（ａ）のＸ−Ｘ線で切断した要部断面図It is the block diagram which formed Cu wiring on the semiconductor wafer, The figure (a) is a principal part top view, The figure (b) is principal part sectional drawing cut | disconnected by the XX line of the figure (a). 半導体ウェハ上にＣｕ配線を従来の方法で形成した要部製造工程断面図Cross-sectional view of the main part manufacturing process in which Cu wiring is formed on a semiconductor wafer by a conventional method 図１３に続く、半導体ウェハ上にＣｕ配線を従来の方法で形成した要部製造工程断面図FIG. 13 is a cross-sectional view of a main part manufacturing process in which Cu wiring is formed on a semiconductor wafer by a conventional method, following FIG. 図１４に続く、半導体ウェハ上にＣｕ配線を従来の方法で形成した要部製造工程断面図FIG. 14 is a cross-sectional view of a main part manufacturing process in which Cu wiring is formed on a semiconductor wafer by a conventional method, following FIG. 図１５に続く、半導体ウェハ上にＣｕ配線を従来の方法で形成した要部製造工程断面図FIG. 15 is a cross-sectional view of a main part manufacturing process in which Cu wiring is formed on a semiconductor wafer by a conventional method, following FIG. 図１６に続く、半導体ウェハ上にＣｕ配線を従来の方法で形成した要部製造工程断面図FIG. 16 is a cross-sectional view of a main part manufacturing process in which Cu wiring is formed on a semiconductor wafer by a conventional method, following FIG. 図１７に続く、半導体ウェハ上にＣｕ配線を従来の方法で形成した要部製造工程断面図FIG. 17 is a cross-sectional view of a main part manufacturing process in which Cu wiring is formed on a semiconductor wafer by a conventional method, following FIG. 図１８に続く、半導体ウェハ上にＣｕ配線を従来の方法で形成した要部製造工程断面図FIG. 18 is a cross-sectional view of a main part manufacturing process in which Cu wiring is formed on a semiconductor wafer by a conventional method, following FIG. 図１９に続く、半導体ウェハ上にＣｕ配線を従来の方法で形成した要部製造工程断面図FIG. 19 is a cross-sectional view of a main part manufacturing process in which Cu wiring is formed on a semiconductor wafer by a conventional method, following FIG. 従来のスパッタ装置とシード層の膜厚分布を示す図であり、同図（ａ）はスパッタ装置の要部断面図、同図（ｂ）は同図（ａ）のスパッタ装置で形成したシード層の膜厚分布を示す図It is a figure which shows the film thickness distribution of the conventional sputtering device and a seed layer, The figure (a) is principal part sectional drawing of the sputtering apparatus, The figure (b) is a seed layer formed with the sputtering apparatus of the figure (a). Of film thickness distribution ウェットエッチングの方法を接続する図Connection diagram of wet etching method ウェットエッチングされた半導体ウェハの図であり、同図（ａ）は新鮮なエッチング液の流れを説明する図、同図（ｂ）は半導体ウェハ上のシード層の膜厚を説明する図It is a figure of the semiconductor wafer wet-etched, the figure (a) is a figure explaining the flow of fresh etching liquid, the figure (b) is a figure explaining the film thickness of the seed layer on a semiconductor wafer. シード層のエッチング量とエッチング時間の関係を示す図Diagram showing the relationship between the etching amount of the seed layer and the etching time

符号の説明Explanation of symbols

１半導体ウェハ
２Ａｌ配線
３層間絶縁膜
４、８開口部
５バリア層
６シード層
７レジスト膜
９Ｃｕ配線
１０Ｎｉ膜
１１Ａｕ膜
１５容器
１６支持台
１７ターゲット
１８、１９遮蔽板
２０貫通孔
２１ヒーター付支持台 DESCRIPTION OF SYMBOLS 1 Semiconductor wafer 2 Al wiring 3 Interlayer insulation film 4, 8 Opening 5 Barrier layer 6 Seed layer 7 Resist film 9 Cu wiring 10 Ni film 11 Au film 15 Container 16 Support stand 17 Target 18, 19 Shield plate 20 Through-hole 21 Heater Support base with

Claims

半導体ウェハ上に第１金属膜を選択的に形成する工程と、
該第１金属膜上と前記半導体ウェハ上に層間絶縁膜を形成し前記第１金属膜上の前記層間絶縁膜に開口部を形成する工程と、
該開口部を含む前記層間絶縁膜上にバリア層を形成する工程と、
前記バリア層上にシード層を形成する工程と、
前記シード層上にレジスト膜を形成する工程と、
該レジスト膜を選択的に除去する工程と、
該レジスト膜を除去した箇所の露出したシード層上に第２金属膜を形成する工程と、
該第２金属膜上に第３金属膜を形成する工程と、
前記レジスト膜を除去する工程と、
露出した前記シード層をウェットエッチングにより除去する工程と、
露出した前記バリア層を除去する工程と、
を含む半導体装置の製造方法において、
前記半導体ウェハの中央部に形成されたシード層の厚さを、外周部に形成されたシード層の厚さより薄くすることを特徴とする半導体装置の製造方法。 Selectively forming a first metal film on a semiconductor wafer;
Forming an interlayer insulating film on the first metal film and the semiconductor wafer and forming an opening in the interlayer insulating film on the first metal film;
Forming a barrier layer on the interlayer insulating film including the opening;
Forming a seed layer on the barrier layer;
Forming a resist film on the seed layer;
Selectively removing the resist film;
Forming a second metal film on the exposed seed layer where the resist film has been removed;
Forming a third metal film on the second metal film;
Removing the resist film;
Removing the exposed seed layer by wet etching;
Removing the exposed barrier layer;
In a method for manufacturing a semiconductor device including:
A method of manufacturing a semiconductor device, wherein a thickness of a seed layer formed in a central portion of the semiconductor wafer is made thinner than a thickness of a seed layer formed in an outer peripheral portion.

前記半導体ウェハに形成された前記シード層の厚さを外周部から中央部に向かって徐々に薄くすることを特徴とする請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the thickness of the seed layer formed on the semiconductor wafer is gradually reduced from the outer peripheral portion toward the central portion.

前記半導体ウェハの中央部に形成された前記シード層の厚さが外周部に形成された前記シード層の厚さに対して０．６倍〜０．８倍であることを特徴とする請求項１または２に記載の半導体装置の製造方法。 The thickness of the seed layer formed at the center of the semiconductor wafer is 0.6 to 0.8 times the thickness of the seed layer formed at the outer periphery. A method for manufacturing a semiconductor device according to 1 or 2.

前記シード層をスパッタ法で形成することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the seed layer is formed by a sputtering method.

前記第１金属膜がＡｌ膜であり、前記第２金属膜がＣｕ膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。 3. The method of manufacturing a semiconductor device according to claim 1, wherein the first metal film is an Al film, and the second metal film is a Cu film.

前記第２金属膜のＣｕ膜を電解メッキで形成することを特徴とする請求項５に記載の半導体装置の製造方法。 6. The method of manufacturing a semiconductor device according to claim 5, wherein the Cu film of the second metal film is formed by electrolytic plating.

前記シード層がＣｕ膜であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the seed layer is a Cu film.

前記バリア層が、Ｔｉ膜、Ｔａ膜もしくはＣｒ膜のいずれか一つであることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 1, wherein the barrier layer is any one of a Ti film, a Ta film, and a Cr film.

前記第３金属膜が、前記第２金属膜上に形成したＮｉ膜と該Ｎｉ膜上に形成したＡｕ膜の積層膜であることを特徴とする請求項１〜８に記載の半導体装置の製造方法。 The semiconductor device according to claim 1, wherein the third metal film is a stacked film of a Ni film formed on the second metal film and an Au film formed on the Ni film. Method.

前記請求項１に記載のシード層を形成する半導体装置の製造装置において、
容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、
前記ターゲットと前記支持台の間に半導体ウェハより直径の小さな遮蔽板を備え、該遮蔽板の中心と前記支持台の中心が合致するように前記遮蔽板が配置さていることを特徴とする半導体装置の製造装置。 In the manufacturing apparatus of the semiconductor device which forms the seed layer according to claim 1,
A sputtering apparatus comprising a target housed in a container and a support base on which a semiconductor wafer is placed,
A semiconductor device comprising a shield plate having a diameter smaller than that of a semiconductor wafer between the target and the support base, wherein the shield plate is arranged so that a center of the shield board and a center of the support base are matched. Manufacturing equipment.

前記スパッタ装置を稼働させ、前記半導体ウェハ上に前記シード層を所定の時間形成した後、前記半導体ウェハ直上から外れた位置に前記遮蔽板を移動する可動部を有することを特徴とする半導体装置の製造装置。 A semiconductor device comprising: a movable portion that moves the shielding plate to a position off from immediately above the semiconductor wafer after the sputtering apparatus is operated and the seed layer is formed on the semiconductor wafer for a predetermined time. Manufacturing equipment.

前記請求項１に記載のシード層を形成する半導体装置の製造装置において、
容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、
前記ターゲットと前記支持台の間に半導体ウェハより直径の大きな遮蔽板とを備え、該遮蔽板が中央部が疎で外周部が密の貫通孔を有し、該遮蔽板の中心と前記支持台の中心が合致するように前記遮蔽板が配置さていることを特徴とする半導体装置の製造装置。 In the manufacturing apparatus of the semiconductor device which forms the seed layer according to claim 1,
A sputtering apparatus comprising a target housed in a container and a support base on which a semiconductor wafer is placed,
A shield plate having a diameter larger than that of the semiconductor wafer is provided between the target and the support base, and the shield plate has a through hole having a sparse central portion and a dense outer peripheral portion, and the center of the shield plate and the support base An apparatus for manufacturing a semiconductor device, characterized in that the shielding plate is arranged so that the centers of the two coincide with each other.

前記請求項１に記載のシード層を形成する半導体装置の製造装置において、
容器内に収納されるターゲットと半導体ウェハを乗せる支持台とを備えるスパッタ装置であって、
前記支持台が該支持台の中央部の温度より外周部の温度を高くする手段を有することを特徴とする半導体装置の製造装置。 In the manufacturing apparatus of the semiconductor device which forms the seed layer according to claim 1,
A sputtering apparatus comprising a target housed in a container and a support base on which a semiconductor wafer is placed,
The apparatus for manufacturing a semiconductor device, wherein the support base has means for making the temperature of the outer peripheral part higher than the temperature of the central part of the support base.