JP2007049126A - 半導体ウエハ上の局所性不良を検出するテスト方法及びこれを用いるテストシステム - Google Patents

Abstract

【課題】半導体チップを有するウエハのテスト方法及びそのテストシステムを開示する。
【解決手段】このテスト方法はウエハが欠陥性のウエハ（ｄｅｆｅｃｔｉｖｅ ｗａｆｅｒ）であるか、または非欠陥性のウエハであるかを判断する方法として、前記判断は空間的に係るグループの濾過された不良チップをベースとする。前記空間的に係るグループは前記ウエハ上の局所性の不良に対応し欠陥指数値（ｄｅｆｅｃｔ ｉｎｄｅｘ ｖａｌｕｅ）を算出するのに用いられる。
【選択図】図１Ｂ

Description

本発明は、ウエハ上の半導体チップをテストする方法及びシステムに関し、特に、ウエハ上の半導体チップの局所性不良を識別するためのテスト方法及びこれを用いるテストシステム（Ｔｅｓｔｉｎｇ ｍｅｔｈｏｄ ｄｅｔｅｃｔｉｎｇ ｌｏｃａｌｉｚｅｄ ｆａｉｌｕｒｅ ｏｎ ａ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗａｆｅｒ ａｎｄ ｔｅｓｔ ｓｙｓｔｅｍ ｕｓｅｄ ｔｈｅｒｅｉｎ）に関するものである。

すべての半導体素子の主な要素は半導体物質のダイ（ｄｉｅ）上に形成された集積回路である。前記ダイは通常的に半導体“チップ（ｃｈｉｐ）”と呼ばれる。半導体チップはウエハ上で数多く製造される。ウエハは研磨された薄いシリコン物質からなる。一方、ウエハはシリコン以外の他の物質でも製造されることもできる。

半導体チップの製造による商業性は最も競争的であり、歩留まり（すなわち、ウエハ上に製造される半導体チップの総数量のうち実際に動作する半導体チップの百分率）は商業性を考慮した場合に重要な要素となる。歩留まりの増加または減少は収益性と不良間の差として見なされる。よって、半導体チップの設計、製造及びテストのあらゆる側面は窮極的に製造の歩留まりを増加させることに焦点が合わせられる。

さらに複雑化した半導体チップの歩留まりを改善することは容易ではない。現在の半導体チップは非常に複雑な手順で行われる互いに異なる工程を有してウエハ上で製造される。このような複雑な手順によって行われる工程は写真工程、エッチング工程、拡散工程、イオン注入工程及び薄膜蒸着工程などのような多様な技術が含まれる。このように多くの工程を用いてウエハ上に極めて小さい構成要素及び領域が形成される。これらの構成要素及び領域は極端に狭い製造工程の許容限界を有する。実際、半導体チップの集積度が去る数十年にかけて持続的に増加することによって、製造工程と係る工程余裕度はますます減少している。

製造工程の複雑性及びそれに対応する工程上にエラーとなる可能性が高くなったため、半導体チップは製造工程のうち多くの段階において精緻にテストされなければならない。このような多くのテストは半導体チップがウエハ上に製作された直後に（すなわち、前記各半導体チップがウエハから互いに分離する前に）前記半導体チップに対して実施される。このようなテストは一般的に“ウエハレベルテスト”と呼ばれる。

前記半導体チップがウエハから分離し完成された半導体素子を形成するためにパッケージされると更なるテストが進行される。半導体素子のパッケージ及びそれに対応する“パッケージレベルテスト”は特定対象、すなわち第３の会社によって実行される。すなわち、半導体チップの製造業者は半導体チップのパッケージ工程及びそれと係るパッケージレベルテストに直接参加しないこともある。理想的には、半導体製造業者から渡されるすべての半導体チップは良好なチップ（ｇｏｏｄ ｃｈｉｐ）とすることができる。したがって、ウエハレベルテストは窮極的に完成された半導体素子を生産する一連の製造過程において重要な部分と言える。

さらに、半導体チップの製造業者は製造工程を経るウエハの歩留まり測定及び歩留まり傾向を理解しなければならない。第１世代の半導体チップが７０％〜８０％よりも低い歩留まりを示すということは一般的なことである。精緻なテスト、細密な分析及び微細な工程変化によって半導体チップの業者は９９％以上の歩留まりを期待することができる。

歩留まりを改善するために製造業者が用いられる重要な分析手段としていわゆる“ウエハマップ（Ｗａｆｅｒ ｍａｐ）”というものを挙げられる。ウエハマップは半導体チップ上で実行される、少なくとも一種類の電気的テストによって不良チップ（ＦＣ）から良好なチップ（ＧＣ）を識別できるようにする。図５、図１１及び図１２は次に論議される例示的なウエハマップである。

製造効率性の関心は複数のウエハがバッチ（ｂａｔｃｈ）単位、またはロット（ｌｏｔ）単位で処理されるシステムに集中されている。通常、ウエハレベルテストは増加されたり減少された歩留まりをもたらす製造工程の偏差を感知及び評価するためにロット（ｌｏｔ）ごとに実行される。一ロット内の各ウエハに欠陥性（すなわち、収容できない低い歩留まりを示すことを意味する。）があると判定れたら、具体的な不良分析が実施される。このような具体的な不良分析はコストの増加及び時間の消耗をもたらすが、歩留まりの改善のためには必須的なことである。よって、製造業者は最も有用な不良分析のために限られた品質管理資源を効率的な方法で適用しようとする。

一ロット内のウエハに対する不良基準を決定するということは非常に重要なことである。一般的に前記ウエハは歩留まりを判断基準として用いて欠陥性ウエハであるかを判断する。すなわち、従来の技術によると、目標歩留まり（ｔａｒｇｅｔ ｙｉｅｌｄ）よりも低い歩留まりを示す半導体ウエハが欠陥のウエハとして見なされることができる。したがって、前記ウエハのうち第１ウエハが特定歩留まりより高い歩留まりを示す場合でも、前記第１ウエハは局所性不良チップ（ｌｏｃａｌｉｚｅｄ ｆａｉｌｅｄ ｃｈｉｐｓ）を有することができる。一方、前記測定されたウエハのうち第２ウエハは前記特定歩留まりより低い歩留まりを示すが、ウエハ全体にかけて均一に分布された不良チップを有することができる。この場合、前記歩留まりを改善するためには前記第２ウエハよりは、むしろ前記第１ウエハが欠陥性ウエハとして見なされることが必要とされ得る。これは、前記局所性不良チップと係る工程の欠陥が前記歩留まり低下に直接的に影響を与えることができるからである。

一方、前記不良チップの位置はウエハマップによって提供することができる。しかし、前記ウエハマップのみを用いて前記局所性不良チップがウエハ内に存在するかの可否を正確に決定することは難しい。これは、前記ウエハマップのみを用いて前記局所性不良チップの判断基準を決めにくいからである。

結果的に、上述の従来技術においては、歩留まりを改善するために効率的な不良分析を実施するのには限界があるといえる。

さらに、従来技術では、ウエハマップ及び歩留まりデータは一連のウエハ（例えば、一ロットを構成する複数のウエハ）上のあらゆるチップを、ウエハテスタを用いて連続的に測定した後に提供される。これでは、ウエハのそれぞれに対する不良分析をリアルタイムで（ｉｎｒｅａｌ ｔｉｍｅ）実施することは不可能である。

工程欠陥を光学的機構（ｏｐｔｉｃａｌ ｔｏｏｌ）を用いてリアルタイムで検出する装置及び方法が特許文献１に“リアルタイム欠陥ソース確認（ｒｅａｌｔｉｍｅ ｄｅｆｅｃｔ ｓｏｕｒｃｅ ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）”という名称でソメクら（Ｓｏｍｅｋｈ ｅｔ ａｌ．）によって開示されている。しかしながら、ソメクらによれば、ウエハ内に局所的に存在する局所性工程の欠陥を判断することが難しい。
米国特許第６、７６３、１３０Ｂ１号明細書

本発明が解決しようとする技術的課題は、効率的な不良分析のために局所性不良モードを有する欠陥性ウエハを検出することができるテスト方法を提供することにある。

本発明が解決しようとする他の技術的課題は、効率的な不良分析のために局所性不良モードを有する欠陥性ウエハを検出するテストシステムを提供することにある。

本発明の実施形態は、製造工程が終了した一ロット内における多数のウエハから欠陥性ウエハを分類するための改善された不良分析を提供する。本発明の実施形態に係る不良分析基準は単に目標歩留まりにのみ限定されるものでない。むしろ、本発明の実施形態はウエハ上での局所性不良を識別することができる。さらに、本発明の実施形態はロット単位よりはむしろウエハ単位ごとに不良情報を提供する。これによって、一ロット内のウエハそれぞれに対する不良分析をリアルタイムで実施することができる。

本発明の一実施形態によると、半導体チップを含むウエハをテストする方法が提供される。前記ウエハテスト方法は前記ウエハの不良半導体チップを示すウエハマップを生成することを含む。前記ウエハマップから濾過された不良半導体チップを示す濾過されたウエハマップを生成する。前記濾過されたウエハマップからウエハ欠陥指数を算出する。前記ウエハ欠陥指数は上限線とで比較される。

本発明の一実施形態において、前記ウエハ欠陥指数と前記上限線との間の比較結果に基づいて前記ウエハが欠陥性であるか、または非欠陥性であるかを判断することができ、前記ウエハが欠陥性の場合前記ウエハは不良分析することができる。

他の実施形態において、前記ウエハマップを生成することは前記半導体チップに対する電気的テストを行ってテストデータを生成することと、前記テストデータに基づいて前記半導体チップのそれぞれが不良半導体チップであるか否かを判断することを含むことができる。さらに、前記ウエハマップを生成することは前記テストデータからデータファイルを形成することをさらに含むことができる。この場合、前記ウエハマップは前記データファイルから形成することができる。さらに、前記ウエハマップを生成することはモニタによって識別可能なデータを示すグラフィックファイルを生成することをさらに含むことができる。

さらに他の実施形態において、前記濾過されたウエハマップは前記ウエハマップに所定の大きさを有する空間フィルタを適用することによって生成することができる。前記空間フィルタは“ｎ×ｍ”個のマトリックスセルを含むことができ、前記セルのそれぞれは加重係数を有することができる。前記ウエハマップは前記ウエハ上での前記半導体チップの配列と係るレイアウトマトリックスを限定する。この場合、前記濾過されたウエハマップを生成することは前記レイアウトマトリックスの前記セルにそれぞれ相応する前記半導体チップと係るテストデータ値を用いて前記空間フィルタを前記各半導体チップに適用することを含むことができる。前記空間フィルタを１つの半導体チップに適用することは、前記１つの半導体チップに対する濾過された値（ｆｉｌｔｅｒｅｄ ｖａｌｕｅ）を計算することと、前記計算によって濾過された値を基準フィルタ値（ｒｅｆｅｒｅｎｃｅ ｆｉｌｔｅｒｅｄ ｖａｌｕｅ）と比較することと、前記比較結果に基づいて前記１つの半導体チップが濾過された不良チップであるか否かを決定することを含むことができる。前記濾過された値を計算することは前記空間フィルタの前記セルの加重係数をそれぞれ前記セルに相応する前記半導体チップのテストデータ値と掛けて前記半導体チップにそれぞれ対応する加重された掛け算値（ｗｅｉｇｈｔｅｄ ｐｒｏｄｕｃｔ ｖａｌｕｅｓ）を算出することと、前記加重された掛け算値を加えてこれらの合計を求めることと、前記加重された掛け算値の合計を前記空間フィルタの大きさで割ることを含むことができる。前記加重係数のそれぞれは単位値を有することができ、前記テストデータ値のそれぞれは単一ビットの２進データ値（ａ ｓｉｎｇｌｅ ｂｉｔ ｂｉｎａｒｙ ｄａｔａ ｖａｌｕｅ）を有することができる。また、前記基準フィルタ値は０．５とすることができる。前記濾過されたウエハマップを生成することはモニタによって識別できるデータを示すグラフィックファイルを生成することをさらに含むことができる。

さらに他の実施形態において、前記濾過されたウエハマップから前記ウエハ欠陥指数値を算出することは、前記濾過された不良半導体チップで構成され固有の値を有する少なくとも１つのグループを定義することと、前記少なくとも１つのグループ値を用いて前記ウエハ欠陥指数値を算出することを含むことができる。前記少なくとも１つのグループ値を用いて前記ウエハ欠陥指数値を算出することは前記グループ値の二乗値（ｓｑｕａｒｅｓ）を算出することと、前記二乗値の合計の平方根（ｓｑｕａｒｅ ｒｏｏｔ）を求めることと、前記平方根を前記ウエハ上の前記半導体チップの全体数で割ることを含むことができる。

さらに他の実施形態において、前記上限線は前記ウエハ上の前記半導体チップと類似の半導体チップをテストして得られた実際のテストデータを用いて決めることができる。前記上限線は前記実際のテスタデータの統計的モデルまたは数学的表現を用いて決められることができる。

本発明の他の様態によると、ウエハが欠陥性であるか否かを判断する方法は前記ウエハ上の濾過された不良半導体チップで構成された少なくとも１つの空間的グループを定義することを含む。前記少なくとも１つの空間的グループと係ってウエハ欠陥指数値を計算し、前記ウエハの欠陥指数値を上限線と比較する。

本発明の一実施形態において、前記少なくとも１つの空間的グループを定義することは、前記ウエハ上の不良半導体チップを表示するテストデータからウエハマップを生成することと、前記ウエハマップに空間フィルタを適用して濾過されたウエハマップを生成することと、前記濾過されたウエハマップ上の濾過された不良半導体チップを少なくとも１つのグループにグルーピングすることを含むことができる。前記ウエハテスト方法は、一ロット内のウエハそれぞれに対して順次に適用することができ、前記ウエハテスト方法は前記ウエハマップ及び前記濾過されたウエハマップからグラフィックファイルを生成することをさらに含むことができる。前記各グラフィックファイルは前記一ロット内のウエハをテストするうちに前記各ウエハのテストデータをモニタによってリアルタイムで表示することができる。前記ウエハマップを生成することは、前記半導体チップに電気的テストを進行して前記テストデータを生成することと、前記テストデータからデータファイルを生成することと、前記データファイルから前記ウエハマップを生成することと、前記テストデータに基づいて前記半導体チップのそれぞれが不良半導体チップであるか否かを判断することを含むことができる。

他の実施形態において、前記ウエハ欠陥指数値と前記上限線間の比較結果に基づいて前記ウエハが欠陥性であることと判断された場合に前記ウエハは不良として分析される。

さらに他の実施形態において、前記空間フィルタは“ｎ×ｍ”形態のマトリックスを構成するセルを含むことができ、前記セルのそれぞれは加重係数（ｗｅｉｇｈｔｉｎｇ ｃｏｅｆｆｉｃｉｅｎｔ）を有することができる。前記ウエハマップは前記ウエハ上での前記半導体チップの配列と係るレイアウトマトリックスを限定することと、前記濾過されたウエハマップを生成することは前記レイアウトマトリックスの前記セルにそれぞれ相応する前記半導体チップと係るテストデータ値を用いて前記空間フィルタを前記各半導体チップに適用することを含むことができる。

さらに他の実施形態において、前記空間フィルタを１つの半導体チップに適用することは、前記１つの半導体チップに対する濾過された値を計算することと、前記計算の濾過された値を基準フィルタ値と比較することと、前記比較結果に基づいて前記１つの半導体チップが濾過された不良チップであるか否かを決定することを含むことができる。前記濾過された値を計算することは、前記空間フィルタの前記セルの加重係数をそれぞれ前記セルに相応する前記半導体チップのテストデータ値と掛けて前記半導体チップにそれぞれ対応する加重された掛け算値を算出することと、前記加重された掛け算値を加えてこれらの合計を求めることと、前記加重された掛け算値の合計を前記空間フィルタの大きさで割ることを含むことができる。前記加重係数のそれぞれは単位値を有することができ、前記テストデータ値のそれぞれは単一ビットの２進データ値を有することができる。また、前記基準フィルタ値は０．５とすることができる。

さらに他の実施形態において、前記上限線は前記ウエハ上の前記半導体チップと類似の半導体チップをテストして得られた実際のテストデータを用いて決めることができる。前記上限線は前記実際のテスタデータの統計的モデルまたは数学的表現を用いて決められることができる。

本発明のさらに他の様態によると、ウエハをテストするテストシステムが提供される。前記テストシステムは前記ウエハ上に形成された半導体チップに対する電気的テストを実行して前記電気的テストに相応するテストデータを生成させるウエハテスタ及び前記テストデータをデータファイルとしてデータベースに保存する制御器を含む。前記制御器は前記データベースと共に少なくとも１つのソフトウェアモジュールを実行させる。前記少なくとも１つのソフトウェアモジュールは、前記テストデータから前記半導体チップのうち不良半導体チップを表示するウエハマップを生成することと、前記ウエハマップから濾過された不良半導体チップを表示する濾過されたウエハマップを生成することと、前記濾過された不良半導体チップで構成される少なくとも１つの空間的グループを限定することと、前記少なくとも１つの空間的グループと係るウエハ欠陥指数値を算出することと、前記ウエハ欠陥指数値を上限線と比較することのうち、少なくともいずれか１つを実行する。

本発明の一実施形態において、前記制御器によって動作するモニタをさらに含むことができる。前記モニタは前記ウエハマップ及び前記濾過されたウエハマップをリアルタイムで、そしてグラフの形態で表示することができる。前記モニタは前記ウエハ欠陥指数値と前記上限線間の比較結果に基づいて前記ウエハが欠陥性であるかに対することを表示する機能をさらに含むことができる。

他の実施形態において、前記ウエハテスタは複数のウエハテスタを含むことができる。前記複数のウエハテスタのそれぞれは前記ウエハに対し互いに異なる電気的テスト項目を測定することができる。

さらに他の実施形態において、前記少なくとも１つのソフトウェアモジュールは前記データベース内に保存することができる。また、前記少なくとも１つのソフトウェアモジュールは前記制御器で実行される運営システム（ｏｐｅｒａｔｉｎｇ ｓｙｓｔｅｍ）によって動作することができる。

さらに他の実施形態において、前記制御器は前記テストシステムの作業者の介入なしに前記少なくとも１つのソフトウェアを動作させるため自動化されたテスト命令語を実行することができる。

本発明によれば、ウエハの歩留まりに依存せず空間フィルタを用いてウエハの欠陥指数を算出する。よって、ウエハ内の局所性不良モードを効率的に検出することができる。また、ウエハのそれぞれの電気的測定がウエハテスタによって終了される度に前記ウエハ欠陥指数が算出される。したがって、すべてのウエハに対してリアルタイムで不良分析を行うことができる。

以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。

本発明の第１実施形態は、図１Ａ及び図１Ｂに示す工程フローチャートと係って説明される。この工程フローチャートは従来のテスト方法と係る短所を解決する一ロット内のウエハをテストする例示的な方法を示している。特に、この方法は個々のウエハ上の局所性不良を検出してウエハのそれぞれに対する不良分析をリアルタイムで（ｉｎｒｅａｌ ｔｉｍｅ）実行されることを提供する。

図１Ａを参照すると、本実施形態による方法はテストされる製品種類を選択することから始まる（段階３１）。製品種類は少なくとも１つの特定半導体チップ設計に該当するものである。半導体チップにおける多くの他の種類及び／またはバージョン（ｖｅｒｓｉｏｎｓ）は一般的な製造装置を用いて製作することができる。製品の種類を選択する段階（３１）は、自動化されたテスト装置を用いて選択された製品種類と係る一連のテスト項目をメモリから引き出せることができる。次に、自動化されたテスト制御器が前記一連のテスト項目にしたがってテスト装置をターンオン及び／または構成することができる。一方、製品種類を選択する段階（３１）はウエハテスト装置上での特定ウエハに対するテストを実行しなければならない作業者に一連の命令語を提供することができる。ここで、前記“特定ウエハ”は、テストデータが得られたウエハまたはテストされるウエハをただ一ロット内での他のウエハから区別するために用いられる用語である。

テストすべき製品種類を選択した後に空間フィルタ（ｓｐａｔｉａｌ ｆｉｌｔｅｒ）を限定する（段階３３）。前記空間フィルタは、前記特定ウエハ上での相対的な位置による半導体チップを連関させる幾何学的なパターンまたは数学的な関連性を提供することができる。前記空間フィルタは多くの他の形態を有することができる。しかし、図２に示された例においては２次元の（例えば、行及び列）マトリックス状の空間フィルタを提示する。２次元のマトリックスを選択することは個々の半導体チップがウエハ上に行（ｒｏｗｓ）及び列（ｃｏｌｕｍｎｓ）にしたがって２次元的に配列できるように製造されるので便利である。

２次元のマトリックスが空間フィルタとして提供されると、前記空間フィルタは“ｎ”個の行及び“ｍ”個の列を含むように示されることができる。よって、前記空間フィルタの大きさは前記行及び列の倍（ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）として示されることができる。例えば、図２に示された予期的空間フィルタ（ＳＦ）は３個の行及び３個の列を含み、“９”に該当する大きさを有する。さらに、前記マトリックス内の各セル（すなわち、行及び列の各交差点、または図２のＣ１〜Ｃ９）は加重係数（ｗｅｉｇｈｔｉｎｇ ｃｏｅｆｆｉｃｉｅｎｔ）を割り当てられることができる。前記加重係数は前記空間フィルタの加重値を限定する。

一実施形態において、空間フィルタを限定する段階３３は前記空間フィルタの大きさ及び加重値を限定することを含む。後述するように、大きさ及び加重値によって適切に限定された空間フィルタは加重フィルタ（すなわち、低域空間フィルタ；ｌｏｗ−ｐａｓｓ ｓｐａｔｉａｌ ｆｉｌｔｅｒ）の役割をする。しかし、前記空間フィルタの大きさ及び加重値は、テストされられる製品の種類及びウエハと係って区別される不良モードによって変化することができる。特に、テスト方法によって区別される局所性不良の大きさ（最小及び／または最大）は空間フィルタの定義によって決定することができる。

製品の種類及び識別されるべき不良モードを考慮した場合、適切な大きさ及び加重値を有する空間フィルタは類似の半導体チップ上において進行された過去のテスト結果から得られた経験的なデータと係って定義することができる。空間フィルタを構成する各セルの加重係数及び空間フィルタの大きさは、潜在的な局所性不良と係ってテスト方法の明確性に影響を与えられる。

一応、空間フィルタが定義されると、本発明によるテスト方法は目標欠陥指数値ＤＩに対する上限線ＵＣＬを決定する。前記欠陥指数値はウエハの電気的／機能的テストから得られたテストデータから算出された値である（段階４７参照）。前記上限線ＵＣＬは、特定ウエハが欠陥性ウエハであるか、または非欠陥性ウエハであるかを判断するための基準である。特定ウエハに対して算出された欠陥指数値ＤＩが設定された上限線ＵＣＬよりも大きい場合、前記特定ウエハは不良分析されるべきウエハに該当する。一般的にウエハに対する前記上限線ＵＣＬは、ウエハ上に形成された半導体素子の持続的な生産とともに増加する。すなわち、さらに高い歩留まりを予測するためには上限線ＵＣＬも増加させねばならない。

定義された空間フィルタ及び設定された上限線とともに特定ウエハを選択してテストする（段階３５）。前記特定ウエハの選択は前記特定ウエハと係るビン番号（ｂｉｎ ｎｕｍｂｅｒ）または識別ラベル（ｌａｂｅｌ）を用いて１つのウエハロットから自動的に行うことができる。このようなウエハの選択後に前記特定ウエハはテストされる（段階３７）。

前記特定ウエハは少なくとも一種類の電気的及び／または機能的テストプログラムを用いて測定することができる。例えば、回路の開放／短絡（ｏｐｅｎ／ｓｈｏｒｔ）テストのような直流テスト（ＤＣ ｔｅｓｔ）が進行される。さらに、またはこれとは別途に、交流テスト（ＡＣ ｔｅｓｔ）が進行される。前記交流テストは特定機能、マルチテスト（ｍａｒｃｈ ｔｅｓｔ）及び／またはチェッカーボードテスト（ｃｈｅｃｋｅｒ ｂｏａｒｄ ｔｅｓｔ）を含むことができる。各半導体チップは一連の電気的テスト中に１つのテスト項目に対して決められた範囲内の許容された値を示す良好なチップに該当する一方、他の１つのテスト項目に対しては決められた範囲を脱する不良チップに該当することができる。１つのウエハ上において行われるそれぞれの電気的テストに対する結果は前記ウエハ上の各半導体チップと係ってメモリ（すなわち、データベース）内に保存することができる。このようなテスト結果の保存は、一ロット内の多数のウエハが他のテストステーションに移動されて他のウエハテスタによって測定される前に、１つのウエハテスタ上で最もよく測定されるので重要である。すなわち、テストデータは一ロット内の多数のウエハのうち、各ウエハに対して、そして特定ウエハ上で行われる一連のテスト項目のうち、各テスト項目に対してウエハ識別番号及びテストビン番号（ｂｉｎ ｎｕｍｂｅｒ）によって選別されなければならない。

テストデータは特定ウエハと係った少なくとも１つのデータファイル内に記録されることができる（段階３９）。テストデータは、テスト判定基準と係って各テスト項目別、または累積されたテスト項目に対して各半導体チップを良好なチップ、または不良チップに分類するのに用いられる。一応、テストデータがデータファイル内に保存されるとウエハマップが生成される（段階４１）。

“ウエハマップ”は特定ウエハ上の半導体チップに対する品質（すなわち、良品または不良品）だけでなくこれと係るデータを表記する空間的なグラフを意味する用語である。よって、ウエハマップは作業者が肉眼で確認することができるグラフのデータファイルとすることができる。一方、ウエハマップは、単純に特定ウエハ上の半導体チップに対する品質を設定する、データファイル内に保存されたデータを意味することができる。また、“ウエハマップに空間フィルタを適用する”という表現は、空間フィルタ内に含まれた加重係数がウエハマップの基礎となるデータに数学的に適用される少なくとも１つの工程を内包する。

例示的なウエハマップＷＭの一部が図３に示されている。前記ウエハマップは四角形状、すなわち第１ないし第６行及び第１ないし第５列で構成される２次元の平面マトリックス６０として表現される。個々の半導体チップは平面マトリックス６０によって定義された各セルＣ１１〜Ｃ６５内に形成される。平面マトリックス６０も特定ウエハ上の仮想チップ（ｖｉｒｔｕａｌ ｃｈｉｐｓ；例えば、セルＣ１１、Ｃ１２、Ｃ２１、Ｃ３１を占めるウエハの端部内に形成された非動作のチップ領域）を定義する。仮想チップを表記する理由は、平面マトリックスが四角形であるのに対してそれに相応するウエハは円形であるからである。図３を参照すると、マトリックス６０内において、良好なチップはテストデータ値“１”として表示され、不良チップ（斜線で示したチップ）はテストデータ値“０”として表示される。

上述したように、ウエハマップはマクロテスト（ｍａｃｒｏ−ｔｅｓｔ）または１つの特定テスト項目に基づいて生成することができる（段階４１）。マクロテストに基づいて生成されたウエハマップにおいて、良好なチップ（ｇｏｏｄ ｃｈｉｐ）は一連のテスト項目に対するすべての許容基準を満足させる半導体チップを意味し、不良チップ（ｆａｉｌｅｄ ｃｈｉｐ）は一連のテスト項目のうち、少なくとも１つのテスト項目に対する許容基準を脱する半導体チップを意味する。しかし、良好なチップ及び不良チップにおける表記は１つの特定テスト項目に対するウエハマップまたは一連のテスト項目に対するウエハマップ上に表示することができる。

上述のウエハマップは濾過されたウエハマップＦＷＭに変換される（段階４３）。例えば、図３に示された前記ウエハマップＷＭは図２を参照して説明された空間フィルタＳＦを用いて図４の濾過されたウエハマップＦＷＭに変換することができる。

前記濾過されたウエハマップは、ウエハマップに定義された空間フィルタを適用することによって生成される。一実施形態において、ウエハマップに空間フィルタを適用することは空間フィルタマトリックス内の加重係数にレイアウトマトリックス内の半導体チップと係るテストデータ値を１対１で掛けることによって達成することができる。すなわち、本発明の一実施形態において半導体チップはレイアウトマトリックス６０によるウエハ上に配列される。前記レイアウトマトリックス６０はウエハ上の半導体チップと空間的に対応する適切な限定内容（例えば、幾何学的な形態または数学的な関連性）を有することができる。所定の大きさ及び加重値を有する空間フィルタはレイアウトマトリックス６０上にチップ単位で適用できるようにレイアウトマトリックス６０側面で定義することができる。

一例として、９個のセルを有し各セルに割り当てられた加重係数が“１．０”である３×３形態の空間フィルタを仮定する。続いて、レイアウトマトリックス６０の第１セル（すなわち、セルＣ１１）を始めとして、前記空間フィルタがレイアウトマトリックスの各セルに順次に適用される。前記空間フィルタを適用する間、特定セルに隣接した多数のセルが空間フィルタによってウエハマップ上に置かれる。前記セルの加重値及び前記セルに対応する半導体チップのテストデータ値は前記特定セルに対する濾過された値Ｐを決定するための数学式に適用される。半導体チップのそれぞれに対するテストデータ値は前記半導体チップのテスト結果から得られる。一例として、良好なチップ及び不良チップを表示する例示的なテストデータ値として“１”及び“０”が用いられる。

図３のレイアウトマトリックス内のセルＣ４３に対する例示的な空間マトリックスはセルＣ３２、Ｃ３３、Ｃ３４、Ｃ４２、Ｃ４３、Ｃ４４、Ｃ５２、Ｃ５３及びＣ５４を含むことができる。前記レイアウトマトリックスによってウエハ上で識別される半導体チップと係るテストデータ値はそれぞれ前記半導体チップに相応する空間フィルタのセルの加重係数と掛けられ、このような掛け算の結果から前記セルＣ４３に対する濾過された値（ｆｉｌｔｅｒｅｄ ｖａｌｕｅ）Ｐを算出する。

レイアウトマトリックス内の各セルに対する濾過された値Ｐは多様な数式を用いて算出することができる。例えば、前記濾過された値Ｐを計算するのにあって、次の数式１が用いられる。

ここで、“ｊ”は空間フィルタマトリックスによって定義されるレイアウトマトリックス内の各セルの位置であり、“Ｓ”は前記レイアウトマトリックス内のセルに相応する半導体チップと係るテストデータ値（例えば、“１”または“０”）であり、“Ｗ”は半導体チップに相応する空間フィルタマトリックスのセルに割り当てられた加重係数である。また、“ｍ”及び“ｎ”はそれぞれ空間フィルタマトリックスの行及び列の個数である。

図３に示されたレイアウトマトリックス内のセルＣ４３に適用される空間フィルタが３×３形態を有し空間フィルタの加重係数Ｗが“１．０”の単位値を有するものと仮定した場合、前記セルＣ４３の濾過された値Ｐは０．３３である。濾過されたチップの不良可否を判定するための基準フィルタ値（ｒｅｆｅｒｅｎｃｅ ｆｉｌｔｅｒｅｄ ｖａｌｕｅ）Ｐｒｅｆを０．５として決定する場合、前記セルＣ４３は図４の濾過されたウエハマップ内で濾過された不良チップ（ｆｉｌｔｅｒｅｄ ｆａｉｌｅｄ ｃｈｉｐ）として分類される。上述の手続きは、図４に示された部分レイアウトマトリックスと係るあらゆる実際の半導体チップに対する不良可否を判定するのに採用される算出方式の一例である。

前記基準フィルタ値Ｐｒｅｆとして０．５を採用することは一例であり、所望の濾過効果が違う場合に前記基準フィルタ値Ｐｒｅｆは０．５以外の他の値を有することもある。

上述の例において、前記空間フィルタがセルＣ２２に適用される場合、前記空間フィルタはいくつかの仮想チップ（ｖｉｒｔｕａｌ ｃｈｉｐｓ；すなわち、Ｃ１１、Ｃ１２、Ｃ２１及びＣ３１）上に置かれることがある。これに関して、これら仮想チップはセルＣ２２に対する濾過された値を計算するために良好なチップ（ｇｏｏｄ ｃｈｉｐ）に相応するデータ値を有することによって仮定することができる。

図５Ａ及び図５Ｂは上述の例と類似のテスト方法を用いてウエハマップ７０から生成され濾過されたウエハマップ７１を比較して示した図である。ウエハマップ７０内に分布された多数の不良チップＦＣが適切な加重値を有する空間フィルタを介して濾過されることによって、特定ウエハ上の前記ウエハマップ７０は前記不良チップＦＣの分布とは非常に相異なる分布を示す多様な群集形態の濾過された不良チップＦＦＣからなる濾過されたウエハマップ７１に変換される。これら濾過された不良チップＦＦＣの群集は特定ウエハに適用された工程と係って少なくとも１つの局所性不良を現わすことができる。

図１Ａのフローチャート（ｆｌｏｗ ｃｈａｒｔ）を再び参照すると、前記濾過されたウエハマップ７１が段階４５で生成した後に、前記濾過されたウエハマップ７１内の濾過された不良チップＦＦＣのグルーピングが進行される（段階４５）。前記グルーピングはテストシステムの作業者とともに、またはテストシステムの作業者なしに進行される視覚的なマッピング（ｍａｐｐｉｎｇ）に係る算出及び／またはデータ処理に係る算出に該当することができる。

図６は図５Ｂの濾過された不良チップをさらに示す図であり、前記濾過された不良チップから構成される４個の互いに異なるグループを示している。前記グループのそれぞれは大きさを有する。すなわち、第１及び第４グループＧ１、Ｇ４はそれぞれ隔離された１つの単一チップを有し、第２及び第３グループＧ２、Ｇ３はそれぞれ１３３個のチップ及び５個のチップを有する。よって、前記第１及び第４グループＧ１、Ｇ４のそれぞれは“１”という大きさを有し、前記第２及び第３グループＧ２、Ｇ３はそれぞれ“１３３”及び“５”という大きさを有する。前記グループの大きさは前記グループに与えられる固有の値として見なされる。

次に図１Ｂを参照すると、段階４５で濾過された不良チップをグルーピングした後に、欠陥指数値ＤＩが特定ウエハに対して算出される（段階４７）。前記欠陥指数値を計算するのにあって適切なグループ加重数式（ｇｒｏｕｐ ｗｅｉｇｈｔｉｎｇ ｅｑｕａｔｉｏｎ）が用いられることができる。局所性不良が製造工程の管理側面においてその他の多くの不良モードよりさらに重要であると見なされる場合もあるので、前記ウエハ欠陥指数値（すなわち、欠陥性ウエハ及び非欠陥性ウエハを窮極的に差別化させるために用いられる値）を算出するのに用いられる数式はウエハ上の濾過された不良チップから構成されるグループの大きさに対する重要性を適切に強調しなければならない。したがって、ウエハ全体にかけて濾過された不良チップが均一に分布した場合はこれに相応する欠陥指数値は相対的に低くなる。しかし、濾過された不良チップが局所的に群集され分布した場合、欠陥指数値は相対的に高くなる。

例えば、次の数式２が欠陥指数値ＤＩを算出するのに用いられることができる。

ここで、“Ｔ”は特定ウエハ上の半導体チップの全体数量であり、“Ａ１”は第１グループの大きさ（すなわち、Ｇ１＝１）であり、“Ａ２”は第２グループの大きさ（すなわち、Ｇ２＝１３３）であり、“Ａｋ”は最後のグループの大きさ（すなわち、Ｇ４＝１）である。図６に示す濾過された不良チップのグルーピングに前記数式２を適用すると、前記特定ウエハに対して２０．６の欠陥指数値が得られる。

図１Ｂを再び参照すると、前記算出された欠陥指数値ＤＩは予め決まられた上限線値ＵＣＬと比較される（段階４９）。もし特定ウエハに対する前記算出された欠陥指数値ＤＩが前記上限線ＵＣＬよりも大きければ、前記特定ウエハは不良分析段階に送られる（段階５１）。そうでなければ、図１Ａ及び図１Ｂのフローチャートによるテスト方法を実行するテストシステムは前記特定ウエハが一ロット内で最後のウエハであるか否かを判断する（段階５３）。もし前記特定ウエハが最後のウエハなら、前記テスト方法は終わる。しかし、前記特定ウエハが最後のウエハでないなら次のウエハが選択され（段階５５）、前記次のウエハに図１Ａの段階３７から始まる一連のテストが適用される。

前記上限線ＵＣＬを決定する段階は、全体の測定されるウエハから受け入れることができない局所性不良を有する欠陥性ウエハを区別するのにあって非常に重要である。図７及び図８は、適切な上限線ＵＣＬを選択するのに用いられる１つの例示的なグラフである。半導体業者において利用可能である実験データが用いられるということは本発明の実施において非常に重要なことである。

実験データは、図７に示すような度数分布図（ｈｉｓｔｏｇｒａｍ）と一致することができる。個別的な欠陥指数値ＤＩが発生頻度数Ｆと係って度数分布図上に示されることができる。図８はウエハ欠陥指数値ＤＩによるベータ確率ＰＢを示す一般的なベータ確率分布図であり、前記ベータ確率分布図は図７の度数分布図から算出されるベータ（β）及びアルファ（α）を用いて作成される。前記ベータ（β）及びアルファ（α）はそれぞれ次の数式３及び数式４を用いて得られる。

ここで、“Ｘ”は図７の度数分布図から算出された標準平均（ｓｔａｎｄａｒｄ ｍｅａｎ）であり、“σ”は図７の度数分布図から算出された標準偏差（ｓｔａｎｄａｒｄ ｄｅｖｉａｔｉｏｎ）である。

図８のベータ確率分布図は、適切な上限線ＵＣＬを決定するために製造工程の条件、量産歩留まりの期待値、品質管理事項などと係って統計的に評価することができる。

一ロット内のウエハをテストする上述の方法は、マイクロプロセッサによって自動的に制御されるテストステーションのような通常的に用いられるテスト装置またはユーザーの要請によって開発されたテストシステム上で実行することができる。図９は、本発明の実施形態によるテスト方法を進行するのに採用されるテストシステムの一例を示す概略的なブロックダイヤグラムである。

図９を参照すると、テストシステム２０は少なくとも１つのウエハテスタ１９またはウエハテストステーションと接続されて動作する。ウエハテスタ１９は特定ウエハ上で電気的テストを行うために採用される装置またはシステムとすることができる。多数の互いに異なるウエハテスタは特定ウエハに対する一連の電気的テスト項目を測定するためによく用いられる。例えば、前記ウエハテスタのうち第１ウエハテスタは前記特定ウエハに対する一連のテスト項目のうち第１テスト項目を測定するのに用いられることができ、前記ウエハテスタのうち第２ウエハテスタは前記特定ウエハに対する一連のテスト項目のうち第２テスト項目を測定するのに用いられることができる。一般的な制御バスライン２１がテストシステム制御器３とウエハテスタ１９と間の有／無線通信、またはネットワーク通信のために設置することができる。

特定ウエハの半導体チップのそれぞれに対してウエハテスタ１９から測定されるテストデータが制御器３によって該当するデータベース１内に保存されることができる。データベース１は他の形態を取ることができるが、典型的に不揮発性メモリを含むハードウェアを具備することができる。通常のデータベースソフトウェアはデータベース１内にデータを記録したりデータベース１内の保存されたデータをアクセスする（ａｃｃｅｓｓ）ために用いられることができる。さらに、データベース１はまたテスト装置制御プログラム、テストシステム動作指示事項、及び／またはテストデータ及びこれと係るデータ構造を保存することができる。

制御器３は通常のレジスタ（ｒｅｇｉｓｔｅｒ）５に接続されてウィンドウ（Ｗｉｎｄｏｗ）またはリナックス（Ｌｉｎｕｘ）のような運営システム（ｏｐｅｒａｔｉｎｇｓｙｓｔｅｍ）プログラムを実行する通常のマイクロプロセッサまたはマイクロコントローラとすることができる。一実施形態において、テストシステム２０は通常の個人用コンピュータ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）上で実行することができる。制御器３はまたテストシステム２０内にモニタ（すなわち、液晶ディスプレイ（ＬＣＤ）またはブラウン管（ＣＲＴ））１７及び／またはマウス（ｍｏｕｓｅ）またはキーボード（図示せず）のような通常の周辺装置に接続することができる。このような周辺装置及び／またはモニタ１７を介してテストシステム作業者はテストシステム２０との通信を実行することができる。

図９に示したテストシステム２０は、前記制御器３によって運営される５個の例示的なソフトウェアモジュールとともに動作することができる。これらのソフトウェアモジュールはウエハマップ生成器７、濾過されたマップ生成器９、グルーピングされたマップ生成器１１、欠陥指数値ＤＩ生成器１３及び欠陥指数比較器１５を含むことができる。前記制御器３と各ソフトウェアモジュールとの間にデータ通信２２がなされる。前記データ通信２２はハードウェア（すなわち、前記制御器３をデータベース１のようなメモリに接続させるデータ／アドレス／制御信号線）及び／またはソフトウェア方式を用いて実行することができる。前記例示的なモジュールは図１Ａ及び図１Ｂに示されたテスト方法の実行を例にして説明する。

図１Ａ、図１Ｂ及び図９を参照すると、前記テストシステム２０の動作を始めるために、テストシステム作業者はテストを実施する製品を選択する（段階３１）。このような選択はモニタ１７上に表示されるメニューを用いて実行することができる。また、テストシステム作業者はテストシステム２０の一部として提供されるマウスのような周辺器機を用いて適切な空間フィルタ及びここに対応する上限線を決定することができる（段階３３）。続いて、テストする特定ウエハを選択する（段階３５）。制御器３はウエハテスタ１９及び／または自動化されたウエハ伝送システムの動作を制御するのに用いられる。続いて、ウエハテスタ１９は前記特定ウエハに対する少なくとも１つのテスト項目を測定し（段階３７）、テストデータを制御器３に送る。前記テストデータはデータベース１内でそれに該当するデータファイルを生成する（段階３９）。

前記制御器３はウエハマップ生成器７がデータベース１内のデータファイルを用いてウエハマップを生成するように制御する（段階４１）。一実施形態において、前記ウエハマップはモニタ１７上に識別可能なデータを示すグラフィックファイルとともに生成することができる。よって、前記ウエハマップはテストシステム作業者が肉眼で確認できるようにモニタ１７を介して表示される。

一応、ウエハマップが生成されると、制御器３は濾過されたマップ生成器９が前記ウエハマップと係った少なくとも１つのデータファイルを用いて濾過されたマップ（すなわち、濾過されたウエハマップ）を生成するように制御する（段階４３）。前記濾過されたウエハマップもモニタ１７上に識別可能なデータを示すグラフィックファイルとともに生成することができる。よって、前記濾過されたウエハマップもテストシステム作業者が肉眼で確認できるようにモニタ１７を介して表示される。前記濾過されたウエハマップが生成されると、制御器３はグルーピングされたマップ生成器（ｇｒｏｕｐｅｄ ｍａｐ ｇｅｎｅｒａｔｏｒ）１１が前記濾過されたウエハマップと係った少なくとも１つのデータファイルを用いて前記濾過されたウエハマップ内の濾過された不良チップ（ｆｉｌｔｅｒｅｄ ｆａｉｌｅｄ ｃｈｉｐｓ）を１つの群集または２個以上の群集にグルーピングするように制御する（段階４５）。

前記濾過された不良チップがグルーピングされると、前記制御器３は欠陥指数値生成器（ｄｅｆｅｃｔ ｉｎｄｅｘ ｖａｌｕｅ ｇｅｎｅｒａｔｏｒ）１３が前記グルーピングされた濾過された不良チップ（ｇｒｏｕｐｅｄ ｆｉｌｔｅｒｅｄ ｆａｉｌｅｄ ｃｈｉｐｓ）から算出されたデータを用いて前記特定ウエハに対する欠陥指数値ＤＩを計算するように制御する（段階４７）。前記欠陥指数値ＤＩが計算されると、前記制御器１３は欠陥指数比較器１５が前記計算された欠陥指数値ＤＩを予め設定された上限線と比較するように制御する（段階４９）。具体的には、前記制御器３は前記比較結果に基づいて前記特定ウエハが不良分析（段階５１）が要求される欠陥性ウエハであるかまたは不良分析（段階５１）が要求されない非欠陥性ウエハであるかを判断する（段階４９）。一例において、前記特定ウエハに対する不良分析の必要性または不用性はモニタ１７を介してテストシステム作業者が認識できるように表示することができる。

前記特定ウエハに対するテスト方法が終了した後、前記制御器３は前記特定ウエハが一テストロット内の最後のウエハであるか否かを判断する（段階５３）。前記特定ウエハが一ロット内の最後のウエハであれば前記テスト方法は終了する。しかし、前記特定ウエハが一ロット内の最後のウエハでなければ、次のウエハが選択され（段階５５）、前記選択されたウエハに対して上述の一連のテスト段階が順次に実施される。

上述の実施形態によるウエハテスト方法及び／またはテストシステムは作業者を必ず要求するものではない。すなわち、前記制御器はテストシステム作業者の介入なしに前記ソフトウェアモジュールの少なくとも１つを動作させるための自動化されたテスト命令語を実行させることができる。その結果、本発明によるウエハテスト方法の少なくとも１つの段階は作業者の支援なく自動的で実行することができる。同様に、本発明によるテストシステムは作業者の支援なく自動的に動作することができる。

図１０及び図１１は本発明の実施形態を適用するために採用された実際のウエハマップである。図１０及び図１１において、埋め込まれた四角形（ｆｉｌｌｅｄ ｓｑｕａｒｅｓ）は不良チップＦＣを現わし、空の四角形（ｅｍｐｔｙ ｓｑｕａｒｅｓ）は良好なチップＧＣを現わす。図１０のウエハマップの第１ウエハは９５．５７％の歩留まりを示し、図１１のウエハマップの第２ウエハは９４．７９％の歩留まりを示している。この場合、９５％の歩留まりを目標歩留まりとして採用する従来の欠陥性ウエハ検出方法によれば、前記第１ウエハは非欠陥性ウエハとして分類され、前記第２ウエハは欠陥性ウエハとして分類される。しかし、図１０及び図１１のウエハマップに本発明の実施形態を適用すると、図１０及び図１１のウエハマップはそれぞれ図１２及び図１３の濾過されたウエハマップに変換させることができる。この場合、本発明の実施形態に用いられた空間フィルタは“３×３”の大きさ、“１”の加重値及び“０．５”の基準フィルタ値を有するように設定された。図１２及び図１３において、埋め込まれた四角形は濾過された不良チップＦＦＣを現わす。

また、図１２の濾過されたウエハマップから算出されたウエハ欠陥指数値は“０．５１”であって、図１３の濾過されたウエハマップから算出されたウエハ欠陥指数値は“０．０８”であった。よって、０．５の目標欠陥指数（すなわち、上限線）を採用する場合、前記第１ウエハは欠陥性ウエハとして分類され、前記第２ウエハは非欠陥性ウエハとして分類される。

本発明の実施形態に係る１つの例示的なテスト方法を説明するフローチャートである。 本発明の実施形態に係る１つの例示的なテスト方法を説明するフローチャートである。 ２次元のｎ×ｍマトリックス状の空間フィルタを示す図である。 レイアウトマトリックス内での不良チップから良好なチップを識別するウエハマップ（ＷＭ）の一部を示す図である。 図３のウエハマップから得られたものとして濾過されたウエハマップ（ＦＷＭ）の一部を示す図である。 例示的なウエハマップである。 図５Ａのウエハマップから得られた濾過されたウエハマップである。 濾過されたウエハマップから濾過された不良チップのグループを定義する方法を説明するマップである。 本発明の実施形態に有用な欠陥指数の上限線を決めるために用いられるヒストグラムである。 図７のヒストグラムデータから得られたベータ確率分布図である。 本発明の実施形態に係るテスト方法を行うのに採用されるテストシステムのハードウェア及びソフトウェア構成要素を示す概略的なダイヤグラムである。 互いに異なる歩留まりを示しながら類似の半導体チップを有するウエハマップを示す図である。 互いに異なる歩留まりを示しながら類似の半導体チップを有するウエハマップを示す図である。 図１０のウエハマップから得られた濾過されたウエハマップである。 図１１のウエハマップから得られた濾過されたウエハマップである。

符号の説明

１ データベース
２ データ通信
３ テストシステム制御器
５ レジスタ
７ ウエハマップ生成器
９ 濾過されたマップ生成器
１１ グルーピングされたマップ生成器
１３ 欠陥指数値生成器
１５ 欠陥指数比較器
１７ モニタ
１９ ウエハテスタ
２０ テストシステム
２１ 制御バスライン

Claims (34)

1. 半導体チップを有するウエハをテストする方法において、前記方法は、
   前記ウエハの不良半導体チップを示すウエハマップを生成する段階と、
   前記ウエハマップから濾過された不良半導体チップを示す濾過されたウエハマップを生成する段階と、
   前記濾過されたウエハマップからウエハ欠陥指数値を算出する段階と、
   前記ウエハ欠陥指数値を上限線と比較する段階と、
   を含むことを特徴とするウエハテスト方法。
2. 前記ウエハ欠陥指数値と前記上限線間の比較に基づいて前記ウエハが欠陥性であるかまたは非欠陥性であるかを判断する段階と、
   前記ウエハが欠陥性の場合に前記ウエハを不良分析する段階と、
   をさらに含むことを特徴とする請求項１記載のウエハテスト方法。
3. 前記ウエハマップを生成することは、
   前記半導体チップに対する電気的テストを行ってテストデータを生成する段階と、
   前記テストデータに基づいて前記半導体チップのそれぞれが不良半導体チップであるか否かを判断する段階と、
   を含むことを特徴とする請求項１記載のウエハテスト方法。
4. 前記ウエハマップを生成する段階は、前記テストデータからデータファイルを形成する段階をさらに含み、前記ウエハマップは前記データファイルから形成されることを特徴とする請求項３記載のウエハテスト方法。
5. 前記ウエハマップを生成する段階は、モニタによって識別可能なデータを示すグラフィックファイルを生成する段階をさらに含むことを特徴とする請求項４記載のウエハテスト方法。
6. 前記濾過されたウエハマップは、前記ウエハマップに所定の大きさを有する空間フィルタを適用することによって生成されることを特徴とする請求項１記載のウエハテスト方法。
7. 前記空間フィルタは“ｎ×ｍ”個のマトリックスセルを含み、前記セルのそれぞれは加重係数を有することを特徴とする請求項６記載のウエハテスト方法。
8. 前記ウエハマップは、前記ウエハ上での前記半導体チップの配列と係るレイアウトマトリックスを限定する段階と、
   前記濾過されたウエハマップを生成することは前記レイアウトマトリックスの前記セルにそれぞれ相応する前記半導体チップと係るテストデータ値を用いて前記空間フィルタを前記各半導体チップに適用する段階と、
   を含むことを特徴とする請求項７記載のウエハテスト方法。
9. 前記空間フィルタを１つの半導体チップに適用する段階は
   前記１つの半導体チップに対する濾過された値を計算する段階と、
   前記計算された濾過された値を基準フィルタ値と比較する段階と、
   前記比較結果に基づいて前記１つの半導体チップが濾過された不良チップであるか否かを決定する段階と、
   を含むことを特徴とする請求項８記載のウエハテスト方法。
10. 前記濾過された値を計算する段階は、
    前記空間フィルタの前記セルの加重係数をそれぞれ前記セルに相応する前記半導体チップのテストデータ値に掛けて前記半導体チップにそれぞれ対応する加重された掛け算値を算出する段階と、
    前記加重された掛け算値を加えてこれらの合計を求める段階と、
    前記加重された掛け算値の合計を前記空間フィルタの大きさで割る段階と、
    を含むことを特徴とする請求項９記載のウエハテスト方法。
11. 前記加重係数のそれぞれは単位値を有し、前記テストデータ値のそれぞれは単一ビットの２進データ値を有し、前記基準フィルタ値は０．５であることを特徴とする請求項１０記載のウエハテスト方法。
12. 前記濾過されたウエハマップを生成する段階は、モニタによって識別可能なデータを示すグラフィックファイルを生成する段階をさらに含むことを特徴とする請求項６記載のウエハテスト方法。
13. 前記濾過されたウエハマップから前記ウエハ欠陥指数値を算出する段階は、
    前記濾過された不良半導体チップで構成される少なくとも１つのグループを定義し、前記少なくとも１つのグループは固有の値を有する段階と、
    前記少なくとも１つのグループ値を用いて前記ウエハ欠陥指数値を算出する段階と、
    を含むことを特徴とする請求項１記載のウエハテスト方法。
14. 前記少なくとも１つのグループ値を用いて前記ウエハ欠陥指数値を算出する段階は、
    前記グループ値の二乗値を算出する段階と、
    前記二乗値の合計の平方根を求める段階と、
    前記平方根を前記ウエハ上の前記半導体チップの全体個数で割る段階と、
    を含むことを特徴とする請求項１３記載のウエハテスト方法。
15. 前記上限線は、前記ウエハ上の前記半導体チップと類似の半導体チップをテストして得られた実際のテストデータを用いて決めることを特徴とする請求項１記載のウエハテスト方法。
16. 前記上限線は、前記実際のテスタデータの統計的なモデルまたは数学的表現を用いて決められることを特徴とする請求項１５記載のウエハテスト方法。
17. ウエハが欠陥性であるか否かを判断する方法において、前記方法は、
    前記ウエハ上の濾過された不良半導体チップで構成された少なくとも１つの空間的グループを定義する段階と、
    前記少なくとも１つの空間的グループと係ってウエハ欠陥指数値を計算する段階と、
    前記ウエハ欠陥指数値を上限線と比較する段階と、
    を含むことを特徴とするウエハテスト方法。
18. 前記少なくとも１つの空間的グループを定義する段階は、
    前記ウエハ上の不良半導体チップを表示するテストデータからウエハマップを生成する段階と、
    前記ウエハマップに空間フィルタを適用して濾過されたウエハマップを生成する段階と、
    前記濾過されたウエハマップ上の濾過された不良半導体チップを少なくとも１つのグループにグルーピングする段階と、
    を含むことを特徴とする請求項１７記載のウエハテスト方法。
19. 前記ウエハテスト方法は、一ロット内のウエハのそれぞれに対して順次に適用され、
    前記ウエハテスト方法は、前記ウエハマップ及び前記濾過されたウエハマップからグラフィックファイルを生成する段階をさらに含み、前記各グラフィックファイルは前記一ロット内のウエハをテストする間に前記各ウエハのテストデータをモニタでリアルタイムで示すことを特徴とする請求項１８記載のウエハテスト方法。
20. 前記ウエハ欠陥指数値と前記上限線間の比較結果に基づいて前記ウエハが欠陥性であるものと判断した場合に前記ウエハを不良分析する段階をさらに含むことを特徴とする請求項１７記載のウエハテスト方法。
21. 前記ウエハマップを生成する段階は、
    前記半導体チップに電気的テストを行って前記テストデータを生成する段階と、
    前記テストデータからデータファイルを生成する段階と、
    前記データファイルから前記ウエハマップを生成する段階と、
    前記テストデータに基づいて前記半導体チップのそれぞれが不良半導体チップであるか否かを判断する段階と、
    を含むことを特徴とする請求項１８記載のウエハテスト方法。
22. 前記空間フィルタは、“ｎ×ｍ”形態のマトリックスを構成するセルを含み、前記セルのそれぞれは加重係数を有することを特徴とする請求項１８記載のウエハテスト方法。
23. 前記ウエハマップは、前記ウエハ上での前記半導体チップの配列と係るレイアウトマトリックスを限定し、
    前記濾過されたウエハマップを生成する段階は、前記レイアウトマトリックスの前記セルにそれぞれ相応する前記半導体チップと係るテストデータ値を用いて前記空間フィルタを前記各半導体チップに適用する段階を含むことを特徴とする請求項２２記載のウエハテスト方法。
24. 前記空間フィルタを１つの半導体チップに適用する段階は、
    前記１つの半導体チップに対する濾過された値を計算する段階と、
    前記計算され濾過された値を基準フィルタ値と比較する段階と、
    前記比較結果に基づいて前記１つの半導体チップが濾過された不良チップであるか否かを決定する段階と、
    を含むことを特徴とする請求項２３記載のウエハテスト方法。
25. 前記濾過された値を計算する段階は、
    前記空間フィルタの前記セルの加重係数をそれぞれ前記セルに相応する前記半導体チップのテストデータ値に掛けて前記半導体チップにそれぞれ対応する加重された掛け算値を算出する段階と、
    前記加重された掛け算値を加えてこれらの合計を求める段階と、
    前記加重された掛け算値の合計を前記空間フィルタの大きさで割る段階と、
    を含むことを特徴とする請求項２４記載のウエハテスト方法。
26. 前記加重係数のそれぞれは単位値を有し、前記テストデータ値のそれぞれは単一ビットの２進データ値を有し、前記基準フィルタ値は０．５であることを特徴とする請求項２５記載のウエハテスト方法。
27. 前記上限線は、前記ウエハ上の前記半導体チップと類似の半導体チップをテストして得られた実際のテストデータを用いて決めることを特徴とする請求項１７記載のウエハテスト方法。
28. 前記上限線は、前記実際のテスタデータの統計的なモデルまたは数学的表現を用いて決められることを特徴とする請求項２７記載のウエハテスト方法。
29. ウエハ上に形成された半導体チップに対する電気的テストを実行し、前記電気的テストに相応するテストデータを生成するウエハテスタと、
    前記テストデータをデータファイルとしてデータベースに保存する制御器を含み、
    前記制御器は、前記データベースとともに前記テストデータから前記半導体チップのうち不良半導体チップを表示するウエハマップを生成し、前記ウエハマップから濾過された不良半導体チップを表示する濾過されたウエハマップを生成し、前記濾過された不良半導体チップで構成される少なくとも１つの空間的グループを限定し、前記少なくとも１つの空間的グループと係るウエハ欠陥指数値を算出し、前記ウエハ欠陥指数値を上限線と比較する少なくとも１つのソフトウェアモジュールを実行させることを特徴とするテストシステム。
30. 前記制御器によって動作するモニタをさらに含み、前記モニタは前記ウエハマップ及び前記濾過されたウエハマップをリアルタイムで、そしてグラフ状で示すことを特徴とする請求項２９記載のテストシステム。
31. 前記モニタは、前記ウエハ欠陥指数値と前記上限線間の比較結果に基づいて前記ウエハが欠陥性であるかに対する表示を示す機能をさらに含むことを特徴とする請求項３０記載のテストシステム。
32. 前記ウエハテスタは複数のウエハテスタを含み、前記複数のウエハテスタのそれぞれは前記ウエハに対し互いに異なる電気的テスト項目を測定することを特徴とする請求項２９記載のテストシステム。
33. 前記少なくとも１つのソフトウェアモジュールは、前記データベース内に保存され、前記制御器で実行される運営システムによって動作することを特徴とする請求項２９記載のテストシステム。
34. 前記制御器は、前記テストシステムの作業者の介入なく前記少なくとも１つのソフトウェアを動作させるための自動化されたテスト命令語を実行することを特徴とする請求項２９記載のテストシステム。