JP2007027645A - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP2007027645A JP2007027645A JP2005211547A JP2005211547A JP2007027645A JP 2007027645 A JP2007027645 A JP 2007027645A JP 2005211547 A JP2005211547 A JP 2005211547A JP 2005211547 A JP2005211547 A JP 2005211547A JP 2007027645 A JP2007027645 A JP 2007027645A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor device
- inner lead
- bonding wire
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
本発明は、半導体装置に関し、特に、スモールアウトラインパッケージ(SOP:Small Outline Package)等の小型サイズで、かつ、長方形型のパッケージの両方の長辺に、外部入出力用のリードを並べた半導体装置に適用して有効な技術である。 The present invention relates to a semiconductor device, and more particularly, a semiconductor device having a small size such as a small outline package (SOP) and a lead for external input / output arranged on both long sides of a rectangular package. It is an effective technology when applied to.
リードフレーム型パッケージとして、対向する2辺から複数のリードがそれぞれ突出するスモールアウトラインパッケージ(SOP:Small Outline Package)がある。近年、半導体装置の動作高速化に伴い、リードフレームの材料として、鉄を58%、ニッケルを42%含有する42アロイ合金より電気抵抗の低い銅が使用され、このリードフレームの一部と半導体チップ(以降、単にチップと記す)とが樹脂で封止されている。 As a lead frame type package, there is a small outline package (SOP) in which a plurality of leads protrude from two opposing sides. In recent years, as the operation speed of semiconductor devices has increased, copper having a lower electric resistance than 42 alloy alloys containing 58% iron and 42% nickel has been used as a lead frame material. (Hereinafter simply referred to as a chip) is sealed with resin.
しかしながら、リードフレームと樹脂との密着力は、チップと樹脂との密着力よりも低い。また、銅をリードフレームの材料として使用した場合、樹脂と銅との熱膨張係数差が、42アロイ合金をリードフレームの材料として使用した場合よりも大きくなり、リードフレームと樹脂との界面で剥離が生じ易くなる。この結果、温度サイクル試験時にて、銅から成るリードフレームと樹脂との間の熱膨張係数差によるストレス(熱ストレス)が増大し、チップの複数の電極と複数のリードフレームとを電気的に接続する複数のワイヤが、リードフレーム側の接続部において断線する問題が生じる。 However, the adhesion between the lead frame and the resin is lower than the adhesion between the chip and the resin. Also, when copper is used as the lead frame material, the difference in thermal expansion coefficient between the resin and copper is greater than when 42 alloy alloy is used as the lead frame material, and peeling occurs at the interface between the lead frame and the resin. Is likely to occur. As a result, during the temperature cycle test, the stress (thermal stress) due to the difference in thermal expansion coefficient between the lead frame made of copper and the resin increases, and the multiple electrodes of the chip and the multiple lead frames are electrically connected. There arises a problem that the plurality of wires to be disconnected are disconnected at the connection portion on the lead frame side.
特公平8−21662号公報(特許文献1)には、リードフレームにおいてリードを固定するためのアンカーホールを形成し、さらにAlまたはAl2O3めっきを施すことにより、リードフレームとモールド封止用樹脂との密着性を向上し、パッケージの耐湿性を向上することができる技術が開示されている。
近年では、環境汚染問題対策として、封止用樹脂材に使用されている難燃剤であるブロム(Br)を廃止した環境対策レジン(グリーンレジン)が適用されてきている。ブロム(Br)に代わる難燃性手法として、シリカ系のフィラーをレジンに多く注入することで難燃性を確保することができる。しかしながら、フィラー自体は粘性を持たないため、レジンのフィラー含有量を増大させると、Pdめっきとの密着性が低くなる。すなわち、難燃剤を廃止した樹脂とリードフレームとの密着力は難燃剤を使用した樹脂とリードフレームとの密着力よりも低くなる。これにより、樹脂とリードフレームとの界面において剥離が生じ易くなり、チップの複数の電極と複数のリードとを電気的に接続した複数のワイヤが断線してしまうことになる。 In recent years, an environmental countermeasure resin (green resin) in which bromide (Br), which is a flame retardant used in a sealing resin material, is abolished has been applied as a countermeasure against environmental pollution problems. As a flame retardant technique replacing bromo (Br), flame retardance can be ensured by injecting a large amount of silica filler into the resin. However, since the filler itself has no viscosity, if the resin filler content is increased, the adhesion with the Pd plating is lowered. That is, the adhesion between the resin that has eliminated the flame retardant and the lead frame is lower than the adhesion between the resin that uses the flame retardant and the lead frame. As a result, peeling easily occurs at the interface between the resin and the lead frame, and the plurality of wires electrically connecting the plurality of electrodes and the plurality of leads of the chip are disconnected.
上記特許文献1に開示された技術によれば、リードフレームとモールド封止用樹脂との密着性を向上することはできる。しかしながら、樹脂と銅との熱膨張係数差に起因して発生する応力がリードフレームと接続するワイヤに作用し、ワイヤが断線してしまう虞があることについては考慮されていない。
According to the technique disclosed in
本発明の目的は、リードフレーム型パッケージにおいて、リードフレームと接続されたワイヤの断線を防ぐことのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of preventing disconnection of a wire connected to a lead frame in a lead frame type package.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明による半導体装置は、
(a)タブと、
(b)前記タブの周囲に配置された複数のリードを有するリードフレームと、
(c)前記複数のリードと前記半導体チップの前記複数の電極とをそれぞれ電気的に接続する複数のワイヤと、
(d)前記タブ、前記複数のリードの一部、前記半導体チップおよび前記複数のワイヤを封止する樹脂体とを有し、
前記複数のリードは、第1リードおよび貫通孔を有する第2リードを含む。
A semiconductor device according to the present invention includes:
(A) a tab;
(B) a lead frame having a plurality of leads disposed around the tab;
(C) a plurality of wires that respectively electrically connect the plurality of leads and the plurality of electrodes of the semiconductor chip;
(D) having a resin body that seals the tab, a part of the plurality of leads, the semiconductor chip, and the plurality of wires;
The plurality of leads include a first lead and a second lead having a through hole.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
すなわち、リードフレーム型パッケージにおいて、リードフレームと接続されたワイヤの破断を防ぐことができる。 That is, in the lead frame type package, breakage of the wire connected to the lead frame can be prevented.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。 Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
また、本実施の形態を説明するための全図においては、各部材の構成をわかりやすくするために、平面図であってもハッチングを付す場合がある。 Further, in all the drawings for explaining the present embodiment, hatching may be given even in a plan view for easy understanding of the configuration of each member.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(実施の形態1)
本実施の形態の半導体装置は、リードフレームを用いて製造した樹脂封止型の半導体パッケージである。この本実施の形態1の半導体装置について、図1〜図11を用いて製造工程に沿って説明する。
(Embodiment 1)
The semiconductor device of the present embodiment is a resin-encapsulated semiconductor package manufactured using a lead frame. The semiconductor device according to the first embodiment will be described along the manufacturing process with reference to FIGS.
まず、図1に示すように、リードフレーム1を用意する。このリードフレーム1は、一端がタブ3と離間して対向するように配置され他端がフレーム枠4と接続するリード2A、2Bと、チップを搭載するためのタブ3と、一端がフレーム枠4と接続し他端がタブ3と接続してタブ3をフレーム枠4に保持または支持する吊りリード5とを有している。また、リード2A、2Bは、最終的にパッケージ内に配置されるインナーリード(第2リード)2Cと、パッケージ外に配置されるアウターリード(第1リード)2Dとから形成され、後の工程でインナーリード2Cとチップとの間にボンディングワイヤが接続されることによってチップと電気的に接続される。詳しくは後述するが、リード2Aのインナーリード2Cは、リード2Bのインナーリード2Cよりも長く形成されている。リードフレーム1は、たとえばCu(銅)またはCu合金を主成分とする導電材料から形成されており、たとえばCuまたはCu合金を主成分とする金属板をエッチング加工したエッチングフレームや打ち抜き加工(プレス加工)したスタンピングフレーム(プレスフレーム)などを用いることができる。また、リードフレーム1の表面全面には、めっき法により予めPd(パラジウム)膜が形成されている。リードフレーム1の表面にこのようなPd膜が形成されていることにより、後の工程でインナーリード2Cに接続されるボンディングワイヤとそのインナーリード2Cとの接続強度を向上することができる。また、リード2Aにおけるインナーリード2Cの先端近くには、インナーリード2Cの表裏を貫通する貫通孔6が形成されている。この貫通孔6は、リードフレーム1を成形する際のエッチング加工や打ち抜き加工によって同時に形成することができる。
First, as shown in FIG. 1, a
次に、図2および図3に示すように、リードフレーム1のタブ3上に搭載するチップ7を用意する。チップ7は、たとえば単結晶シリコンなどからなる半導体基板(以降、単に基板と記す)に種々の半導体素子および半導体集積回路等を形成した後、必要に応じて基板の裏面を研削してから、ダイシングなどにより基板を各チップ7に分離することによって形成したものである。また、チップ7の表面には、複数の電極(ボンディングパッド)8が形成されている。電極8は、チップ7に形成された半導体素子または半導体集積回路に電気的に接続されている。
Next, as shown in FIGS. 2 and 3, a
続いて、リードフレーム1のタブ3上に上記チップ7をダイボンディングする。なお、図3は、図2中のA−A線に沿った断面を図示している。このダイボンディング工程では、リードフレーム1のタブ3上にチップ7を接合材9を介して接着(接合)する。接合材9には、たとえばAg(銀)ペーストなどを用いることができ、熱硬化型エポキシ樹脂のような熱硬化性樹脂を含有する銀ペースト(接合材9)を介してタブ3上にチップ7を配置し、加熱により銀ペースト(接合材9)を硬化することで、チップ7をタブ3上に接着し、マウントすることができる。銀ペースト(接合材9)の加熱処理時の温度および時間は、約250℃で2分程度とすることを例示できる。このようにして、チップ7がタブ3上に搭載(マウント)される。
Subsequently, the
次に、図4および図5に示すように、チップ7の表面の複数の電極8とリードフレーム1の複数のリード2A、2Bのインナーリード2Cの上面とを複数のボンディングワイヤ10を介してそれぞれ電気的に接続する。
Next, as shown in FIGS. 4 and 5, the plurality of electrodes 8 on the surface of the
ボンディングワイヤ10のワイヤボンディングを行う際には、ボンディングワイヤ10の接続強度を高めるために、ヒートステージ上にリードフレーム1を搭載した状態でワイヤボンディング予定領域であるインナーリード2Cとチップ7の電極8近傍領域とを、ワイヤボンディングに適した所定の温度に加熱してから、電極8とインナーリード2Cとの間をボンディングワイヤ10を介して電気的に接続することが好ましい。たとえば、タブ3およびリード2A、2Bを加熱しながら、ワイヤボンディングを行う。本実施の形態1において、この時の加熱温度および加熱時間は、それぞれ200℃〜250℃程度および30秒〜3分程度とすることを例示できる。また、ワイヤボンディング工程では、先に接続する側(チップ7の電極8とボンディングワイヤ10を接続)を1stボンディング、後に接続する側(インナーリード2Cとボンディングワイヤ10を接続)を2ndボンディングとしており、本実施の形態1ではチップ7の電極8とボンディングワイヤ10の接続を1stボンディング、インナーリード2Cとボンディングワイヤ10の接続を2ndボンディングとした、正ボンディング方式を採用している。
When wire bonding of the
次に、図6および図7に示すように、モールド工程により、封止用樹脂(樹脂体)11を用いてチップ7およびボンディングワイヤ10を封止する。このモールド工程では、リード2A、2Bのインナーリード2C、タブ3および吊りリード5も封止用樹脂11によって封止される。
Next, as shown in FIGS. 6 and 7, the
本実施の形態1においては、上記封止用樹脂11としてグリーンレジンを用いる。このグリーンレジンとは、難燃剤となるBr(臭素)およびP(リン)を廃止し、代わりにシリカからなるフィラーの量を増加して燃え難くしたものである。本実施の形態1では、封止用樹脂11中のフィラー量を80重量%程度とすることを例示できる。このようなグリーンレジンを封止用樹脂11として用いた場合には、フィラーの粘性が低いことから、封止用樹脂11と表面にPd膜が形成されているインナーリード2Cとの密着性が低下する。また、フィラー量を増加したことにより、封止用樹脂11の熱膨張係数が増加し、その熱膨張係数はCuを主成分とするリードフレーム1からシリコンを主成分とするチップ7へ近づく。そのため、熱変動によって封止用樹脂11とインナーリード2Cとの界面で剥離が発生しやすくなり、互いの相対的位置がずれてしまう際のストレスがボンディングワイヤ10とインナーリード2Cとの接続点およびその近くのボンディングワイヤ10に作用することになる。
In the first embodiment, a green resin is used as the sealing
ところで、本実施の形態1の半導体装置である半導体パッケージは、製造後において半導体パッケージの温度に対する信頼性を保証するための試験を行う。この試験としては、まず、半導体パッケージを実装する際のリフロー処理時の温度下で半導体パッケージが破損しないことを確認する耐リフロー試験を行う。次いで、約−55℃、常温(約25℃)および約150℃の各温度下にそれぞれ約30分、約15分および約30分置くことを1サイクルとした温度サイクル性試験を約1000サイクル行う。ここで、図8は、貫通孔6が形成されていないリードフレーム1のリード2A付近を拡大して示したものであり、ハッチングを付した部分がインナーリード2Cである。上記したように、熱変動によって封止用樹脂11とインナーリード2Cとの界面では剥離が発生しやすくなっている。封止用樹脂11とインナーリード2Cとの剥離が発生すると、その後の温度サイクル試験にて互いの熱膨張係数差に起因するストレスが、リード2Aのインナーリード2Cの先端付近の領域にて、ボンディングワイヤ10とインナーリード2Cとの接続点およびその近くのボンディングワイヤ10に作用する。特に、リード2Aでは、インナーリード2Cが長くなることから、熱による膨張および収縮によって封止用樹脂11との間の相対的な位置が大きく変わり、そのストレスは強く作用する。そのため、リード2Aにおけるインナーリード2Cの先端付近の領域ILEでは、ストレスSが強く作用することによってボンディングワイヤ10が破断しやすくなる(図9参照)。
By the way, the semiconductor package which is the semiconductor device of the first embodiment is subjected to a test for guaranteeing the reliability of the semiconductor package with respect to the temperature after manufacture. As this test, first, a reflow resistance test is performed to confirm that the semiconductor package is not damaged under the temperature during the reflow process when the semiconductor package is mounted. Next, a temperature cycle test is performed for about 1000 cycles with one cycle of about 30 minutes, about 15 minutes, and about 30 minutes at temperatures of about −55 ° C., room temperature (about 25 ° C.), and about 150 ° C., respectively. . Here, FIG. 8 is an enlarged view of the vicinity of the
そこで、本実施の形態1では、リード2Aのインナーリード2Cの途中に前述した貫通孔6を設ける。また、この貫通孔6が形成された位置(第2部)において、インナーリード2Cの幅は他の部分(第1部)より広くなっており、この部分における貫通孔6の径はインナーリード2Cの幅の約75%以上とすることを例示できる。また、貫通孔6は、封止用樹脂11の端部よりボンディングワイヤ10とインナーリード2Cとの接続位置に近い位置に形成されている。それにより、インナーリード2Cの体積は減少し、熱によるインナーリード2Cの膨張および収縮は、インナーリード2Cの先端から貫通孔6までと、貫通孔6からアウターリード2Dまでの2つに分割されることになる。つまり、ボンディングワイヤ10に作用するストレスSは、インナーリード2Cの先端から貫通孔6までの膨張および収縮に起因するものだけに軽減することができる(図10参照)。その結果、リード2Aのインナーリード2Cに接続するボンディングワイヤ10に破断を発生し難くすることができる。すなわち、本実施の形態1の半導体パッケージの熱変化に対する信頼性を向上することができる。
Therefore, in the first embodiment, the aforementioned through
また、前述したように、封止用樹脂11としてグリーンレジンを用いたことにより、表面にPd膜が形成されたリードフレーム1の一部であるタブ3と封止用樹脂11との密着力は、チップ7と封止用樹脂11との密着力より低くなる。そこで、本実施の形態1においては、タブ3の面積をチップ7の面積より小さくしている(図2参照)。それにより、チップ7の裏面と封止用樹脂11との密着する領域を増加することができるので、上記耐リフロー試験や熱サイクル試験によってリードフレーム1および封止用樹脂11が膨張もしくは収縮をしても、封止用樹脂11が破損してしまう不具合を抑制することができる。また、タブ3を小さくしたことによって、タブ3自体の熱による膨張もしくは収縮を小さく抑制することができる。
Further, as described above, by using the green resin as the sealing
図6および図7を用いて説明したようなモールド工程後、封止用樹脂11に本実施の形態1の半導体パッケージの製品名およびロット番号等を印刷するマーキング処理を行う。次いで、リード2A、2Bをリードフレーム1から切り離し、成型して本実施の形態1の半導体パッケージを製造する(図11参照)。その後、選別工程によって良品として選別された半導体パッケージが製品として梱包され、出荷される。
After the molding process as described with reference to FIGS. 6 and 7, a marking process for printing the product name and lot number of the semiconductor package of the first embodiment on the sealing
(実施の形態2)
図12は、本実施の形態2の半導体パッケージの要部平面図であり、前記実施の形態1でも図示したリード2A付近を示したものである。また、図13は、図12中のB−B線に沿った断面を図示したものである。
(Embodiment 2)
FIG. 12 is a plan view of a main part of the semiconductor package of the second embodiment, and shows the vicinity of the
本実施の形態2の半導体パッケージは、前記実施の形態1の半導体パッケージとほぼ同様の構造を有する。また、図12および図13に示すように、本実施の形態2では、インナーリード2Cには、ボンディングワイヤ10の接続点およびその付近からなる領域2C1以外の領域2C2に対して予めハーフエッチング処理を施しておく。なお、図12中では、領域2C2はハッチングを付して示している。それにより、リード2Aにおいては、領域2C2におけるインナーリード2Cの体積が減少し、熱によるインナーリード2Cの膨張および収縮を領域2C1と領域2C2とで2分割することができるので、それによって発生するストレスSを、領域2C1と領域2C2とで2分割することができる。つまり、ボンディングワイヤ10に作用するストレスSは、領域2C1に発生するものだけに軽減することができる。その結果、リード2Aのインナーリード2Cに接続するボンディングワイヤ10に破断を発生し難くすることができる。すなわち、本実施の形態2の半導体パッケージの熱変化に対する信頼性を向上することができる。
The semiconductor package of the second embodiment has substantially the same structure as the semiconductor package of the first embodiment. As shown in FIGS. 12 and 13, in the second embodiment, the
上記のような本実施の形態2によっても、前記実施の形態1と同様の効果を得ることができる。 According to the second embodiment as described above, the same effect as in the first embodiment can be obtained.
(実施の形態3)
図14は、本実施の形態3の半導体パッケージの要部平面図であり、前記実施の形態1でも図示したリード2A付近を示したものである。
(Embodiment 3)
FIG. 14 is a plan view of an essential part of the semiconductor package of the third embodiment, and shows the vicinity of the
本実施の形態3の半導体パッケージは、前記実施の形態1の半導体パッケージとほぼ同様の構造を有する。また、図14に示すように、本実施の形態3では、前記実施の形態2で示した領域2C2(図12および図13参照)に複数の窪み6Aを設ける。これら窪み6Aの平面形状は、円形、楕円形、多角形およびこれらの混在したもの等を例示することができる。このような複数の窪み6Aを形成することによっても、前記実施の形態2と同様に、リード2Aにおいては、領域2C2におけるインナーリード2Cの体積が減少し、熱によるインナーリード2Cの膨張および収縮を領域2C1(図12および図13参照)と領域2C2とで2分割することができるので、それによって発生するストレスSを、領域2C1と領域2C2とで2分割することができる。つまり、ボンディングワイヤ10に作用するストレスSは、領域2C1に発生するものだけに軽減することができる。その結果、リード2Aのインナーリード2Cに接続するボンディングワイヤ10に破断を発生し難くすることができる。すなわち、本実施の形態3の半導体パッケージの熱変化に対する信頼性を向上することができる。
The semiconductor package of the third embodiment has substantially the same structure as the semiconductor package of the first embodiment. As shown in FIG. 14, in the third embodiment, a plurality of
上記のような本実施の形態2によっても、前記実施の形態1、2と同様の効果を得ることができる。 According to the second embodiment as described above, the same effect as in the first and second embodiments can be obtained.
(実施の形態4)
図15は、本実施の形態4の半導体パッケージの要部平面図であり、前記実施の形態1でも図示したリード2A付近を示したものである。
(Embodiment 4)
FIG. 15 is a plan view of a principal part of the semiconductor package of the fourth embodiment, and shows the vicinity of the
本実施の形態4の半導体パッケージは、前記実施の形態1の半導体パッケージとほぼ同様の構造を有する。また、図15に示すように、本実施の形態4では、前記実施の形態2で示した領域2C2(図12および図13参照)において、ハーフエッチング処理を施した領域2C3を1個所以上設ける。それにより、リード2Aにおいては、領域2C3におけるインナーリード2Cの体積が減少し、熱によるインナーリード2Cの膨張および収縮を領域2C3で分割することができるので、それによって発生するストレスSを、領域2C3で分割することができる。つまり、ボンディングワイヤ10に作用するストレスSは、領域2C1に発生するものだけに軽減することができる。その結果、リード2Aのインナーリード2Cに接続するボンディングワイヤ10に破断を発生し難くすることができる。すなわち、本実施の形態4の半導体パッケージの熱変化に対する信頼性を向上することができる。
The semiconductor package of the fourth embodiment has substantially the same structure as the semiconductor package of the first embodiment. As shown in FIG. 15, in the fourth embodiment, at least one region 2C3 subjected to the half etching process is provided in the region 2C2 (see FIGS. 12 and 13) shown in the second embodiment. Thereby, in the
上記のような本実施の形態4によっても、前記実施の形態1〜3と同様の効果を得ることができる。 According to the fourth embodiment as described above, the same effects as those of the first to third embodiments can be obtained.
(実施の形態5)
図16は、本実施の形態5の半導体パッケージの要部平面図であり、前記実施の形態1でも図示したリード2A付近を示したものである。
(Embodiment 5)
FIG. 16 is a plan view of an essential part of the semiconductor package of the fifth embodiment, and shows the vicinity of the
本実施の形態5の半導体パッケージは、前記実施の形態1の半導体パッケージとほぼ同様の構造を有する。また、図16に示すように、本実施の形態5では、リード2Aは平面でボンディングワイヤ10が接続するインナーリード2Cの先端を屈曲させた構造とする。それにより、熱によってインナーリード2Cが膨張もしくは収縮した場合でも、ボンディングワイヤ10を破断させるようなストレスSを生み出す膨張もしくは収縮は、その屈曲した部分のみだけに止めることが可能となる。つまり、ボンディングワイヤ10を破断させるようなストレスSを軽減することができる。その結果、リード2Aのインナーリード2Cに接続するボンディングワイヤ10に破断を発生し難くすることができる。すなわち、本実施の形態5の半導体パッケージの熱変化に対する信頼性を向上することができる。
The semiconductor package of the fifth embodiment has substantially the same structure as the semiconductor package of the first embodiment. Further, as shown in FIG. 16, in the fifth embodiment, the
上記のような本実施の形態5によっても、前記実施の形態1〜4と同様の効果を得ることができる。 According to the fifth embodiment as described above, the same effects as in the first to fourth embodiments can be obtained.
(実施の形態6)
図17および図18は、本実施の形態6の半導体パッケージの要部平面図である。
(Embodiment 6)
17 and 18 are plan views of relevant parts of the semiconductor package of the sixth embodiment.
本実施の形態6の半導体パッケージは、前記実施の形態1の半導体パッケージとほぼ同様の構造を有する。また、図17および図18に示すように、本実施の形態6では、リード2Aのインナーリード2Cは、ボンディングワイヤ10が接続する領域2C4で幅を狭くする。それにより、領域2C4では、インナーリード2Cの体積が減少し、熱によってインナーリード2Cが膨張もしくは収縮した場合でも、膨張量もしくは収縮量を減少することができる。つまり、ボンディングワイヤ10を破断させるようなストレスSを軽減することができる。その結果、リード2Aのインナーリード2Cに接続するボンディングワイヤ10に破断を発生し難くすることができる。すなわち、本実施の形態6の半導体パッケージの熱変化に対する信頼性を向上することができる。また、図17に示す平面パターンおよび図18に示す平面パターンのどちらでも同様の効果を得ることができる。
The semiconductor package of the sixth embodiment has substantially the same structure as the semiconductor package of the first embodiment. As shown in FIGS. 17 and 18, in the sixth embodiment, the
また、図19に示すように、図18に示したインナーリード2Cの平面パターンを形成し、幅の広い部分の角部の領域2C5にボンディングワイヤ10を接続してもよい。このような角部の領域2C5においても、熱によってインナーリード2Cが膨張もしくは収縮した場合でも、膨張量もしくは収縮量を減少することができる。つまり、ボンディングワイヤ10を破断させるようなストレスSを軽減することができる。
Further, as shown in FIG. 19, the planar pattern of the
上記のような本実施の形態6によっても、前記実施の形態1〜5と同様の効果を得ることができる。 According to the sixth embodiment as described above, the same effects as those of the first to fifth embodiments can be obtained.
(実施の形態7)
図20は、本実施の形態7の半導体パッケージの要部断面図である。
(Embodiment 7)
FIG. 20 is a fragmentary cross-sectional view of the semiconductor package of the seventh embodiment.
本実施の形態7の半導体パッケージは、前記実施の形態1の半導体パッケージとほぼ同様の構造を有する。また、図20に示すように、本実施の形態7では、リード2Aのインナーリード2Cに対しては、ボンディングワイヤ10が接続する領域2C4においてハーフエッチング処理を施しておく。それにより、リード2Aにおいては、領域2C4におけるインナーリード2Cの体積が減少し、熱によるインナーリード2Cの膨張および収縮を領域2C4で分割することができるので、それによって発生するストレスSを、領域2C4で分割することができる。つまり、ボンディングワイヤ10に作用するストレスSは、領域2C4に発生するものだけに軽減することができる。その結果、リード2Aのインナーリード2Cに接続するボンディングワイヤ10に破断を発生し難くすることができる。すなわち、本実施の形態7の半導体パッケージの熱変化に対する信頼性を向上することができる。
The semiconductor package of the seventh embodiment has substantially the same structure as the semiconductor package of the first embodiment. As shown in FIG. 20, in the seventh embodiment, the
また、図21に示すように、図20に示したような構造のリード2Aとチップ7(電極8)に対してボンディングワイヤ10を接続する際に、ボンディングイヤ10を先にリード2Aのインナーリード2C(領域2C4)に接続し、次いでチップ7(電極8)に接続するようにしてもよい。ボンディングイヤ10を先にリード2Aのインナーリード2C(領域2C4)に接続することにより、ボンディングワイヤ10のボール部10Aがリード2Aのインナーリード2Cと接続することになる。ボンディングワイヤ10のボール部10Aが接続される1stボンディング側は、2ndボンディング側に比べ、接触面をさらに大きくできるので、ボンディングワイヤ10のストレスSに対する耐性をさらに強化することができる。また、上記したワイヤが断線する問題は、封止用樹脂11とリードフレーム1との熱膨張係数差が大きいために発生する。これに対し、封止用樹脂11とチップ7との熱膨張係数差は封止用樹脂11とリードフレーム1との熱膨張係数差よりも小さいため、チップ7の電極8上に生じるストレスはリードフレーム1上に比べて低い。これにより、逆ボンディング方式を適用すれば、1stボンディング側よりもボンディング強度の低い2ndボンディングがチップ7の電極8側に施されるため、ワイヤの接続信頼性を向上することができる。すなわち、リード2Aのインナーリード2Cに接続するボンディングワイヤ10にさらに破断を発生し難くすることができる。
Further, as shown in FIG. 21, when the
上記のような本実施の形態7によっても、前記実施の形態1〜6と同様の効果を得ることができる。 According to the seventh embodiment as described above, the same effects as those of the first to sixth embodiments can be obtained.
(実施の形態8)
図22および図23は、本実施の形態8の半導体パッケージの要部断面図である。
(Embodiment 8)
22 and 23 are cross-sectional views of main parts of the semiconductor package of the eighth embodiment.
本実施の形態8の半導体パッケージは、前記実施の形態1の半導体パッケージとほぼ同様の構造を有する。また、図22および図23に示すように、本実施の形態8では、リード2Aは断面でボンディングワイヤ10が接続するインナーリード2Cの先端を屈曲させた構造とする。このようにインナーリード2Cの先端を屈曲させることにより、熱によってインナーリード2Cが膨張もしくは収縮した場合でも、アンカー効果によってその膨張量もしくは収縮量を小さくすることができる。つまり、インナーリード2Cに接続するボンディングワイヤ10を破断させるようなストレスを軽減することができる。その結果、リード2Aのインナーリード2Cに接続するボンディングワイヤ10に破断を発生し難くすることができる。すなわち、本実施の形態8の半導体パッケージの熱変化に対する信頼性を向上することができる。また、図22に示す断面パターンおよび図23に示す断面パターンのどちらでも同様の効果を得ることができる。
The semiconductor package of the eighth embodiment has substantially the same structure as the semiconductor package of the first embodiment. As shown in FIGS. 22 and 23, in the eighth embodiment, the
また、図24に示すように、図22に示したインナーリード2Cの断面パターンを形成し、屈曲したインナーリード2Cの先端にボンディングワイヤ10を接続してもよい。それにより、熱によってインナーリード2Cが膨張もしくは収縮した場合でも、ボンディングワイヤ10を破断させるようなストレスを生み出す膨張もしくは収縮は、その屈曲した部分のみだけに止めることが可能となる。つまり、ボンディングワイヤ10を破断させるようなストレスをさらに軽減することができる。
Further, as shown in FIG. 24, the cross-sectional pattern of the
上記のような本実施の形態8によっても、前記実施の形態1〜7と同様の効果を得ることができる。 According to the eighth embodiment as described above, the same effects as those of the first to seventh embodiments can be obtained.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
前記実施の形態では、予めリードフレームの表面全面にめっき法でPd膜を形成しておく場合について説明したが、リードフレームの表面全面にPd膜を形成する代わりに、全面Pdめっきを施す代わりに、樹脂封止後にアウターリードの表面にのみめっき法でAg(銀)膜を形成してもよい。 In the above-described embodiment, the case where the Pd film is formed on the entire surface of the lead frame by the plating method has been described in advance. Alternatively, an Ag (silver) film may be formed only on the surface of the outer lead after the resin sealing by a plating method.
本発明の半導体装置は、たとえば半導体パッケージ形態の半導体装置に適用することができる。 The semiconductor device of the present invention can be applied to a semiconductor device in the form of a semiconductor package, for example.
1 リードフレーム
2A リード
2B リード
2C インナーリード(第2リード)
2C1〜2C5 領域
2D アウターリード(第1リード)
3 タブ
4 フレーム枠
5 吊りリード
6 貫通孔
6A 窪み
7 チップ
8 電極(ボンディングパッド)
9 接合材
10 ボンディングワイヤ
10A ボール部
11 封止用樹脂(樹脂体)
ILE 領域
1
2C1 to 2C5
3
9
ILE region
Claims (8)
前記タブの周囲に配置された複数のリードを有するリードフレームと、
主面上に複数の電極が形成され、前記タブ上に搭載された半導体チップと、
前記複数のリードと前記半導体チップの前記複数の電極とをそれぞれ電気的に接続する複数のワイヤと、
前記タブ、前記複数のリードの一部、前記半導体チップおよび前記複数のワイヤを封止する樹脂体とを有し、
前記複数のリードは、第1リード、および貫通孔を有する第2リードを含むことを特徴とする半導体装置。 Tabs,
A lead frame having a plurality of leads disposed around the tab;
A plurality of electrodes formed on the main surface, and a semiconductor chip mounted on the tab;
A plurality of wires that electrically connect the plurality of leads and the plurality of electrodes of the semiconductor chip, respectively.
A resin body for sealing the tab, a part of the plurality of leads, the semiconductor chip, and the plurality of wires;
The plurality of leads include a first lead and a second lead having a through hole.
前記貫通孔は前記リードにおけるワイヤ接合部と前記樹脂体の端部との間に設けられ、かつ前記樹脂体の端部より前記ワイヤ接合部に近い位置に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device is characterized in that the through hole is provided between a wire joint portion of the lead and an end portion of the resin body, and is formed at a position closer to the wire joint portion than the end portion of the resin body. apparatus.
さらに前記第2リードは第1部と、第1部よりも太い第2部とを有し、
前記貫通孔は前記第2部に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 2,
Further, the second lead has a first part and a second part thicker than the first part,
The semiconductor device, wherein the through hole is formed in the second part.
前記貫通孔は、前記第2リードの先端から前記貫通孔までの距離が前記貫通孔から前記樹脂体の端部までの距離よりも短くなる位置に形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the through hole is formed at a position where a distance from the tip of the second lead to the through hole is shorter than a distance from the through hole to the end of the resin body.
前記樹脂体は、シリカ系のフィラーを含有していることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The resin body contains a silica-based filler.
前記リードにおける前記ワイヤが接続される領域には、パラジウムめっき膜が形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein a palladium plating film is formed in a region of the lead to which the wire is connected.
前記第1リードの長さは前記第2リードの長さよりも短いことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The length of the first lead is shorter than the length of the second lead.
前記タブの面積は、前記半導体チップの面積よりも小さいことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The area of the tab is smaller than the area of the semiconductor chip.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005211547A JP2007027645A (en) | 2005-07-21 | 2005-07-21 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005211547A JP2007027645A (en) | 2005-07-21 | 2005-07-21 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007027645A true JP2007027645A (en) | 2007-02-01 |
Family
ID=37787967
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005211547A Pending JP2007027645A (en) | 2005-07-21 | 2005-07-21 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007027645A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102376671A (en) * | 2011-11-29 | 2012-03-14 | 杭州矽力杰半导体技术有限公司 | Lead frame and flip-chip type semiconductor packaging structure using the same |
JP2013235362A (en) * | 2012-05-08 | 2013-11-21 | Toshiba Corp | Ic card |
JP2015149370A (en) * | 2014-02-06 | 2015-08-20 | 日立オートモティブシステムズ株式会社 | Semiconductor device and manufacturing method of the same |
-
2005
- 2005-07-21 JP JP2005211547A patent/JP2007027645A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102376671A (en) * | 2011-11-29 | 2012-03-14 | 杭州矽力杰半导体技术有限公司 | Lead frame and flip-chip type semiconductor packaging structure using the same |
JP2013235362A (en) * | 2012-05-08 | 2013-11-21 | Toshiba Corp | Ic card |
JP2015149370A (en) * | 2014-02-06 | 2015-08-20 | 日立オートモティブシステムズ株式会社 | Semiconductor device and manufacturing method of the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9385072B2 (en) | Method of manufacturing semiconductor device and semiconductor device | |
KR101388328B1 (en) | Lead frame based, over-molded semiconductor package with integrated through hole technology(tht) heat spreader pin(s) and associated method of manufacturing | |
US20140179063A1 (en) | Resin sealing type semiconductor device and method of manufacturing the same, and lead frame | |
CN102420217A (en) | Multi-chip semiconductor packages and assembly thereof | |
CN107636828B (en) | Integrated clip and lead and method of making a circuit | |
JP5255009B2 (en) | Semiconductor device | |
JP2000294715A (en) | Semiconductor device and manufacture thereof | |
JP2002198482A (en) | Semiconductor device and manufacturing method thereof | |
JPH03142847A (en) | Semiconductor integrated circuit device | |
JP2008016469A (en) | Semiconductor device | |
JP2007027645A (en) | Semiconductor device | |
JP2007180077A (en) | Semiconductor device | |
US7572674B2 (en) | Method for manufacturing semiconductor device | |
JP4252563B2 (en) | Semiconductor device | |
JP2954108B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5145596B2 (en) | Semiconductor device | |
JP2007080889A (en) | Semiconductor device | |
JP4750076B2 (en) | Manufacturing method of semiconductor device | |
KR100308116B1 (en) | chip scale package and method for fabricating the same | |
KR100321149B1 (en) | chip size package | |
JP2005135938A (en) | Semiconductor device and its manufacturing method | |
KR19980014930A (en) | Transistor package using lead frame with double layer die pad structure | |
JP5607782B2 (en) | Semiconductor device | |
JPH08321578A (en) | Semiconductor device | |
JPH1126643A (en) | Semiconductor device |