JP2007020101A - クロック生成器及びこれを用いた無線受信装置 - Google Patents
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Abstract
【課題】クロック信号の分配のために長い配線を引き回す必要がなく、しかも同一周波数のクロック信号間で位相を揃えることができるクロック生成器を提供する。
【解決手段】共通の基準信号源11からの基準信号を受けて周波数の異なる複数のクロック信号群をそれぞれ発生する複数のフェーズロックドループ12−1〜12nを有するクロック生成器10は、基準信号の位相と帰還信号との位相差に応じた電圧信号を発生する位相比較器13−1〜13nと、位相比較器13−1〜13nからの電圧信号によって制御されるVCO15−1〜15−nと、VCO15−1〜15−nの出力から位相比較器13−1〜13nの帰還信号入力までの帰還経路内に縦続接続される分周器群D1〜Dm群を有し、分周器群D1〜Dmの各々の出力からクロック信号群を取り出す。
【選択図】 図1
【解決手段】共通の基準信号源11からの基準信号を受けて周波数の異なる複数のクロック信号群をそれぞれ発生する複数のフェーズロックドループ12−1〜12nを有するクロック生成器10は、基準信号の位相と帰還信号との位相差に応じた電圧信号を発生する位相比較器13−1〜13nと、位相比較器13−1〜13nからの電圧信号によって制御されるVCO15−1〜15−nと、VCO15−1〜15−nの出力から位相比較器13−1〜13nの帰還信号入力までの帰還経路内に縦続接続される分周器群D1〜Dm群を有し、分周器群D1〜Dmの各々の出力からクロック信号群を取り出す。
【選択図】 図1
Description
本発明は、クロック生成器及びこれを用いた無線受信装置に関する。
ディジタル電子回路を含む機能ユニットで必要なクロック信号は、一般にフェーズロックドループ(PLL)を用いて生成される。PLLは、良く知られているように位相比較器と電圧制御発振器(VCO)及びローパスフィルタを主たる要素として含む。位相比較器は、基準信号の位相と帰還信号の位相を比較し、両信号の位相差に応じた電圧信号を発生する。VCOは、位相比較器からローパスフィルタを介して供給される電圧信号によって制御される周波数の信号を出力する。VCOの出力信号は、位相比較器の帰還信号入力に与えられる。
特許文献1:特開2004−356801号公報の第4頁及び図1には、一つの機能ユニットに供給されるべき周波数の異なる複数のクロック信号を生成するクロック生成器が開示されている。このクロック生成器は、PLLとPLLの帰還経路外でVCOの出力に縦続接続される分周器群によって実現され、分周器群の各々から周波数の異なるクロック信号を出力する。一方、複数の機能ユニットを含むシステムにおいては、共通のクロック生成器から各機能ユニットに周波数の異なる複数のクロック信号をそれぞれ分配することが一般的である。
特開2004−356801号公報(第4頁、第1図)
異なる集積回路(IC)チップ上に実装された複数の機能ユニットに、共通のクロック生成器からクロック信号を分配すると、高周波のクロック信号を各機能ユニットに分配するためのチップ外配線をクロック生成器から各機能ユニットまで引き回す必要がある。この結果、長いチップ外配線を高速に駆動するために、消費電力の増大や電磁障害(electromagnetic interference:EMI)ノイズの発生が問題となる。
これらの問題を改善するには、各機能ユニットが実装されたICチップ上にそれぞれクロック生成器を配置し、低周波数である基準クロック信号をPLLに供給するための配線を基板上でPLLまで引き回すようにすればよい。しかし、各機能ユニットが実装されるチップ上に特許文献1に記載のようなクロック生成器を配置すると、分周器群の初期状態によっては各クロック生成器により生成されるクロック信号の位相が互いに反転する可能性がある。このようなクロック信号の位相反転現象は、例えば複数の機能ユニットが協働して特定の機能を達成するシステムでは好ましくない。
本発明の目的は、クロック信号の分配のために長い配線を引き回す必要がなく、しかも同一周波数のクロック信号間で位相を揃えることができるクロック生成器とこれを用いたシステム及び無線受信装置を提供することにある。
本発明の第1の観点によると、共通の基準信号源からの基準信号を受けて周波数の異なる複数のクロック信号群をそれぞれ発生する複数のフェーズロックドループを具備し、前記フェーズロックドループの各々は、前記基準信号の位相と帰還信号の位相を比較し、前記基準信号と帰還信号との位相差に応じた電圧信号を発生する位相比較器と、出力信号の周波数が電圧信号によって制御される電圧制御発振器と、前記電圧制御発振器の出力から前記位相比較器の前記帰還信号の入力までの間に設けられた帰還経路と、前記帰還経路内において前記電圧制御発振器に接続され、第1のクロック信号を出力する第1の分周器と、前記帰還経路において前記第1の分周器に接続され、第2のクロック信号を出力する第2の分周器と、前記第1のクロック信号を取り出す第1の出力端子と、前記第2のクロック信号を取り出す第2の出力端子とをそれぞれ有するクロック生成器をそれぞれ有するクロック発生器が提供される。
本発明の第2の観点によると、共通の基準信号源からの基準信号を受け、前記基準信号に同期した出力信号をそれぞれ発生する複数のフェーズロックドループと、前記フェーズロックドループの各々の出力に縦続接続された初期状態がリセット可能な複数の分周器群、及び前記複数の分周器群の各々から周波数の異なるクロック信号群を取り出す複数の出力端子を具備するクロック生成器が提供される。
本発明の第3の観点によると、複数の受信ユニットを有する無線受信装置であって、前記受信ユニットの各々は、高周波信号を受信してアナログ受信信号を発生するアンテナと、前記アナログ受信信号をダウンコンバートしてベースバンド信号を生成するRFユニットと、前記ベースバンド信号をディジタル信号に変換するアナログ/ディジタル変換器と、前記ディジタル信号に対してデシメーションを施して復調用ディジタル信号を生成するデシメーション部と、前記復調用ディジタル信号に対してディジタル信号処理を施してデータを再生するディジタル信号処理部、及び前記アナログ/ディジタル変換器及びデシメーション部に周波数の異なるクロック信号をそれぞれ供給する前記のクロック生成器を具備する無線受信装置が提供される。
本発明によると、クロック信号を分配するために長い配線を引き回す必要がなく、しかも同一周波数のクロック信号間で位相を揃えることができる。
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るクロック生成器10であり、基準信号源11と複数(n)のフェーズロックドループ(PLL)12−1〜12−nを有する。基準信号源11は、生成すべきクロック信号の基準となる比較的低い周波数かつ高い周波数精度を持つ基準信号(以下、基準クロック信号という)を発生する。基準信号源11には高精度の発振器、例えば温度補償型水晶発振器(temperature compensated crystal oscillator:TCXO)が用いられる。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るクロック生成器10であり、基準信号源11と複数(n)のフェーズロックドループ(PLL)12−1〜12−nを有する。基準信号源11は、生成すべきクロック信号の基準となる比較的低い周波数かつ高い周波数精度を持つ基準信号(以下、基準クロック信号という)を発生する。基準信号源11には高精度の発振器、例えば温度補償型水晶発振器(temperature compensated crystal oscillator:TCXO)が用いられる。
PLL12−1〜12−nは、それぞれ位相比較器(PC)13−1〜13−n、ローパスフィルタ(LPF)14−1〜14−n、及び電圧制御発振器(VCO)15−1〜15−nを有する。位相比較器13−1〜13−nの各々の一方の入力(基準信号入力)には、基準信号源11からの基準クロック信号がそれぞれ入力される。位相比較器13−1〜13−nの各々の他方の入力(帰還信号入力)には、帰還信号が入力される。
VCO15−1〜15−nの各々の出力から、位相比較器13−1〜13−nの各々の帰還信号入力までの帰還径路内に、それぞれ分周器群D1〜Dmが縦続接続されている。VCO15−iの出力には出力端子P0-iが接続され、PLL12−i(i=1〜n)内の分周器群D1〜Dmの出力には出力端子P1-i〜Pm-iがそれぞれ接続されている。これらPLL12−iの出力端子P0-i及びP1-i〜Pm-iから、クロック生成器10により生成される周波数の異なる複数のクロック信号が出力される。
次に、図1のクロック生成器10の動作を説明する。PLL12−iは、基準信号源11からの基準クロック信号と最終段の分周器Dmから出力される帰還信号の位相及び周波数が一致するように動作する。ここで、分周器群D1〜Dmは入力信号の立ち上がりに反応して状態を変化させると仮定する。図2(a)(b)及び(c)に、このとき基準信号源11から出力される基準クロック信号及びPLL12−iの出力端子Pm-i、P(m-1)-iにおけるクロック信号のタイミングチャートを示す。但し、図2は例として分周器群D1〜Dmの各々が2分周の場合を示している。
PLL12−iが位相同期状態にある場合、すなわち基準クロック信号と帰還信号の位相及び周波数が一致している場合、図2(a)及び(b)に示されるように基準クロック信号と出力端子Pm-iにおけるクロック信号の位相及び周波数は一致している。出力端子Pm-iにおけるクロック信号は、出力端子P(m-1)-iにおけるクロック信号の立ち上がりに反応して変化する。従って、出力端子P(m-1)-iにおけるクロック信号の状態は、図2(b)に示す出力端子Pm-iにおけるクロック信号に立ち上がりが一致した図2(c)のみが考えられ、図2(c)に対して反転した図2(d)のような状態とはなり得ない。
以下、同様に出力端子P(m-2)-i,P(m-3)-i,…,P0-iにおけるクロック信号の位相も一意に決まるので、PLL12−iの出力端子Pj-i(j=0〜m)におけるクロック信号の周波数及び位相は一致する。従って、出力端子Pj-iから基準クロック信号に位相が同期した任意の周波数をもつ複数のクロック信号を取り出すことができる。分周器群D1〜Dmが信号の立下りによって状態を変化させる場合も、上記と同様である。
個別の集積回路チップ上に配置された複数の機能ユニットを含むシステムにクロック生成器10を適用することを考えると、PLL12−iは各機能ユニットがある集積回路チップ上にそれぞれ配置される。基準信号発生器11は、各機能ユニットがある集積回路チップ上とは別の場所に設けられ、チップ外配線を介してPLL12−iに基準クロック信号を分配する。このようにチップ外配線を通過する信号は、比較的低周波数である基準クロック信号であるから、チップ外配線を高速に駆動する必要がない。従って、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びEMIノイズの発生を抑制することができる。
また、前述したようにPLL12−iの出力端子Pj-i(i=1〜n,j=0〜m)の各々から出力されるクロック信号の周波数は一致しており、かつ同一周波数のクロック信号の位相は分周器群D1〜Dmの初期状態によらず一致している。従って、PLL12−iの出力端子Pj-iから各機能ユニットに分配される同一周波数のクロック信号の位相を揃えることができる。このように各機能ユニットに供給される同一周波数のクロック信号の位相が一致していることは、例えば複数の機能ユニットが協働して特定の機能を達成するシステムにおいて好ましい。
(第2の実施形態)
図3に示される本発明の第2の実施形態に係るクロック生成器20は、基準信号源21、PLL22−1〜22−n、分周器群D1〜Dm、及びリセット信号源27を有する。PLL22−1は、位相比較器23−1、ローパスフィルタ24−1、VCO25−1及び分周器26−1を有する。PLL22−1の出力(VCO25−1の出力)に分周器群D1〜Dmが縦続に接続される。PLL22−2〜22−nもPLL22−1と同様に構成され、PLL22−2〜22−nの出力(VCO25−2〜25−nの出力)にそれぞれ分周器群D1〜Dmが縦続に接続される。
図3に示される本発明の第2の実施形態に係るクロック生成器20は、基準信号源21、PLL22−1〜22−n、分周器群D1〜Dm、及びリセット信号源27を有する。PLL22−1は、位相比較器23−1、ローパスフィルタ24−1、VCO25−1及び分周器26−1を有する。PLL22−1の出力(VCO25−1の出力)に分周器群D1〜Dmが縦続に接続される。PLL22−2〜22−nもPLL22−1と同様に構成され、PLL22−2〜22−nの出力(VCO25−2〜25−nの出力)にそれぞれ分周器群D1〜Dmが縦続に接続される。
位相比較器23−1〜23−nの一方の入力(基準信号入力)には、基準信号源21からの基準クロック信号が入力される。位相比較器23−1〜23−nの他方の入力(帰還信号入力)には、帰還信号が入力される。VCO25−iの出力には出力端子P0-iが接続され、分周器群D1〜Dmの出力には出力端子P1-i〜Pm-iがそれぞれ接続される。分周器群D1〜Dmの初期状態は、リセット信号源27からのリセット信号によって設定される。
ここで、分周器群D1〜Dmが入力信号の立ち上がりに反応して状態を変化させると仮定する。このときの基準信号源21からの基準クロック信号、PLL22−i内の分周器26−iの出力信号、及び出力端子P0-i,P1-iにおけるクロック信号のタイミングチャートを図4に示す。図4は例として分周器26−iの分周比が“4”、分周器群D1〜Dmの各々の分周比が“2”の場合を示している。
PLL22−i(i=1〜n)が位相同期状態にある場合、図4(a)(b)に示されるように基準信号源21からの基準クロック信号と分周器26−iの出力におけるクロック信号は、位相及び周波数は一致している。分周器26−iの出力におけるクロック信号は、出力端子P0-iにおけるクロック信号の立ち上がりに反応して変化する。従って、出力端子P0-iにおけるクロック信号の状態は、図4(b)に示す分周器26−iの出力におけるクロック信号に立ち上がりが一致した図4(c)の場合のみが考えられ、図4(c)に対して反転した状態とはなり得ない。このようにPLL22−iから出力されるクロック信号は、分周器群D1〜Dmの初期状態によらず周波数及び位相が一致している。
次に、出力端子P1-iでのクロック信号の状態を考えると、分周器D1の初期状態によって図4(d)(e)の2通りの場合が考えられる。但し、リセット信号により分周器D1の初期状態をリセットすることで分周器Dの出力を低レベルにすると、図4(d)の場合のみが考えられる。同様に、出力端子P2-i,P3-i,…についても分周器群D2〜Dmの初期状態を全て揃えることで、出力端子Pm-iにおけるクロック信号の状態も一意に決まる。
このように、PLL22−iの出力端子Pj-i(j=0〜m)における各クロック信号の周波数及び位相は一致する。従って、クロック生成器20の出力端子P0-i,P1-iから、位相が同期した任意の周波数をもつ複数のクロック信号を取り出すことができる。分周器群D1〜Dmが信号の立下りによって状態を変化させる場合も、全く同様である。
個別の集積回路チップ上に配置された複数の機能ユニットを含むシステムにクロック生成器20を適用することを考えると、PLL22−i、及びPLL22−iの出力に縦続接続される分周器群D1〜Dmは、各機能ユニットがある集積回路チップ上にそれぞれ配置される。基準信号発生器31は、各機能ユニットがある集積回路チップ上とは別の場所に設けられ、チップ外配線を介してPLL22−iに基準クロック信号を分配する。
このようにチップ外配線を通過する信号は、比較的低周波数である基準クロック信号であるから、チップ外配線を高速に駆動する必要がない。リセット信号源27についても、各機能ユニットがある集積回路チップ上とは別の場所に設けてもよい。リセット信号源27は、分周器群D1〜Dmの初期状態をリセットするためのリセット信号を随時発生し、それをチップ外配線を介して分周器群D1〜Dmに供給する。従って、図2のクロック生成器20によると、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びEMIノイズの発生を抑制できる。
(第3の実施形態)
次に、クロック生成器を用いたシステムに関する第3の実施形態について説明する。図5は本発明の第3の実施形態に係る機能システム30を示している。機能システム30は複数の機能ユニット32−1〜32−n、及び各機能ユニット32−1〜32−nに対して共通のディジタル信号処理部36を有する。機能ユニット32−1〜32−nは、例えば別々の集積回路チップ上に配置される。
次に、クロック生成器を用いたシステムに関する第3の実施形態について説明する。図5は本発明の第3の実施形態に係る機能システム30を示している。機能システム30は複数の機能ユニット32−1〜32−n、及び各機能ユニット32−1〜32−nに対して共通のディジタル信号処理部36を有する。機能ユニット32−1〜32−nは、例えば別々の集積回路チップ上に配置される。
機能ユニット32−1〜32−nは、入力されるアナログ信号をディジタル信号に変換するアナログ/ディジタル変換器(A/D変換器)33−1〜33−nと、A/D変換器33−1〜33−nの出力信号に対してデシメーション(時間間引き)を施すデシメーション部34−1〜34−n、及びクロック生成ユニット35−1〜35−nを有する。デシメーション部34−1〜34−nは、A/D変換器33−1〜33−nより出力されるディジタル信号であるサンプル系列から、ディジタル信号処理部36での処理に必要なサンプルを抽出する。言い替えれば、デシメーション部34−1〜34−nはディジタル信号処理部36での処理に必要なサンプル以外のサンプルを間引く処理を行う。A/D変換器33−1〜33−nには、オーバサンプリング型A/D変換器を用いてもよい。
ディジタル信号処理部36は、デシメーション部34−1〜34−nからのディジタル信号に対して特定のディジタル信号処理を行い、処理出力37を発生する。ディジタル信号処理部36の処理内容は、機能システム30の用途に応じて決まる。
クロック生成ユニット35−i(i=1〜n)は、例えば図6または図7のように構成される。図6に示すクロック生成ユニット35iは、図1に示したクロック生成器10に含まれるPLL12−i(i=1〜n)と基本的に同様であり、位相比較器13−i(i=1〜n)、ローパスフィルタ(LPF)14−i(i=1〜n)、VCO15−i(i=1〜n)及び分周器群D1,D2をそれぞれ含む。すなわち、図6に示すクロック生成ユニット35−iでは、図1に示したPLL12−iの帰還経路内の分周器群D1〜Dmを2段(m=2)としている。クロック生成ユニット35−iには、基準信号源31から基準クロック信号が供給される。
VCO15−iの出力には出力端子P0-iが接続され、分周器群D1,D2の出力には出力端子P1-i,P2-iがそれぞれ接続される。この場合、第1の実施形態で説明したように、クロック生成ユニット35−iの出力端子Pj-i(j=1,2)におけるクロック信号の周波数と位相は一致する。出力端子P1-iから出力されるクロック信号は、図5中のA/D変換器33−iにサンプリングクロックとして与えられる。出力端子P2-iから出力されるクロック信号は、図5中のデシメーション部34−iにデシメーションのタイミングを決定するタイミング信号として与えられる。
一方、図7に示すクロック生成ユニット35−i(i=1〜n)は図3に示したクロック生成器20と基本的に同様であり、位相比較器23−i(i=1〜n)、ローパスフィルタ(LPF)24−i(i=1〜n)、VCO25−i(i=1〜n)及び分周器26−i(i=1〜n)をそれぞれ有するPLLと、各PLLの出力端子に縦続接続される分周器群D1,D2をそれぞれ含む。すなわち、図7に示すクロック生成ユニット35−iでは、図1に示した分周器群D1〜Dmを2段(m=2)としている。PLLには、基準信号源31から基準クロック信号が供給される。分周器群D1〜Dmには、リセット信号源39から初期状態をリセットするためのリセット信号が供給される。
VCO25−iの出力には出力端子P0-iが接続され、分周器群D1,D2の出力には出力端子P1-i,P2-iがそれぞれ接続される。この場合、第2の実施形態で説明したように、出力端子Pj-i(j=1,2)におけるクロック信号の周波数と位相は一致する。出力端子P1-iから出力されるクロック信号は、図5中のA/D変換器33−iにサンプリングクロックとして与えられる。出力端子P2-iから出力されるクロック信号は、図5中のデシメーション部34−iにデシメーションのタイミングを決定するタイミング信号として与えられる。
このように図5のシステムにおいて、図6または図7に示すクロック生成ユニット35−iの出力端子P1-i,P2-iからそれぞれA/D変換器33−i及びデシメーション部34−iにクロック信号を供給することで、機能ユニット32−iでのサンプリング及びデシメーションのタイミングを全て同期させることができる。また、機能ユニット32−iがあるチップ上にそれぞれクロック生成ユニット35−iを配置し、低周波数である基準クロック信号をクロック生成ユニット35−iに向けて基板上で引き回すことによって、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びEMIノイズの発生を抑制できる。
(第4の実施形態)
図8は、クロック生成器を用いた本発明の第4の実施形態に係るセンシングシステム40を示している。センシングシステム40は、複数のセンシングユニット42−1〜42−n、及びユニット42−1〜42−nに対して共通のディジタル信号処理部46を有する。センシングユニット42−1〜42−nは、物理量を感知してアナログ信号を出力するセンサ43−1〜43−nと、センサ43−1〜43−nから出力されるアナログ信号をディジタル信号に変換するA/D変換器44−1〜44−nと、A/D変換器44−1〜44−nより出力されるディジタル信号に対してデシメーションを施すデシメーション部45−1〜45−n、及びクロック生成ユニット35−1〜35−nを有している。センシングユニット42−1〜42−nは、それぞれ別々の集積回路チップ上に配置されている。
図8は、クロック生成器を用いた本発明の第4の実施形態に係るセンシングシステム40を示している。センシングシステム40は、複数のセンシングユニット42−1〜42−n、及びユニット42−1〜42−nに対して共通のディジタル信号処理部46を有する。センシングユニット42−1〜42−nは、物理量を感知してアナログ信号を出力するセンサ43−1〜43−nと、センサ43−1〜43−nから出力されるアナログ信号をディジタル信号に変換するA/D変換器44−1〜44−nと、A/D変換器44−1〜44−nより出力されるディジタル信号に対してデシメーションを施すデシメーション部45−1〜45−n、及びクロック生成ユニット35−1〜35−nを有している。センシングユニット42−1〜42−nは、それぞれ別々の集積回路チップ上に配置されている。
センサ43−1〜43−nの感知対象である物理量は、特に限定されるものではないが、例えば画像、音声、温度、圧力、あるいは湿度その他が挙げられる。画像のためのセンサとしては、例えば1次元あるいは2次元の撮像デバイスを用いることができる。音声のためのセンサとしては、例えばマイクロフォンアレイを用いることができる。ディジタル信号処理部46は、入力されるディジタル信号に対しディジタル信号処理を施して、画像データや音声データ等の処理出力47を得る。
クロック生成ユニット35−i(i=1〜n)の詳細は、図6または図7に示した通りである。従って、クロック生成ユニット35−iの出力端子P1-i,P2-iからそれぞれA/D変換器44−i及びデシメーション部45−iにクロック信号を供給することで、センサ43−i(i=1〜n)からの出力信号に対するサンプリング及びデシメーションのタイミングを全て同期させることができる。
さらに、センシングユニット42−i(i=1〜n)が互いに離れた位置にある場合でも、センシングユニット42−iがある集積回路チップ上にそれぞれクロック生成ユニット35−iを配置し、低周波数である基準クロック信号をクロック生成ユニット35−iまで基板上で引き回すことによって、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びEMIノイズの発生を抑制できる。
(第5の実施形態)
図9は、本発明の第5の実施形態に係る無線受信装置50を示している。無線受信装置50は、複数の受信ユニット52−1〜52−n、及び受信ユニット52−1〜52−nに対して共通のディジタル信号処理部57を有する。受信ユニット52−1〜52−nは、それぞれ別々の集積回路チップに配置されている。受信ユニット52−1〜52−nは、受信アンテナ53−1〜53−n、RFブロック54−1〜54−n、A/D変換器55−1〜55−n、デシメーション部56−1〜56−n及びクロック生成ユニット35−1〜35−nを含んでいる。
図9は、本発明の第5の実施形態に係る無線受信装置50を示している。無線受信装置50は、複数の受信ユニット52−1〜52−n、及び受信ユニット52−1〜52−nに対して共通のディジタル信号処理部57を有する。受信ユニット52−1〜52−nは、それぞれ別々の集積回路チップに配置されている。受信ユニット52−1〜52−nは、受信アンテナ53−1〜53−n、RFブロック54−1〜54−n、A/D変換器55−1〜55−n、デシメーション部56−1〜56−n及びクロック生成ユニット35−1〜35−nを含んでいる。
受信アンテナ53−1〜53−nは、RF信号を受信してアナログの受信信号を出力する。受信アンテナ53−1〜53−nからの受信信号は、RFブロック54−1〜54−nにより増幅及び周波数変換を受け、ベースバンド信号までダウンコンバートされる。RFブロック54−1〜54−nからのベースバンド信号はA/D変換器55−1〜55−nによりディジタル信号に変換され、さらにデシメーション部56−1〜56−nによりデシメーションが施される。ディジタル信号処理部57は、デシメーション部56−1〜56−nからの出力信号を復調してデータ58を出力する。
図9に示されるような複数の受信アンテナ53−1〜53−nを含む無線受信装置においては、各アンテナからの受信信号間の位相関係が重要となる。複数の受信アンテナを有する無線受信装置として、多入力−多出力(multi input multi output: MIMO)受信機や、ダイバーシチ受信機が知られている。
MIMOシステムでは、無線送信装置から複数の送信アンテナを用いてデータを並列に送信する。一方、MIMO受信機と呼ばれる無線受信装置では、送信装置から空間伝搬路を経て送信されるRF信号を複数の受信アンテナにより受信し、受信信号に対してMIMO信号処理と呼ばれる信号処理を施して復調及び復号を行い、元のデータを再生する。ダイバーシチ受信機では、複数の受信アンテナからの受信信号に対して公知の種々のアルゴリズムに基づいてダイバーシチ合成を行った後、復調及び復号を行って元のデータを再生する。MIMO信号処理やダイバーシチ合成処理は、ディジタル信号処理部57によって行われる。
これらの場合、受信アンテナ53−i(i=1〜n)からRFブロック54−i、A/D変換器55−i及びデシメーション部56−iを経てディジタル信号処理部57に入力される受信信号の位相が揃っていることが重要である。このためには、アンテナ部53−1〜53−nからの受信信号を後段のA/D変換器55−iにおいて同じタイミングでサンプリングし、かつデシメーション部56−iにおいて同じタイミングでデシメーションを行う必要がある。さらに、A/D変換器55−iとデシメーション部56−iに供給されるクロック信号の位相関係は一定であるのが望ましい。A/D変換器55−iとデシメーション部56−iに供給されるクロック信号のタイミングがランダムな場合、受信アンテナ53−iで受信した各信号間の位相関係が分からなくなるからである。
クロック生成ユニット35−i(i=1〜n)の詳細は、図6または図7に示した通りである。すなわち、クロック生成ユニット35−i(i=1〜n)の出力端子Pj-i(j=1,2)におけるクロック信号の周波数及び位相は一致しており、さらに出力端子P1-iにおけるクロック信号と出力端子P2-iにおけるクロック信号の位相関係も常に一定である。従って、クロック生成ユニット35−iの出力端子P1-i,P2-iからそれぞれA/D変換器54−i及びデシメーション部55−iにクロック信号を供給することで、受信アンテナ53−iからRFブロック54−iを経てA/D変換器55−i及びデシメーション部56−iを入力される信号に対するサンプリング及びデシメーションのタイミングを全て同期させることができる。これにより受信アンテナ53−1〜53−nから出力される各受信信号間の位相関係を正しく保つことができるため、ディジタル信号処理部57でのMIMO信号処理やダイバーシチ合成処理を良好に行うことができる。
また、受信ユニット52−i(i=1〜n)が互いに離れた位置にある場合でも、各ユニット52−iがある集積回路チップ上にそれぞれクロック生成ユニット35−iを配置し、低周波数である基準クロック信号をクロック生成ユニット35−iまで基板上で引き回すことにより、チップ外配線を高速に駆動する際に生じる消費電力の増大、及びEMIノイズの発生を抑制できる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
10・・・クロック生成器;
11・・・基準信号源;
12−1〜12−n・・・PLL;
13−1〜13−n・・・位相比較器;
14−1〜14−n・・・ローパスフィルタ;
15−1〜15−n・・・VCO;
D1〜Dm・・・分周器群;
20・・・クロック生成器;
21・・・基準信号源;
22−1〜22−n・・・PLL;
23−1〜23−n・・・位相比較器;
25−1〜25−n・・・VCO;
26−1〜26−n・・・分周器;
27・・・リセット信号源;
30・・・センシングシステム;
32−1〜32−n・・・機能ユニット;
33−1〜33−n・・・A/D変換器;
34−1〜34−n・・・デシメーション部;
35−1〜35−n・・・クロック生成ユニット;
36・・・ディジタル信号処理部;
39・・・リセット信号源;
40…機能システム;
41・・・基準信号源;
42−1〜42−n・・・センシングユニット;
43−1〜43−n・・・センサ;
44−1〜44−n・・・A/D変換器;
45−1〜45−n・・・デシメーション部;
46・・・ディジタル信号処理部;
50・・・無線受信装置;
51・・・基準信号源;
52−1〜52−n・・・受信ユニット;
53−1〜53−n・・・受信アンテナ;
54−1〜54−n・・・RFブロック;
55−1〜55−n・・・A/D変換器;
56−1〜56−n・・・デシメーション部;
57・・・ディジタル信号処理部;
11・・・基準信号源;
12−1〜12−n・・・PLL;
13−1〜13−n・・・位相比較器;
14−1〜14−n・・・ローパスフィルタ;
15−1〜15−n・・・VCO;
D1〜Dm・・・分周器群;
20・・・クロック生成器;
21・・・基準信号源;
22−1〜22−n・・・PLL;
23−1〜23−n・・・位相比較器;
25−1〜25−n・・・VCO;
26−1〜26−n・・・分周器;
27・・・リセット信号源;
30・・・センシングシステム;
32−1〜32−n・・・機能ユニット;
33−1〜33−n・・・A/D変換器;
34−1〜34−n・・・デシメーション部;
35−1〜35−n・・・クロック生成ユニット;
36・・・ディジタル信号処理部;
39・・・リセット信号源;
40…機能システム;
41・・・基準信号源;
42−1〜42−n・・・センシングユニット;
43−1〜43−n・・・センサ;
44−1〜44−n・・・A/D変換器;
45−1〜45−n・・・デシメーション部;
46・・・ディジタル信号処理部;
50・・・無線受信装置;
51・・・基準信号源;
52−1〜52−n・・・受信ユニット;
53−1〜53−n・・・受信アンテナ;
54−1〜54−n・・・RFブロック;
55−1〜55−n・・・A/D変換器;
56−1〜56−n・・・デシメーション部;
57・・・ディジタル信号処理部;
Claims (4)
- 共通の基準信号源からの基準信号を受けて周波数の異なる複数のクロック信号群をそれぞれ発生する複数のフェーズロックドループを具備し、
前記フェーズロックドループの各々は、
前記基準信号の位相と帰還信号の位相を比較し、前記基準信号と帰還信号との位相差に応じた電圧信号を発生する位相比較器と、
出力信号の周波数が電圧信号によって制御される電圧制御発振器と、
前記電圧制御発振器の出力から前記位相比較器の前記帰還信号の入力までの間に設けられた帰還経路と、
前記帰還経路内において前記電圧制御発振器に接続され、第1のクロック信号を出力する第1の分周器と、
前記帰還経路において前記第1の分周器に接続され、第2のクロック信号を出力する第2の分周器と、
前記第1のクロック信号を取り出す第1の出力端子と、
前記第2のクロック信号を取り出す第2の出力端子とをそれぞれ有するクロック生成器。 - 複数の受信ユニットを有する無線受信装置において、
前記受信ユニットの各々は、
高周波信号を受信してアナログ受信信号を発生するアンテナと、
前記アナログ受信信号をダウンコンバートしてベースバンド信号を生成するRFユニットと、
前記ベースバンド信号をディジタル信号に変換するアナログ/ディジタル変換器と、
前記ディジタル信号に対してデシメーションを施して復調用ディジタル信号を生成するデシメーション部と、
前記復調用ディジタル信号に対してディジタル信号処理を施してデータを再生するディジタル信号処理部、及び
前記アナログ/ディジタル変換器及びデシメーション部に周波数の異なるクロック信号をそれぞれ供給する請求項1に記載のクロック生成器を具備する無線受信装置。 - 共通の基準信号源からの基準信号を受け、前記基準信号に同期した出力信号をそれぞれ発生する複数のフェーズロックドループと、
前記フェーズロックドループの各々の出力に縦続接続された初期状態がリセット可能な複数の分周器群、及び
前記複数の分周器群の各々からそれぞれ周波数の異なるクロック信号群を取り出す複数の出力端子を具備するクロック生成器。 - 複数の受信ユニットを有する無線受信装置において、
前記受信ユニットの各々は、
高周波信号を受信してアナログ受信信号を発生するアンテナと、
前記アナログ受信信号をダウンコンバートしてベースバンド信号を生成するRFユニットと、
前記ベースバンド信号をディジタル信号に変換するアナログ/ディジタル変換器と、
前記ディジタル信号に対してデシメーションを施して復調用ディジタル信号を生成するデシメーション部と、
前記復調用ディジタル信号に対してディジタル信号処理を施してデータを再生するディジタル信号処理部、及び
前記アナログ/ディジタル変換器及びデシメーション部に周波数の異なるクロック信号をそれぞれ供給する請求項3に記載のクロック生成器を具備する無線受信装置。
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