JP2007019342A

JP2007019342A - Teg (test experimental group) for detecting piping defect of semiconductor device, its piping defect detection method, and its void formation state determination method

Info

Publication number: JP2007019342A
Application number: JP2005200745A
Authority: JP
Inventors: Tomoteru Tamada; 知輝玉田; Toshiharu Katayama; 俊治片山; Yasufumi Nagaki; 康文永木
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-07-08
Filing date: 2005-07-08
Publication date: 2007-01-25
Anticipated expiration: 2025-07-08
Also published as: JP4750489B2

Abstract

<P>PROBLEM TO BE SOLVED: To simply monitor piping defects occurring between contacts with an electronic beam type pattern defect inspection device. <P>SOLUTION: A TEG for detecting piping defects of a semiconductor device is used for detecting the piping defects between the contacts 15 formed to active regions adjacent to each other of the semiconductor device. The TEG is provided with: a plurality of element isolation films 11 formed on the surface of a semiconductor substrate in parallel by the STI; a plurality of gate wirings 13 formed at prescribed intervals, and in parallel at a prescribed angle to each element isolation film 11; an interlayer insulating film formed so as to cover the gate wirings 13 on the surface of the semiconductor substrate; and the contacts 14, 15 respectively formed at each of active region forming positions, which exists between the element isolation films 11 adjacent to each other, between the gate wirings 13 adjacent to each other so as to reach the same depth as the surface of the semiconductor substrate while penetrating the interlayer insulating film. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

この発明は、半導体装置において、配線層間を埋める層間絶縁膜に形成されるコンタクト間のショートを検出する半導体装置のパイピング不良検出用ＴＥＧとそのパイピング不良検出方法に関するものである。また、半導体装置における層間絶縁膜のボイドの形成具合を判定する半導体装置のボイド形成状態判定方法にも関するものである。 The present invention relates to a piping failure detection TEG and a piping failure detection method for a semiconductor device for detecting a short circuit between contacts formed in an interlayer insulating film filling a wiring layer in a semiconductor device. The present invention also relates to a method for determining a void formation state of a semiconductor device for determining a void formation state of an interlayer insulating film in the semiconductor device.

半導体デバイスの微細化に伴って、配線間の層間絶縁膜埋め込みプロセスの難易度が高くなっている。配線間の層間絶縁膜の埋め込みプロセスマージンがないと、配線間の層間絶縁膜中にボイドが形成される場合がある。このボイドは、後工程でデバイスの不良原因となる可能性がある。たとえば、ゲート電極配線の間の層間絶縁膜にボイドが存在すると、ゲート電極配線の上層の電極配線と下層の電極配線とを電気的に接続するコンタクト孔を層間絶縁膜に形成し、このコンタクト孔内にＣＶＤ（Chemical Vapor Deposition）法で導電性物質を埋め込んだ場合に、ボイド部分にも導電性物質が充填されることになる。電気的に導通すべきでない隣接するコンタクト孔が、両コンタクト孔を結ぶような共通のボイドを含んで形成されると、両コンタクトがボイド部に充填された導電性物質を介して電気的に導通し、機能不良を誘起する。これをパイピング不良という。 With the miniaturization of semiconductor devices, the difficulty of the interlayer insulating film embedding process between wirings has increased. If there is no process margin for embedding the interlayer insulating film between the wirings, voids may be formed in the interlayer insulating film between the wirings. This void may cause a defective device in a later process. For example, if a void is present in the interlayer insulating film between the gate electrode wirings, a contact hole for electrically connecting the upper electrode wiring and the lower electrode wiring in the gate electrode wiring is formed in the interlayer insulating film. When a conductive material is embedded in the inside by a CVD (Chemical Vapor Deposition) method, the void portion is also filled with the conductive material. When adjacent contact holes that should not be electrically connected include a common void that connects both contact holes, both contacts are electrically connected via a conductive material filled in the void. And induce a malfunction. This is called poor piping.

このようなモードの機能不良は、配線のアスペクト比が高く、層間絶縁膜の埋め込みの難易度が高いメモリデバイスで問題になりやすい。本モードの機能不良の発生状況を製造過程でモニタすることにより、被害を最小に食い止めることができるようになる。図９は、従来のパイピング不良をモニタするための半導体装置に形成されるＴＥＧ（Test Experimental Group）構造を示す斜視図である。この半導体装置のＴＥＧ構造は、互いに並行して伸びる直線状の素子分離膜２１１と、この素子分離膜２１１に対してほぼ直交に互いに並行して伸びる直線状のゲート配線２１３と、が形成されたシリコン基板２１０上の図示しない層間絶縁膜の素子分離膜２１１に挟まれる活性領域２１２に対応する位置に、シリコン基板２１０の表面に到達する深さまで導電性材料よりなるコンタクト（プラグともいう）２１４が埋め込まれる構造を有している。 Such a mode malfunction tends to be a problem in a memory device having a high wiring aspect ratio and a high degree of difficulty in embedding an interlayer insulating film. By monitoring the occurrence of malfunctions in this mode during the manufacturing process, damage can be minimized. FIG. 9 is a perspective view showing a TEG (Test Experimental Group) structure formed in a conventional semiconductor device for monitoring a piping failure. In the TEG structure of this semiconductor device, a linear element isolation film 211 extending in parallel with each other and a linear gate wiring 213 extending in parallel with each other substantially perpendicular to the element isolation film 211 are formed. A contact (also referred to as a plug) 214 made of a conductive material is formed at a position corresponding to an active region 212 sandwiched between element isolation films 211 of an interlayer insulating film (not shown) on the silicon substrate 210 to a depth reaching the surface of the silicon substrate 210. It has an embedded structure.

上述したようなモードの不良を製造途中でモニタする第１の従来技術として、層間絶縁膜形成後に断面観察する方法がある。この方法では、製造途中のウエハを抜き取り、たとえば図９のプラグ２１４が形成される位置でへき開させたウエハの断面を観察して、パイピング不良のモニタを行っている。また、製造途中のウエハをモニタする第２の従来技術として、パターン欠陥検査装置を用いたパターン欠陥検査方法が提案されている。たとえば、走査型電子顕微鏡を基本とした半導体の検査装置（以下、電子ビーム式パターン欠陥検査装置という）では、ウエハ上の絶縁膜の表面に正電荷を帯電させた後に、試料上に一次電子線を走査させて、放出される二次電子像を取得する。そして、予め取得したパイピング不良の発生していない正常な領域からの二次電子像と、検査対象となる領域から得られる二次電子像のコントラストを比較することで、検査対象領域における不良を検出するようにしている（たとえば、特許文献１参照）。 As a first conventional technique for monitoring a mode defect as described above during the manufacturing, there is a method of observing a cross section after forming an interlayer insulating film. In this method, a wafer in the middle of manufacture is extracted and, for example, a cross section of the wafer cleaved at a position where the plug 214 in FIG. 9 is formed is observed to monitor a piping failure. Further, a pattern defect inspection method using a pattern defect inspection apparatus has been proposed as a second conventional technique for monitoring a wafer being manufactured. For example, in a semiconductor inspection apparatus based on a scanning electron microscope (hereinafter referred to as an electron beam pattern defect inspection apparatus), a positive charge is charged on the surface of an insulating film on a wafer, and then a primary electron beam is applied on a sample. To obtain the emitted secondary electron image. Then, the defect in the inspection target area is detected by comparing the contrast of the secondary electron image obtained from the normal area where the piping defect does not occur and the secondary electron image obtained from the inspection target area. (For example, refer to Patent Document 1).

特開２００２−３１３８６２号公報JP 2002-313862 A

しかしながら、上述した第１の従来技術では、製造途中のウエハを抜き取り、断面観察後に廃却する必要があるため、断面観察量を多くすると、ウエハの抜き取り量が多くなってしまうという問題点があった。逆に、ウエハの抜き取り量を少なくするために断面観察量を少なくすると、パイピング不良の発生状況を正確にモニタすることができないという問題点があった。また、この第１の従来技術では、断面観察を人手作業により行っているので、限られた箇所の断面観察しか実施することができない。そのため、ウエハの一部の箇所にしか発生しないようなパイピング不良がウエハに発生した場合には、その検出ができないという問題点もあった。 However, in the first prior art described above, it is necessary to extract the wafer in the middle of manufacture and dispose it after observing the cross section. Therefore, if the cross section observation amount is increased, there is a problem that the wafer extraction amount increases. It was. Conversely, if the cross-sectional observation amount is reduced in order to reduce the amount of wafers extracted, there has been a problem that the occurrence of piping defects cannot be accurately monitored. In the first prior art, since the cross-sectional observation is performed manually, only the cross-sectional observation of a limited portion can be performed. For this reason, there has been a problem that when a piping failure that occurs only in a part of the wafer occurs in the wafer, the detection cannot be performed.

一方の上述した第２の従来技術では、図９に示されるように、パイピング不良の有無に拘わらず、プラグ２１４はすべて活性領域２１２上、すなわちシリコン基板２１０上に形成されるためにシリコン基板２１０と電気的に導通している。そのため、プラグ２１４の電位はほぼ所定の値に保たれ、電位コントラストが発生しにくく、パイピング不良を欠陥として検出することは非常に困難であるという問題点があった。さらに、半導体装置における配線間の層間絶縁膜の誘電率を低くするために、層間絶縁膜を意図的に形成する場合があるが、その場合におけるボイドの出来栄えを評価する方法は従来知られていなかった。 On the other hand, in the above-described second prior art, as shown in FIG. 9, the plugs 214 are all formed on the active region 212, that is, on the silicon substrate 210 regardless of the presence or absence of piping failure. And is electrically connected. For this reason, the potential of the plug 214 is maintained at a predetermined value, potential contrast is hardly generated, and it is very difficult to detect a piping failure as a defect. Furthermore, in order to lower the dielectric constant of the interlayer insulating film between the wirings in the semiconductor device, the interlayer insulating film may be intentionally formed, but a method for evaluating the quality of the void in that case has not been known. It was.

この発明は、上記に鑑みてなされたもので、コンタクト間に発生するパイピング不良を電子ビーム式パターン欠陥検査装置で簡便にモニタすることができる半導体装置のパイピング不良検出用ＴＥＧとそのパイピング不良検出方法を得ることを目的とする。また、半導体装置における層間絶縁膜のボイドの出来栄えを評価する半導体装置のボイド形成状態判定方法を得ることも目的とする。 The present invention has been made in view of the above, and a piping failure detection TEG for a semiconductor device and a piping failure detection method thereof that can easily monitor a piping failure occurring between contacts with an electron beam pattern defect inspection apparatus. The purpose is to obtain. Another object of the present invention is to obtain a void formation state determination method for a semiconductor device that evaluates the quality of voids in an interlayer insulating film in the semiconductor device.

上記目的を達成するため、この発明にかかる半導体装置のパイピング不良検出用ＴＥＧは、半導体装置の隣接する活性領域に形成されるコンタクト間のパイピング不良を検出する半導体装置のパイピング不良検出用ＴＥＧであって、ＳＴＩによって半導体基板表面に並列して複数形成される素子分離膜と、前記素子分離膜と所定の角度を持って、所定の間隔を有して並列して複数形成される電極配線と、前記半導体基板表面上の前記電極配線を覆うように形成される層間絶縁膜と、隣接する前記電極配線間の、隣接する前記素子分離膜間の活性領域の形成位置では、前記層間絶縁膜を貫通して前記半導体基板表面と同じ深さに達するまで形成され、前記素子分離膜の形成位置では、前記半導体基板までの任意の深さにまで形成されるコンタクトと、を備えることを特徴とする。 In order to achieve the above object, a piping failure detection TEG for a semiconductor device according to the present invention is a piping failure detection TEG for a semiconductor device that detects a piping failure between contacts formed in adjacent active regions of the semiconductor device. A plurality of element isolation films formed in parallel on the surface of the semiconductor substrate by STI, and electrode wirings formed in parallel at a predetermined angle with a predetermined angle with the element isolation film; The interlayer insulating film formed so as to cover the electrode wiring on the surface of the semiconductor substrate and the active region between the adjacent electrode wirings and between the adjacent element isolation films pass through the interlayer insulating film. The contact is formed up to the same depth as the surface of the semiconductor substrate, and is formed to an arbitrary depth up to the semiconductor substrate at the formation position of the element isolation film. Characterized in that it comprises a and.

この発明によれば、半導体基板上の活性領域と素子分離膜との上に、下端が半導体基板の表面に至る深さとなるように半導体基板上の層間絶縁膜にコンタクトを構成したことで、このパイピング不良検出用ＴＥＧを電子ビーム画像比較方式のパターン欠陥検査方法を用いて検査することによって、パイピング不良が発生していない状態では、活性領域上のコンタクトと素子分離膜上のコンタクトとの間に電位コントラストが周期的に生じ、電位コントラストの周期性の欠如の有無で、パイピング不良の発生の有無を検出することができるという効果を有する。 According to the present invention, the contact is formed on the interlayer insulating film on the semiconductor substrate on the active region and the element isolation film on the semiconductor substrate so that the lower end reaches a depth reaching the surface of the semiconductor substrate. By inspecting the piping defect detection TEG using the pattern defect inspection method of the electron beam image comparison method, when there is no piping defect, it is between the contact on the active region and the contact on the element isolation film. Potential contrast is periodically generated, and the presence or absence of piping failure can be detected based on the absence or absence of periodicity of potential contrast.

以下に添付図面を参照して、この発明にかかる半導体装置のパイピング不良検出用ＴＥＧ並びにそのパイピング不良検出方法およびそのボイド形成状態判定方法の好適な実施の形態を詳細に説明する。ただし、以下の実施の形態で用いられるＴＥＧ構造を備える半導体装置の斜視図、断面図および平面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。 Exemplary embodiments of a piping failure detection TEG, a piping failure detection method thereof, and a void formation state determination method thereof will be described below in detail with reference to the accompanying drawings. However, a perspective view, a cross-sectional view, and a plan view of a semiconductor device having a TEG structure used in the following embodiments are schematic, and the relationship between the thickness of the layer and the width, the ratio of the thickness of each layer, and the like are actual. Different from that.

実施の形態１．
図１は、この発明にかかるＴＥＧ構造を備える半導体装置の実施の形態１の構造を模式的に示す斜視図であり、図２は、パイピング不良を有するＴＥＧ構造を備える半導体装置の様子を模式的に示す斜視図であり、図３は、ＴＥＧ構造を備える半導体装置の平面図である。 Embodiment 1 FIG.
FIG. 1 is a perspective view schematically showing the structure of a semiconductor device having a TEG structure according to a first embodiment of the present invention, and FIG. 2 is a schematic view of the semiconductor device having a TEG structure having a piping failure. FIG. 3 is a plan view of a semiconductor device having a TEG structure.

このＴＥＧ構造を有する半導体装置は、シリコン基板などの半導体基板１０上の所定の領域に形成されたＳＴＩ（Shallow Trench Isolation）による素子分離膜１１と、素子分離膜１１によって囲まれる活性領域１２とを有する。これらの図では、直線状の素子分離膜１１が互いに並行して配列される場合が示されている。また、この素子分離膜１１の配列に対して直交するように、所定の間隔でゲート配線１３が形成される。ゲート配線１３は、活性領域１２に形成されるＭＯＳトランジスタのゲート配線１３として形成されるものであり、特許請求の範囲における電極配線に対応する。なお、半導体基板１０とゲート配線１３との間には、図示していないが、ゲート絶縁膜１７が存在する。また、図１〜図２では、層間絶縁膜の図示を省略しているが、半導体基板１０とゲート配線１３上には、層間絶縁膜が形成される。そして、この層間絶縁膜の所定の位置、具体的には隣接して形成されるゲート配線１３によって挟まれる素子分離膜１１と活性領域１２の存在する位置に交互に、それぞれの下部の素子分離膜１１と活性領域１２（半導体基板１０）に到達するようにＷなどの導電性材料でコンタクト（プラグ）１４，１５が形成される。なお、活性領域１２上に形成されるコンタクト１５は、たとえばＭＯＳトランジスタのソース／ドレインの電極となるものである。また、この実施の形態１では、活性領域１２上だけでなく、素子分離膜１１上にもコンタクト１４が形成されることを特徴とする。 The semiconductor device having the TEG structure includes an element isolation film 11 formed by STI (Shallow Trench Isolation) formed in a predetermined region on a semiconductor substrate 10 such as a silicon substrate, and an active region 12 surrounded by the element isolation film 11. Have. In these drawings, a case where the linear element isolation films 11 are arranged in parallel to each other is shown. In addition, gate wirings 13 are formed at predetermined intervals so as to be orthogonal to the arrangement of the element isolation films 11. The gate wiring 13 is formed as the gate wiring 13 of the MOS transistor formed in the active region 12, and corresponds to the electrode wiring in the claims. Although not shown, a gate insulating film 17 exists between the semiconductor substrate 10 and the gate wiring 13. 1 to 2, the interlayer insulating film is not shown, but an interlayer insulating film is formed on the semiconductor substrate 10 and the gate wiring 13. Then, at a predetermined position of the interlayer insulating film, specifically, at a position where the element isolation film 11 and the active region 12 sandwiched between the gate wirings 13 formed adjacent to each other, the lower element isolation films are alternately arranged. 11 and the active region 12 (semiconductor substrate 10), contacts (plugs) 14 and 15 are formed of a conductive material such as W. The contact 15 formed on the active region 12 serves as, for example, a source / drain electrode of a MOS transistor. Further, the first embodiment is characterized in that the contact 14 is formed not only on the active region 12 but also on the element isolation film 11.

図１と、図３の領域Ａでは、層間絶縁膜でボイド（パイピング不良）が発生していない場合を示しており、図２の左側半分と図３の領域Ｂでは、層間絶縁膜でボイド（パイピング不良）が発生している場合を示している。つまり、図１と図３の領域Ａに示される場合では、ゲート配線１３に並行して形成されるそれぞれのコンタクト１４，１５の間は、電気的に独立しており、パイピング不良を起こしていない状態にある。一方、図２と、図３の領域Ｂに示される場合では、ゲート配線１３に並行して形成される隣接するコンタクト１４，１５の間で、層間絶縁膜内に生じたボイドが貫通し、そこにコンタクト形成材料が埋め込まれたパイピング部１６が形成され、ショートしてしまうパイピング不良を起こしている状態にある。 1 and FIG. 3 show a case where no void (piping failure) occurs in the interlayer insulating film. In the left half of FIG. 2 and the region B in FIG. This shows a case where piping failure) has occurred. That is, in the case shown in the region A of FIGS. 1 and 3, the contacts 14 and 15 formed in parallel with the gate wiring 13 are electrically independent and do not cause piping defects. Is in a state. On the other hand, in the case shown in FIG. 2 and the region B of FIG. 3, a void generated in the interlayer insulating film penetrates between adjacent contacts 14 and 15 formed in parallel with the gate wiring 13. The piping portion 16 in which the contact forming material is embedded is formed, and a piping failure that causes a short circuit occurs.

ここで、このようなＴＥＧ構造を有する半導体装置の製造方法について説明する。図４−１〜図４−３と図５−１〜図５−４は、この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図であり、図４−１〜図４−３は、ゲート電極配線の形成位置でその伸長方向に切断した場合の断面図を示し、図５−１〜図５−４は、コンタクト形成位置でのゲート電極配線の伸長方向に切断した場合の断面図を示している。 Here, a method for manufacturing a semiconductor device having such a TEG structure will be described. FIGS. 4-1 to 4-3 and FIGS. 5-1 to 5-4 are cross-sectional views schematically showing the steps of the method of manufacturing the semiconductor device having the TEG structure according to the present invention. FIG. 4-3 is a cross-sectional view when the gate electrode wiring is formed in the extending direction at the position where the gate electrode wiring is formed, and FIGS. 5-1 to 5-4 are cut along the extending direction of the gate electrode wiring at the contact forming position. A cross-sectional view of the case is shown.

まず、シリコンなどの半導体基板１０上の所定の位置に、ＳＴＩにより素子分離膜１１を形成する。すなわち、シリコンなどの半導体基板１０上の所定の位置に、異方性エッチングにより溝（トレンチ）を形成し、その溝に絶縁膜を埋め込むように半導体基板１０上に絶縁膜を成膜する。成膜した絶縁膜をＣＭＰ（Chemical MechanicalPolishing）などで研磨して、素子分離膜１１と、素子分離膜１１で囲まれる活性領域１２とを形成する。活性領域１２では、絶縁膜が完全に除去された状態となる（図４−１、図５−１）。 First, the element isolation film 11 is formed by STI at a predetermined position on the semiconductor substrate 10 such as silicon. That is, a groove (trench) is formed at a predetermined position on the semiconductor substrate 10 such as silicon by anisotropic etching, and an insulating film is formed on the semiconductor substrate 10 so as to fill the insulating film in the groove. The formed insulating film is polished by CMP (Chemical Mechanical Polishing) or the like to form the element isolation film 11 and the active region 12 surrounded by the element isolation film 11. In the active region 12, the insulating film is completely removed (FIGS. 4-1, 5-1).

ついで、ＭＯＳトランジスタの形成位置に対応する領域にゲート酸化膜（ゲート絶縁膜）１７を形成した後、ゲート配線（ゲート電極配線）１３を形成する（図４−２）。なお、ゲート配線１３の形成位置でない部分にはゲート配線１３は形成されない（図５−２）。その後、ゲート配線１３間を埋め込むように、半導体基板１０上に層間絶縁膜１８を形成する（図４−３、図５−３）。このとき、層間絶縁膜１８埋め込みのプロセスマージンがないと、図５−３に示されるようにボイド１９が形成される。 Next, after forming a gate oxide film (gate insulating film) 17 in a region corresponding to the formation position of the MOS transistor, a gate wiring (gate electrode wiring) 13 is formed (FIG. 4-2). Note that the gate wiring 13 is not formed in a portion where the gate wiring 13 is not formed (FIG. 5-2). Thereafter, an interlayer insulating film 18 is formed on the semiconductor substrate 10 so as to fill the space between the gate wirings 13 (FIGS. 4-3 and 5-3). At this time, if there is no process margin for filling the interlayer insulating film 18, a void 19 is formed as shown in FIG.

ついで、フォトリソグラフィ技術とエッチング技術を使用して、ゲート配線１３が形成されていない活性領域１２と素子分離膜１１の上にコンタクト孔を形成し、コンタクト孔内にＷなどの導電性材料からなるコンタクト１４，１５を形成する。Ｗを使用する場合には、Ｗ−ＣＶＤプロセスによってコンタクト孔内にＷプラグが形成される。このとき、図５−３に示されるように層間絶縁膜１８内にボイド１９が存在すると、ボイド１９内にもＷなどのコンタクト形成材料が充填されることでパイピング部１６が形成され、隣接するコンタクト１４，１５間が電気的に導通する。その結果、パイピング不良が発生する（図５−４）。また、コンタクト孔は、活性領域１２における半導体基板１０の表面上に達する深さまで形成される。そのため、活性領域１２に形成されるコンタクト１５は、半導体基板１０と電気的に接続されることになり、素子分離膜１１に形成されるコンタクト１４は、半導体基板１０と電気的に接続されない。そのため、ゲート配線１３の伸長方向に沿って、コンタクト１４，１５は半導体基板１０と電気的に接続しているものと、接続していないものとが交互に存在することになる。以上の工程によって、ＴＥＧ構造を有する半導体装置が製造される。 Next, a contact hole is formed on the active region 12 where the gate wiring 13 is not formed and the element isolation film 11 by using a photolithography technique and an etching technique, and the contact hole is made of a conductive material such as W. Contacts 14 and 15 are formed. When W is used, a W plug is formed in the contact hole by a W-CVD process. At this time, if a void 19 exists in the interlayer insulating film 18 as shown in FIG. 5C, the void 19 is filled with a contact forming material such as W to form the piping portion 16 and adjacent to it. The contacts 14 and 15 are electrically connected. As a result, piping failure occurs (FIG. 5-4). The contact hole is formed to a depth reaching the surface of the semiconductor substrate 10 in the active region 12. Therefore, the contact 15 formed in the active region 12 is electrically connected to the semiconductor substrate 10, and the contact 14 formed in the element isolation film 11 is not electrically connected to the semiconductor substrate 10. Therefore, contacts 14 and 15 that are electrically connected to the semiconductor substrate 10 and contacts that are not connected exist alternately along the extending direction of the gate wiring 13. Through the above steps, a semiconductor device having a TEG structure is manufactured.

つぎに、このように製造されたＴＥＧ構造を有する半導体装置の電子ビーム画像比較方式を用いたパターン欠陥検査方法について説明する。図６は、電子ビーム画像比較方式のパターン欠陥検査方法を実行する電子ビーム式パターン欠陥検査装置の概略構成を模式的に示す図である。この電子ビーム式パターン欠陥検査装置は、試料１０１に電子を照射させるための電子照射部１０２と、試料１０１の電子照射部１０２側に配置される帯電制御電極１０３と、試料１０１の帯電状態を制御する帯電制御部１０４と、電子照射部１０２からの入射電子１２１が照射された領域から放出される二次電子１２２を検出する検出器１０５と、検出器１０５で得られた二次電子強度を輝度変調して二次電子像を得る画像取得部１０６と、を備える。 Next, a pattern defect inspection method using the electron beam image comparison method of the semiconductor device having the TEG structure manufactured as described above will be described. FIG. 6 is a diagram schematically showing a schematic configuration of an electron beam type pattern defect inspection apparatus that executes an electron beam image comparison type pattern defect inspection method. This electron beam pattern defect inspection apparatus controls an electron irradiation unit 102 for irradiating a sample 101 with electrons, a charge control electrode 103 disposed on the electron irradiation unit 102 side of the sample 101, and a charged state of the sample 101. The charging control unit 104 for detecting the secondary electrons 122 emitted from the region irradiated with the incident electrons 121 from the electron irradiation unit 102, and the intensity of the secondary electrons obtained by the detector 105. And an image acquisition unit 106 that obtains a secondary electron image by modulation.

この電子ビーム式パターン欠陥検査装置の動作の概略について以下に説明する。帯電制御部１０４で、帯電制御電極１０３と試料１０１との間の電圧を制御することで試料１０１の電荷状態を制御し、電子照射部１０２から試料１０１の所定の領域に入射電子（一次電子）１２１を照射する。なお、電子照射部１０２には、試料１０１の所定の領域に入射電子１２１を照射するための集束レンズや対物レンズ、また走査させるための偏光器などが含まれている。試料１０１に入射電子１２１が照射されることによって、試料１０１の表面から二次電子１２２が放出される。この二次電子１２２は、検出器１０５で検出され、画像取得部１０６では、二次電子強度を輝度変調して二次電子像を得る。このようにして、試料１０１についての二次電子像が得られる。 An outline of the operation of this electron beam pattern defect inspection apparatus will be described below. The charge control unit 104 controls the voltage between the charge control electrode 103 and the sample 101 to control the charge state of the sample 101, and incident electrons (primary electrons) from the electron irradiation unit 102 to a predetermined region of the sample 101. 121 is irradiated. The electron irradiation unit 102 includes a focusing lens and an objective lens for irradiating a predetermined region of the sample 101 with the incident electrons 121, a polarizer for scanning, and the like. By irradiating the sample 101 with the incident electrons 121, secondary electrons 122 are emitted from the surface of the sample 101. The secondary electrons 122 are detected by the detector 105, and the image acquisition unit 106 modulates the secondary electron intensity to obtain a secondary electron image. In this way, a secondary electron image for the sample 101 is obtained.

検査者または装置は、得られた二次電子像を用いて、電位コントラスト欠陥を検出する。以下に、電位コントラスト欠陥の検出の原理の概略について説明する。入射電子１２１が試料１０１に照射されると、それに起因して必然的に帯電現象が生じる。図１に示されるように、パイピング不良が発生していない状態のコンタクト１４，１５において、素子分離膜１１上に形成されるコンタクト１４は半導体基板１０と電気的に接続していないために、入射電子１２１の照射によって生じる帯電を蓄積していくが、活性領域１２上に形成されるコンタクト１５は半導体基板１０と電気的に接続しているために、入射電子１２１の照射によって生じる帯電が蓄積されず、すなわち半導体基板１０上へと電荷が逃げていくために、電気的に中性の状態を維持する。そのため、半導体基板１０と電気的に接続しているコンタクト１５と電気的に接続していないコンタクト１４とで、帯電の状況が異なる結果、電位状態が異なり、電位コントラストが生じる。たとえば、検査に用いる入射電子１２１の照射に起因して正帯電が生じる場合には、半導体基板１０と電気的に接続しているコンタクト１５に比較して、半導体基板１０と電気的に接続していないコンタクト１４は正帯電するために、二次電子の検出量が減少し、暗めのコントラストとなる。 The inspector or apparatus detects the potential contrast defect using the obtained secondary electron image. Hereinafter, an outline of the principle of detection of a potential contrast defect will be described. When the incident electrons 121 are irradiated on the sample 101, a charging phenomenon inevitably occurs due to the irradiation. As shown in FIG. 1, in the contacts 14 and 15 in a state where no piping failure has occurred, the contact 14 formed on the element isolation film 11 is not electrically connected to the semiconductor substrate 10, so The charge generated by the irradiation of the electrons 121 is accumulated. However, since the contact 15 formed on the active region 12 is electrically connected to the semiconductor substrate 10, the charge generated by the irradiation of the incident electrons 121 is accumulated. In other words, the electric charge escapes onto the semiconductor substrate 10, so that the electrically neutral state is maintained. For this reason, as a result of different charging conditions between the contact 15 electrically connected to the semiconductor substrate 10 and the contact 14 not electrically connected, the potential state is different and a potential contrast occurs. For example, when positive charging occurs due to the irradiation of the incident electrons 121 used for inspection, it is electrically connected to the semiconductor substrate 10 as compared to the contact 15 electrically connected to the semiconductor substrate 10. Since the non-contact 14 is positively charged, the detection amount of secondary electrons is reduced, resulting in dark contrast.

その結果、図３の領域Ａに示されるように、この実施の形態１では、ゲート配線１３の伸長方向に沿って、活性領域１２と素子分離膜１１の上に交互にコンタクト１４，１５を形成するようにしているので、パイピング不良が発生していない場合の半導体装置のＴＥＧ構造における二次電子像、すなわち電位コントラストは、通常のコントラストと暗めのコントラストが周期的に表れるパターンを示すことになる。 As a result, as shown in region A of FIG. 3, in the first embodiment, contacts 14 and 15 are alternately formed on the active region 12 and the element isolation film 11 along the extending direction of the gate wiring 13. Therefore, the secondary electron image in the TEG structure of the semiconductor device when the piping failure does not occur, that is, the potential contrast shows a pattern in which normal contrast and dark contrast appear periodically. .

しかし、図２に示されるように、ゲート配線１３間に形成される層間絶縁膜１８にボイドが存在し、パイピング不良が発生している場合には、パイピング部１６のＷなどの導電性材料を介して半導体基板１０と電気的に接続していないコンタクト１４と半導体基板１０と電気的に接続しているコンタクト１５とがショートするため、半導体基板１０と電気的に接続していないコンタクト（すなわち、素子分離膜１１上に形成されたコンタクト）１４と半導体基板１０と電気的に接続しているコンタクト（すなわち、活性領域１２上に形成されたコンタクト）１５との間で電位コントラストが生じなくなる。つまり、パイピング不良が存在しない場合には、周期的な電位コントラストを示すが、パイピング不良が発生する場合には、図３の領域Ｂに示されるように、コンタクト１４，１５の電位コントラストの周期性が欠如し、パイピング不良の箇所を欠陥として検出することができるようになる。 However, as shown in FIG. 2, when a void exists in the interlayer insulating film 18 formed between the gate wirings 13 and a piping failure occurs, a conductive material such as W in the piping portion 16 is used. The contact 14 that is not electrically connected to the semiconductor substrate 10 and the contact 15 that is electrically connected to the semiconductor substrate 10 are short-circuited, so that the contact that is not electrically connected to the semiconductor substrate 10 (that is, There is no potential contrast between the contact 14 formed on the element isolation film 11 and the contact 15 that is electrically connected to the semiconductor substrate 10 (that is, the contact formed on the active region 12). That is, when there is no piping failure, periodic potential contrast is shown, but when piping failure occurs, the periodicity of the potential contrast of the contacts 14 and 15 as shown in the region B of FIG. This makes it possible to detect a defective piping portion as a defect.

この実施の形態１によれば、半導体基板１０上の活性領域１２と素子分離膜１１との上に、下端が半導体基板１０の表面に至る深さとなるように半導体基板１０上の層間絶縁膜１８にコンタクト１５，１４を構成したことで、電子ビーム画像比較方式のパターン欠陥検査方法を用いて検査することで、パイピング不良が発生していない状態では、活性領域１２上のコンタクト１５と素子分離膜１１上のコンタクト１４との間に電位コントラストが周期的に生じるようになり、電位コントラストの周期性の欠如の有無で、パイピング不良の発生の有無を検出することができるという効果を有する。 According to the first embodiment, the interlayer insulating film 18 on the semiconductor substrate 10 is placed on the active region 12 and the element isolation film 11 on the semiconductor substrate 10 so that the lower end reaches a depth reaching the surface of the semiconductor substrate 10. Since the contacts 15 and 14 are formed on the active region 12, the contact 15 and the element isolation film on the active region 12 are inspected using the electron beam image comparison type pattern defect inspection method. Thus, potential contrast is periodically generated between the contact 11 and the contact 14 on the electrode 11, and the presence or absence of piping failure can be detected based on the lack of periodicity of the potential contrast.

実施の形態２．
実施の形態１で、もし、すべての領域でパイピング不良が発生しているとすると、コンタクトで半導体基板に直接に接続していないコンタクトもパイピング部を介して半導体基板と電気的に導通することになる。その結果、すべてのコンタクトが半導体基板と電気的に導通することになり、コンタクトの電位はほぼ一定に保たれ、電位コントラストが発生しにくくなる。そのため、コンタクトの周期的なコントラストの変化の欠如を伴い、二次電子像による画像比較方式で欠陥を検出することができなくなる。そこで、この実施の形態２では、すべての領域でパイピング不良が発生するような事態を避ける場合について説明する。 Embodiment 2. FIG.
In the first embodiment, if a piping failure occurs in all regions, a contact that is not directly connected to the semiconductor substrate by a contact is also electrically connected to the semiconductor substrate through the piping portion. Become. As a result, all the contacts are electrically connected to the semiconductor substrate, the potentials of the contacts are kept almost constant, and the potential contrast hardly occurs. For this reason, it is impossible to detect a defect by an image comparison method using a secondary electron image due to a lack of periodic contrast change of the contact. Therefore, in the second embodiment, a case will be described in which a situation in which piping failure occurs in all regions is avoided.

図７は、ＴＥＧ構造を備える半導体装置の実施の形態２の構造を示す平面図である。この半導体装置のＴＥＧ構造では、実施の形態１において、所定の間隔で配置されるゲート配線１３ａ〜１３ｃ，１３Ａの一部のゲート配線１３Ａを形成せずに、隣接するゲート配線１３ａ，１３ｂ間の距離を広くとる領域を設けることを特徴とする。これにより、配線間の層間絶縁膜埋め込みのプロセスマージンを、ゲート配線１３ａ，１３ｂ間の距離を広く取った領域で大きく取ることができる。そのため、図７中の領域Ｃにおいて、活性領域１２上に形成されるコンタクト１４と、素子分離膜１１上に形成されるコンタクト１５との間にはパイピング部１６が形成されないので、パイピング不良が発生せず、電子ビーム式パターン欠陥検査装置で観察したときに電位コントラストが発生する。なお、実施の形態１と同一の構成要素には同一の符号を付してその説明を省略している。 FIG. 7 is a plan view showing the structure of the second embodiment of the semiconductor device having the TEG structure. In the TEG structure of this semiconductor device, in the first embodiment, a part of the gate wirings 13a to 13c and 13A arranged at a predetermined interval is not formed, but the adjacent gate wirings 13a and 13b are not formed. A region having a wide distance is provided. As a result, a process margin for embedding the interlayer insulating film between the wirings can be increased in a region where the distance between the gate wirings 13a and 13b is wide. Therefore, in the region C in FIG. 7, the piping portion 16 is not formed between the contact 14 formed on the active region 12 and the contact 15 formed on the element isolation film 11. Instead, potential contrast occurs when observed with an electron beam pattern defect inspection apparatus. In addition, the same code | symbol is attached | subjected to the component same as Embodiment 1, and the description is abbreviate | omitted.

この実施の形態２によれば、ゲート配線１３中の一部のゲート配線１３Ａを形成しない領域Ｃで、配線間の層間絶縁膜の埋め込みプロセスマージンを大きく取るようにしたので、隣接するコンタクト１４，１５間でパイピング不良の発生を抑えることができる。その結果、パイピング不良の発生していない場所を確実にＴＥＧ構造内に作成することができ、パイピング不良の発生している場所を、電子ビーム画像比較方式のパターン欠陥検査方法を用いてコンタクト１４，１５の周期的なコントラストの変化の欠如によって検出することができるという効果を有する。 According to the second embodiment, in the region C in which part of the gate wiring 13A in the gate wiring 13 is not formed, the process margin for embedding the interlayer insulating film between the wirings is made large. It is possible to suppress the occurrence of poor piping between 15. As a result, a location where no piping failure has occurred can be reliably created in the TEG structure, and the location where the piping failure has occurred can be detected by using the pattern defect inspection method of the electron beam image comparison method. It has the effect that it can be detected by the lack of 15 periodic contrast changes.

実施の形態３．
この実施の形態３でも、実施の形態２と同様に、実施の形態１で、すべての領域でパイピング不良が発生し、コンタクトの周期的なコントラストの変化の欠如を伴い、二次電子像による画像比較方式で欠陥を検出することができなくなることを避ける場合について説明する。 Embodiment 3 FIG.
Also in this third embodiment, as in the second embodiment, in the first embodiment, piping defects occur in all the regions, and there is a lack of periodic contrast change of the contact. A case where it is avoided that defects cannot be detected by the comparison method will be described.

図８は、ＴＥＧ構造を備える半導体装置の実施の形態３の構造を示す平面図である。この半導体装置のＴＥＧ構造では、実施の形態１において、所定の間隔で配置されるゲート配線１３ａ〜１３ｃのうち一部のゲート配線１３ａ，１３ｂの間隔を、層間絶縁膜の埋め込み不良が発生しないレベルまで広げるようにしている。この例では、ゲート配線１３ｂ，１３ｃに挟まれる領域Ｄでは、実施の形態１と同じゲート配線間の距離となっているが、ゲート配線１３ａ，１３ｂに挟まれる領域Ｅでは、層間絶縁膜の埋め込み不良が発生しないレベルのゲート配線間の距離となっている。ただし、ゲート配線間隔を広げすぎると、ＴＥＧパターンの占有面積が大きくなってしまうので、ＴＥＧパターンの占有面積が必要最小限となるように、ゲート配線間の距離を設定する必要がある。なお、ここでは、ゲート配線１３ａ，１３ｂ間には実施の形態２の場合と異なり一列のコンタクト１４，１５しか形成されていない。また、実施の形態１と同一の構成要素には同一の符号を付してその説明を省略している。 FIG. 8 is a plan view showing the structure of the semiconductor device having the TEG structure according to the third embodiment. In the TEG structure of this semiconductor device, in the first embodiment, the interval between some of the gate wirings 13a and 13b among the gate wirings 13a to 13c arranged at a predetermined interval is set at a level at which no defective filling of the interlayer insulating film occurs. I'm trying to expand it. In this example, in the region D sandwiched between the gate wirings 13b and 13c, the distance between the gate wirings is the same as in the first embodiment, but in the region E sandwiched between the gate wirings 13a and 13b, the interlayer insulating film is embedded. This is the distance between the gate lines at a level where no defect occurs. However, if the interval between the gate lines is excessively widened, the occupied area of the TEG pattern becomes large. Therefore, it is necessary to set the distance between the gate lines so that the occupied area of the TEG pattern is minimized. Here, unlike the case of the second embodiment, only one row of contacts 14 and 15 is formed between the gate wirings 13a and 13b. In addition, the same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

このようにゲート配線１３の間隔を調整することにより、配線間の層間絶縁膜の埋め込みプロセスマージンを、ゲート配線１３間の距離を広く取った領域で大きく取ることができる。そのため、ゲート配線間の距離の狭い図８中の領域Ｄでは、パイピング不良が発生する確率が高いが、領域Ｅにおいては、活性領域１２上に形成されるコンタクト１４と、素子分離膜１１上に形成されるコンタクト１５との間には、パイピング不良が発生せず、電子ビーム式パターン欠陥検査装置で観察したときに、電位コントラストが発生する。 By adjusting the distance between the gate wirings 13 in this manner, the process margin for embedding the interlayer insulating film between the wirings can be increased in a region where the distance between the gate wirings 13 is wide. Therefore, in the region D in FIG. 8 where the distance between the gate wirings is small, there is a high probability that a piping failure will occur, but in the region E, the contact 14 formed on the active region 12 and the element isolation film 11 are formed. Piping failure does not occur between the formed contacts 15 and potential contrast occurs when observed with an electron beam pattern defect inspection apparatus.

この実施の形態３によれば、ゲート配線１３のうち一部のゲート配線１３ａ，１３ｂ間の距離を層間絶縁膜の埋め込み不良が発生しないレベルまで広げた領域Ｅで、配線間の層間絶縁膜の埋め込みプロセスマージンを大きく取るようにしたので、隣接するコンタクト１４，１５間でパイピング不良の発生を抑えることができる。その結果、パイピング不良の発生していない場所を確実にＴＥＧ構造内に作成することができ、パイピング不良の発生している場所を、電子ビーム画像比較方式のパターン欠陥検査方法を用い、コンタクト１４，１５の周期的な電位コントラストの変化の欠如によって検出することができるという効果を有する。 According to the third embodiment, in the region E in which the distance between some of the gate wirings 13a and 13b of the gate wiring 13 is expanded to a level at which no defective filling of the interlayer insulating film occurs, the interlayer insulating film between the wirings Since the embedding process margin is large, the occurrence of piping failure between the adjacent contacts 14 and 15 can be suppressed. As a result, a location where no piping failure has occurred can be reliably created in the TEG structure, and the location where the piping failure has occurred can be detected using the pattern defect inspection method of the electron beam image comparison method. It has the effect that it can be detected by the lack of 15 periodic potential contrast changes.

実施の形態４．
実施の形態１〜３では、パイピング不良を検出する場合を説明したが、この実施の形態４では、意図的にボイドを層間絶縁膜に形成する場合の半導体装置のボイド形成状態判定方法について説明する。 Embodiment 4 FIG.
In the first to third embodiments, the case of detecting a piping failure has been described. In the fourth embodiment, a method for determining a void formation state of a semiconductor device when a void is intentionally formed in an interlayer insulating film will be described. .

半導体装置の製造において、配線間の層間絶縁膜の誘電率を低くするために、意図的に層間絶縁膜にボイドを形成する場合がある。その場合に、ボイドの出来栄えを評価する必要があるが、その手法として、実施の形態１〜３で説明したパイピング不良の程度を利用することができる。ボイドが発生する領域に半導体基板と電気的に導通するコンタクトと、導通していないコンタクトとを周期的に配置し、電子ビーム式パターン欠陥検査装置でコンタクトのコントラストの乱れを欠陥として検出することにより、ボイドの出来栄えを評価することができる。このとき、ボイドが正常に形成できている場合には、すべてのコンタクトは半導体基板と導通し、電位コントラストが生じ難いが、ボイドが形成されていないと、半導体基板と導通していないコンタクト部分には電位コントラストが生じ、欠陥として検出することができる。 In manufacturing a semiconductor device, a void may be intentionally formed in the interlayer insulating film in order to lower the dielectric constant of the interlayer insulating film between the wirings. In that case, it is necessary to evaluate the quality of the void. As the method, the degree of piping failure described in the first to third embodiments can be used. By periodically disposing contacts that are electrically connected to the semiconductor substrate and non-conductive contacts in the void-generating region, and detecting contact contrast disturbance as a defect with an electron beam pattern defect inspection device. Can evaluate the performance of the void. At this time, if the voids are formed normally, all the contacts are electrically connected to the semiconductor substrate, and it is difficult for the potential contrast to occur. However, if no voids are formed, the contacts are not electrically connected to the semiconductor substrate. Causes a potential contrast and can be detected as a defect.

この実施の形態４によれば、コンタクトの電位コントラストの周期的な欠陥の有無によって、配線間の層間絶縁膜に形成したボイドの出来栄えについて評価することができる。 According to the fourth embodiment, the quality of the void formed in the interlayer insulating film between the wirings can be evaluated based on the presence or absence of periodic defects in the potential contrast of the contacts.

以上のように、この発明にかかる半導体装置のパイピング不良検出用ＴＥＧは、ＳＴＩ分離工程、ゲート電極形成工程、層間絶縁膜形成工程、およびコンタクト形成工程を経て製造される半導体装置に有用である。 As described above, the piping failure detection TEG of the semiconductor device according to the present invention is useful for a semiconductor device manufactured through the STI isolation process, the gate electrode formation process, the interlayer insulating film formation process, and the contact formation process.

この発明によるＴＥＧ構造を備える半導体装置の実施の形態１の構造を模式的に示す斜視図である。1 is a perspective view schematically showing a structure of a first embodiment of a semiconductor device having a TEG structure according to the present invention. パイピング不良を有するＴＥＧ構造を備える半導体装置の様子を模式的に示す斜視図である。It is a perspective view which shows typically the mode of a semiconductor device provided with the TEG structure which has piping failure. ＴＥＧ構造を備える半導体装置の平面図である。It is a top view of a semiconductor device provided with a TEG structure. この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device which has a TEG structure by this invention (the 1). この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device which has a TEG structure by this invention (the 2). この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device which has a TEG structure by this invention (the 3). この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その１）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device which has a TEG structure by this invention (the 1). この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その２）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device which has a TEG structure by this invention (the 2). この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その３）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device which has a TEG structure by this invention (the 3). この発明によるＴＥＧ構造を有する半導体装置の製造方法の手順を模式的に示す断面図である（その４）。It is sectional drawing which shows typically the procedure of the manufacturing method of the semiconductor device which has a TEG structure by this invention (the 4). 電子ビーム式パターン欠陥検査装置の概略構成を模式的に示す図である。It is a figure which shows typically schematic structure of an electron beam type pattern defect inspection apparatus. ＴＥＧ構造を備える半導体装置の実施の形態２の構造を示す平面図である。It is a top view which shows the structure of Embodiment 2 of a semiconductor device provided with a TEG structure. ＴＥＧ構造を備える半導体装置の実施の形態３の構造を示す平面図である。It is a top view which shows the structure of Embodiment 3 of a semiconductor device provided with a TEG structure. 従来のパイピング不良をモニタするための半導体装置に形成されるＴＥＧ構造を示す斜視図である。It is a perspective view which shows the TEG structure formed in the semiconductor device for monitoring the conventional piping defect.

符号の説明Explanation of symbols

１０半導体基板
１１素子分離膜
１２活性領域
１３，１３ａ，１３ｂ，１３ｃゲート配線
１４，１５コンタクト（プラグ）
１６パイピング部
１７ゲート絶縁膜
１８層間絶縁膜
１９ボイド
１０１試料
１０２電子照射部
１０３帯電制御電極
１０４帯電制御部
１０５検出器
１０６画像取得部 DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 11 Element isolation film 12 Active region 13, 13a, 13b, 13c Gate wiring 14, 15 Contact (plug)
16 Piping unit 17 Gate insulating film 18 Interlayer insulating film 19 Void 101 Sample 102 Electron irradiation unit 103 Charge control electrode 104 Charge control unit 105 Detector 106 Image acquisition unit

Claims

半導体装置の隣接する活性領域に形成されるコンタクト間のパイピング不良を検出する半導体装置のパイピング不良検出用ＴＥＧ（Test Experimental Group）であって、
ＳＴＩ（Shallow Trench Isolation）によって半導体基板表面に並列して複数形成される素子分離膜と、
前記素子分離膜と所定の角度を持って、所定の間隔を有して並列して複数形成される電極配線と、
前記半導体基板表面上の前記電極配線を覆うように形成される層間絶縁膜と、
隣接する前記電極配線間の、隣接する前記素子分離膜間の活性領域の形成位置では、前記層間絶縁膜を貫通して前記半導体基板表面と同じ深さに達するまで形成され、前記素子分離膜の形成位置では、前記半導体基板までの任意の深さにまで形成されるコンタクトと、
を備えることを特徴とする半導体装置のパイピング不良検出用ＴＥＧ。 A TEG (Test Experimental Group) for detecting a piping failure in a semiconductor device that detects a piping failure between contacts formed in adjacent active regions of the semiconductor device,
A plurality of element isolation films formed in parallel on the semiconductor substrate surface by STI (Shallow Trench Isolation);
A plurality of electrode wirings formed in parallel with a predetermined interval with a predetermined angle with the element isolation film,
An interlayer insulating film formed to cover the electrode wiring on the semiconductor substrate surface;
The active region between the adjacent electrode wirings and between the adjacent element isolation films is formed until it reaches the same depth as the surface of the semiconductor substrate through the interlayer insulating film. In the formation position, contacts formed to an arbitrary depth to the semiconductor substrate,
A TEG for detecting a defective piping of a semiconductor device.

複数の前記電極配線のうち一部の電極配線が欠落していることを特徴とする請求項１に記載の半導体装置のパイピング不良検出用ＴＥＧ。 2. A TEG for detecting defective piping in a semiconductor device according to claim 1, wherein some of the plurality of electrode wirings are missing.

複数の前記電極配線のうち一部の隣接する電極配線間の間隔は、前記層間絶縁膜の埋め込み不良が発生しない間隔であることを特徴とする請求項１に記載の半導体装置のパイピング不良検出用ＴＥＧ。 2. The piping device fault detection for a semiconductor device according to claim 1, wherein an interval between a part of adjacent electrode wirings among the plurality of electrode wirings is an interval at which no defective filling of the interlayer insulating film occurs. TEG.

半導体装置の隣接する活性領域に形成されるコンタクト間のパイピング不良を検出する半導体装置のパイピング不良検出方法であって、
半導体基板表面の所定のテスト領域に、ＳＴＩによって並列して複数の素子分離膜を形成する素子分離膜形成工程と、
前記素子分離膜と所定の角度を持って、所定の間隔を有して並列して複数の電極配線を形成する電極配線形成工程と、
前記半導体基板表面上の前記電極配線を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
隣接する前記素子分離膜間の活性領域の形成位置に、前記層間絶縁膜を貫通して前記半導体基板表面まで達するように第１のコンタクトを形成する第１のコンタクト形成工程と、
前記素子分離膜の形成位置に、前記層間絶縁膜内の前記半導体基板までの任意の深さに達する第２のコンタクトを形成する第２のコンタクト形成工程と、
前記テスト領域に電子線を照射し、その二次電子像を撮像する二次電子像撮像工程と、
前記二次電子像における前記第１と前記第２のコンタクトの電位コントラストの周期性の有無で、前記第１と前記第２のコンタクト間におけるパイピング不良の有無を判定するパイピング不良判定工程と、
を含むことを特徴とする半導体装置のパイピング不良検出方法。 A semiconductor device piping failure detection method for detecting a piping failure between contacts formed in adjacent active regions of a semiconductor device,
An element isolation film forming step for forming a plurality of element isolation films in parallel by STI in a predetermined test region on the surface of the semiconductor substrate;
An electrode wiring forming step of forming a plurality of electrode wirings in parallel with a predetermined interval with a predetermined angle with the element isolation film;
An interlayer insulating film forming step of forming an interlayer insulating film covering the electrode wiring on the semiconductor substrate surface;
A first contact forming step of forming a first contact at a position where an active region between adjacent element isolation films is formed so as to penetrate the interlayer insulating film and reach the surface of the semiconductor substrate;
A second contact forming step of forming a second contact reaching an arbitrary depth to the semiconductor substrate in the interlayer insulating film at a position where the element isolation film is formed;
A secondary electron image imaging step of irradiating the test region with an electron beam and capturing a secondary electron image thereof;
A piping failure determination step for determining the presence or absence of piping failure between the first and second contacts based on the presence or absence of periodicity of potential contrast between the first and second contacts in the secondary electron image;
A method for detecting a defective piping in a semiconductor device, comprising:

前記電極配線形成工程では、複数の前記電極配線のうち一部の電極配線を形成しないで、電極配線の欠落部分を形成することを特徴とする請求項４に記載の半導体装置のパイピング不良検出方法。 5. The method for detecting a defective piping in a semiconductor device according to claim 4, wherein, in the electrode wiring forming step, a missing portion of the electrode wiring is formed without forming part of the plurality of electrode wirings. .

前記電極配線形成工程では、複数の前記電極配線のうち一部の隣接する電極配線間の間隔を広げて形成することを特徴とする請求項４に記載の半導体装置のパイピング不良検出方法。 5. The method for detecting a defective piping in a semiconductor device according to claim 4, wherein, in the electrode wiring forming step, a gap between some adjacent electrode wirings among the plurality of electrode wirings is widened.

半導体装置の配線間に埋め込まれる層間絶縁膜のボイドの形成具合を判定する半導体装置のボイド形成状態判定方法であって、
半導体基板表面の所定のテスト領域に、ＳＴＩによって並列して複数の素子分離膜を形成する素子分離膜形成工程と、
前記素子分離膜と所定の角度を持って、所定の間隔を有して並列して複数の電極配線を形成する電極配線形成工程と、
前記半導体基板表面上の前記電極配線を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
隣接する前記素子分離膜間の活性領域の形成位置に、前記層間絶縁膜を貫通して前記半導体基板表面まで達するように第１のコンタクトを形成する第１のコンタクト形成工程と、
前記素子分離膜の形成位置に、前記層間絶縁膜内の前記半導体基板までの任意の深さに達する第２のコンタクトを形成する第２のコンタクト形成工程と、
前記テスト領域に電子線を照射し、その二次電子像を撮像する二次電子像撮像工程と、
前記二次電子像における前記第１と前記第２のコンタクトの電位コントラストの周期性の有無で、前記層間絶縁膜のボイド形成の有無を判定するボイド形成判定工程と、
を含むことを特徴とする半導体装置のボイド形成状態判定方法。 A void formation state determination method for a semiconductor device for determining a formation state of a void in an interlayer insulating film embedded between wirings of a semiconductor device,
An element isolation film forming step for forming a plurality of element isolation films in parallel by STI in a predetermined test region on the surface of the semiconductor substrate;
An electrode wiring forming step of forming a plurality of electrode wirings in parallel with a predetermined interval with a predetermined angle with the element isolation film;
An interlayer insulating film forming step of forming an interlayer insulating film covering the electrode wiring on the semiconductor substrate surface;
A first contact forming step of forming a first contact at a position where an active region between adjacent element isolation films is formed so as to penetrate the interlayer insulating film and reach the surface of the semiconductor substrate;
A second contact forming step of forming a second contact reaching an arbitrary depth to the semiconductor substrate in the interlayer insulating film at a position where the element isolation film is formed;
A secondary electron image imaging step of irradiating the test region with an electron beam and capturing a secondary electron image thereof;
A void formation determining step of determining whether or not voids are formed in the interlayer insulating film based on the presence or absence of periodicity of potential contrast between the first and second contacts in the secondary electron image;
A void formation state determination method for a semiconductor device, comprising:

前記電極配線形成工程では、複数の前記電極配線のうち一部の電極配線を形成しないで、電極配線の欠落部分を形成することを特徴とする請求項７に記載の半導体装置のボイド形成状態判定方法。 The void formation state determination of a semiconductor device according to claim 7, wherein in the electrode wiring forming step, a missing portion of the electrode wiring is formed without forming part of the plurality of electrode wirings. Method.

前記電極配線形成工程では、複数の前記電極配線のうち一部の隣接する電極配線間の間隔を広げて形成することを特徴とする請求項７に記載の半導体装置のボイド形成状態判定方法。

8. The method of determining a void formation state of a semiconductor device according to claim 7, wherein, in the electrode wiring forming step, the gap between some adjacent electrode wirings among the plurality of electrode wirings is widened.