JP2007004924A - Nonvolatile memory device, and data writing method therefor - Google Patents
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Abstract
Description
本発明はメモリセルが行列状に配置された不揮発性メモリにおいて、選択アドレスにデータを書き込む際に起こる非選択アドレスのデータへの影響、いわゆるディスターブを排除する書き込み方式と、それを用いた不揮発性メモリ装置の構成に関する。 The present invention relates to a non-volatile memory in which memory cells are arranged in a matrix, a writing method for eliminating the influence of unselected addresses when writing data to a selected address, so-called disturb, and non-volatile using the same The present invention relates to a configuration of a memory device.
近年、メモリ分野のなかで電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。不揮発性メモリも様々にあるが、高速性、低電圧特性、低消費電力の観点から強誘電体メモリが注目され、更に高集積度の観点からワード線とビット線の交点に各々メモリセルを設けるクロスポイント方式が注目されている。クロスポイント型の強誘電体メモリでは強誘電体薄膜を電極で挟んだ強誘電体コンデンサをメモリ素子として用いたものが知られている。 In recent years, the importance of electrically writable and erasable nonvolatile memories in the memory field has increased. There are various types of non-volatile memories, but ferroelectric memories are attracting attention from the viewpoint of high speed, low voltage characteristics, and low power consumption. Further, from the viewpoint of high integration, a memory cell is provided at each intersection of a word line and a bit line. The cross point method is attracting attention. As a cross-point type ferroelectric memory, one using a ferroelectric capacitor having a ferroelectric thin film sandwiched between electrodes as a memory element is known.
図１９は強誘電体コンデンサの構造を示す断面図であり、強誘電体薄膜１９４０を電極１９４１と１９４２で挟んでいる。
FIG. 19 is a cross-sectional view showing the structure of a ferroelectric capacitor, in which a ferroelectric
図２１は強誘電体薄膜１９４０、もしくは図１９の強誘電体コンデンサの印加電圧と内部分極電荷の代表的な特性例を示すものである。
FIG. 21 shows a typical characteristic example of the applied voltage and the internal polarization charge of the ferroelectric
図２１に示した分極電荷−印加電圧特性から解るように強誘電体コンデンサは印加電圧のかけた方向により、ヒステリシス特性を一般的には持っている。つまり印加電圧Ｖをかけて特性点２１０４とした後、端子１９４１、１９４２を開放して電位差を０とすると特性点２１０５に遷移する。また、印加電圧−Ｖをかけて特性点２１０１とした後、端子１９４１、１９４２を開放して電位差を０とすると特性点２１０２に遷移する。つまり印加電圧の加え方により、残留分極電荷の互いに異なる２つの内部状態を持たせることができる。
As understood from the polarization charge-applied voltage characteristics shown in FIG. 21, the ferroelectric capacitor generally has a hysteresis characteristic depending on the direction in which the applied voltage is applied. In other words, after applying the applied voltage V to the
また、強誘電体コンデンサの両端の端子が開放された状態から端子間に電圧Ｖ（ΔＶＢ）をかけると、特性点２１０４に移動する。このとき、前の状態が特性点２１０２であれば図２１に示すΔＱ１の電荷が取り出され、特性点２１０５の状態であればΔＱ０の電荷が取り出される。図２１から明らかにΔＱ１≫ΔＱ０であるので、残留分極として記憶されていた前の状態を１または０として判別できる。
Further, when a voltage V (ΔVB) is applied between the terminals in the state where both terminals of the ferroelectric capacitor are open, the
したがって、強誘電体コンデンサに、強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、データの読み出しの際には、強誘電体薄膜に抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知するようになっている。 Therefore, an internal polarization state of 1 or 0 is created in a ferroelectric capacitor by applying a voltage higher than the coercive electric field of the ferroelectric thin film in two different ways, and the data is read out through a storage state due to remanent polarization. In this case, a charge higher than the coercive electric field is applied to the ferroelectric thin film to extract the charge, and the internal memory state of 1 or 0 is detected.
さて、図２２は図２１と同じ特性を持つ強誘電体コンデンサの特性を再記したものであるが、図２２において強誘電体コンデンサに（１／３）Ｖの電圧を印加した場合は特性点が遷移するものの抗電圧以下であるので、残留分極の正負は変わらず、再び印加電圧を０にすれば残留分極電荷の増減はあるもののデータとしては同じ極性のデータを保存している。また、−（１／３）Ｖをかけて再び印加電圧を０にした場合も同じ極性のデータを保存している。 Now, FIG. 22 shows the characteristics of a ferroelectric capacitor having the same characteristics as FIG. 21 again. However, when a voltage of (1/3) V is applied to the ferroelectric capacitor in FIG. However, if the applied voltage is set to 0 again, the data of the same polarity is stored as the data even though there is an increase or decrease in the residual polarization charge. In addition, when the applied voltage is set to 0 again by applying-(1/3) V, data of the same polarity is stored.
以上の特性を利用して、メモリ装置のワード線群とビット線群の各々の交点に強誘電体コンデンサを行列状に配置した、いわゆるクロスポイント型強誘電体メモリ（クロスポイントＦｅＲＡＭ）がある。 There is a so-called cross-point type ferroelectric memory (cross-point FeRAM) in which ferroelectric capacitors are arranged in a matrix at each intersection of a word line group and a bit line group of a memory device using the above characteristics.
これは前述したように、図２に示す如く電源電圧Ｖを３分割して、０、（１／３）Ｖ、（２／３）Ｖ、Ｖの各電位を作り出し、ワード線とビット線に適切に加え制御する。 As described above, as shown in FIG. 2, the power supply voltage V is divided into three to generate 0, (1/3) V, (2/3) V, and V potentials, and to the word line and bit line. Add and control appropriately.
このとき０データを選択アドレスに書き込む場合は、図３に示すように選択アドレスの選択ワード線ＳＷＬにはＶ電位を、選択ビット線ＳＢＬには０電位を、また、非選択アドレスのワード線ＵＷＬには（１／３）Ｖ電位を、また、非選択アドレスのビット線ＵＢＬには（２／３）Ｖ電位をそれぞれ印加する方式である。このとき、選択アドレスのメモリセルの強誘電体コンデンサにはＶの電圧が加わり、非選択アドレスのメモリセルの強誘電体コンデンサには（１／３）Ｖもしくは−（１／３）Ｖの電圧が印加されるので、選択アドレスのみ０データとなり、非選択アドレスのメモリセルは前のデータを保持する。したがって、非選択アドレスのメモリセルの状態は保持したまま、選択アドレスのみデータを書き込むことができる方法である。 At this time, when 0 data is written to the selected address, as shown in FIG. 3, the selected word line SWL of the selected address has a V potential, the selected bit line SBL has a 0 potential, and the unselected address word line UWL. (1/3) V potential is applied to the non-selected address bit line UBL, and (2/3) V potential is applied to the non-selected address bit line UBL. At this time, a voltage of V is applied to the ferroelectric capacitor of the memory cell of the selected address, and a voltage of (1/3) V or-(1/3) V is applied to the ferroelectric capacitor of the memory cell of the non-selected address. Therefore, only the selected address becomes 0 data, and the memory cell of the non-selected address holds the previous data. Therefore, this is a method in which data can be written only in the selected address while maintaining the state of the memory cell at the non-selected address.
しかしながら、非選択アドレスのメモリセルの強誘電体コンデンサには（１／３）Ｖもしくは−（１／３）Ｖの電圧が印加されるので保持データの極性によってはデータの保持に悪影響がでることがある。その例を次に説明する。 However, since the voltage of (1/3) V or-(1/3) V is applied to the ferroelectric capacitor of the memory cell of the non-selected address, the data retention may be adversely affected depending on the polarity of the retained data. There is. An example of this will be described next.
図２５は０データを連続して書き込んだ場合の選択アドレスと非選択アドレスの各メモリセルの遷移状態を示したものである。 FIG. 25 shows a transition state of each memory cell of the selected address and the non-selected address when 0 data is continuously written.
図２５に示すように選択アドレスに０データを連続して書き込むように選択ワード線ＳＷＬ、非選択ワードＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬに図２５に示す各電位を印加すると選択アドレスのメモリセルＳＣＳと、非選択のメモリセルＵＣＷ、ＵＣＢ、ＵＣＮは（０）、（１）の記憶データによって、それぞれ図２４のメモリセルのヒステリシス特性図上を遷移する。なお、非選択のメモリセルＵＣＷ、ＵＣＢ、ＵＣＮの相違は図７を用いて後述する。 As shown in FIG. 25, when each potential shown in FIG. 25 is applied to the selected word line SWL, the unselected word UWL, the selected bit line SBL, and the unselected bit line UBL so as to continuously write 0 data to the selected address, the selected address is selected. The memory cell SCS and the non-selected memory cells UCW, UCB, UCN transition on the hysteresis characteristic diagram of the memory cell of FIG. 24 according to the stored data of (0), (1), respectively. The difference between the non-selected memory cells UCW, UCB, and UCN will be described later with reference to FIG.
このとき、非選択アドレスのメモリセルの強誘電体コンデンサにも（１／３）Ｖもしくは−（１／３）Ｖの電圧が印加されているので、データが反転することはなくとも、記憶データに相当する残留分極に影響がでることがある。図２５において、非選択アドレスのメモリセルであるＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）には記憶データとなる残留分極が減少する方向に強誘電体コンデンサに電圧が繰り返し加わることになる。この様子を図２５では該当個所を残留分極が黒丸から白丸、そして白抜きの四角、白抜きの三角で表現している。また、このようすを図２４にも示す。図２４において、特性点２１０５に−（１／３）Ｖの電位が繰り返し加わった場合に０データに相当する残留分極が減少する様子と、特性点２１０２に（１／３）Ｖの電位が繰り返し加わった場合に１データに相当する残留分極が減少する様子を示している。
At this time, since the voltage of (1/3) V or-(1/3) V is also applied to the ferroelectric capacitor of the memory cell of the non-selected address, the stored data is not inverted. May affect the remanent polarization corresponding to. In FIG. 25, a voltage is repeatedly applied to the ferroelectric capacitor in the direction in which the residual polarization serving as stored data decreases in the memory cells UUC (1), UCB (1), and UCN (0) which are non-selected addresses. Become. In FIG. 25, the corresponding portion is represented by black circles to white circles, white squares, and white triangles in FIG. This is also shown in FIG. In FIG. 24, when the potential of − (1/3) V is repeatedly applied to the
以上、本来は不要な電圧が加わることにより、残留分極のデータが悪影響を受けることをディスターブと一般的に呼ばれ、認識されていて対策が行われている場合がある。 As described above, the fact that data of remanent polarization is adversely affected by the application of an originally unnecessary voltage is generally called “disturbance”, and is sometimes recognized and taken measures.
そのディスターブ対策の例としては選択アドレスにデータを書き込むように各選択ワード線と非選択ワード、そして選択ビット線と非選択ビット線に電圧を印加した後、非選択アドレスにディスターブ現象で与えた影響を相殺する補正パルスを加える方式が知られている。概念的には図２７に示すように、まず書き込みパルス２７０１を加え、その後、補正パルス２７０２を供給して悪影響を相殺する方式である。具体例として、図２８がある。図２８において、０の書き込みパルス２８０１を加えた後に、補正パルス２８０２を複数個加えて補正している。なお、図２８に示すものは特許文献１である。
As an example of the countermeasure against the disturbance, after applying a voltage to each selected word line and non-selected word, and the selected bit line and non-selected bit line so as to write data to the selected address, the influence given to the unselected address by the disturb phenomenon There is known a method of adding a correction pulse for canceling out. Conceptually, as shown in FIG. 27, a
また、具体的なパルス波形は異なるが、書き込み後、補正パルスを加える同様な方式として、特許文献２および特許文献３がある。
Further, although the specific pulse waveforms are different, there are
しかしながら、上記に示した特許文献１、２、３の従来のデータ書き込み方式では、選択ビットに書き込む際の制御電圧を組み合わせによって非選択ビットに与える影響、つまりディスターブ現象を補償するために２発以上の複雑な補正パルスを必要としていた。つまり、単純に補正に必要な条件を考慮して、補正パルスを１発で構成すると抗電圧を越える電圧条件が必要となり、この条件を満たした１発の補正パルスで補償を行えば、せっかく書き込んだデータが元に戻ってしまう。したがって、抗電圧以下の電圧で、選択アドレスの書き込みデータをそのままに保ちながら、書き込みの際の非選択アドレスが受けた影響を相殺するには、抗電圧以下のパルスを数回に分けて組み合わせ、合成した補正パルスとして印加する必要がある。したがって、それに要するタイミングとシーケンスのためにアクセスタイムが長くなり、かつ消費電力も増加するという課題があった。
However, in the conventional data writing methods disclosed in
また、複雑な補正パルスとシーケンスを構成する為に制御回路が増加し、チップ面積の増加や、レイアウト上の困難さをもたらすという課題があった。 In addition, the number of control circuits increases in order to construct a complicated correction pulse and sequence, resulting in an increase in chip area and difficulty in layout.
そこで本発明はこのような問題点を解決するもので、その目的とするところは、短時間かつ簡単な方法でディスターブ現象を補償することにより、アクセスタイムが速く、かつ消費電力も少なく、かつ回路構成も適正な規模の書き込み方式と、不揮発性メモリを提供することを目的とする。 Therefore, the present invention solves such problems, and the object of the present invention is to compensate for the disturb phenomenon in a short time and with a simple method so that the access time is fast, the power consumption is small, and the circuit is It is an object of the present invention to provide a writing system having a proper scale and a nonvolatile memory.
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。 In order to solve the above problems and achieve the object of the present invention, each invention has the following configuration.
すなわち、第１の発明は、複数のワード線および複数のビット線の各交点に形成される複数の不揮発性メモリセルに対して、選択したメモリセルにデータの書き込みを実施する動作工程と、前記動作工程に先立って前記データの反転データを書き込むディスターブ防止工程と、を備えている。 That is, according to a first aspect of the present invention, there is provided an operation step of writing data to a selected memory cell with respect to a plurality of nonvolatile memory cells formed at intersections of a plurality of word lines and a plurality of bit lines, A disturb prevention step of writing inverted data of the data prior to the operation step.
第２の発明は、第１の発明において、前記不揮発性メモリセルは強誘電体メモリセルを用いたものである。 According to a second invention, in the first invention, the nonvolatile memory cell uses a ferroelectric memory cell.
第３の発明は、互いに平行に配置された複数のワード線と、前記複数のワード線と交差した、互いに平行に配置された複数のビット線と、前記複数のワード線および前記複数のビット線との各交差点に形成された複数の不揮発性メモリセルと、前記複数のワード線を制御駆動するワード線選択制御回路と、前記複数のビット線を制御駆動するビット線選択制御回路と、を備え、前記ワード線選択制御回路と前記ビット線選択制御回路は前記複数の不揮発性メモリセルの少なくとも一つの選択セルに対して、データを書き込む際にまず反転データを書き込み、その後に本来の正転データを書き込む電圧を印加するように構成した。 According to a third aspect of the present invention, there are provided a plurality of word lines arranged in parallel to each other, a plurality of bit lines arranged in parallel to each other intersecting the plurality of word lines, the plurality of word lines and the plurality of bit lines. A plurality of nonvolatile memory cells formed at respective intersections, a word line selection control circuit for controlling and driving the plurality of word lines, and a bit line selection control circuit for controlling and driving the plurality of bit lines. The word line selection control circuit and the bit line selection control circuit write inversion data first when writing data to at least one selection cell of the plurality of nonvolatile memory cells, and then the original normal rotation data. The voltage for writing is applied.
第４の発明は第３の発明において、前記不揮発性メモリセルは強誘電体メモリセルを用いたものである。 In a fourth aspect based on the third aspect, the nonvolatile memory cell uses a ferroelectric memory cell.
第５の発明は第４の発明において、前記強誘電体メモリセルは強誘電体キャパシタのみを用いたものである。 According to a fifth aspect of the present invention based on the fourth aspect, the ferroelectric memory cell uses only a ferroelectric capacitor.
このような構成からなる本発明によれば、反転データを書き込んでから本来の正転データを書き込む方法をとるので、非選択アドレスは反転と正転の互いに逆のディスターブの影響をともに受けることとなり、確実に相殺できるという効果がある。 According to the present invention having such a configuration, since the original inverted data is written after the inverted data is written, the non-selected address is affected by both reverse and normal disturbances. There is an effect that can be surely offset.
また、本発明では反転データと本来の正転データの書き込みという２発の単純パルスのみの書き込み動作となるので、短時間で行うことができ、アクセスタイムや消費電力への影響が少なく、高速動作や低消費電力性を保つことができるという効果がある。 Further, in the present invention, since the write operation is performed with only two simple pulses of writing the inverted data and the original normal data, it can be performed in a short time, has little influence on the access time and power consumption, and operates at high speed. And low power consumption can be maintained.
また、本発明では反転データと正転データの書き込みであるので、複雑な回路を構成する必要もなく、回路構成に要する素子数と、チップ占有面積が少なく、レイアウトが容易であるという効果がある。 Further, in the present invention, since inverted data and normal data are written, there is no need to configure a complicated circuit, and there is an effect that the number of elements required for the circuit configuration, the chip occupation area is small, and the layout is easy. .
また、反転データと正転データを対で書き込む単純な方式であるので普遍性が高く、強誘電体メモリのみならず、クロスポイント構成を用いる不揮発性メモリや一般のメモリに広く応用できるという効果がある。 In addition, since it is a simple method of writing inverted data and normal data in pairs, it has high universality and can be widely applied not only to ferroelectric memories, but also to non-volatile memories and general memories that use a cross-point configuration. is there.
以下、本発明の実施形態について、図面を参照して説明する。
〔本発明の不揮発性メモリ装置におけるデータ書き込み方法の第１実施形態〕
本発明の不揮発性メモリ装置におけるデータ書き込み方法の第１実施形態について述べる。なお、不揮発性メモリとして強誘電体メモリを用いた例で説明する。
（第１実施形態の電圧印加波形の概要）
図１（Ａ）、（Ｂ）は、クロスポイト型構成の強誘電体メモリ装置において、図２に示した制御電圧を３分割４電位の方式でワード線とビット線を経由してデータ書き込み方法の第１実施形態を示す電圧印加波形図である。図１（Ａ）は０データを書き込む際の電圧印加波形図であり、図１（Ｂ）は１データを書き込む際の電圧印加波形図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment of Data Writing Method in Nonvolatile Memory Device of the Present Invention]
A first embodiment of a data writing method in the nonvolatile memory device of the present invention will be described. An example in which a ferroelectric memory is used as the nonvolatile memory will be described.
(Outline of voltage application waveform of first embodiment)
FIGS. 1A and 1B show a method of writing data via a word line and a bit line in a three-divided 4-potential method in the ferroelectric memory device having a cross-pointer type configuration with the control voltage shown in FIG. It is a voltage application waveform diagram which shows the first embodiment. FIG. 1A is a voltage application waveform diagram when writing 0 data, and FIG. 1B is a voltage application waveform diagram when writing 1 data.
さて、図１（Ａ）のＴ１の区間において、選択アドレスにディスターブ防止の為のダミー工程として１データを書き込むことに相当する各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択ビット線（ＳＢＬ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。つまり、ＳＷＬには０電位、ＵＷＬには（２／３）Ｖ電位、ＳＢＬにはＶ電位、ＵＢＬには（１／３）Ｖ電位を加えている。 In the period T1 in FIG. 1A, each applied voltage waveform corresponding to writing one data as a dummy process for preventing disturbance to the selected address is selected word line (SWL), unselected word line (UWL). ), Selected bit line (SBL), and unselected bit line (UBL). That is, 0 potential is applied to SWL, (2/3) V potential is applied to UWL, V potential is applied to SBL, and (1/3) V potential is applied to UBL.
そして、Ｔ３の区間において、選択アドレスに本来のデータである０データを書き込む各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択ビット線（ＳＢＬ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。つまり、ＳＷＬにはＶ電位、ＵＷＬには（１／３）Ｖ電位、ＳＢＬには０電位、ＵＢＬには（２／３）Ｖ電位を加えている。 In the period T3, each applied voltage waveform for writing 0 data as the original data to the selected address is selected word line (SWL), unselected word line (UWL), selected bit line (SBL), unselected bit line. (UBL) is added to each. That is, V potential is applied to SWL, (1/3) V potential is applied to UWL, 0 potential is applied to SBL, and (2/3) V potential is applied to UBL.
なお、Ｔ０、Ｔ２、Ｔ４区間においてはすべてのビット線とワード線つまりＳＷＬ、ＵＷＬ、ＳＢＬ、ＵＢＬは０電位である。 Note that all bit lines and word lines, that is, SWL, UWL, SBL, and UBL are at 0 potential in the T0, T2, and T4 intervals.
以上の動作においてはＴ１とＴ３の区間では非選択アドレスのメモリセルからみれば抗電圧以下の電圧（−（１／３）Ｖ、もしくは（１／３）Ｖ）を受けながら、それぞれ互いに逆の関係の電位であるので、残留分極によるデータを保存しながら、ディスターブによる影響は相殺されている。また、選択されたアドレスのメモリセルはＴ３区間で本来の０データを書き込まれており、Ｔ４区間の待機状態においては残留分極として０データが保持されている。したがって、非選択アドレスへの影響がなく、かつ選択アドレスのメモリセルには所望のデータを書き込むという本来の目的が達成されている。 In the above operation, in the interval between T1 and T3, when viewed from the memory cell of the non-selected address, while receiving a voltage (− (1/3) V or (1/3) V) below the coercive voltage, they are opposite to each other. Since the potential is related, the influence due to the disturbance is canceled while the data due to the remanent polarization is preserved. Further, the original 0 data is written in the memory cell at the selected address in the T3 interval, and 0 data is retained as the remanent polarization in the standby state in the T4 interval. Therefore, the original purpose of writing desired data in the memory cell of the selected address is achieved without affecting the non-selected address.
また、図１（Ｂ）は前述したように、１データを書き込む際の電圧印加波形図であるが、図１（Ｂ）のＴ１の区間において、選択アドレスに０データを書き込む各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択ビット線（ＳＢＬ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。そして、Ｔ３の区間において、選択アドレスに１データを書き込む各印加電圧波形を選択ワード線（ＳＷＬ）、非選択ワード線（ＵＷＬ）、選択ビット線（ＳＢＬ）、非選択ビット線（ＵＢＬ）にそれぞれ加えている。この場合も図１で前述した理由と同様の理由により、非選択アドレスへの影響がなく、かつ選択アドレスのメモリセルには所望のデータ１を書き込むという本来の目的が達成されている。
FIG. 1B is a voltage application waveform diagram when 1 data is written as described above. In FIG. 1B, each applied voltage waveform for writing 0 data to the selected address is shown in the section T1 in FIG. These are added to the selected word line (SWL), the unselected word line (UWL), the selected bit line (SBL), and the unselected bit line (UBL), respectively. In the period T3, each applied voltage waveform for writing one data to the selected address is applied to the selected word line (SWL), the unselected word line (UWL), the selected bit line (SBL), and the unselected bit line (UBL). Added. Also in this case, for the same reason as described above with reference to FIG. 1, there is no influence on the non-selected address, and the original purpose of writing the desired
この電圧印加波形の動作と効果を詳細に説明する前に、従来例で簡単に説明した強誘電体メモリ装置の構成から再度、より詳しく説明する。
（強誘電体メモリ装置の概要）
強誘電体メモリ装置の多くは強誘電体コンデンサをメモリ素子として用いている。ここでは強誘電体メモリ装置の構成要素である強誘電体コンデンサについて、まず説明する。前述したことと重複することもあるが、本発明では重要な実施例であるので、より詳しく述べる。
〈強誘電体コンデンサについて〉
図１９は、強誘電体メモリセルのひとつである強誘電体コンデンサの構造を示す断面図である。この強誘電体コンデンサは、ＰＺＴやＰＺＴＮやＳＢＴ等の無機の強誘電体からなる強誘電体薄膜１９４０を、金属電極からなる第１端子１９４１と第２端子１９４２によって挟む構造になっている。なお、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ3の総称であり、ＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、ＳＢＴとはＳｒＢｉ2Ｔａ2Ｏ9もしくはそれに近い組成の総称である。
Before describing the operation and effect of the voltage application waveform in detail, the configuration of the ferroelectric memory device briefly described in the conventional example will be described again in more detail.
(Outline of ferroelectric memory device)
Many ferroelectric memory devices use a ferroelectric capacitor as a memory element. Here, a ferroelectric capacitor, which is a component of a ferroelectric memory device, will be described first. Although this may overlap with what has been described above, the present invention is an important embodiment and will be described in more detail.
<About ferroelectric capacitors>
FIG. 19 is a cross-sectional view showing the structure of a ferroelectric capacitor that is one of the ferroelectric memory cells. This ferroelectric capacitor has a structure in which a ferroelectric
なお、図１９の構造を持つ強誘電体コンデンサは後述するように印加電圧Ｖと内部分極電荷Ｑの間でヒステリシス特性を持つので、ヒステリシス特性を有することを強調して、強誘電体コンデンサを図２０の記号で表現する。図２０の記号で表され、図６のメモリセル群６２０や図１８のメモリセル１８２０で使用されている箇所は強誘電体コンデンサを示している。
Since the ferroelectric capacitor having the structure of FIG. 19 has hysteresis characteristics between the applied voltage V and the internal polarization charge Q as will be described later, the ferroelectric capacitor is illustrated with emphasis on having hysteresis characteristics. Expressed with 20 symbols. A portion represented by a symbol in FIG. 20 and used in the
図２１は、図１９に示す強誘電体コンデンサの分極電荷−印加電圧特性を示すものである。図２１において、２１０１、２１０２、２１０３、２１０４、２１０５、２１０６の各点の特性点を通る曲線が、図１９の強誘電体コンデンサの第１端子１９４１と第２端子１９４２の間に加えた電圧Ｖと分極電荷Ｑの特性を表している。
FIG. 21 shows the polarization charge-applied voltage characteristics of the ferroelectric capacitor shown in FIG. In FIG. 21, a curve passing through
特性点２１０１は第２端子１９４２に第１端子１９４１より正の高い電圧Ｖを加えた状態を示し、特性点２１０４は第１端子１９４１に第２端子１９４２より正の高い電圧Ｖを加えた状態を示している。特性点２１０１と特性点２１０４においては、内部の分極は正負、逆の分極をしている。
A
さて、特性点２１０１の状態にあった強誘電体コンデンサの第１端子１９４１と第２端子１９４２の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点２１０２に示す状態となる。また、特性点２１０４の状態にあった強誘電体コンデンサの第１端子１９４１と第２端子１９４２の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点２１０５に示す状態となる。
When the potential difference between the
したがって、強誘電体コンデンサの内部分極電荷と印加電圧はヒステリシス特性を持っていると同時に、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この状態が特性点２１０２と特性点２１０５に相当して、不揮発性のデータを記憶できることを示している。なお、強誘電体コンデンサの両端の電極に電圧が加わっているときの内部分極電荷をＱという記号で表現するのに対し、電位差０の場合の残留分極をＰｒという記号で必要に応じて表現する。
Therefore, the internal polarization charge of the ferroelectric capacitor and the applied voltage have hysteresis characteristics, and at the same time, the terminals at both ends of the ferroelectric capacitor are opened, and even if the voltage is set to 0, the residual polarization varies depending on the previous state. Have. This state corresponds to the
ここで、図２１の特性点２１０１〜２１０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図２３の（Ａ）〜（Ｆ）に示すようになる。ただし、図２１における印加電圧Ｖは、図２３において上部のコンデンサの電極を基準として正負を定めている。
Here, the states of internal polarization of the ferroelectric capacitors corresponding to the
さて、強誘電体コンデンサの両端の端子が開放された状態から第２端子１９４２を基準として第１端子１９４１に電圧Ｖ（ΔＶＢ）をかけると、特性点２１０４に移動する。このとき、前の状態が特性点２１０２であれば図２１に示すΔＱ１の電荷が強誘電体コンデンサの電極を通して取り出すことができ、また特性点２１０５の状態であればΔＱ０の電荷が取り出せる。図２１から明らかにΔＱ１≫ΔＱ０であるので、残留分極として記憶されていた前の状態を１または０として判別し、読み出すことが可能であり、メモリ素子として用いることができる。
Now, when the voltage V (ΔVB) is applied to the first terminal 1941 with the second terminal 1942 as a reference from the state in which the terminals at both ends of the ferroelectric capacitor are opened, the
なお、図２１における特性点２１０２と特性点２１０５のどちらがデータとして１か０に相当するのかは定義の問題であって、絶対的な意味はないが、ここでは電圧Ｖをかけたときに多くの電荷を取り出せる特性点２１０２をデータ１と定義し、相対的に取り出せる電荷の少ない特性点２１０５をデータ０と定義して以降、説明する。
Note that which of the
さて、図２１と同じ特性を持つ強誘電体コンデンサの特性を図２２に再記し、強誘電体メモリへの適用方法について述べる。 Now, the characteristics of the ferroelectric capacitor having the same characteristics as in FIG. 21 will be described again in FIG. 22, and a method of application to the ferroelectric memory will be described.
図２２において強誘電体コンデンサに（１／３）Ｖの電圧を印加した場合に、データ１である特性点２１０２は特性点２１１２に移動する。しかしながら、残留分極は特性点２１０２と同じ極性であり、反転していないので印加電圧を０に戻せばデータ１の特性点２１０２付近に戻り、１データは保持されている。また、強誘電体コンデンサに−（１／３）Ｖの電圧を印加した場合に、データ０である特性点２１０５は特性点２１１５に移動する。しかしながら、残留分極は特性点２１０５と同じ極性であり、反転していないので印加電圧を０に戻せばデータ０の特性点２１０５付近に戻り、０データは保持されている。なお、強誘電体コンデンサに（１／３）Ｖの電圧を印加した場合において、データ０である特性点２１０５は特性点２１１４に遷移する。そして再び印加電圧を０にすると特性点２１０５付近に復帰する。また、強誘電体コンデンサに−（１／３）Ｖの電圧を印加した場合において、データ１である特性点２１０２は特性点２１１１に遷移する。そして再び印加電圧を０にすると特性点２１０２付近に復帰する。
In FIG. 22, when a voltage of (1/3) V is applied to the ferroelectric capacitor, the
以上に述べた（１／３）Ｖを加えても残留分極によるデータの保存が可能であることを利用して次ぎに述べるクロスポイント型強誘電体メモリの構成が可能となる。
〈クロスポイント型ＦｅＲＡＭのワード線とビットの基本制御方式〉
図３、４は強誘電体メモリセルを行列状に配置し、ワード線とビット線の交点に配置して、ワード線とビット線で制御する方式、いわゆるクロスポイントの構成をとる際の基本的な各制御電圧の関係を示している。
Using the fact that data can be stored by remanent polarization even when (1/3) V is added as described above, a cross-point type ferroelectric memory described below can be configured.
<Basic control method of word line and bit of cross-point type FeRAM>
3 and 4 show a basic configuration in which ferroelectric memory cells are arranged in a matrix, arranged at intersections of word lines and bit lines, and controlled by word lines and bit lines, a so-called cross point configuration. The relationship between various control voltages is shown.
図３については従来例で簡単に説明したが、本発明に用いるので再度、図４とともに以下に詳細に説明する。 Although FIG. 3 was briefly described in the conventional example, since it is used in the present invention, it will be described in detail below again with reference to FIG.
図３は０データを選択アドレスに書き込む場合の各ワード線と各ビット線の印加電圧を表している。つまり、選択ワード線ＳＷＬにはＶ電位を、非選択ワード線ＵＷＬには（１／３）Ｖ電位を、選択ビット線ＳＢＬには０電位を、非選択ビット線ＵＢＬには（２／３）Ｖの電位を加えている。このとき、選択ワード線ＳＷＬと選択ビット線ＳＢＬの交点に位置する選択アドレスの強誘電体コンデンサにはＶの電圧が加わり、他の非選択アドレスの強誘電体コンデンサには（１／３）Ｖもしくは−（１／３）Ｖの電圧が加わる。したがって、選択アドレスの強誘電体コンデンサには０データの書き込みが行われ、他の非選択アドレスの強誘電体コンデンサには抗電圧以下の電圧しか加わらないので前の状態が保たれる。したがって、非選択アドレスのメモリセルの状態は保持したまま、選択アドレスのみ０データを書き込むことができる方法である。 FIG. 3 shows the voltage applied to each word line and each bit line when 0 data is written to the selected address. That is, the selected word line SWL has a V potential, the unselected word line UWL has a (1/3) V potential, the selected bit line SBL has a 0 potential, and the unselected bit line UBL has a (2/3). V potential is applied. At this time, a voltage of V is applied to the ferroelectric capacitor of the selected address located at the intersection of the selected word line SWL and the selected bit line SBL, and (1/3) V is applied to the ferroelectric capacitors of the other non-selected addresses. Alternatively, a voltage of-(1/3) V is applied. Accordingly, 0 data is written in the ferroelectric capacitor of the selected address, and only the voltage equal to or lower than the coercive voltage is applied to the ferroelectric capacitors of the other non-selected addresses, so that the previous state is maintained. Therefore, it is a method in which 0 data can be written only to the selected address while maintaining the state of the memory cell of the non-selected address.
図５は前述した図３の状態である０データの書き込みの際に各ワード線と各ビット線に印加する各電位と、それによって各メモリセルに加わる各電圧を表したものである。 FIG. 5 shows each potential applied to each word line and each bit line when writing 0 data in the state of FIG. 3, and each voltage applied to each memory cell.
つまり、選択ワード線ＳＷＬにはＶ電位、非選択ワード線ＵＷＬには（１／３）Ｖ電位、選択ビット線ＳＢＬには０電位、非選択ビット線ＵＢＬには（２／３）Ｖ電位をかけている。その結果、選択アドレスの強誘電体キャパシタにはＶの電圧が加わり、選択ワード線上の非選択メモリセルの強誘電体キャパシタには（１／３）Ｖの電圧が加わり、選択ビット線上の非選択メモリセルの強誘電体キャパシタには（１／３）Ｖの電圧が加わり、非選択ワード線上、かつ非選択ビット線上の非選択メモリセルの強誘電体キャパシタには−（１／３）Ｖの電圧が加わる状態の電圧関係図を鳥瞰図として示している。なお、図５ではビット線側を基準として各コンデンサに加わる電圧を表記している。したがって、前述した図２３との関連では図２３におけるコンデンサの上部電極が図５のビット線側と対応している。 That is, the selected word line SWL has a V potential, the unselected word line UWL has a (1/3) V potential, the selected bit line SBL has a 0 potential, and the unselected bit line UBL has a (2/3) V potential. It is over. As a result, a voltage of V is applied to the ferroelectric capacitor of the selected address, and a voltage of (1/3) V is applied to the ferroelectric capacitor of the non-selected memory cell on the selected word line, and the non-selected on the selected bit line. A voltage of (1/3) V is applied to the ferroelectric capacitor of the memory cell, and − (1/3) V is applied to the ferroelectric capacitor of the unselected memory cell on the unselected word line and on the unselected bit line. A voltage relationship diagram in a state where a voltage is applied is shown as a bird's eye view. In FIG. 5, the voltage applied to each capacitor is shown with the bit line side as a reference. Therefore, in relation to FIG. 23 described above, the upper electrode of the capacitor in FIG. 23 corresponds to the bit line side in FIG.
また、図４は１データを選択アドレスに書き込む場合の各ワード線と各ビット線の印加電圧を表している。つまり、選択ワード線ＳＷＬには０電位を、非選択ワード線ＵＷＬには（２／３）Ｖ電位を、選択ビット線ＳＢＬにはＶ電位を、非選択ビット線ＵＢＬには（１／３）Ｖの電位を加えている。このとき、選択ワード線ＳＷＬと選択ビット線ＳＢＬの交点に位置する選択アドレスの強誘電体コンデンサには−Ｖの電圧が加わり、他の非選択アドレスの強誘電体コンデンサには（１／３）Ｖもしくは−（１／３）Ｖの電圧が加わる。したがって、選択アドレスの強誘電体コンデンサには１データの書き込みが行われ、他の非選択アドレスの強誘電体コンデンサには抗電圧以下の電圧しか加わらないので前の状態が保たれる。したがって、非選択アドレスのメモリセルの状態は保持したまま、選択アドレスのみ１データを書き込むことができる。
〈メモリ周辺回路〉
図６は前述の制御を行う為のメモリ周辺の基本的な回路の構成を示している。図６において、破線６２０で示した領域はメモリセルアレイであり、メモリセル群となっている。また、６５３はワード線選択制御回路であり、６５１はビット線選択制御回路である。６５８は電源回路である。選択アドレスのメモリセルにデータを書き込む際には０データ、もしくは１データによって、前述した図３または図４に示す選択ワード線、非選択ワード線、選択ビット線、非選択ビット線の各電位を前記ワード線選択制御回路６５３、ビット線選択制御回路６５１により選択して、各ワード線、各ビット線に電位を供給する。また、電源回路６５８によって、発生した０、（１／３）Ｖ、（２／３）Ｖ、Ｖをワード線選択制御回路６５３、ビット線選択制御回路６５１に供給する。以上の構成により、各ワード線、各ビット線を駆動し、メモリセル群を制御する。
FIG. 4 shows the voltage applied to each word line and each bit line when one data is written to the selected address. That is, 0 potential is applied to the selected word line SWL, (2/3) V potential is applied to the unselected word line UWL, V potential is applied to the selected bit line SBL, and (1/3) is applied to the unselected bit line UBL. V potential is applied. At this time, a −V voltage is applied to the ferroelectric capacitor of the selected address located at the intersection of the selected word line SWL and the selected bit line SBL, and (1/3) is applied to the ferroelectric capacitors of the other non-selected addresses. A voltage of V or-(1/3) V is applied. Accordingly, one data is written to the ferroelectric capacitor of the selected address, and only the voltage equal to or lower than the coercive voltage is applied to the ferroelectric capacitors of the other non-selected addresses, so that the previous state is maintained. Therefore, one data can be written only to the selected address while maintaining the state of the memory cell of the non-selected address.
<Memory peripheral circuit>
FIG. 6 shows a basic circuit configuration around the memory for performing the above-described control. In FIG. 6, a region indicated by a
さて、以上がクロスポイン型強誘電体メモリの基本的な回路構成であり、基本的な制御方式であるが、このままでは、図２４、図２５を用いて前述したように、非選択アドレスの箇所とデータによっては他のメモリセルが選択されて書き込まれた際に、そのときのワード線とビット線の電位によって、非選択アドレスのメモリセルであっても、抗電圧以下の電圧が加わり、その影響を受けることがある。つまり、いわゆるディスターブが繰り返されことになると、次第に残留分極が減少してしまうことがある。これは図２４に示すように残留分極が減少する電圧が繰り返しかかることが起きるような方式となっている為である。つまり、図２４において、特性点２１０２において（１／３）Ｖの電圧が強誘電体コンデンサからなるメモリセルに加わると特性点２１１２に移る。そこで、印加電圧を０にするとヒステリシス特性の為に元の特性点２１０２に戻らず、少し残留分極が減少した特性点２１１３になる。この後、さらに（１／３）Ｖの電圧が強誘電体コンデンサからなるメモリセルに加わると特性点２１１２のやや上部の特性点に移り、そこで印加電圧を０とすると特性点２１１３より更に上部の特性点に移行する。これを繰り返すと特性点２１０２に当初あった残留分極は次第に減少していく。
The above is the basic circuit configuration of the cross-point type ferroelectric memory and the basic control system. However, as described above with reference to FIGS. Depending on the data, when another memory cell is selected and written, the voltage below the coercive voltage is applied even to the memory cell of the non-selected address by the potential of the word line and the bit line at that time. May be affected. In other words, if so-called disturb is repeated, the remanent polarization may gradually decrease. This is because, as shown in FIG. 24, a system in which a voltage at which the remanent polarization decreases is repeatedly applied. That is, in FIG. 24, when a voltage of (1/3) V is applied to a memory cell made of a ferroelectric capacitor at a
また、特性点２１０５では−（１／３）Ｖの印加を繰り返すとほぼ同様の残留分極の減少を引き起こす。つまり特性点２１０５に−（１／３）Ｖの電圧が印加されると特性点２１１５に移り、その後、印加電圧を０にすると元の特性点２１０５ではなく、特性点２１１６に移行する。このとき残留分極は元の特性点２１０５より減少している。この減少分を補償せずに、同様のことを繰り返せば特性点２１０５に当初あった残留分極は次第に減少していく。
In addition, at the
以上の残留分極の減少を防ぐための手法を次ぎに説明する。
（印加電圧波形とディスターブの相殺方法）
図２６はメモリセルに用いる強誘電体キャパシタの残留分極−印加電圧特性であり、この図を用いてディスターブ相殺の基本的な考え方を説明する。
Next, a technique for preventing the above decrease in remanent polarization will be described.
(Applied voltage waveform and disturbance cancellation method)
FIG. 26 shows remanent polarization-applied voltage characteristics of a ferroelectric capacitor used in a memory cell, and the basic concept of disturb cancellation will be described with reference to FIG.
図２４を例にして前述したことと同様の理由により、図２６において、データ０に相当する特性点２６０５において、−（１／３）Ｖの電圧が加わると、特性点２６１５に移動し、かつ、その後、印加電圧が解除されて強誘電体キャパシタの両端の電位が０になった場合に元の特性点２６０５ではなく、若干、残留分極の少ない特性点２６１６に遷移する。このとき、特性点２６０５と２６１６では残留分極に△Ｐｒの差異が生ずる。これが繰り返されると図２４で前述したように残留分極は減少しつづけてしまうので、次のような対策をとる。それは特性点２６１６に遷移するようなディスターブの影響を受ける場合には（１／３）Ｖの逆の電位をかけ、特性点２６１４あるいはその近傍に遷移させる方法であり、それにより、残留分極の影響△Ｐｒを相殺させる方法である。
For the same reason as described above with reference to FIG. 24, when a voltage of − (1/3) V is applied to the
また、データ１に相当する特性点２６０２において、（１／３）Ｖの電圧が加わると、同様のことが起こりうるので、そのようなディスターブの影響を受ける場合には−（１／３）Ｖの逆の電位をかけ、特性点２６１１あるいはその近傍に遷移させることにより、残留分極の影響△Ｐｒを相殺させる方法が有効である。
Further, when a voltage of (1/3) V is applied to the
つまり、±△Ｖのディスターブにより、±△Ｐｒの影響を受ける場合には、逆の電圧を加えることにより、残留分極の影響を相殺する。つまり、ディスターブとして加わる電圧を総合的に積算するようにして、
Σ△Ｖ＝０
とすることにより、残留分極の変化を積算すれば、
Σ△Ｐｒ＝０
を達成するようにする。なお、Σ△Ｖ＝０において、印加電圧の順番には拘らない。つまり、書き込みシーケンス（手順）のなかで前述の条件式が満たされていれば、過渡的に残留分極が減少したとしても、回復、補償する工程が前後どこかに入れば、繰り返し悪化していくことは避けられる。以上の考え方を反映した手法を後述する。
That is, in the case where the influence of ± ΔPr is affected by the disturbance of ± ΔV, the influence of the remanent polarization is canceled by applying a reverse voltage. In other words, the voltage applied as disturb is integrated,
Σ △ V = 0
By integrating the change in remanent polarization,
ΣΔPr = 0
To achieve. Note that when ΣΔV = 0, the order of applied voltages is not concerned. In other words, if the above-described conditional expression is satisfied in the write sequence (procedure), even if the remanent polarization decreases transiently, if the process of recovery and compensation enters somewhere before and after, it will deteriorate repeatedly. That can be avoided. A method reflecting the above concept will be described later.
さて、ディスターブを防ぐ方式の詳細を説明する前に、各制御線と各メモリセルを表現するために次ぎの定義をしておく。
（選択及び非選択ワード線・ビット線・メモリセルの各記号の定義）
図７は複数の平行したワード線と、複数のビット線を交差させ、その交点にメモリセルを行列状に配置したメモリセルアレイであって、選択したワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬと、その結果生じる、選択アドレスのメモリセルＳＣＳ、選択ワード線上の非選択アドレスのメモリセルＵＣＷ、選択ビット線上の非選択アドレスのメモリセルＵＣＢ、非選択ワード線上かつ非選択ビット線上の非選択アドレスのメモリセルＵＣＮ、等の位置関係と記号を定義したものである。
（反・正データの二度書き込みによるディスターブの相殺手法）
本発明では本来のデータを書き込んだ後に補正パルスによるディスターブの補償を行う従来方法ではなく、先にディスターブ補償の機能を持つ、本来のデータの反転データの書き込みを行い、その後、本来のデータを書き込む手法をとる。
Before describing the details of the method for preventing the disturbance, the following definitions are made to express each control line and each memory cell.
(Definition of selected and unselected word lines, bit lines, and memory cell symbols)
FIG. 7 shows a memory cell array in which a plurality of parallel word lines and a plurality of bit lines are crossed, and memory cells are arranged in a matrix at the intersections. The selected word line SWL, unselected word line UWL, selected bit Line SBL, unselected bit line UBL, and resulting memory cell SCS of the selected address, memory cell UCW of the unselected address on the selected word line, memory cell UCB of the unselected address on the selected bit line, on the unselected word line and This defines the positional relationship and symbols of memory cells UCN, etc., of unselected addresses on unselected bit lines.
(Disturbance canceling method by writing anti / positive data twice)
In the present invention, instead of the conventional method of compensating for the disturbance by the correction pulse after writing the original data, the inverted data of the original data having the disturb compensation function is written first, and then the original data is written. Take the technique.
この反転データと正転データを二度書き込むことにより、ディスターブを相殺する方法について、次に詳しく述べる。
〈０データを書き込む場合の印加波形と分極の遷移〉
図８は図１（Ａ）で示した本発明の手法を用いて０データを書き込む場合の動作をより詳しく示すものである。図８において、Ｔ０は初期状態を示す区間、Ｔ１は０データの反転データである１データの書き込み動作をする区間、Ｔ２は待機状態に戻す区間であり、Ｔ３が本データである０データを書き込む区間であり、Ｔ４が再び待機区間である。
A method for canceling the disturbance by writing the inverted data and the normal data twice will be described in detail below.
<Transition of applied waveform and polarization when writing 0 data>
FIG. 8 shows in more detail the operation when 0 data is written using the method of the present invention shown in FIG. In FIG. 8, T0 is a section indicating an initial state, T1 is a section in which 1 data that is inverted data of 0 data is written, T2 is a section that returns to a standby state, and T3 writes 0 data that is main data. This is a section, and T4 is again a standby section.
つまり、Ｔ１区間では選択ワード線ＳＷＬには０電位、非選択ワード線ＵＷＬには（２／３）Ｖ電位、選択ビット線ＳＢＬにはＶ電位、非選択ビット線ＵＢＬには（１／３）Ｖ電位が、それぞれ加えられている。
また、Ｔ３区間では選択ワード線ＳＷＬにはＶ電位、非選択ワード線ＵＷＬには（１／３）Ｖ電位、選択ビット線ＳＢＬには０電位、非選択ビット線ＵＢＬには（２／３）Ｖ電位を、それぞれ加えている。
That is, in the T1 period, the selected word line SWL is at 0 potential, the unselected word line UWL is at (2/3) V potential, the selected bit line SBL is at V potential, and the unselected bit line UBL is at (1/3). V potentials are respectively applied.
In the T3 period, the selected word line SWL has a V potential, the unselected word line UWL has a (1/3) V potential, the selected bit line SBL has a 0 potential, and the unselected bit line UBL has a (2/3). Each V potential is applied.
なお、Ｔ０、Ｔ２、Ｔ４区間においてはすべてのビット線とワード線つまりＳＷＬ、ＵＷＬ、ＳＢＬ、ＵＢＬは０電位である。 Note that all bit lines and word lines, that is, SWL, UWL, SBL, and UBL are at 0 potential in the T0, T2, and T4 intervals.
また、選択アドレスのメモリセルＳＣＳと、選択ワード線上の非選択メモリセルUCWと、選択ビット線上の非選択メモリセルＵＣＢと、非選択ワード線上かつ非選択ビット線上の非選択メモリセルＵＣＮの前記動作区間における特性点の遷移状態をヒステリシス特性上の黒点をはじめととする各点で表している。なお、白丸の点は残留分極が１段階悪化した状況を示し、黒点の外側を丸く囲んだ点は残留分極が１段階良い方向に補強された状況を示している。また、ＳＣＳ、ＵＣＷ、ＵＣＢ、ＵＣＮの後に添えた（０）、（１）は初期状態において各メモリセルに保存されたデータを意味している。なお、非選択メモリセルＵＣＷ、ＵＣＢ、ＵＣＮ毎に、かつ（０）データと（１）データ毎に分けて表記したのは非選択メモリセルでも場所や記憶データにより影響の受け方が異なるからである。 The operation of the memory cell SCS at the selected address, the unselected memory cell UCW on the selected word line, the unselected memory cell UCB on the selected bit line, and the unselected memory cell UCN on the unselected word line and on the unselected bit line The transition state of the characteristic point in the section is represented by each point including a black point on the hysteresis characteristic. The white circle points indicate a situation where the remanent polarization is deteriorated by one step, and the points surrounded by the circle outside the black dots indicate a state where the remanent polarization is reinforced in one direction. Further, (0) and (1) added after SCS, UWC, UCB and UCN mean data stored in each memory cell in the initial state. The reason why the non-selected memory cells UWC, UCB, and UCN are described separately for each (0) data and (1) data is that the non-selected memory cells are affected differently depending on the location and stored data. .
さて、図８において、いわばダミー区間であるＴ１区間で選択アドレスＳＣＳへの１データの書き込みが行われた結果、非選択アドレスのメモリセルＵＣＷ、ＵＣＢ、ＵＣＮには抗電圧以下の電圧である（１／３）Ｖ、もしくは−（１／３）Ｖの電圧が加わり、その為、各メモリセルに蓄積されていたデータ状態に応じて、図８に示したような特性上の遷移をする。その結果、待機状態のＴ２区間において、白い丸で示すＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極がやや減少している。一方、黒点の外側を丸く囲んだ点で示すＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）の各メモリセルは残留分極が補強、もしくは補償されている。なお、Ｔ１区間において、破線の丸でヒステリシス特性を囲んだ箇所は残留分極が補強される動作がなされているものであり、破線の四角でヒステリシス特性を囲んだ箇所は残留分極が減少する動作がなされているものである。 In FIG. 8, as a result of writing one data to the selected address SCS during the T1 period, which is a dummy period, the memory cells UCU, UCB, UCN of the non-selected addresses have a voltage equal to or lower than the coercive voltage ( A voltage of 1/3) V or-(1/3) V is applied, so that the characteristic transition as shown in FIG. 8 is made according to the data state stored in each memory cell. As a result, in the T2 section in the standby state, the residual polarization of the memory cells UCC (0), UCB (0), and UCN (1) indicated by white circles is slightly reduced. On the other hand, the residual polarization is reinforced or compensated for each of the memory cells of UCW (1), UCB (1), and UCN (0) indicated by the points circled outside the black dots. In the T1 section, the portion surrounded by the broken line circle with the hysteresis characteristic is an operation to reinforce the residual polarization, and the portion surrounded by the broken line square has the operation to reduce the residual polarization. It has been made.
次に、Ｔ３区間では選択アドレスＳＣＳへ本来のデータである０データを書き込む電圧波形が選択ワード線ＳＷＬ、非選択ワード線ＵＷＬ、選択ビット線ＳＢＬ、非選択ビット線ＵＢＬに加わった結果、破線の丸でヒステリシス特性を囲んだＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極が補償、もしくは補強されるように遷移している。その結果、Ｔ４区間において、白い丸で示すべき、残留分極が減少したメモリセルは無くなっている。つまり、選択アドレスのメモリセルにＴ１区間で１データを書き込み、かつＴ３区間で０データを書き込む各電圧が各選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、非選択アドレスのメモリはディスターブの影響が相殺されている。そして、選択アドレスはＴ３区間で０データの書き込みが行われ、Ｔ４区間の待機状態では０データが記憶されている。 Next, in the T3 period, a voltage waveform for writing 0 data, which is the original data, to the selected address SCS is added to the selected word line SWL, the unselected word line UWL, the selected bit line SBL, and the unselected bit line UBL. Each of the memory cells of UWC (0), UCB (0), and UCN (1), which surrounds the hysteresis characteristics with a circle, transitions so that the residual polarization is compensated or reinforced. As a result, in the T4 section, there are no memory cells with reduced remanent polarization that should be indicated by white circles. That is, as a result of applying each voltage for writing 1 data to the memory cell of the selected address in the T1 interval and writing 0 data in the T3 interval to each selected word line, unselected word line, selected bit line, and unselected bit line, The memory of the non-selected address cancels the influence of disturb. In the selected address, 0 data is written in the T3 interval, and 0 data is stored in the standby state in the T4 interval.
以上の結果は、非選択アドレスのメモリにはディスターブの影響を与えない、もしくは残さずに、かつ選択アドレスのメモリには０データを書き込むという所望の動作が正確に行われたことを意味している。 The above results indicate that the desired operation of writing zero data to the memory at the selected address without causing or leaving the disturbance at the non-selected address memory was performed accurately. Yes.
なお、以上において、重要ポイントを再記すれば、選択アドレスのメモリセルに１データと０データを二度に書き込む動作が行われることは非選択アドレスのメモリにとってはディスターブ電圧が相殺されることを意味している。つまり、正反が逆の為、
Σ△Ｖ＝０
の動作がおこなわれた結果、
Σ△Ｐｒ＝０
となって、残留分極へのディスターブの影響が相殺され、元データがそのまま保存されたことを意味する。
〈１データを書き込む場合の印加波形と分極の遷移〉
次に１データの場合について述べる。図９は１データを書き込む場合の波形である。
In the above, if the important point is rewritten, the operation of writing 1 data and 0 data in the memory cell of the selected address twice means that the disturb voltage is canceled for the memory of the non-selected address. I mean. In other words, because the opposite is true,
Σ △ V = 0
As a result of
ΣΔPr = 0
Thus, the influence of disturb on the remanent polarization is offset, and the original data is stored as it is.
<Transition of applied waveform and polarization when writing 1 data>
Next, the case of one data will be described. FIG. 9 shows a waveform when one data is written.
図９において、Ｔ１区間において、１データの反転データである０データを加え、Ｔ３区間で本来のデータである１データを加えている。つまり、ダミー区間であるＴ１区間では選択ワード線ＳＷＬにはＶ電位、非選択ワード線ＵＷＬには（１／３）Ｖ電位、選択ビット線ＳＢＬには０電位、非選択ビット線ＵＢＬには（２／３）Ｖ電位を、それぞれ加えている。また、本来のデータ書き込み区間であるＴ３区間では選択ワード線ＳＷＬは０電位、非選択ワード線ＵＷＬには（２／３）Ｖ電位、選択ビット線ＳＢＬにはＶ電位、非選択ビット線ＵＢＬには（１／３）Ｖ電位を、それぞれ加えている。 In FIG. 9, 0 data that is inverted data of 1 data is added in the T1 section, and 1 data that is the original data is added in the T3 section. That is, in the T1 period which is a dummy period, the selected word line SWL has a V potential, the unselected word line UWL has a (1/3) V potential, the selected bit line SBL has a 0 potential, and the unselected bit line UBL has a ( 2/3) V potential is applied respectively. In the T3 period, which is the original data writing period, the selected word line SWL is at 0 potential, the unselected word line UWL is at (2/3) V potential, the selected bit line SBL is at V potential, and the unselected bit line UBL is at Respectively add (1/3) V potential.
なお、Ｔ０、Ｔ２、Ｔ４区間においてはすべてのビット線とワード線つまりＳＷＬ、ＵＷＬ、ＳＢＬ、ＵＢＬは０電位である。 Note that all bit lines and word lines, that is, SWL, UWL, SBL, and UBL are at 0 potential in the T0, T2, and T4 intervals.
図９では図８と同様に、選択アドレスのメモリセルＳＣＳと、選択ワード線上の非選択メモリセルUCWと、選択ビット線上の非選択メモリセルＵＣＢと、非選択ワード線上かつ非選択ビット線上の非選択メモリセルＵＣＮの前記動作区間における特性点の遷移状態をヒステリシス特性上の黒点をはじめととする各点で表している。なお、白丸の点は残留分極が１段階悪化した状況を示し、黒点の外側を丸く囲んだ点は残留分極が１段階良い方向に補強された状況を示している。また、ＳＣＳ、ＵＣＷ、ＵＣＢ、ＵＣＮの後に添えた（０）、（１）は初期状態において各メモリセルに保存されたデータを意味している。 In FIG. 9, as in FIG. 8, the memory cell SCS of the selected address, the unselected memory cell UCW on the selected word line, the unselected memory cell UCB on the selected bit line, the non-selected word line and the non-selected bit line The transition state of the characteristic point in the operation section of the selected memory cell UCN is represented by each point including a black point on the hysteresis characteristic. The white circle points indicate a situation where the remanent polarization is deteriorated by one step, and the points surrounded by the circle outside the black dots indicate a state where the remanent polarization is reinforced in one direction. Further, (0) and (1) added after SCS, UWC, UCB and UCN mean data stored in each memory cell in the initial state.
さて、図９において、Ｔ１区間で選択アドレスＳＣＳへの０データの書き込みが行われた結果、非選択アドレスのメモリセルＵＣＷ、ＵＣＢ、ＵＣＮは各メモリセルに蓄積されていたデータ状態に応じて、図９に示したような特性上の遷移をする。その結果、待機状態のＴ２区間において、白い丸で示すＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）の各メモリセルは残留分極がやや減少している。一方、黒点の外側を丸く囲んだ点で示すＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極が補強、もしくは補償されている。なお、Ｔ１区間において、破線の丸でヒステリシス特性を囲んだ箇所は残留分極が補強される動作がなされているものであり、破線の四角でヒステリシス特性を囲んだ箇所は残留分極が減少する動作がなされているものである。 In FIG. 9, as a result of writing 0 data to the selected address SCS in the T1 interval, the memory cells UCU, UCB, UCN of the non-selected addresses are in accordance with the data state stored in each memory cell. The characteristic transition as shown in FIG. 9 is performed. As a result, in the T2 section in the standby state, the residual polarization of the memory cells UCC (1), UCB (1), and UCN (0) indicated by white circles is slightly reduced. On the other hand, the residual polarization is reinforced or compensated for each of the memory cells of UCW (0), UCB (0), and UCN (1) indicated by the points circled outside the black dots. In the T1 section, the portion surrounded by the broken line circle with the hysteresis characteristic is an operation to reinforce the residual polarization, and the portion surrounded by the broken line square has the operation to reduce the residual polarization. It has been made.
次に、Ｔ３区間では選択アドレスＳＣＳへ本来のデータである０データを書き込む電圧波形が選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、破線の丸でヒステリシス特性を囲んだＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）の各メモリセルは残留分極が補償、もしくは補強されるように遷移している。その結果、Ｔ４区間において、白い丸で示すべき、残留分極が減少したメモリセルは無くなっている。つまり、選択アドレスのメモリセルにＴ１区間で１データを書き込み、かつＴ３区間で０データを書き込む各電圧が各選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、非選択アドレスのメモリは影響が相殺されている。そして、選択アドレスはＴ３区間で０データの書き込みが行われ、Ｔ４区間の待機状態では０データが記憶されている。この結果、非選択アドレスＵＣＷ、UCB、ＵＣＮには記憶されていたデータ（０）、（１）に関わらずディスターブ電圧が相殺され、つまり、
Σ△Ｖ＝０
が保たれた結果、
Σ△Ｐｒ＝０
となって、残留分極が保存された。そして、選択アドレスには最終的に１データが書き込み、保存されている。以上により、所望の動作が行われたことが解る。
Next, as a result of applying a voltage waveform for writing 0 data, which is the original data to the selected address SCS, to the selected word line, the non-selected word line, the selected bit line, and the non-selected bit line in the T3 section, the hysteresis characteristic is indicated by the dotted circle. Each of the memory cells of UWC (1), UCB (1), and UCN (0) surrounding the transition is changed so that the residual polarization is compensated or reinforced. As a result, in the T4 section, there are no memory cells with reduced remanent polarization that should be indicated by white circles. That is, as a result of applying each voltage for writing 1 data to the memory cell of the selected address in the T1 interval and writing 0 data in the T3 interval to each selected word line, unselected word line, selected bit line, and unselected bit line, The influence of the memory of the non-selected address is offset. In the selected address, 0 data is written in the T3 interval, and 0 data is stored in the standby state in the T4 interval. As a result, the disturb voltage is canceled regardless of the data (0) and (1) stored in the unselected addresses UCW, UCB and UCN.
Σ △ V = 0
As a result,
ΣΔPr = 0
Thus, the remanent polarization was preserved. One data is finally written and stored in the selected address. As described above, it can be understood that a desired operation is performed.
なお、図、８、図９のようにはじめに目的のデータの反転データを書き込み、その後、本来のデータを書き込む本発明の方式は書き込むパルスが２回であり、前述した従来の方式に比較し、簡単かつ、期間が短いので、アクセスタイムへの影響が少なく、高速性を保てることが解る。
〔本発明の不揮発性メモリ装置におけるデータ書き込み方法の第２実施形態〕
以下に本発明の不揮発性メモリ装置におけるデータ書き込み方法の第２実施形態について述べる。なお、不揮発性メモリとして強誘電体メモリを用いた場合で説明する。
（第２実施形態の電圧印加波形の概要）
図１４、１５は本発明の強誘電体メモリ装置におけるデータ書き込み方法の第２実施形態の各ワード線と各ビット線の印加電圧波形を示す図である。
As shown in FIGS. 8, 8 and 9, first, the inverted data of the target data is written, and then the method of the present invention for writing the original data has two writing pulses, compared with the conventional method described above, Since it is simple and the period is short, it is understood that there is little influence on the access time and high speed can be maintained.
[Second Embodiment of Data Writing Method in Nonvolatile Memory Device of the Present Invention]
The second embodiment of the data writing method in the nonvolatile memory device of the present invention will be described below. The case where a ferroelectric memory is used as the nonvolatile memory will be described.
(Outline of voltage application waveform of second embodiment)
FIGS. 14 and 15 are diagrams showing applied voltage waveforms of each word line and each bit line in the second embodiment of the data writing method in the ferroelectric memory device of the present invention.
この第２実施形態は図１４、１５に示すように、印加する電圧波形を０、（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖ、Ｖの５電位を用いている。ただし、図１１に示すように電源Ｖに対して抗電圧は（１／４）Ｖから（３／４）Ｖの間であり、（３／４）Ｖでは抗電圧を越して印加電圧によるデータが書き込まれるものとする。したがって、図１０に示すように、電源電位は４分割され、５電位となったものを用いる。 In this second embodiment, as shown in FIGS. 14 and 15, the applied voltage waveforms are 5 potentials of 0, (1/4) V, (2/4) V, (3/4) V, V. Yes. However, as shown in FIG. 11, the coercive voltage with respect to the power source V is between (1/4) V and (3/4) V, and the data by the applied voltage exceeds the coercive voltage at (3/4) V. Shall be written. Therefore, as shown in FIG. 10, the power supply potential is divided into four and becomes five potential.
また、図１２に示すように、０データの書き込みの際には選択ワード線ＳＷＬにはＶ、非選択ワード線ＵＷＬには（２／４）Ｖ、選択ビット線ＳＢＬには（３／４）Ｖ、非選択ビット線には（１／４）Ｖの各電位を印加する。 As shown in FIG. 12, when 0 data is written, V is selected for the selected word line SWL, (2/4) V for the unselected word line UWL, and (3/4) for the selected bit line SBL. Each potential of (1/4) V is applied to the V and unselected bit lines.
また、図１３に示すように、１データの書き込みの際には選択ワード線ＳＷＬには０、非選択ワード線ＵＷＬには（２／４）Ｖ、選択ビット線ＳＢＬには（１／４）Ｖ、非選択ビット線には（３／４）Ｖの各電位を印加する。
〈０データを書き込む場合の印加波形と分極の遷移〉
図１４は本発明の第２実施形態の手法を用いて０データを書き込む場合の動作をより詳しく示すものである。
As shown in FIG. 13, when one data is written, the selected word line SWL is 0, the unselected word line UWL is (2/4) V, and the selected bit line SBL is (1/4). Each potential of (3/4) V is applied to the V and unselected bit lines.
<Transition of applied waveform and polarization when writing 0 data>
FIG. 14 shows in more detail the operation when 0 data is written using the method of the second embodiment of the present invention.
図１４において、Ｔ０は初期状態を示す区間、Ｔ１は０データの反転データである１データの書き込み動作をする区間、Ｔ３は待機状態に戻す区間であり、Ｔ４が本データである０データを書き込む区間である。 In FIG. 14, T0 is a section indicating an initial state, T1 is a section in which 1 data that is inverted data of 0 data is written, T3 is a section that returns to a standby state, and T4 writes 0 data that is main data. It is a section.
したがって、Ｔ１期間ではダミーの１データの書き込みを行う為、選択ワード線ＳＷＬには０、非選択ワード線ＵＷＬには（２／４）Ｖ、選択ビット線ＳＢＬには（１／４）Ｖ、非選択ビット線には（３／４）Ｖの各電位を印加する。 Therefore, since one dummy data is written in the T1 period, the selected word line SWL is 0, the unselected word line UWL is (2/4) V, the selected bit line SBL is (1/4) V, Each potential of (3/4) V is applied to the unselected bit line.
また、Ｔ３期間では本来のデータの書き込みを行う区間であって、選択ワード線ＳＷＬにはＶ、非選択ワード線ＵＷＬには（２／４）Ｖ、選択ビット線ＳＢＬには（３／４）Ｖ、非選択ビット線には（１／４）Ｖの各電位を印加する。 The period T3 is a period during which original data is written. The selected word line SWL is V, the unselected word line UWL is (2/4) V, and the selected bit line SBL is (3/4). Each potential of (1/4) V is applied to the V and unselected bit lines.
また、待機期間であるＴ０、Ｔ２、Ｔ４ではすべてのワード線とビット線の電位は０電位としている。 In addition, the potentials of all the word lines and the bit lines are set to 0 potential during the waiting periods T0, T2, and T4.
また、選択アドレスのメモリセルＳＣＳと、選択ワード線上の非選択メモリセルUCWと、選択ビット線上の非選択メモリセルＵＣＢと、非選択ワード線上かつ非選択ビット線上の非選択メモリセルＵＣＮの前記動作区間における特性点の遷移状態をヒステリシス特性上の黒点をはじめととする各点で表している。なお、白丸の点は残留分極が１段階悪化した状況を示し、黒点の外側を丸く囲んだ点は残留分極が１段階良い方向に補強された状況を示している。また、ＳＣＳ、ＵＣＷ、ＵＣＢ、ＵＣＮの後に添えた（０）、（１）は初期状態において各メモリセルに保存されたデータを意味している。 The operation of the memory cell SCS at the selected address, the unselected memory cell UCW on the selected word line, the unselected memory cell UCB on the selected bit line, and the unselected memory cell UCN on the unselected word line and on the unselected bit line The transition state of the characteristic point in the section is represented by each point including a black point on the hysteresis characteristic. The white circles indicate the situation where the remanent polarization is deteriorated by one step, and the points surrounded by the circles outside the black dots indicate the state where the remanent polarization is reinforced in one direction. Further, (0) and (1) attached after SCS, UWC, UCB, and UCN mean data stored in each memory cell in the initial state.
さて、図１４において、Ｔ１区間で選択アドレスＳＣＳへの１データの書き込みが行われた結果、非選択アドレスのメモリセルＵＣＷ、ＵＣＢ、ＵＣＮは各メモリセルに蓄積されていたデータ状態に応じて、図１５に示したような特性上の遷移をする。その結果、待機状態のＴ２区間において、白い丸で示すＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極がやや減少している。一方、黒点の外側を丸く囲んだ点で示すＵＣＷ（１）、ＵＣＢ（１）、ＵＣＮ（０）の各メモリセルは残留分極が補強、もしくは補償されている。なお、Ｔ１区間において、破線の丸でヒステリシス特性を囲んだ箇所は残留分極が補強される動作がなされているものであり、破線の四角でヒステリシス特性を囲んだ箇所は残留分極が減少する動作がなされているものである。 In FIG. 14, as a result of writing one data to the selected address SCS in the T1 interval, the memory cells UCU, UCB, UCN of the non-selected addresses are in accordance with the data state stored in each memory cell. The characteristic transition as shown in FIG. 15 is performed. As a result, in the T2 section in the standby state, the residual polarization of the memory cells UCC (0), UCB (0), and UCN (1) indicated by white circles is slightly reduced. On the other hand, the residual polarization is reinforced or compensated for each of the memory cells of UCW (1), UCB (1), and UCN (0) indicated by the points circled outside the black dots. In the T1 section, the portion surrounded by the broken line circle with the hysteresis characteristic is an operation to reinforce the residual polarization, and the portion surrounded by the broken line square has the operation to reduce the residual polarization. It has been made.
次に、Ｔ３区間では選択アドレスＳＣＳへ本来のデータである０データを書き込む電圧波形が選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、破線の丸でヒステリシス特性を囲んだＵＣＷ（０）、ＵＣＢ（０）、ＵＣＮ（１）の各メモリセルは残留分極が補償、もしくは補強されるように遷移している。その結果、Ｔ４区間において、白い丸で示すべき、残留分極が減少したメモリセルは無くなっている。つまり、選択アドレスのメモリセルにＴ１区間で１データを書き込み、かつＴ３区間で０データを書き込む各電圧が各選択ワード線、非選択ワード線、選択ビット線、非選択ビット線に加わった結果、非選択アドレスのメモリはディスターブの影響が相殺されている。そして、選択アドレスはＴ３区間で０データの書き込みが行われ、Ｔ４区間の待機状態では０データが記憶されている。 Next, as a result of applying a voltage waveform for writing 0 data, which is the original data to the selected address SCS, to the selected word line, the non-selected word line, the selected bit line, and the non-selected bit line in the T3 section, the hysteresis characteristic is indicated by the dotted circle. Each of the memory cells UUC (0), UCB (0), and UCN (1) surrounding the memory cell transitions so that the residual polarization is compensated or reinforced. As a result, in the T4 section, there are no memory cells with reduced remanent polarization that should be indicated by white circles. That is, as a result of applying each voltage for writing 1 data to the memory cell of the selected address in the T1 interval and writing 0 data in the T3 interval to each selected word line, unselected word line, selected bit line, and unselected bit line, The memory of the non-selected address cancels the influence of disturb. In the selected address, 0 data is written in the T3 interval, and 0 data is stored in the standby state in the T4 interval.
以上の結果は、非選択アドレスのメモリにはディスターブの影響を与えずに選択アドレスのメモリに０データを書き込むという所望の動作が正確に行われたことを意味している。
〈１データを書き込む場合の印加波形と分極の遷移〉
図１５は本発明の第２実施形態の手法を用いて１データを書き込む場合の動作をより詳しく示すものである。
The above result means that the desired operation of writing 0 data to the memory at the selected address without causing the disturb effect on the memory at the non-selected address was accurately performed.
<Transition of applied waveform and polarization when writing 1 data>
FIG. 15 shows in more detail the operation when writing one data using the technique of the second embodiment of the present invention.
図１５において、Ｔ１区間において、１データの反転データである０データを加え、Ｔ３区間で本来のデータである１データを加えている。この結果、非選択アドレスＵＣＷ、UCB、ＵＣＮには記憶されていたデータ（０）、（１）に関わらずディスターブ電圧が相殺され、つまり、
Σ△Ｖ＝０
が保たれた結果、
Σ△Ｐｒ＝０
となって、残留分極が保存された。そして、選択アドレスには最終的に１データが書き込み、保存されている。以上により、所望の動作が行われたことが解る。
In FIG. 15, 0 data, which is the inverted data of 1 data, is added in the T1 interval, and 1 data, which is the original data, is added in the T3 interval. As a result, the disturb voltage is canceled regardless of the data (0) and (1) stored in the unselected addresses UCW, UCB and UCN.
Σ △ V = 0
As a result,
ΣΔPr = 0
Thus, the remanent polarization was preserved. One data is finally written and stored in the selected address. As described above, it can be understood that a desired operation is performed.
以上から図１０の４分割５電位の方式に基づいた図１４、１５の方式でも本発明の方式が有効であることが解る。
〔本発明の不揮発性メモリ装置におけるデータ書き込み方法の第３実施形態〕
以下に本発明の不揮発性メモリ装置におけるデータ書き込み方法の第３実施形態について述べる。なお、不揮発性メモリとして強誘電体メモリを用いた場合で説明する。
（第３実施形態の電圧印加波形の概要）
図１６、１７は本発明の強誘電体メモリ装置におけるデータ書き込み方法の第３実施形態の各ワード線と各ビット線の印加電圧波形を示す図である。
From the above, it can be seen that the method of the present invention is also effective in the methods of FIGS.
[Third Embodiment of Data Writing Method in Nonvolatile Memory Device of the Present Invention]
The third embodiment of the data writing method in the nonvolatile memory device of the present invention will be described below. The case where a ferroelectric memory is used as the nonvolatile memory will be described.
(Outline of voltage application waveform of the third embodiment)
16 and 17 are diagrams showing applied voltage waveforms of each word line and each bit line in the third embodiment of the data writing method in the ferroelectric memory device of the present invention.
この第３実施形態は図１６、１７に示すように、印加する電圧波形を０、（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖ、Ｖの５電位を用いており、反転データを書き込むＴ１の区間や本来のデータを書き込むＴ３の区間における印加電圧の波形は第２実施形態の印加電圧波形と同じである。第３実施形態が第２実施形態と異なるのは待機期間であるＴ０、Ｔ２、Ｔ４の区間の各ワード線と各ビット線が第２実施実施形態ではすべて０電位であったのに対し、第３実施形態では（２／４）Ｖ電位としている点である。この場合でも各メモリセルの強誘電体キャパシタに加わる各電圧は各ワード線と各ビット線の電位の差分であるので第２実施形態と第３実施形態で同一となり、図１６、図１７に示すようにＳＣＳ、ＵＣＷ、ＵＣＢ、ＵＣＮとも同じ特性を示し、非選択アドレスのメモリセルにはディスターブの影響がなく、かつ選択アドレスのメモリセルには所望のデータが書き込めている。 In this third embodiment, as shown in FIGS. 16 and 17, the applied voltage waveform is five potentials of 0, (1/4) V, (2/4) V, (3/4) V, and V. The waveform of the applied voltage in the interval T1 for writing the inverted data and the interval T3 for writing the original data is the same as the applied voltage waveform in the second embodiment. The third embodiment differs from the second embodiment in that the word lines and the bit lines in the sections T0, T2, and T4, which are standby periods, are all at zero potential in the second embodiment. In the third embodiment, (2/4) V potential is used. Even in this case, each voltage applied to the ferroelectric capacitor of each memory cell is the difference between the potentials of each word line and each bit line, and is the same in the second embodiment and the third embodiment, and is shown in FIGS. As described above, SCS, UWC, UCB, and UCN all exhibit the same characteristics, the memory cell of the non-selected address is not disturbed, and desired data is written in the memory cell of the selected address.
なお、第２実施形態がＴ２、Ｔ４の待機期間においてすべてのワード線とビット線が０電位であったのに対し、第３実施形態では（２／４）Ｖの中間電位を用いているが、第３実施形態では待機期間において、（２／４）Ｖの中間電位を用いた結果、Ｔ１、Ｔ３を含むＴ０からＴ４までの各期間の電位変化が相対的に少なくなり、ノイズや充放電による消費電力が低減するという効果がある。
［第２、第３実施形態のメモリ周辺回路］
図１８は本発明の強誘電体メモリ装置で書き込み方法を第２、第３実施形態をとった場合のメモリ周辺回路のブロック図である。前述した第１実施形態においては０、（１／３）Ｖ、（２／３）Ｖ、Ｖの３分割４電位方式であったが、第２、第３実施形態は０、（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖ、Ｖの４分割５電位方式であるので、図１８の電源回路１８５８は前記４分割５電位の各電位をワード線選択制御回路１８５３と、ビット線選択制御回路１８５１に供給する。なお、ワード線選択制御回路１８５３と、ビット線選択制御回路１８５１は電源回路１８５８から供給される電位が増えるので回路がやや複雑になり、素子数が若干増加する。
［強誘電体メモリ装置の全体の構成］
さて、次に図１９、図２０、図５、図６、図１８で説明したメモリセルおよび制御回路を使用した本発明の強誘電体メモリ装置の実施形態における全体構成の概略について、図２９を参照して説明する。なお、図６、図１８に示す回路ブロック図はメモリセルの周辺のみの制御回路のブロック図であるが、実際のメモリ装置全体では他の機能を含む回路要素が必要であり、その基本的な強誘電体メモリ装置全体の構成概要を示すのが図２９の回路ブロック図である。
In the second embodiment, all word lines and bit lines are at 0 potential during the standby periods of T2 and T4, whereas in the third embodiment, an intermediate potential of (2/4) V is used. In the third embodiment, as a result of using an intermediate potential of (2/4) V in the standby period, the potential change in each period from T0 to T4 including T1 and T3 becomes relatively small, and noise and charge / discharge This has the effect of reducing the power consumption due to.
[Memory Peripheral Circuit of Second and Third Embodiments]
FIG. 18 is a block diagram of a memory peripheral circuit when the second and third embodiments are used as the writing method in the ferroelectric memory device of the present invention. In the first embodiment described above, the three-divided four-potential method of 0, (1/3) V, (2/3) V, and V is used. However, in the second and third embodiments, 0, (1/4) ) V, (2/4) V, (3/4) V, V, which is a four-divided five-potential system, the
[Overall Configuration of Ferroelectric Memory Device]
Next, FIG. 29 shows an outline of the overall configuration in the embodiment of the ferroelectric memory device of the present invention using the memory cell and the control circuit described in FIG. 19, FIG. 20, FIG. 5, FIG. The description will be given with reference. The circuit block diagrams shown in FIGS. 6 and 18 are block diagrams of the control circuit only around the memory cell. However, the actual memory device as a whole requires circuit elements including other functions. FIG. 29 is a circuit block diagram showing an outline of the configuration of the entire ferroelectric memory device.
図２９において、２９２０はメモリセル群、２９５１はビット線選択制御回路、２９５３はワード線選択制御回路、２９５４は書き込み制御回路、２９５６は読み出し制御回路、２９５７は入出力回路、２９５８は電源回路、２９５９は全体制御回路である。メモリセル群２９２０の中に図６に示したメモリセル群６２０や図１８に示したメモリセル群１８２０のようにメモリセルがアレイ状に並んでいる。図２９のワード線選択制御回路２９５３とビット線選択制御回路２９５１によってワード線とビット線が選択されることにより、メモリセルも選択される。図２９の書き込み制御回路２９５４によって、入出力回路２９５７を経たデータはワード線選択制御回路２９５３とビット線選択制御回路２９５１に選択されたメモリセルへ全体制御回路２９５９の指令にしたがって書き込まれる。また、読み出し制御回路２９５６によって、ワード線選択制御回路２９５３とビット線選択制御回路２９５１に選択されたメモリセルのデータは全体制御回路２９５９の指令にしたがって読み出され、入出力回路２９５７に出力される。また、書き込みや読み出しの際に複数の異なる電位の信号が必要となるが、これらの電位は電源回路２９５８で作られている。なお、書き込みの際も読み出しの際も選択したメモリセルのワード線やビット線のみならず、非選択アドレスのメモリセルのワード線やビット線も、ワード線選択制御回路２９５３、ビット線制御回路２９５１、書き込み制御回路２９５４、読み出し制御回路２９５６等によって適切に制御される。以上が強誘電体メモリ装置の構成の概要である。
［その他の実施形態］
以上、本発明を強誘電体メモリの例をとって説明をしたが、強誘電体メモリに限定されるものではない。本発明の本質は平行したワード線群と平行したビット線群を交差させて配置し、その交点にメモリセルを行列状に配置したいわゆるクロスポイント構造において、選択アドレスのメモリセルにアクセスした場合に非選択アドレスのメモリセルへのディスターブへ対処する方法である。つまり、前述のクロスポイント構造をとれば非選択アドレスのメモリへ不要な電圧がかかることは避けがたい構造を必然的にとることになるので、高集積、高密度を目標とするメモリ一般が対象となる。とりわけ不揮発性メモリの場合に本発明の書き込み方法の効果が顕著になる。
29, reference numeral 2920 denotes a memory cell group, 2951 denotes a bit line selection control circuit, 2953 denotes a word line selection control circuit, 2954 denotes a write control circuit, 2956 denotes a read control circuit, 2957 denotes an input / output circuit, 2958 denotes a power supply circuit, 2959 Is an overall control circuit. In the memory cell group 2920, memory cells are arranged in an array like the
[Other Embodiments]
Although the present invention has been described with reference to an example of a ferroelectric memory, the present invention is not limited to a ferroelectric memory. The essence of the present invention is when a memory cell at a selected address is accessed in a so-called cross-point structure in which parallel word line groups and parallel bit line groups are arranged to cross each other and memory cells are arranged in a matrix at the intersections. This is a method for dealing with disturbance to a memory cell of an unselected address. In other words, if the above-mentioned cross-point structure is used, it is inevitable that an unnecessary voltage will be applied to the memory at the non-selected address, so that it is unavoidable that the memory generally targets high integration and high density. It becomes. In particular, the effect of the writing method of the present invention becomes remarkable in the case of a nonvolatile memory.
したがって、強誘電体のみならず他の不揮発性メモリでクロスポイント構造をとることが可能なものには適用できる場合がある。 Therefore, it may be applicable not only to ferroelectrics but also to other nonvolatile memories that can have a cross-point structure.
例えばＭＲＡＭ（Ｍａｇｎｅｔｒｏ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等をクロスポイント構成で配置した場合には同様の手法が程度や個々の詳細においては差異があったとしても適用もしくは応用ができる。 For example, when an MRAM (Magneto Random Access Memory) or the like is arranged in a cross-point configuration, the same technique can be applied or applied even if there is a difference in degree or individual details.
また、強誘電体材料の例としてＰＺＴ、ＰＺＴＮ、ＳＢＴ等を例示したが、本発明の本質は強誘電体の材質とは直接には関係のないことであるので、他のセラミック材料や有機の強誘電体材料の場合でも適用できる。 Further, PZT, PZTN, SBT, etc. have been illustrated as examples of the ferroelectric material. However, since the essence of the present invention is not directly related to the material of the ferroelectric material, other ceramic materials or organic materials are used. Even in the case of a ferroelectric material, it can be applied.
ＳＷＬ ・・・ 選択ワード線
ＵＷＬ ・・・ 非選択ワード線
ＳＢＬ ・・・ 選択ビット線
ＵＢＬ ・・・ 非選択ビット線
ＳＣＳ ・・・ 選択アドレスメモリセル
ＵＣＷ ・・・ 選択ワード線上の非選択アドレスメモリセル
ＵＣＢ ・・・ 選択ビット線上の非選択アドレスメモリセル
ＵＣＮ ・・・ 非選択ワード線上かつ非選択ビット線上の非選択アドレスメモリセル
６２０、１８２０、２９２０ ・・・ メモリセルアレイ
６５１、１８５１、２９５１ ・・・ ビット線選択制御回路
６５３、１８５３、２９６３ ・・・ ワード線選択制御回路
６５８、１８５８、２９５８ ・・・ 電源回路
２９５４ ・・・ 書き込み制御回路
２９５６ ・・・ 読み出し制御回路
２９５７ ・・・ 入出力回路
２９５９ ・・・ 全体制御回路
１９４０ ・・・ 強誘電体薄膜
１９４１、１９４２ ・・・ 電極
２１０１、２１０２、２１０３、２１０４、２１０５、２１０６、２１１１、２１１２、２１１３、２１１４、２１１５、２１１６、２６０１、２６０２、２６０３、２６０４、２６０５、２６０６、２６１１、２６１２、２６１３、２６１４、２６１５、２６１６ ・・・ 特性点
２７０１、２８０１ ・・・ 書き込みパルス
２７０２、２８０２ ・・・ 補正パルス
SWL ... selected word line UWL ... unselected word line SBL ... selected bit line UBL ... unselected bit line SCS ... selected address memory cell UCW ... unselected address memory on the selected word line Cell UCB ... Unselected address memory cell UCN on selected bit line ... Unselected
Claims (5)
前記動作工程に先立って前記データの反転データを書き込むディスターブ防止工程と、を有することを特徴とする不揮発性メモリ装置のデータ書き込み方法。 An operation step of writing data to a selected memory cell with respect to a plurality of nonvolatile memory cells formed at intersections of a plurality of word lines and a plurality of bit lines;
And a disturb prevention step of writing inverted data of the data prior to the operation step.
前記複数のワード線と交差した、互いに平行に配置された複数のビット線と、
前記複数のワード線および前記複数のビット線との各交点に形成された複数の不揮発性メモリセルと、
前記複数のワード線を制御駆動するワード線選択制御回路と、
前記複数のビット線を制御駆動するビット線選択制御回路と、
前記ワード線選択制御回路と前記ビット線選択制御回路に複数のレベルの電位を供給する電源回路と、を有し、
前記ワード線選択制御回路と前記ビット線選択制御回路は前記複数の不揮発性メモリセルの少なくとも一つの選択セルに対してデータを書き込む際に、まず反転データを書き込むディスターブ防止工程を行い、その後、本来の正転データを書き込む動作工程を実施することを特徴とする不揮発性メモリ装置。 A plurality of word lines arranged parallel to each other;
A plurality of bit lines arranged in parallel to each other intersecting the plurality of word lines;
A plurality of nonvolatile memory cells formed at respective intersections of the plurality of word lines and the plurality of bit lines;
A word line selection control circuit for controlling and driving the plurality of word lines;
A bit line selection control circuit for controlling and driving the plurality of bit lines;
A power supply circuit that supplies a plurality of levels of potential to the word line selection control circuit and the bit line selection control circuit,
When the word line selection control circuit and the bit line selection control circuit write data to at least one selected cell of the plurality of nonvolatile memory cells, the word line selection control circuit and the bit line selection control circuit first perform a disturb prevention process of writing inversion data, A non-volatile memory device characterized by carrying out an operation step of writing normal rotation data.
5. A nonvolatile memory device according to claim 4, wherein each of the ferroelectric memory cells comprises only a ferroelectric capacitor.
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2005
- 2005-06-27 JP JP2005186161A patent/JP2007004924A/en not_active Withdrawn
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