JP2007149295A

JP2007149295A - Semiconductor storage device

Info

Publication number: JP2007149295A
Application number: JP2005345799A
Authority: JP
Inventors: Akio Konishi; 晃雄小西
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2007-06-14

Abstract

<P>PROBLEM TO BE SOLVED: To shorten a period of time, required for writing and reading, and reduce a circuit area in a semiconductor storage device with a nonvolatile memory using a built-in ferroelectric capacitor. <P>SOLUTION: In this semiconductor storage device, each of the memory cells includes a first and a second bit lines, a plurality of word lines, a first ferroelectric capacitor arranged between the first bit line and each of the word lines, a second ferroelectric capacitor arranged between the second bit line and each of the word lines. A sense amplifier, connected to the first bit line and the second bit line via a transistor for a switch, when the transistor is in an ON state, reads data stored in the memory cell by comparing electric charge accumulated in the first bit line and the second bit line by polarization for the first and the second ferroelectric capacitor for the memory cell chosen in the memory cell block. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、一般に、半導体記憶装置に関し、特に、強誘電体キャパシタを用いた不揮発性メモリを内蔵する半導体記憶装置に関する。 The present invention generally relates to semiconductor memory devices, and more particularly to a semiconductor memory device incorporating a nonvolatile memory using a ferroelectric capacitor.

近年、不揮発性メモリの１種として、強誘電体の絶縁膜を有する強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性メモリ（ＦｅＲＡＭ）の開発が行われている。ＦｅＲＡＭは、強誘電体キャパシタの履歴特性を利用してデータを記憶するので、低電圧動作が可能であり、書換え回数も多くすることができ、かつ、計算機のマシンサイクルに近いリード・ライト速度で動作することから、次世代のメモリとして期待されている。 In recent years, a nonvolatile memory (FeRAM) using a ferroelectric capacitor (Ferroelectric Capacitor) having a ferroelectric insulating film has been developed as one type of nonvolatile memory. FeRAM uses the hysteresis characteristics of ferroelectric capacitors to store data, so it can be operated at low voltage, can be rewritten many times, and has a read / write speed close to the machine cycle of a computer. Since it operates, it is expected as a next-generation memory.

このＦｅＲＡＭのメモリセル構造として、１Ｔ１Ｃ型、２Ｔ２Ｃ型、チェーン型、及び、クロスポイント型が知られているが、大容量ＦｅＲＡＭを実現するために適しているのは、クロスポイント型である。クロスポイント型のメモリセル構造においては、ワードライン（ＷＬ）とビットライン（ＢＬ）とが直交して、強誘電体の絶縁膜を介して重なり合っており、その重なり合った部分が強誘電体キャパシタを形成する。 As the memory cell structure of this FeRAM, a 1T1C type, a 2T2C type, a chain type, and a cross-point type are known. A cross-point type is suitable for realizing a large-capacity FeRAM. In the cross-point type memory cell structure, the word line (WL) and the bit line (BL) are perpendicular to each other and overlap with each other through a ferroelectric insulating film, and the overlapped portion is a ferroelectric capacitor. Form.

クロスポイント型ＦｅＲＡＭのメリットとしては、メモリセルにトランジスタを使用していないので、集積度が非常に高くなる。さらに、強誘電体キャパシタの積層構造やスタック構造も可能である。また、ダミーセルを少なくすることができる。一方、クロスポイント型ＦｅＲＡＭのデメリットとしては、記憶容量を大きくすることによって処理に時間がかかってしまう。また、読出しによって記憶情報が破壊されるので（破壊読出し）、再書込みが必要になる。さらに、強誘電体キャパシタを駆動するために複数の電源電圧が必要であり、周辺回路の大規模化が問題となる。加えて、強誘電体キャパシタの特性変化や、使用温度等の環境変化に弱いという面もある。 As a merit of the cross-point type FeRAM, since a transistor is not used in the memory cell, the degree of integration becomes very high. Furthermore, a multilayer structure or a stack structure of ferroelectric capacitors is also possible. Also, the number of dummy cells can be reduced. On the other hand, as a demerit of the cross-point type FeRAM, the processing takes time by increasing the storage capacity. Moreover, since the stored information is destroyed by reading (destructive reading), rewriting is necessary. In addition, a plurality of power supply voltages are required to drive the ferroelectric capacitor, which increases the scale of the peripheral circuit. In addition, it is vulnerable to changes in the characteristics of the ferroelectric capacitor and environmental changes such as operating temperature.

関連する技術として、下記の特許文献１には、第１の論理値又は第２の論理値を記録する複数のセルを備えた第１のセル群及び第２のセル群を有し、各セルからのデータ読出し動作により当該セルに第１の論理値が記録される破壊読出し型メモリ装置が開示されている。この破壊読出し型メモリ装置においては、前記第１のセル群及び前記第２のセル群は独立に駆動可能に構成されており、前記第２のセル群からのデータ読み出し時に、当該読み出したデータを前記第１のセル群の各セルに記録させることにより、データの再書き込みに要する時間を短縮することを可能にしている。しかしながら、破壊読出し時にデータを格納しておくためのメモリセルを別途設ける必要があるので、回路面積が大きくなってしまうという問題があった。
特開２００５−７８５３２号公報（第１、４〜５頁、図１） As a related technique, the following Patent Document 1 includes a first cell group and a second cell group each having a plurality of cells that record the first logical value or the second logical value, and each cell. Discloses a destructive read type memory device in which a first logical value is recorded in the cell by a data read operation. In this destructive read type memory device, the first cell group and the second cell group are configured to be driven independently, and when the data is read from the second cell group, the read data is stored. By recording in each cell of the first cell group, the time required for rewriting data can be shortened. However, since it is necessary to separately provide a memory cell for storing data at the time of destructive reading, there is a problem that the circuit area becomes large.
Japanese Patent Laying-Open No. 2005-78532 (first, fourth to fifth pages, FIG. 1)

そこで、上記の点に鑑み、本発明は、強誘電体キャパシタを用いた不揮発性メモリを内蔵する半導体記憶装置において、書込み及び読出しに要する時間を短縮すると共に、回路面積を削減することを目的とする。 Accordingly, in view of the above points, an object of the present invention is to reduce the time required for writing and reading and reduce the circuit area in a semiconductor memory device incorporating a nonvolatile memory using a ferroelectric capacitor. To do.

上記の課題を解決するために、本発明の１つの観点に係る半導体記憶装置は、複数のメモリセルによって構成されるメモリセルブロックであって、各々のメモリセルが、第１のビットライン及び第２のビットラインと、複数のワードラインと、第１のビットラインと各々のワードラインとの間に設けられた第１の強誘電体キャパシタと、第２のビットラインと各々のワードラインとの間に設けられた第２の強誘電体キャパシタとを含む、メモリセルブロックと、第１のビットラインに接続されたソース又はドレインを有する第１のスイッチ用トランジスタと、第２のビットラインに接続されたソース又はドレインを有する第２のスイッチ用トランジスタと、第１及び第２のスイッチ用トランジスタのソース・ドレイン経路をそれぞれ介して第１及び第２のビットラインに接続され、第１及び第２のスイッチ用トランジスタがオン状態となったときに、メモリセルブロックにおいて選択されたメモリセルの第１及び第２の強誘電体キャパシタの分極によって第１及び第２のビットラインに蓄積される電荷を比較することにより、選択されたメモリセルに格納されているデータを読み出すセンスアンプとを具備する。 In order to solve the above-described problem, a semiconductor memory device according to one aspect of the present invention is a memory cell block including a plurality of memory cells, and each memory cell includes a first bit line and a first bit line. Two bit lines, a plurality of word lines, a first ferroelectric capacitor provided between the first bit line and each word line, a second bit line and each word line A memory cell block including a second ferroelectric capacitor provided therebetween, a first switching transistor having a source or drain connected to the first bit line, and connected to the second bit line A second switching transistor having a source or a drain connected to each other and a source / drain path of each of the first and second switching transistors. And polarization of the first and second ferroelectric capacitors of the memory cell selected in the memory cell block when the first and second switching transistors are turned on. And a sense amplifier that reads out data stored in a selected memory cell by comparing charges accumulated in the first and second bit lines.

ここで、センスアンプが、第１のビットラインと第２のビットラインとの間に接続された第１のインバータと、第１のビットラインと第２のビットラインとの間に第１のインバータとは逆向きに接続された第２のインバータとを含むようにしても良い。 Here, the sense amplifier includes a first inverter connected between the first bit line and the second bit line, and a first inverter between the first bit line and the second bit line. And a second inverter connected in the opposite direction.

また、半導体記憶装置が、複数のメモリセルブロックを具備し、複数のメモリセルブロックの第１及び第２のビットラインが、第３及び第４のスイッチ用トランジスタのソース・ドレイン経路をそれぞれ介して互いに接続されるようにしても良い。さらに、半導体記憶装置が、２種類又は３種類の電位を選択的に複数のワードラインに供給することにより、複数のワードラインの内のいずれかを選択するワードライン駆動回路をさらに具備するようにしても良い。 In addition, the semiconductor memory device includes a plurality of memory cell blocks, and the first and second bit lines of the plurality of memory cell blocks pass through the source / drain paths of the third and fourth switching transistors, respectively. They may be connected to each other. Further, the semiconductor memory device further includes a word line driving circuit for selecting any one of the plurality of word lines by selectively supplying two or three kinds of potentials to the plurality of word lines. May be.

以上において、ワードライン駆動回路が、Ｖ１＜Ｖ２≦Ｖ３である電位Ｖ１、Ｖ２、Ｖ３を選択的に複数のワードラインに供給し、電位差（Ｖ３−Ｖ１）が、第１及び第２の強誘電体キャパシタの飽和電圧よりも小さいことが望ましい。さらに、電位差（Ｖ３−Ｖ１）が第１及び第２の強誘電体キャパシタの抗電界に相当する電圧よりも大きく、電位差（Ｖ２−Ｖ１）が第１及び第２の強誘電体キャパシタの抗電界に相当する電圧よりも小さいことが望ましい。 In the above, the word line driving circuit selectively supplies the potentials V1, V2, and V3 satisfying V1 <V2 ≦ V3 to the plurality of word lines, and the potential difference (V3−V1) is the first and second ferroelectrics. It is desirable to be smaller than the saturation voltage of the body capacitor. Further, the potential difference (V3-V1) is larger than the voltage corresponding to the coercive field of the first and second ferroelectric capacitors, and the potential difference (V2-V1) is the coercive field of the first and second ferroelectric capacitors. It is desirable that the voltage is smaller than the voltage corresponding to.

本発明によれば、１つのメモリセルにおける２つの強誘電体キャパシタの分極によって２つのビットラインに蓄積される電荷を比較することによりデータを読み出すことにしたので、安定した動作を実現することができる。これにより、１ワード分のデータを一括して処理したり、電源の数を減らすことが可能となる。その結果、書込み及び読出しに要する時間を短縮すると共に、回路面積を削減することができる。 According to the present invention, since the data is read by comparing the charges accumulated in the two bit lines by the polarization of the two ferroelectric capacitors in one memory cell, a stable operation can be realized. it can. As a result, it is possible to process data for one word at a time and reduce the number of power supplies. As a result, the time required for writing and reading can be reduced, and the circuit area can be reduced.

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体記憶装置の構成を示す図である。図１に示すように、この半導体記憶装置に内蔵されているＦｅＲＡＭのメモリセルアレイにおいては、ビットラインＢＬ０及びＢＬ０バーがワードラインＷＬ０〜ＷＬ（Ｎ−１）の各々と立体交差する部分に、強誘電体キャパシタ１及び２が形成されている。強誘電体キャパシタの２つの電極間に電圧をかけると、電圧の極性に応じた向きに分極が生じ、この分極は電圧を解除した後も残留する。この現象を利用することにより、１つのメモリセルに１ビットのデータを記憶させることができる。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings. The same constituent elements are denoted by the same reference numerals, and the description thereof is omitted.
FIG. 1 is a diagram showing a configuration of a semiconductor memory device according to an embodiment of the present invention. As shown in FIG. 1, in the FeRAM memory cell array built into this semiconductor memory device, the bit lines BL0 and BL0 bar are strongly crossed with each of the word lines WL0 to WL (N-1). Dielectric capacitors 1 and 2 are formed. When a voltage is applied between the two electrodes of the ferroelectric capacitor, polarization occurs in a direction corresponding to the polarity of the voltage, and this polarization remains even after the voltage is released. By utilizing this phenomenon, 1-bit data can be stored in one memory cell.

このような１対の強誘電体キャパシタ１及び２を含むメモリセルが複数集まって、１つのメモリセルブロックが構成されている。図１においては、１つのメモリセルブロックが、Ｎ個のメモリセルを含んでいる。また、この半導体記憶装置は、複数の列に並べられたメモリセルブロックＭＢ０、ＭＢ１、・・・を含むことができる。 A plurality of memory cells including such a pair of ferroelectric capacitors 1 and 2 are collected to constitute one memory cell block. In FIG. 1, one memory cell block includes N memory cells. Further, this semiconductor memory device can include memory cell blocks MB0, MB1,... Arranged in a plurality of columns.

これらのメモリセルブロックＭＢ０、ＭＢ１、・・・のビットラインは、スイッチ用トランジスタ１１及び２１のソース・ドレイン経路を介して互いに接続され、さらに、ビットライン駆動回路５及びトランジスタ１０、２０、・・・に接続されている。本実施形態によれば、複数のメモリセルブロックのビットラインを同時に駆動することができるので、列デコーダを省略して回路面積を削減することが可能となる。 The bit lines of these memory cell blocks MB0, MB1,... Are connected to each other via the source / drain paths of the switching transistors 11 and 21, and the bit line driving circuit 5 and the transistors 10, 20,. ·It is connected to the. According to this embodiment, the bit lines of a plurality of memory cell blocks can be driven simultaneously, so that the circuit area can be reduced by omitting the column decoder.

スイッチ用トランジスタ１１及び２１は、制御信号ＢＬＯＮがハイレベルになったときに、これらのビットラインをビットライン駆動回路５及びトランジスタ１０、２０、・・・に接続する。ビットライン駆動回路５は、ポンプ信号ＰＵＭＰを所定のタイミングでハイレベルにして、これらのビットラインに供給する。トランジスタ１０、２０、・・・は、制御信号ＳＥＧがハイレベルになったときに、ポンプ信号ＰＵＭＰをローレベルに落とす。 The switching transistors 11 and 21 connect these bit lines to the bit line driving circuit 5 and the transistors 10, 20,... When the control signal BLON becomes high level. The bit line driving circuit 5 sets the pump signal PUMP to a high level at a predetermined timing and supplies it to these bit lines. The transistors 10, 20,... Lower the pump signal PUMP to a low level when the control signal SEG becomes a high level.

ワードラインＷＬ０〜ＷＬ（Ｎ−１）は、ワードライン駆動回路６に接続されている。また、ワードライン駆動回路６は、行デコーダ７に接続されている。メモリセルブロックＭＢ０、ＭＢ１、・・・は、１つの方向に沿って、１ワード（例えば、８ビット又は１６ビット）を単位として配置されており、活性化されたワードラインに従って、１ワード分のデータを一括して書き込み、又は、読出すことが可能である。 The word lines WL <b> 0 to WL (N−1) are connected to the word line driving circuit 6. The word line driving circuit 6 is connected to the row decoder 7. The memory cell blocks MB0, MB1,... Are arranged in units of one word (for example, 8 bits or 16 bits) along one direction, and one word worth according to the activated word line. Data can be written or read all at once.

メモリセルブロックＭＢ０のビットラインＢＬ０には、スイッチ用トランジスタ１２のソース・ドレイン経路を介して、センスアンプ３が接続されている。同様に、メモリセルブロックＭＢ０のビットラインＢＬ０バーには、スイッチ用トランジスタ２２のソース・ドレイン経路を介して、センスアンプ３が接続されている。 The sense amplifier 3 is connected to the bit line BL0 of the memory cell block MB0 via the source / drain path of the switching transistor 12. Similarly, the sense amplifier 3 is connected to the bit line BL0 bar of the memory cell block MB0 through the source / drain path of the switching transistor 22.

制御信号ＦＥＯＮがハイレベルとなって、スイッチ用トランジスタ１２及び２２がオン状態となったときに、ワードラインによって選択されたメモリセルに対してデータの書込み又は読出しが行われる。データの書込みにおいては、センスアンプ３の２つの入出力端子の内の一方がハイレベル、他方がローレベルとなり、その電位差に応じて、ビットラインＢＬ０及びＢＬ０バーにそれぞれ接続された強誘電体キャパシタ１及び２に分極が生じる。 When the control signal FEON becomes a high level and the switching transistors 12 and 22 are turned on, data is written to or read from the memory cell selected by the word line. In data writing, one of the two input / output terminals of the sense amplifier 3 is at a high level and the other is at a low level, and the ferroelectric capacitors connected to the bit lines BL0 and BL0 bars according to the potential difference. Polarization occurs in 1 and 2.

データの読出しにおいては、強誘電体キャパシタ１及び２の分極によってビットラインＢＬ０及びＢＬ０バーにそれぞれ蓄積された電荷が、センスアンプ３の２つの入出力端子に供給される。センスアンプ３は、センスアンプ活性化信号ＳＡがハイレベルとなったときに活性化され、２つの入出力端子に供給される電荷に基づいて、選択されたメモリセルに格納されているデータを読み出す。ここで、センスアンプ３が、強誘電体キャパシタ１及び２の分極によってビットラインＢＬ０及びＢＬ０バーにそれぞれ蓄積された２種類の電荷を比較する構成となっているので、ダミーセルやリファレンス電圧は不要である。なお、センスアンプ活性化信号ＳＡを用いる替わりに、センスアンプ３の電源電圧をオン／オフすることによってセンスアンプ３を活性化／非活性化するようにしても良い。 In reading data, the charges accumulated in the bit lines BL0 and BL0 by the polarization of the ferroelectric capacitors 1 and 2 are supplied to the two input / output terminals of the sense amplifier 3, respectively. The sense amplifier 3 is activated when the sense amplifier activation signal SA becomes a high level, and reads data stored in a selected memory cell based on charges supplied to two input / output terminals. . Here, since the sense amplifier 3 is configured to compare two kinds of charges stored in the bit lines BL0 and BL0 by the polarization of the ferroelectric capacitors 1 and 2, respectively, no dummy cell or reference voltage is required. is there. Instead of using the sense amplifier activation signal SA, the sense amplifier 3 may be activated / deactivated by turning on / off the power supply voltage of the sense amplifier 3.

スイッチ用トランジスタ１２及び２２がオン状態となる前にセンスアンプ３の２つの入出力端子の電位を等しくする目的で、プリチャージ用トランジスタ４が、ビットラインＢＬ０とビットラインＢＬ０バーとの間に接続されている。また、これらの入出力端子の電位を基準電位（本実施形態においては接地電位）とするために、プリチャージ用トランジスタ１３及び２３が、ビットラインＢＬ及びＢＬバーと接地電位との間にそれぞれ接続されている。プリチャージ用トランジスタ４、１３及び２３は、ハイレベルのプリチャージ信号ＰＲＥがゲートに印加されたときにオン状態となる。 The precharging transistor 4 is connected between the bit line BL0 and the bit line BL0 bar in order to equalize the potentials of the two input / output terminals of the sense amplifier 3 before the switching transistors 12 and 22 are turned on. Has been. Further, in order to set the potentials of these input / output terminals to the reference potential (the ground potential in this embodiment), the precharging transistors 13 and 23 are respectively connected between the bit lines BL and BL bar and the ground potential. Has been. The precharging transistors 4, 13 and 23 are turned on when a high level precharge signal PRE is applied to the gate.

次に、強誘電体キャパシタの特性について説明する。強誘電体キャパシタの絶縁膜となる薄膜材料としては、一般にＰＺＴ（チタン酸ジルコン酸亜鉛）等が使用されるが、本実施形態においては、ＰＺＴにＮｂ（ニオブ）を付加したＮｂＰＺＴを使用している。 Next, characteristics of the ferroelectric capacitor will be described. Generally, PZT (zinc titanate zirconate) or the like is used as a thin film material for an insulating film of a ferroelectric capacitor. In this embodiment, NbPZT in which Nb (niobium) is added to PZT is used. Yes.

図２は、強誘電体キャパシタのヒステリシス特性を示す図である。図２において、横軸は強誘電体キャパシタの２つの電極間の電圧を示し、縦軸は強誘電体キャパシタにおける分極の大きさ（分極率）を示している。また、実線で示すのは飽和曲線であり、破線で示すのは非飽和曲線（マイナーループ）である。 FIG. 2 is a diagram showing hysteresis characteristics of the ferroelectric capacitor. In FIG. 2, the horizontal axis represents the voltage between the two electrodes of the ferroelectric capacitor, and the vertical axis represents the magnitude of polarization (polarizability) in the ferroelectric capacitor. A solid line indicates a saturation curve, and a broken line indicates a non-saturation curve (minor loop).

図２に示すように、強誘電体キャパシタにおいては、強誘電体キャパシタの抗電界に相当する電圧よりも大きな電圧を印加すると、分極方向が反転する。この分極方向の反転は、時間依存性を有しており、分極方向が反転するためのスイッチング時間ｔ_Ｓは、経験的に次式（１）で表されることが知られている。
ｔ_Ｓ＝ｔ_Ｓ０・ｅｘｐ（Ｅａ／Ｅ）・・・（１）
ここで、ｔ_Ｓ０は、基準となる時間であり、Ｅａは、強誘電体の材料に依存する活性化電界を表しており、Ｅは、印加される電圧によって生じる電界を表している。 As shown in FIG. 2, in a ferroelectric capacitor, when a voltage larger than a voltage corresponding to the coercive electric field of the ferroelectric capacitor is applied, the polarization direction is reversed. This inversion of the polarization direction has time dependency, and it is known that the switching time t _S for inversion of the polarization direction is empirically expressed by the following equation (1).
t _S = t _S0 · exp (Ea / E) (1)
Here, t _S0 is a reference time, Ea represents an activation electric field depending on the ferroelectric material, and E represents an electric field generated by an applied voltage.

本実施形態においては、ワードライン駆動回路６が、２種類又は３種類の電位Ｖ１、Ｖ２、Ｖ３（ただし、Ｖ１＜Ｖ２≦Ｖ３とする）を選択的に複数のワードラインに供給することにより、これらのワードラインの内のいずれかを選択する。このように、ワードラインに供給される電位を２種類又３種類とすることにより、ＦｅＲＡＭの制御が簡素化される。ここで、電位Ｖ３と電位Ｖ１との電位差（Ｖ３−Ｖ１）が、強誘電体キャパシタの飽和電圧よりも小さいことが望ましい。また、電位差（Ｖ３−Ｖ１）が、強誘電体キャパシタの抗電界に相当する電圧よりも大きく、電位差（Ｖ２−Ｖ１）が、強誘電体キャパシタの抗電界に相当する電圧よりも小さいことが望ましい。以下においては、電位Ｖ３が電源電位Ｖ_ＤＤ（ハイレベル）、電位Ｖ２がＶ_ＤＤ／２（中間レベル）、電位Ｖ１が接地電位（ローレベル）であるものとして説明する。これを、Ｖ_ＤＤ／２方式と呼ぶ。 In this embodiment, the word line driving circuit 6 selectively supplies two or three types of potentials V1, V2, and V3 (where V1 <V2 ≦ V3) to a plurality of word lines. Select one of these word lines. Thus, the control of the FeRAM is simplified by using two or three potentials supplied to the word line. Here, it is desirable that the potential difference (V3−V1) between the potential V3 and the potential V1 is smaller than the saturation voltage of the ferroelectric capacitor. Further, it is desirable that the potential difference (V3-V1) is larger than the voltage corresponding to the coercive electric field of the ferroelectric capacitor, and the potential difference (V2-V1) is smaller than the voltage corresponding to the coercive electric field of the ferroelectric capacitor. . In the following description, it is assumed that the potential V3 is the power supply potential V _DD (high level), the potential V2 is V _DD / 2 (intermediate level), and the potential V1 is the ground potential (low level). This is called a V _DD / 2 system.

これまで、マイナーループにおいては動作が不安定であるので、データが「１」であるか「０」であるかを判別する際の電位差ΔＶが不安定な値となり、予め設定されている参照電圧Ｖ_ＲＥＦとの比較が困難であるとされていた。しかしながら、本実施形態においては、２つの強誘電体キャパシタにおける分極状態を比較して１つのデータを求めるので、参照電圧Ｖ_ＲＥＦを用いる必要がなく、安定した動作を実現することができる。式（１）に示すように、強誘電体キャパシタの分極状態は、印加される電圧と時間とによって定まるので、分極が反転する際のタイミング制御によって、飽和分極に近い状態を作り出すことが可能である。 Until now, since the operation is unstable in the minor loop, the potential difference ΔV when determining whether the data is “1” or “0” becomes an unstable value, and a preset reference voltage is set. It was difficult to compare with _VREF . However, in the present embodiment, the polarization states in the two ferroelectric capacitors are compared to obtain one data, so that it is not necessary to use the reference voltage _VREF, and a stable operation can be realized. As shown in equation (1), the polarization state of the ferroelectric capacitor is determined by the applied voltage and time, and therefore it is possible to create a state close to saturation polarization by timing control when the polarization is reversed. is there.

次に、本実施形態に係る半導体記憶装置のデータ書込み及び読出し動作について、図３及び図４を参照しながら説明する。図３は、図１に示す半導体記憶装置に含まれている１つのメモリセルブロックの模式図である。図４は、図１に示す半導体記憶装置のデータ書込み及び読出し動作を説明するためのタイミングチャートである。 Next, data write and read operations of the semiconductor memory device according to the present embodiment will be described with reference to FIGS. FIG. 3 is a schematic diagram of one memory cell block included in the semiconductor memory device shown in FIG. FIG. 4 is a timing chart for explaining data write and read operations of the semiconductor memory device shown in FIG.

図３を参照すると、ビットラインＢＬ０及びＢＬ０バーがワードラインＷＬ０、ＷＬ２、ＷＬ３、・・・の各々と交差する位置に、強誘電体キャパシタが設けられている。また、センスアンプ３は、ビットラインＢＬ０とビットラインＢＬ０バーとの間に互いに逆向きに接続されたインバータ３１及び３２を含んでおり、センスアンプ活性化信号ＳＡによって活性化される。このセンスアンプ３は、ＳＲＡＭのメモリセルと同一の構造を有しているので、以下においては「ＳＲＡＭ部」とも呼ぶ。 Referring to FIG. 3, ferroelectric capacitors are provided at positions where the bit lines BL0 and BL0 bar intersect with the word lines WL0, WL2, WL3,. The sense amplifier 3 includes inverters 31 and 32 connected in opposite directions between the bit line BL0 and the bit line BL0 bar, and is activated by the sense amplifier activation signal SA. Since the sense amplifier 3 has the same structure as the SRAM memory cell, it is also referred to as “SRAM section” below.

ビットラインＢＬ０とセンスアンプ３との間には、スイッチ用トランジスタ１２が設けられており、ビットラインＢＬ０バーとセンスアンプ３との間には、スイッチ用トランジスタ２２が設けられている。制御信号ＦＥＯＮがハイレベルになると、スイッチ用トランジスタ１２及び２２がオン状態となって、ビットラインＢＬ０及びＢＬ０バーをセンスアンプ３に接続する。 A switching transistor 12 is provided between the bit line BL 0 and the sense amplifier 3, and a switching transistor 22 is provided between the bit line BL 0 bar and the sense amplifier 3. When the control signal FEON becomes high level, the switching transistors 12 and 22 are turned on to connect the bit lines BL0 and BL0 bar to the sense amplifier 3.

初期状態においては、スイッチ用トランジスタ１２及び２２がオフ状態となっており、強誘電体キャパシタ１及び２には電圧が印加されておらず、メモリセルには前回のデータが保持されている。 In the initial state, the switching transistors 12 and 22 are in the off state, no voltage is applied to the ferroelectric capacitors 1 and 2, and the previous data is held in the memory cell.

図４を参照すると、書込みを行う際には、Ｗ／Ｒ切換信号がローレベルに維持され、選択されないメモリセルに接続されているワードライン（ここでは、ワードラインＷＬ０、ＷＬ１、ＷＬ３、・・・）の電位が中間レベルとされ、選択されるメモリセルに接続されているワードライン（ここでは、ワードラインＷＬ２）の電位がローレベルとされる。また、スイッチ用トランジスタ１１及び２１がオン状態とされ、ビットライン駆動回路５が、ビットラインＢＬ０及びＢＬ０バーに、ハイレベルのポンプ信号ＰＵＭＰを供給する。 Referring to FIG. 4, when writing, the W / R switching signal is maintained at a low level, and word lines connected to unselected memory cells (here, word lines WL0, WL1, WL3,...). The potential of () is set to the intermediate level, and the potential of the word line (here, word line WL2) connected to the selected memory cell is set to the low level. Further, the switching transistors 11 and 21 are turned on, and the bit line driving circuit 5 supplies the high level pump signal PUMP to the bit lines BL0 and BL0.

これにより、非選択ワードラインとビットラインとの間の電位差はＶ_ＤＤ／２となり、選択ワードラインとビットラインとの間の電位差はＶ_ＤＤとなる。従って、非選択ワードラインとビットラインとの間に設けられた強誘電体キャパシタに印加される電圧はＶ_ＤＤ／２となって、分極方向は変化せず、選択ワードラインとビットラインとの間に設けられた強誘電体キャパシタ１及び２に印加される電位差はＶ_ＤＤとなって、強誘電体キャパシタ１及び２の内の一方において分極方向が反転し、強誘電体キャパシタ１及び２における分極方向が一致する。次に、ビットラインの電位をローレベルにした後、スイッチ用トランジスタ１１及び２１がオフ状態とされる。 As a result, the potential difference between the unselected word line and the bit line becomes V _DD / 2, and the potential difference between the selected word line and the bit line becomes V _DD . Accordingly, the voltage applied to the ferroelectric capacitor provided between the unselected word line and the bit line is V _DD / 2, and the polarization direction does not change, and the voltage between the selected word line and the bit line is not changed. The potential difference applied to the ferroelectric capacitors 1 and 2 provided in the capacitor is V _DD , the polarization direction is reversed in one of the ferroelectric capacitors 1 and 2, and the polarization in the ferroelectric capacitors 1 and 2 is reversed. The direction matches. Next, after the bit line potential is set to low level, the switching transistors 11 and 21 are turned off.

ここで、ＳＲＡＭ部を活性化してＳＲＡＭ部にデータを書き込むことにより、ＳＲＡＭ部がデータを保持する。この動作は、もっと早い段階で行っても良い。非選択ワードラインの電位を中間レベルに維持しつつ、制御信号ＦＥＯＮをハイレベルにすると、スイッチ用トランジスタ１２及び２２がオン状態となって、ＳＲＡＭ部の電位がビットラインＢＬ０及びＢＬ０バーに供給される。ここでは、ビットラインＢＬ０がハイレベルになり、ビットラインＢＬ０バーがローレベルになるものとする。 Here, the SRAM unit retains data by activating the SRAM unit and writing data to the SRAM unit. This operation may be performed at an earlier stage. When the control signal FEON is set to the high level while maintaining the potential of the unselected word line at the intermediate level, the switching transistors 12 and 22 are turned on, and the potential of the SRAM portion is supplied to the bit lines BL0 and BL0 bar. The Here, it is assumed that the bit line BL0 is at a high level and the bit line BL0 bar is at a low level.

選択ワードラインＷＬ２の電位をハイレベルにすると、選択ワードラインＷＬ２の電位とビットラインＢＬ０の電位とは共にハイレベルであるので、強誘電体キャパシタ１は、電圧がかかっていないように振る舞う。一方、選択ワードラインＷＬ２とビットラインＢＬ０バーとの電位差はＶ_ＤＤとなるので、強誘電体キャパシタ２において、分極方向が反転する。 When the potential of the selected word line WL2 is set to the high level, both the potential of the selected word line WL2 and the potential of the bit line BL0 are at the high level, so that the ferroelectric capacitor 1 behaves as if no voltage is applied. On the other hand, since the potential difference between the selected word line WL2 and the bit line BL0 bar is V _DD , the polarization direction is reversed in the ferroelectric capacitor 2.

次に、制御信号ＦＥＯＮをローレベルにすると、スイッチ用トランジスタ１２及び２２がオフ状態となる。また、強誘電体キャパシタ１及び２には電圧がかかっていないので、データ保持状態となってデータを保持する。このとき、ワードラインの電圧及びＳＲＡＭ部の電源電圧を落とすようにする。 Next, when the control signal FEON is set to the low level, the switching transistors 12 and 22 are turned off. Further, since no voltage is applied to the ferroelectric capacitors 1 and 2, the data is held and data is held. At this time, the voltage of the word line and the power supply voltage of the SRAM portion are reduced.

読出しを行う際には、Ｗ／Ｒ切換信号をハイレベルに維持しながら、非選択ワードライン（ここでは、ワードラインＷＬ０、ＷＬ１、ＷＬ３、・・・）の電位が中間レベルとされ、選択ワードライン（ここでは、ワードラインＷＬ２）の電位がハイレベルとされる。これにより、書込み時に分極方向が反転しなかった強誘電体キャパシタ１においても分極方向が反転して、電荷がチャージされる。 When reading, the potential of the unselected word lines (here, word lines WL0, WL1, WL3,...) Is set to the intermediate level while maintaining the W / R switching signal at the high level, and the selected word is selected. The potential of the line (here, the word line WL2) is set to the high level. As a result, even in the ferroelectric capacitor 1 whose polarization direction is not reversed at the time of writing, the polarization direction is reversed and charges are charged.

次に、制御信号ＦＥＯＮをハイレベルとすることにより、スイッチ用トランジスタ１２及び２２がオン状態となる。ここで、センスアンプ活性化信号ＳＡをハイレベルとすることにより、ＳＲＡＭ部が活性化される。 Next, the switching transistors 12 and 22 are turned on by setting the control signal FEON to a high level. Here, the SRAM section is activated by setting the sense amplifier activation signal SA to a high level.

ビットラインＢＬ０には、強誘電体キャパシタ１の分極方向が反転された際の電荷がチャージされているので、ビットラインＢＬ０側がビットラインＢＬ０バー側と比べて駆動能力が高い。これによって、ＳＲＡＭ部も、ビットラインＢＬ０側がハイレベル、ＢＬ０バー側がローレベルで安定する。 Since the charge when the polarization direction of the ferroelectric capacitor 1 is reversed is charged in the bit line BL0, the driving capability on the bit line BL0 side is higher than that on the bit line BL0 bar side. As a result, the SRAM portion is also stabilized at the high level on the bit line BL0 side and at the low level on the BL0 bar side.

読出し後は、ビットラインＢＬ０及びＢＬ０バーの電位と、選択ワードラインＷＬ２の電位をローレベルに落とす。これにより、強誘電体キャパシタ１において再び分極方向が反転し、情報が保持される。次に、制御信号ＦＥＯＮをローレベルにしてスイッチ用トランジスタ１２及び２２をオフ状態にし、非選択ワードラインＷＬ０、ＷＬ１、ＷＬ３、・・・の電位をローレベルに落とせば、データ保持状態に戻る。 After reading, the potentials of the bit lines BL0 and BL0 bar and the potential of the selected word line WL2 are dropped to a low level. As a result, the polarization direction is reversed again in the ferroelectric capacitor 1 and information is retained. Next, when the control signal FEON is set to low level to turn off the switching transistors 12 and 22, and the potentials of the non-selected word lines WL0, WL1, WL3,.

以上説明したように、本実施形態によれば、ワードライン上にある複数のメモリセルにおいて１ワード分のデータを一括して書き込み、又は、読み出すことができるので、処理時間を飛躍的に短くすることができる。また、２つの強誘電体キャパシタにおける分極状態を比較することにより、３電源のみで駆動可能なＦｅＲＡＭを実現している。これにより、電源回路や制御回路を簡素化して、高集積化が可能となる。さらに、電位Ｖ２と電位Ｖ３とを等しくして２電源とすることにより（例えば、Ｖ２＝Ｖ３＝Ｖ_ＤＤ）、非選択キャパシタの容量をキャンセルできる可能性がある。その場合には、配線容量だけを考慮すれば良いので、ビットラインに沿って一列に配置される強誘電体キャパシタの数を増やすことができる。 As described above, according to the present embodiment, data for one word can be written or read at a time in a plurality of memory cells on the word line, so that the processing time is drastically shortened. be able to. Further, by comparing the polarization states of the two ferroelectric capacitors, an FeRAM that can be driven by only three power sources is realized. As a result, the power supply circuit and the control circuit can be simplified and high integration can be achieved. Furthermore, there is a possibility that the capacitance of the non-selected capacitor can be canceled by making the potential V2 and the potential V3 equal to provide two power sources (for example, V2 = V3 = V _DD ). In that case, since only the wiring capacitance needs to be considered, the number of ferroelectric capacitors arranged in a line along the bit line can be increased.

本発明の一実施形態に係る半導体記憶装置の構成を示す図。1 is a diagram showing a configuration of a semiconductor memory device according to an embodiment of the present invention. 強誘電体キャパシタのヒステリシス特性を示す図。The figure which shows the hysteresis characteristic of a ferroelectric capacitor. 図１に示す半導体記憶装置に含まれる１つのメモリセルブロックの模式図。FIG. 2 is a schematic diagram of one memory cell block included in the semiconductor memory device shown in FIG. 1. 図１に示す半導体記憶装置の動作を説明するためのタイミングチャート。4 is a timing chart for explaining the operation of the semiconductor memory device shown in FIG.

符号の説明Explanation of symbols

１、２強誘電体キャパシタ、３センスアンプ、４、１０〜１３、２０〜２３トランジスタ、５ビットライン駆動回路、６ワードライン駆動回路、７行デコーダ、３１、３２インバータ、ＢＬ０、ＢＬ０バービットライン、ＷＬ０〜ＷＬ（Ｎ−１）ワードライン、ＭＢ０、ＭＢ１、・・・メモリセルブロック 1, 2 ferroelectric capacitors, 3 sense amplifiers, 4, 10-13, 20-23 transistors, 5 bit line drive circuit, 6 word line drive circuit, 7 row decoder, 31, 32 inverter, BL0, BL0 bar bit line , WL0 to WL (N-1) word line, MB0, MB1,... Memory cell block

Claims

複数のメモリセルによって構成されるメモリセルブロックであって、各々のメモリセルが、第１のビットライン及び第２のビットラインと、複数のワードラインと、前記第１のビットラインと各々のワードラインとの間に設けられた第１の強誘電体キャパシタと、前記第２のビットラインと各々のワードラインとの間に設けられた第２の強誘電体キャパシタとを含む、前記メモリセルブロックと、
前記第１のビットラインに接続されたソース又はドレインを有する第１のスイッチ用トランジスタと、
前記第２のビットラインに接続されたソース又はドレインを有する第２のスイッチ用トランジスタと、
前記第１及び第２のスイッチ用トランジスタのソース・ドレイン経路をそれぞれ介して前記第１及び第２のビットラインに接続され、前記第１及び第２のスイッチ用トランジスタがオン状態となったときに、前記メモリセルブロックにおいて選択されたメモリセルの前記第１及び第２の強誘電体キャパシタの分極によって前記第１及び第２のビットラインに蓄積される電荷を比較することにより、前記選択されたメモリセルに格納されているデータを読み出すセンスアンプと、
を具備する半導体記憶装置。 A memory cell block comprising a plurality of memory cells, each memory cell comprising a first bit line and a second bit line, a plurality of word lines, the first bit line and each word A memory cell block including a first ferroelectric capacitor provided between the first bit line and a second ferroelectric capacitor provided between the second bit line and each word line; When,
A first switching transistor having a source or drain connected to the first bit line;
A second switching transistor having a source or drain connected to the second bit line;
When the first and second switching transistors are turned on by being connected to the first and second bit lines via the source / drain paths of the first and second switching transistors, respectively. , Comparing the charges accumulated in the first and second bit lines by the polarization of the first and second ferroelectric capacitors of the selected memory cell in the memory cell block; A sense amplifier for reading data stored in the memory cell;
A semiconductor memory device comprising:

前記センスアンプが、前記第１のビットラインと前記第２のビットラインとの間に接続された第１のインバータと、前記第１のビットラインと前記第２のビットラインとの間に前記第１のインバータとは逆向きに接続された第２のインバータとを含む、請求項１記載の半導体記憶装置。 The sense amplifier includes a first inverter connected between the first bit line and the second bit line, and the first inverter between the first bit line and the second bit line. The semiconductor memory device according to claim 1, further comprising: a second inverter connected in an opposite direction to the first inverter.

複数のメモリセルブロックを具備し、前記複数のメモリセルブロックの前記第１及び第２のビットラインが、第３及び第４のスイッチ用トランジスタのソース・ドレイン経路をそれぞれ介して互いに接続されている、請求項１又は２記載の半導体記憶装置。 A plurality of memory cell blocks are provided, and the first and second bit lines of the plurality of memory cell blocks are connected to each other via source / drain paths of third and fourth switching transistors, respectively. The semiconductor memory device according to claim 1 or 2.

２種類又は３種類の電位を選択的に前記複数のワードラインに供給することにより、前記複数のワードラインの内のいずれかを選択するワードライン駆動回路をさらに具備する、請求項１〜３のいずれか１項記載の半導体記憶装置。 The word line driving circuit according to claim 1, further comprising a word line driving circuit that selects any one of the plurality of word lines by selectively supplying two or three kinds of potentials to the plurality of word lines. The semiconductor memory device according to any one of the above.

前記ワードライン駆動回路が、Ｖ１＜Ｖ２≦Ｖ３である電位Ｖ１、Ｖ２、Ｖ３を選択的に前記複数のワードラインに供給し、電位差（Ｖ３−Ｖ１）が、前記第１及び第２の強誘電体キャパシタの飽和電圧よりも小さい、請求項４記載の半導体記憶装置。 The word line driving circuit selectively supplies potentials V1, V2, and V3 satisfying V1 <V2 ≦ V3 to the plurality of word lines, and a potential difference (V3-V1) is the first and second ferroelectrics. The semiconductor memory device according to claim 4, wherein the semiconductor memory device is smaller than a saturation voltage of the body capacitor.

電位差（Ｖ３−Ｖ１）が前記第１及び第２の強誘電体キャパシタの抗電界に相当する電圧よりも大きく、電位差（Ｖ２−Ｖ１）が前記第１及び第２の強誘電体キャパシタの抗電界に相当する電圧よりも小さい、請求項５記載の半導体記憶装置。
The potential difference (V3-V1) is larger than the voltage corresponding to the coercive field of the first and second ferroelectric capacitors, and the potential difference (V2-V1) is the coercive field of the first and second ferroelectric capacitors. 6. The semiconductor memory device according to claim 5, wherein the voltage is smaller than a voltage corresponding to.