JP2006509376A - 応力下の構造体の組立により複合構造体を作製する方法 - Google Patents

応力下の構造体の組立により複合構造体を作製する方法 Download PDF

Info

Publication number
JP2006509376A
JP2006509376A JP2004566089A JP2004566089A JP2006509376A JP 2006509376 A JP2006509376 A JP 2006509376A JP 2004566089 A JP2004566089 A JP 2004566089A JP 2004566089 A JP2004566089 A JP 2004566089A JP 2006509376 A JP2006509376 A JP 2006509376A
Authority
JP
Japan
Prior art keywords
composite structure
assembled
structure according
making
preform
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004566089A
Other languages
English (en)
Other versions
JP4778238B2 (ja
Inventor
フルネル,フランク
モリソー,ユベール
モンマイウル,フイリツプ
Original Assignee
コミサリヤ・ア・レネルジ・アトミク
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミサリヤ・ア・レネルジ・アトミク filed Critical コミサリヤ・ア・レネルジ・アトミク
Publication of JP2006509376A publication Critical patent/JP2006509376A/ja
Application granted granted Critical
Publication of JP4778238B2 publication Critical patent/JP4778238B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/012Bonding, e.g. electrostatic for strain gauges
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/135Removal of substrate
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/159Strain gauges

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Recrystallisation Techniques (AREA)
  • Micromachines (AREA)
  • Measuring Fluid Pressure (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Laminated Bodies (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Electroluminescent Light Sources (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Pressure Sensors (AREA)

Abstract

本発明は、複合マイクロエレクトロニック構造体の作製方法に関し、2つの基本マイクロエレクトロニック構造体1、3が、その2つの結合面で組み立てられる。本発明は、組立前に、接線応力状態における差が組み立てられる2つの面間で引き起こされ、この差が、組立条件に対する所与の条件下で、組立構造体内で所定の応力状態を得るように選択されることを特徴とする。

Description

本発明は、2つの基本的な超小型電子構造体を組み立てることにより複合構造体を作製する方法に関する。構造体は、マイクロエレクトロニック、マイクロテクノロジカル、ナノテクノロジカル、またはナノエレクトロニックのいずれでもよい。
これらの複合構造体の使用、特に、異なる材料の構造体を組み立てることにより得られる複合構造体の使用は、多種多様な理由からマイクロエレクトロニクスにおいて一般的になりつつある。例えば、ヘテロ構造体としても知られているこれらの複合構造体は、高価な固体(例えば、炭化珪素)基板の使用を避けることによりコストを低減する。また、SOI(シリコンオンインシュレータ)基板の場合、例えば、互いの部品の絶縁を促進することにより、集積密度を上昇させ、部品の消費を制限し、速度を速める。
好都合には、これらの複合構造体は、わずかな修正を条件として、例えば、接合、熱処理、リソグラフィ、ドーピング、注入、エピタキシャル成長などのマイクロエレクトロニクスの標準的な技術ステップに適合しなければならない。現在、これらのステップのほとんどは、温度における大きな変化を必然的に伴う。
温度とともに均一に変化する固体基板と異なり、へテロ構造体は、特にそれらへテロ構造体を構成する材料が異なる熱膨張係数を有する場合、温度の変化に敏感である。材料は温度で異なって変化するため、温度の変化は、ヘテロ構造体に高い内部応力を引き起こす場合がある。応力が高すぎると、応力は、複合構造体にダメージを及ぼす、あるいは複合構造体を破壊する可能性がある。このような問題を避ける従来の解決策は、既存の構造体に適合する適度なレベルに温度変化を制限することである。
したがって、当該技術が現在制限しているよりも高い温度あるいはより長い持続時間での技術ステップに、構造体が危険なく耐えうるように、2つの異なる材料を組み立てることにより、複合構造体を確実かつ再生可能に作製するという問題が残る。
マイクロエレクトロニクスにおけるもう1つの大きな問題は、別の材料の上に、所定の種類の良好な品質でエピタキシャル成長する材料を作製することが可能かについてである。この場合、問題は、2つの材料の格子定数間、すなわち基板の材料とエピタキシャル成長される材料の格子定数間で起こりうる差にある。例えば、Si0.8Ge0.2が、シリコン上でエピタキシャル成長される場合、これら2つの材料間の格子定数の差が大きすぎるため、Si0.8Ge0.2層が緩和する前に、数百オングストローム単位の厚みよりも厚いSi0.8Ge0.2層を成長させることができず、結晶品質にとって非常に有害な多数の転移を形成する。
構造体を湾曲させると格子定数が変化することは、当分野において知られている。しかしながら、エピタキシャル成長プラントを変更せずに、高品質のエピタキシャル成長を形成するためにこの事実をどのように利用するか、所与の不適切な基板から、整合する格子定数を有するエピタキシャル成長基板をどのようにして作製できるのか、これをどのようにして正確かつ再現可能に達成できるのかは、すぐには明らかにならない。
本発明は、上述の2つの問題に対処する。
本発明は、2つの基本構造体のそれぞれの結合面を接触させかつ組み立てることにより、複合構造体を作製する方法を提案する。この方法は、2つの基本構造体を接触させる前に、接線応力状態の差が、組み立てられる2つの面間で引き起こされ、この接線応力状態の差が、組立条件に対する所与の条件下で、組み立てられた構造体内で所定の応力状態を得るように選択されることを特徴とする。
したがって、本発明は、例えば、以後の技術ステップ、特に温度変化を必然的に伴うステップの間に生じる応力を後で補償することができるように、組み立てられた複合構造体内に意図的に応力を発生させることを教示する。これは、その後、以前よりも大きな温度差または長い持続時間を伴う、信頼性がありかつ再現可能な技術ステップを可能にする。
連続するステップ間に(通常は室温で)ヘテロ構造体にプレストレスをかけることは、実際大きな欠点がないことに注意されたい。
さらに、本発明は、エピタキシャル成長される所与の材料に適した応力下の複合構造体の形態で、自律的なエピタキシャル成長の支持体を作る。組立間にこの構造体内で発生する内部応力、特に表面応力のため、表面格子定数は、複合構造体の他の部分以外の装置なしで正確に制御できる。よって良質なエピタキシャル成長を、この応力下の複合構造体を用いて獲得することができる。
全く異なる状況で、D.Feijoo,I.Ong,K.Mitani,W.S.Yang,S.Yu、およびU.M.Goseleによる論文「Prestressing of bonded wafers(接合されたウェハのプレストレス)」、semiconductor wafer bonding、science technology and applications、、Vol.92−7、The Electrochemical Society(1992年)、230ページは、複合構造体内で内部応力を生成する方法を提案しているが、これは、上述の2つの問題のいずれにも対処しておらず、構造体の機械的安定性の向上を目的としていることに注意されたい。
このため、2つの構造体、この例では2つのシリコンウェハは、通常の条件下で分子接着により接合される。次に、このように形成された複合構造体は、外周で固定される構造体の中心にポインタを当てることにより構造体を湾曲させて応力をかけられる。構造体を十分に湾曲させることにより、接合境界面が生じる。2つのウェハは分離し、そして達成された新たな湾曲で直ちに再接合される。この分離/再接合プロセスは、境界面での接合エネルギーとポインタにより印加される力に応じて、数回繰り返され得る。ポインタにより引き起こされる応力を解放すると、複合構造体は、ポインタにより応力を加えられた複合構造体の最後の分離/再接合時に得られる応力に応じた曲率半径で、緩和しかつ安定する。したがって、内部応力が複合構造体内に引き起こされる。
しかしながら、上記文献は、温度挙動の問題に対処するため、または格子定数を調整するために、複合構造体内にこれらの応力を生成することを記載も示唆もしていない。
さらに、構造体内で生じる内部応力は、構造体の弾性変形エネルギーと接合エネルギーの相対値に応じるため、上記技術を用いて容易に調整することはできない。さらに、著者が指摘するように、このような条件下で、組み立てられた2つの構造体が分離しないので、上記方法は、高すぎるエネルギーでの分子接合のために使用できず、ポインタが構造体の弾性変形の範囲内で除去される場合、構造体は、分子接合時の初期状態に戻る。したがって、構造体は湾曲がなく、よって内部応力も持たない。現在は、高い接合エネルギーを得ること、例えば、良好なソリディティ(solidity)および高品質な接合境界面を確保することが、技術上有益なことが多い。
上記文献に記載の技術は、複合構造体内で応力を生成するために疑いなく利用することができるが、この概念は、上述の2つの技術的問題のいずれにも関連していない。したがって、上記文献が本発明と類似するとみなされるのは単に帰納的である。いずれにせよ、未制御の分離/再接合は、提案されている技術を調整しづらくする。また、それは、制限された接合エネルギーで組み立てられる構造体に限定される。
本発明の方法には、これらの限定がない。複合構造体内で生成される応力状態は、組立前に各基本構造体で無関係に生成される応力に左右され、応力は、非常に正確に調整可能であると考えられる。したがって、本方法は、確実かつ正確に再現可能であり、調整可能である。本方法では、複合構造体は分離する必要がないため、基本構造体間の接合力はいずれにも制限されない。
2つの基本構造体の接合される面間の接線応力の差は、組立前に前記構造体のそれぞれを(主に弾性的に)変形させることにより好都合に生成される。応力を生成する単純で容易な方法は、これらの構造体を湾曲させることである。
好適な実施形態では、2つの基本構造体は、組み立てられる2つの面がそれぞれ凹状および凸状となるように湾曲させられる。それらは、相補的であるか、またはそれぞれ球形の凹状および球形の凸状であることができる。
例えば、これらの構造体は、変形される構造体に局部的および/または分散的な機械力を印加することにより、応力を生成するように湾曲させることができる。
好適な実施形態では、湾曲される構造体の2つの面間で圧力差を生成することができる。この圧力差を生成し、かつ組み立てられる面を有する基本構造体を得る手段は、適切な輪郭の凹状プレフォームに前記構造体を吸引することを含み、プレフォームの適切な輪郭は、組み立てられる面に与えられる輪郭に応じて選択され、プレフォームに、構造体が外周で局所的に載る。好都合には、構造体とプレフォームとの間の密封を向上させるために、シールを設けることができる。また、前記構造体の空洞への吸引についても言及でき、構造体は、外周で空洞と隣接するシール上に局所的に載る。
湾曲した基本構造体は、2つの相補的なプレフォーム間で前記構造体を変形させることにより得られことができ、2つのプレフォームの一方は凹状であり、2つのプレフォームの他方は凸状であり、組み立てられる面に与えられる輪郭に応じて選択される輪郭を有する。この場合、吸引チャネルは、いったん別のプレフォームが取り除かれたあと、構造体を湾曲されたままにするように基本構造体を受けるプレフォームに設けることができる。好都合には、この別のプレフォームは、所要の輪郭に既に湾曲されている、組み立てられる別の基本構造体であり得る。
別の選択肢は、例えば、組み立てられる面に与えられる輪郭に応じて選択される輪郭を有する2つのプレフォーム間で、2つの構造体を変形させることにより、組み立てられる構造体の両方に同時に機械力を印加することである。
好ましくは、
・ 機械力は、型からなるプレフォームにより基板の1つまたはそれ以上に印加される。
・ このプレフォームは多孔性型から成る。
・ 機械力は、少なくとも1つの変形可能なプレフォームを用いて基板に印加される。
2つの構造体は、好ましくは分子接合により組み立てられ、直接の方法(例えば、プラズマ処理、UV/オゾン処理、または真空での接合による)、あるいは支援される方法で(例えば、熱処理による)、高い付着力と良質な境界面を達成する。この場合、組み立てられる2つの面間の応力状態の差を生成する前または後に、これらの面は、以後の接合を促進するように処理される。例えば、処理には、機械的および/または化学的研磨、化学処理、UV/オゾン処理、RIE(反応性イオンエッチング)、プラズマ処理、または水素内でのアニ−リングを含めることができる。
適用可能であれば、本発明の他の好適な特徴を、組み合わせてもよい。
・ 基板は直接接触により組み立てられ、これらの基板の少なくとも1つの表面は、組み立てられた表面間に空気が閉じ込められるのを防止するように構成される。
・ 基板の少なくとも1つが穿孔される。
・ 基板は中心で穿孔される。
・ 基板の少なくとも1つは、基板の縁部で開放される少なくとも1つのデッドエンドチャネルを含む。
・ 基板は流動層を用いて組み立てられる。
・ 組立は室温より高い温度で実行される。
・ 基板は加熱されたプレフォームと接触して加熱される。
・ プレフォームはそれぞれ異なる温度まで加熱される。
本発明の方法は、追加ステップを含むことができる。
よって、本発明の方法は、温度の変化を含む技術ステップをさらに含むことができる。この場合、組み立てられる2つの面間の接線応力状態の差は、この技術ステップの間に、組立構造体内の応力が、所定の応力レベルに達するか、あるいは好都合に所定の応力レベル未満にとどまるように選択される。例えば、熱処理ステップに関しては、構造体が、例えば熱処理温度で、機械的に強固であることを確保するために、超えてはならない応力レベルが選択される。
本発明の方法は、同様に、2つの基本構造体の組立後、薄膜を製造するためのこれら2つの構造体のうち1つを薄くするステップをさらに含むことができる。この場合、組み立てられる2つの面間の接線応力状態の差は、結果として生じる薄膜内に所与の応力レベルを課すよう選択できる。好都合には、薄膜は、組立前に、組み立てられる2つの面間の接線応力状態の差を生み出すことにより、別の基本構造体に組み立てられ、その接線応力状態の差は、組立条件に対する所与の条件下で、新たに組み立てられる構造体内で所定の応力状態を得るように選択される。
この方法は、同様に、複合構造体の外面上で材料のエピタキシャル成長した膜を生成するエピタキシーステップを含めることができる。外面が、エピタキシー温度で、所要の材料のエピタキシャル成長と好都合に適合する予め選択された格子定数を有するように、接線応力状態の差が、その後選択される。
エピタキシーが実行される面は、好都合には、2つの応力下の基本構造体を組み立てることにより得られる応力下の基本構造体を薄くすることで得られる薄膜の面である(上記参照)。次いで、実質上平坦なエピタキシー基板が得られる。
エピタキシー基板は、開始材料の格子定数とは全く異なる格子定数を有する所与の材料から得られるように、より複雑な方法で作製することができる。
例えば、本方法はさらに、以下のステップをさらに含むことができる。
・ 組立前に組み立てられる新たな2つの面間で接線応力状態の差を生み出すことにより、2つの各結合面を介して別の「基本」構造体にエピタキシャル成長した膜を含む複合構造体を組み立てるステップ、
・ エピタキシャル成長した薄膜の面を露出させるために複合構造体を薄くするステップ、
・ 薄膜の露出された面に新たな材料をエピタキシャル成長させるステップ。
組み立てられる新たな2つの面間の接線応力状態の差は、エピタキシャル成長した薄膜の格子定数が、新たな材料のエピタキシャル成長に適合するように選択される。
上記の方法は、常に、異なる(より大きなまたは小さな)格子定数を得るために必要に応じて繰り返すことができる。
本発明のその他の態様と利点は、非限定的な例により提供される特定の実施形態の以下の詳細な説明を読むと明瞭になるであろう。説明では、添付の図面を参照する。
(曲面接合)
以下の説明で参照する図面において、同一、同様、または等価な部品は、同一の参照符号で示す。また、図面を明確にするため、各種アイテムは、一貫した尺度で示していない。
図1は、本発明の非限定的な一実施形態を示す。第1の基本構造体1は、例えば球形の凹状形状などの特定の形状の第1のプレフォーム2に吸引することにより変形する。吸引は、プレフォームの表面で吸引チャネル5の開口部により行われる。プレフォームの周囲のシール6は、第1の構造体1を支持し、その構造体の2つの面間で圧力差が得られることを確実にする。この圧力差のため、この構造体は、第1のプレフォーム2の形状を採るように変形される。この変形のため、当業者にとっては精通し定量化可能な応力が、第1の構造体1内、特に露出された面(ここでは上面)に生成される。
次に、第2の構造体3が、第1の構造体1の露出された面に対向して上方に設けられる。例えば球形の凸状形状などの、有利には第1のプレフォーム2の形状と相補的な適切な形状を備える第2のプレフォーム4が、第2のプレフォーム4と第1の構造体1との間で第2の構造体3を変形させるために設けられる。図1に示される矢印は、変形を適切に実行する力の印加を示す。変形の間、第2の構造体3は、その形状を採るまで第1の構造体1と接触して漸進的に変形される。
当業者にはなじみ深い方法で処理されて組み立てられる2つの面は、例えば2つの構造体に応力をかける前に、分子接着により接合することができ、その後、2つの面が一致する際に接合が行われる。
そして、接合前の2つの構造体のそれぞれ変形により課せられて、知られている接線応力の差を、組み立てられる面で有する2つの応力下の構造体を組み立てることにより、複合構造体が得られる。
当業者は、構造体において得られる応力レベル、特に組み立てられる面において得られる応力レベルに、構造体に課せられる変形とを正確に関連付ける方法を知っている。したがって、当業者は、プレフォーム2および4の形状の適切な選択を通じ、接合前に組み立てられる2つの面間の接線応力の差をどのように正確に課し、したがっていったん組み立てられた複合構造体にわたってどのように応力をかけるかを知っている。プレフォームは、剛性の多孔性型、または非多孔性型、あるいは例えば変形可能な膜であってもよい。
図2に示されるように、この方法の変形では、第1のプレフォーム2が、中央空洞8を有する中空装置7に置き換えられる。次いで、第1の構造体1の外周は、間に挟まれるシール9でこの装置に載る。吸引チャネル10は、この空洞内の圧力を低減する。第1の構造体1の2つの面間の圧力差を調整することにより、第1の構造体1は特定の曲率に変形する。例えば、約0.25×10パスカル(0.25バール)の空洞内の真空で、大気圧に露出されている構造体の他方の面に関しては、直径195mmのシールを用いる厚さ750μmで直径200mmの標準的シリコンウェハの場合、3mmのたわみが得られる。その後、第1の構造体1を、上述した方法で第2の構造体3に組み立てることができる。
図3は、一方のプレフォーム(12)が凹状であり、他方のプレフォーム(11)が凸状である、相補形状の2つの適切なプレフォーム間で、第2の構造体3を変形させることからなる別の変形例を示す。凸状プレフォームには、吸引チャネル14が設けられ、変形および凹状プレフォーム12の取り除き後、第2の構造体3を所定の位置に保持する。次に、第2の構造体3は、例えば、接着剤を用いて接合することにより、既に自身が変形されている第1の構造体2に組み立てられることができる。別の変形例では、応力をかけずに室温での分子接合により2つの基本構造体を組み付ける。それから、組み立てられた構造体は、2つの相補的な型の間で変形される。各構造体が、型のうち1つに(例えば吸引により)固定されたことを確認した後、組み立てられた構造体は、当業者にとって知られている何らかの方法により、分子接合領域から分離させられる。これにより、その後本発明に応じて組み立てられることのできる、2つの応力を受けた基本構造体が生じる。この変形例は、組み立てられる面の表面の状態を保持する利点、例えば、さらなる分子接合により2つの応力下の基本構造体の組立を可能にするという利点を備える。
より一般的には、したがって、2つの基本構造体の組立は、分子接着、接着剤による接合、または下地層による接合で行うことができる。
プレフォームと変形される構造体との間に接着層を用いてもよい、あるいは、プレフォームと湾曲した基本構造体を接触させて保持するために、静電気力または磁力を用いてもよい。
図4に示される別の変形例では、2つの構造体1および3が、接合せずに互いに面して配置され、相補形状を有する凹状プレフォーム15と凸状プレフォーム16との間で同時に変形させられる。図4では、矢印は、変形を生じさせるために印加される圧力を示す。次いで、2つの構造体は、2つの構造体間に残る空気の膜と結合して変形する。いったん所要の湾曲が達成されれば、空気膜が排出され、印加された力により分子接着による接合が生じる。
2つの構造体は、好ましくは、当初は一定の厚さを有する面である。しかしながら、明らかに2つの構造体は、組立の際に異なる大きさのプレストレスを受けることができるように、(応力緩和状態で)非面幾何学形状などの異なる幾何学形状を初期的に有することも可能である。
(気泡)
第2の構造体3が、第1の構造体1とプレフォーム4との間で変形するとき、気泡が、2つの構造体間に閉じ込められ、分子接着による接合を妨げる場合がある。この気泡を排出するため、図5Aに示されるように、例えば、構造体のレーザ穿孔またはディープエッチングにより、組み立てられる構造体のうち一方または両方を中心17で穿孔することが好都合である。好都合には、吸引手段は、結果として生じる穴を通じた気泡の排出を促進するために設けられることができる。
代替案は、図5Bに示されるように、構造体のうち一方または両方に、組み立てられる面のウェハの縁部で開放される1つまたはそれ以上の排気チャネル18を設けることである。例えば、これらの排気チャネルは、約100μmの幅で5μmの深さ程度の寸法を有し、通常のリソグラフィおよびエッチング技術により作製することができる。好都合には、吸引手段を、穴を通じて閉じ込められた空気を吸引するために設けることができる。
別の選択肢は、閉じ込められた空気の容積を最少にするために、部分的な真空下で変形と組立を行うことであり得るが、この方法は、構造体の減圧により変形を確実にするため、より高い真空状態を必要とするという欠点を備える。
他には、ウェハの外周に径方向のスペーサを配置し、いったん中央部が接合されたあとでそれらスペーサを取り除くという選択肢もある。より一般的には、2つの構造体間の接合を中心部で開始させてから、縁部に向かって伝播させることができる方法であれば、いかなる方法でも採用してよい。例えば、これを達成するために、2つの構造体間の曲率半径におけるわずかな差が、接合前に導入されることができる。
(構造体の定義)
したがって、上記の方法は、2つの基本構造体を組み立て、かつ接合前に組み立てられた面に接線応力の差を課すことによって複合構造体を生成する。
「組み立てられる基本構造体」という表現は、処理済みまたは未処理の、(1つまたは複数の比較的薄いまたは厚い材料の異なる層の積み重ねで形成された)単一形態または複合形態の、比較的薄いまたは厚い基板を意味する。関連する材料は、特に、シリコン、ゲルマニウム、それらの合金Si1−XGe、燐化インジウム(InP)、砒化ガリウム(GaAs)、ニオブ酸リチウム、炭化珪素(SiC)、窒化ガリウム(GaN)、サファイアなどの半導体、例えば、YbaCuO、NbN、またはBiSrCaCuoタイプの化合物などの超伝導体、あるいは、特に溶融シリカ、石英、様々な組成のガラス、MgOなどの絶縁体、特にタングステン、銅、またはアルミニウムなどのすべての金属である。
(プレフォームの取り除き)
本発明の方法による接合後、組み立てられる2つの構造体の面間の接線応力の差を課すことにより、あらゆる点での応力が知られている応力下の複合構造体が得られる。2つの最初の構造体を変形する力(機械的応力または真空による吸引)が取り除かれると、複合構造体の外面の解放後、構造体内の応力が、当業者にとって知られている特定の方法で発生する。特に、この発生は、2つの初期構造体の各々を構成する各種材料の性質および厚みと、接合境界面での応力差とに応じる。
(薄くすること)
図6Aは、第1の構造体1が球形の凹状プレフォームにより変形され、かつ第2の構造体3が球形の凸状プレフォームにより変形される状態で、第1の構造体1と第2の構造体3の組立後に得られる複合構造体を示す。この場合、第1の構造体1の組み立てられた面は、球形の凹状であり、そのため圧縮されている。第2の構造体3の組み立てられた面は、球形の凸状を呈しており、そのため伸張している。図6Aの矢印は、組み立てられた面のレベルで、複合構造体内の接線内部応力を示す。
構造体1または3のいずれかが薄くされる場合、複合構造体内の内部応力が、当業者の精通する実行可能な方法で再度発生する。例えば、第1の構造体1が薄くされるなら、第2の構造体3は、弛緩する、すなわち薄くされた第1の構造体1による応力が次第に減って、平坦に戻る傾向がある。これは、接合により発生する第2の構造体3の組み立てられた面にかかる応力の減少、および第1の構造体1の組み立てられた面にかかる応力の増加に反映される。第1の構造体1が薄膜になるまで薄くすることが継続される場合、図6Bに示されるように、第2の構造体3が得られ、この第2の構造体3は、ほぼ平坦で、実質上応力がかかっておらず、かつ第1の構造体1から得られる薄膜に組み立てられる。第1の構造体1で、内部応力は、比較的均一であり、薄くする前に構造体1の組み立てられた面に存在した内部応力よりも高い。
必要に応じ、薄膜内の所定の応力を得るために必要な回数、上記の方法が繰り返されることができる。したがって、例えば先の例から始めて、得られた構造体(第2の構造体3に接合された第1の構造体1から得られる薄膜から成る)は、両構造体に応力がかかった後、別の構造体と組み立てられる。薄膜を含む構造体は、薄膜が、例えば図6Cに示されるように、凹状プレフォームにより印加される湾曲によって接合前に一層圧縮されるように湾曲させられることが有利である。構造体19は、薄膜1の自由面に組み立てられるその面が拡張されるように、凸状プレフォームにより応力をかけられる。この後に、例えば機械手段により、第2の構造体3が薄くされる(またはさらに除去される)。上述したように、構造体19は次第に緩和し、図6Dに示されるように、内部圧力がさらに増大し、かつ緩和した構造体19に移される、第1の構造体1に由来する薄膜が最終的に得られる。
したがって、この方法は、所要の応力レベルまで伸張または圧縮下で応力を受けた、例えばシリコン製の薄膜を生成する。これらの応力を受けた膜は、マイクロエレクトロニクス、特にキャリヤがより高い移動度を有する高周波数の分野において適用される。
これらの応力を受けた複合構造体は、マイクロエレクトロニクスで使用される標準的な薄くする方法により薄くされ、複合構造体は、必要に応じ、例えば機械的研磨時に支持体上で吸引することにより平坦状態に戻すことができる。
(ヘテロ構造体の熱処理)
ヘテロ構造体を構成する各種材料が異なる熱膨張係数を有する場合、例えば、接合を強固にする、あるいは、マイクロエレクトロニクス部品の製造の技術ステップ(エピタキシーや熱処理など)を実行するために、必要となることのある大きな温度変化に際して、この熱膨張係数の差が、ヘテロ構造体にダメージを与えがちであるため、へテロ構造体内の応力変化の制御が重要であることは既に明らかである。
例えば、プレストレスなしの分子付着による接合によって、溶融シリカ基板(通常は厚さ1200μm程度)に接合されたシリコン層(通常は厚さ750μm)から成るヘテロ構造体を検討してみよう。図7Aは、例えば熱処理間の温度に応じて、シリコンの2つの面、すなわち組み立てられた面と露出された面とにおける応力の変化を示す。シリコンは、溶融シリカよりも高い熱膨張係数を有するため、温度が上昇すると、シリコンの組み立てられた面の膨張が、シリコンよりも膨張の少ない溶融シリカによって妨げられる。したがって、この面は、圧縮下で応力を受け、シリコンの剛性のためにその露出された面の膨張を生じさせる。この変化が制御されない場合、構造体内に内部応力が生じる可能性があり、この内部応力は、構造体にダメージを与える、あるいは構造体を破壊することさえある。
よって、本例では、400℃程度の熱処理温度に関して、100MPa程度の圧縮応力がシリコンの組み立てられる面で得られ、60MPa程度の膨張応力がシリコンの露出された面で得られる。
当業者は、この温度による応力の変化について精通しており、定量化できる。それは、特に以下の文献に記載されている。S.Timoshenko,J.Opt.Soc.Am.11(1925年)、233ページ、およびD.Feijoo,I.Ong,K.Mitani,W.S.Yang,S.Yu、およびU.M.Gosele,Zhe−Chuan FengとHong−du Liu J,Appl.Phys.54(1),1983年、83ページ「Generalized formula for curvature radius and layer stresses caused by thermal strain in semiconductor multilayar structures(曲率半径と半導体多層構造体内の熱歪みにより引き起こされる層応力の一般式)」。連続弾性理論の機械計算を用いる第一次近似では、材料が等方性であり、熱膨張係数が適用可能な温度範囲にわたり一定であると考えられる場合、図7Aおよび図7Bに示されるように、応力の変化は、温度とほぼ直線的である。これらの結果を精緻にするため、より複雑な計算(例えば、有限要素計算)を用いることができる。
したがって、逆計算により、その構造体の使用温度範囲にわたり(例えば最大で熱処理温度まで)許容可能な応力範囲内にとどめるために、どのくらいの応力が室温で複合構造体に必要とされるかを規定することができる。応力下における組立プロセスの適切な選択により、所与の温度、例えば熱処理温度で複合構造体内の応力を最小限にする、さらには除去することすら可能である。図7Bは、本例の状況におけるこれを示す。
次のステップは、接合前に溶融シリカとシリコンの構造体を湾曲させることによる、本発明の組立のステップである。ただし、シリコンの組み立てられる面は伸張され(例えば凸状)、溶融シリカの組み立てられる面は圧縮されている(例えば凹状)。接合後、室温で、結果として生じるヘテロ構造体は、特にシリコン層における特定の内部プレストレスと約1.18mの曲率半径(湾曲を課すのに必要な力の解放後)を有する。シリコン内のこれらのプレストレスは、温度が上昇したとき、シリコンに及ぼす溶融シリカの圧縮作用の一部または全部を補償するように選択される。プレストレスは、選択された熱処理温度でのシリコン構造体内の応力を除去するように選択することさえできる。この熱処理は、例えば溶融シリカ/シリコンの接合を強化するのに必要な場合がある。
異なる材料の厚い基板に接合される薄膜から成るヘテロ構造体の温度が変化する時における、薄膜内の応力の変化を制御することができることが示されている。この場合、薄膜のみが応力をかけられ、残りの基板は、その寸法のためにほぼ緩和され、薄膜に応力を加える。
例えば、厚さ1200μmの溶融シリカ基板上のシリコン薄膜(通常厚さ0.4μm)を検討してみよう。図8Aは、シリコン膜内の応力の変化を示す。プレストレスなしの接合により得られるヘテロ構造体から始めて、温度の上昇につれて、シリコン膜は漸進的に圧縮される。このように、1200μm厚の溶融シリカ基板上で組み立てられる0.4μm厚のシリコン膜に関しては、600℃で、圧縮応力が500MPa程度の薄膜内で得られ、圧縮応力は、固定限界応力に近づく、あるいは超える場合がある。
本発明の方法は、温度が上昇する際、シリカにより引き起こされる圧縮の一部または全部を補償するために、シリコン薄膜が接合後に十分伸張するように、接合前にシリコン薄膜にプレストレスを加えるために使用することができる。このように、シリコン薄膜に関し許容可能な応力の範囲内でとどめることが可能である。
本例の状況では、500MPaで本例の目的で設定された限界応力レベルを超えずに、800℃で熱処理を実行するには、例えば、SOI基板と溶融シリカの組み立てられる面が、接合前にそれぞれ伸張(例えば凸状)、および圧縮(例えば凹状)するように、厚さ0.4μmのシリコン膜を表面に有するSOI基板と溶融シリカ基板において、約1.25μmの曲率半径を室温で生み出すことで十分である。接合と外部応力の取り除きの後、複合構造体は、約1.25mの最終的な曲率半径で緩和する。その後、SOI基板は、シリコン薄膜が露出されるまで薄くされ、溶融シリカは緩和して、シリコン薄膜の伸張応力レベルを上昇させる。次に、この伸張は、構造体の温度を上昇させることにより生成される薄膜内の圧縮応力の一部または全部を補償する。よって、応力は、固定応力閾値未満にとどまる。シリコン薄膜の応力レベルを上昇させることにより、応力下のシリコン薄膜を得るには、類似の方法を使うこともできる。
(格子定数)
応力の加わる組立プロセスの別の重要な応用例は、例えば、ある材料の格子定数を別の格子定数に整合させることで、ある材料上に他の材料をエピタキシャル成長させることである。当業者は、基板を湾曲させると、特に表面で格子定数が変化することを知っている。本発明の方法では、組立後に応力を加える外部装置を必要とせず操作しやすく、したがって例えば、超硬真空エピタキシャル成長機と直接適合する、湾曲された構造体が得られる。接合前に適切な応力レベルを選択することにより、構造体は、熱膨張係数の差を考慮に入れ、表面で所与の湾曲を有し、したがってエピタキシャル成長温度に適した格子定数を有する。
さらに、本発明は、エピタキシャル成長する材料に適したエピタキシー温度の下、膜の格子パラメータを得るために選択された薄膜内での内部応力で、基板上に組み立てられる応力下の薄膜を作ることができる。応力を受けた薄膜を得る方法は、上述したが、薄膜内の所与の応力レベルを得るまで必要に応じ繰り返してよい。
必要に応じて、構造体内の熱膨張現象も考慮に入れる。
図9Aから図9Fは、上記方法の実際の遂行を示す。図9Aでは、シリコン基板と酸化物層から成る基板20A上のシリコン層22から成るSOI基板20が、シリコン層21B上のシリカ層21Aから成る400nmの酸化シリコン基板21に応力下で接合され、SOIの組み立てられる面は伸長され、酸化シリコンの組み立てられる面は圧縮されている。湾曲を得るのに必要な力が取り除かれた後、複合構造体は約1mの曲率半径を有する。次いで、図9Bに示されるように、基板20Aが、機械化学的手段により取り除かれる。図9Aの破線で区切られる基板20Aの酸化物膜は、必要に応じ残しておいても取り除かれてもよい。このように酸化シリコン21上に移されるシリコン膜22は、次に、約180MPaの平均値まで伸張した状態で応力を加えられることにより、新たなSOI構造体を形成する。格子定数は約0.14%だけ変化する。図9Cに示されるように、この格子定数により、シリコンに対する約3.5%のゲルマニウム濃度で、格子定数の不整合なく、SiGe膜23が薄膜22上に堆積される。このゲルマニウム濃度では、200nm層の成長と適合して、±0.5%のゲルマニウム差を許容することができる。SiGeの厚みは非常に均一で、その結晶品質は非常に優れている。格子パラメータが考慮されるため、SiGe膜には応力がかけられていない。
SiGe合金内でゲルマニウム濃度を高めるには、3.5%SiGeを堆積する代わりに、上述したように応力下でさらなる接合を行うことによって、応力下シリコン膜にさらに応力を加えることができる。
別の選択肢は、3.5%SiGeへの応力下で接合プロセスを繰り返すことである。このため、まず3.5%SiGeの薄膜23が、標準的なマイクロエレクトロニクス技術(例えば、接合とその後の機械的薄くすること)を用いて、緩和された支持体24に移される。次に、移されたSiGeの薄膜23を含む、例えば図9Dに示される新構造体が得られて湾曲させられ、例えば、シリコンなどの別の構造体25が、図9Eに示されるように2つの構造体を接合する前に湾曲させられる。また、図9Cの構造体は、湾曲後のこの新たな構造体25に直接接合されることもできる。応力レベルは、SiGe薄膜23が膨張するように選択される。次いで、SiGe薄膜23が上に移された支持体24が取り除かれるか、あるいは、直接接合の場合、層21および22が取り除かれる。これにより、図9Fに示されるように、SiGe薄膜23がさらに伸張する。このため、格子パラメータが上昇し、格子パラメータは、より高いゲルマニウム濃度でSiGe堆積層26と適合可能になる。この技術は、エピタキシーのために使用される膜内の応力を制限する。応力下での接合後のSiGe膜内の応力は、同じ格子パラメータを得るためにシリコン膜内で必要とされる応力よりも低い。
ゲルマニウム濃度が20%のSiGeは、例えば、厚さを制限せず、非常に良好な結晶の均一性をもって、上記の方法で容易に得ることができる。
(熱接合)
上記の様々な変形例は、実行可能である。
プレフォームは、変形された中間構造体の熱接合を可能にするように加熱されることができる。プレフォームは、好都合には、2つの中間構造体が組立の瞬間に温度差を有するように異なる温度であってもよい。
高温での中間構造体の接合は、中間構造体の制御された変形を通じて既に達成されている制御に加えて、複合構造体の内部応力に対する制御を提供する。
例えば、次に、中間構造体の変形を制限することにより、所与の温度で複合構造体の内部応力をキャンセルすることができる。例えば、直径200mmの750μ厚のシリコンウェハと直径200mmの1200μ厚の溶融シリカウェハから成る2つの中間構造体を、1.4mの曲率半径より変形させることは所望されない。接合前に約1.4mの曲率半径に変形されたこれら2つの中間構造体は、接合が20℃で行われる場合、内部応力が約300℃で取り除かれる複合構造体をもたらす。一方、2つの中間構造体が100℃で接合される場合、複合構造体の内部応力は、380℃、よって、中間構造体をさらに変形させずにより高い温度で取り除かれる。
(流動層)
特定の温度Tfで流れる層を、2つの中間構造体間に配置してもよい。この流動層を導入すると、熱処理温度がTfを超えると、複合構造体での内部応力が変化する。
このため、例えばアニーリング間の応力が最小限となる。一例として、0.4μ厚のシリコン膜を載せた、直径200mmの1200μ厚の溶融シリカ基板から成る複合構造体を検討してみよう。本発明により複合構造体を作製することは、例えば800℃の熱処理温度Ttthが、シリコン膜内で良好な結晶品質を維持するために設定される応力レベルを超えずに達成可能であることを意味する(複合構造体を形成するために基本構造体にプレストレスを加えずに、シリコン膜を劣化させず、800℃の温度に達することはできなかった)。一方、複合構造体を得るために使用される基本構造体の変形を変更せずに熱処理温度を上昇させることが求められる場合、設定されている応力レベルを超える危険がある。例えば800℃と等しいTfで流れる層がある場合、熱処理温度がTfを超えると直ちに、流動層が流れることにより、内部応力の一部を解放する。よって、設定されている内部応力レベルを超えずに、Ttthよりも高い温度で熱処理を行うことができる。
(加圧下の動作)
プレフォームは、型、例えば多孔性型であってもよい。
圧力差が、基本構造体を変形させる、あるいは、プレフォーム上に基本構造体を保持するために利用される場合、好都合には基本構造体の面の1つを、大気圧以外の圧力、好都合には大気圧よりも高い圧力下に置くことができる。図10は、それぞれが変形可能な膜31Aと32Aを含む2つのプレフォーム31および32を有するエンクロージャ30を一例として示す。吸引チャネル33および34は、これら膜表面上に開放し、ここでは接線方向として示される。吸引または加圧回路は二重線で示される。
吸引チャネルは、変形された状態で基本構造体を保持する。吸引チャネルの領域は、大気圧よりも高い圧力(例えば、エンクロージャ内の圧力が2×10パスカル(2バール))を中間構造体の露出された面に印加することにより制限することができる。さらに、変形可能なプレフォームが圧力差により変形される場合、基本構造体の露出された面にかかる圧力を増加させることにより、より大きな変形を達成できる。例えば、プレフォーム31は、1.5×10パスカル(1.5バール)の内部圧力を受け、チャネル33は、0.3×10パスカル(0.3バール)の圧力を受け、プレフォーム32は、2.5×10パスカル(2.5バール)の内部圧力を受け、チャネル34は、0.3×10パスカル(0.3バール)の圧力を受ける。エンクロージャの圧力(2×10パスカル(2バール))は、プレフォーム31と32の圧力の間である。
本発明の方法は、制御されているかいないかにかかわらず、様々な雰囲気下で実行することができる。特に、水素雰囲気下で実行してもよい。
本発明の方法の非限定的な一実施形態の図である。 組み立てられる基本構造体に圧力を加える方法を示す図である。 組み立てられる基本構造体に圧力を加える方法を示す図である。 組み立てられる基本構造体に圧力を加える方法を示す図である。 組立間に気泡が閉じ込められるのを防ぐための基本構造体の調整の例を示す図である。 組立間に気泡が閉じ込められるのを防ぐための基本構造体の調整の例を示す図である。 応力下の複合構造体を薄くすることにより薄膜に応力を加える1つの方法を示す図である。 応力下の複合構造体を薄くすることにより薄膜に応力を加える1つの方法を示す図である。 応力下の複合構造体を薄くすることにより薄膜に応力を加える1つの方法を示す図である。 応力下の複合構造体を薄くすることにより薄膜に応力を加える1つの方法を示す図である。 プレストレスなしの場合の、シリカとシリコン基板の組立により得られる複合構造体内のシリコン基板の2つの面における温度に応じた応力の変化を示す図である。 プレストレスありの場合の、シリカとシリコン基板の組立により得られる複合構造体内のシリコン基板の2つの面における温度に応じた応力の変化を示す図である。 プレストレスなしの場合の、シリコン−シリカ組立により得られる複合構造体のシリコン薄膜の接合境界面における温度に応じた応力の変化を示す図である。 プレストレスありの場合の、シリコン−シリカ組立合により得られる複合構造体のシリコン薄膜の接合境界面における温度に応じた応力の変化を示す図である。 所与の格子定数のエピタキシー基板の作製を示す図である。 所与の格子定数のエピタキシー基板の作製を示す図である。 所与の格子定数のエピタキシー基板の作製を示す図である。 所与の格子定数のエピタキシー基板の作製を示す図である。 所与の格子定数のエピタキシー基板の作製を示す図である。 所与の格子定数のエピタキシー基板の作製を示す図である。 一対の変形可能なプレフォームの断面図である。

Claims (35)

  1. 2つの基本構造体(1、3;1、3、19;20、21、23、25)の各結合面が、接触させられかつ組み立てられる、複合構造体を作製する方法であって、2つの基本構造体を接触させる前に、接線応力状態の差が、組み立てられる2つの面間で引き起こされ、接線応力状態の差が、組立条件に対する所与の条件下で、組み立てられる構造体内で所定の応力状態を得るように選択されることを特徴とする、複合構造体を作製する方法。
  2. 組み立てられる2つの面間の接線応力状態の差が、組み立てられる2つの基本構造体のそれぞれを湾曲させることにより課せられることを特徴とする、請求項1に記載の複合構造体を作製する方法。
  3. 2つの基本構造体は、組み立てられる2つの面がそれぞれ凹状と凸状であるように湾曲させられることを特徴とする、請求項2に記載の複合構造体を作製する方法。
  4. 2つの基本構造体は、組み立てられる2つの面が相補的であるように湾曲させられることを特徴とする、請求項3に記載の複合構造体を作製する方法。
  5. 2つの基本構造体は、組み立てられる2つの面がそれぞれ球形の凹状と球形の凸状であるように湾曲させられることを特徴とする、請求項4に記載の複合構造体を作製する方法。
  6. 2つの基本構造体の湾曲が、2つの基本構造体のそれぞれに機械力を印加することにより引き起こされることを特徴とする、請求項3から5のいずれか一項に記載の複合構造体を作製する方法。
  7. 基本構造体に印加される機械力が、前記基本構造体の2つの面間の圧力差の生成からもたらされることを特徴とする、請求項6に記載の複合構造体を作製する方法。
  8. 組み立てられる凹状面を有するように湾曲させられる基本構造体の2つの面間の圧力差が、凹状プレフォームに前記基本構造体を吸引することにより引き起こされ、凹状プレフォームが、組み立てられる面に与えられる輪郭に応じて選択される適切な輪郭を有し、凹状プレフォームに、基本構造体が外周で局所的に載ることを特徴とする、請求項7に記載の複合構造体を作製する方法。
  9. 組み立てられる凹状面を有するように湾曲させられる基本構造体の2つの面間の圧力差が、前記基本構造体を空洞に吸引することにより引き起こされ、基本構造体が、空洞と隣接するシールに外周で局所的に載ることを特徴とする、請求項7に記載の複合構造体を作製する方法。
  10. 印加される機械力が、相補的な第1および第2のプレフォーム間で基本構造体を変形させた結果であり、プレフォームの一方は凹状であり、かつプレフォームの他方は凸状であり、プレフォームの輪郭が、組み立てられる面に与えられる輪郭に応じて選択されることを特徴とする、請求項6に記載の複合構造体を作製する方法。
  11. 第1のプレフォームが、選択された輪郭に既に湾曲させられた、組み立てられる凹状の基本構造体の1つであることを特徴とする、請求項10に記載の複合構造体を作製する方法。
  12. 第2のプレフォームが、いったん第1のプレフォームが取り除かれた後、湾曲させられた基本構造体を維持するための吸引チャネルを有することを特徴とする、請求項10または11に記載の複合構造体を作製する方法。
  13. 機械力が、2つのプレフォーム間で2つの基本構造体を変形させることにより組み立てられる2つの基本構造体に同時に印加され、2つのプレフォームが、組み立てられる面に与えられる輪郭に応じて選択される輪郭を有することを特徴とする、請求項6に記載の複合構造体を作製する方法。
  14. 機械力が、型から成るプレフォームにより基板の少なくとも1つに印加されることを特徴とする、請求項6から13のいずれか一項に記載の複合構造体を作製する方法。
  15. 前記プレフォームが多孔性型から成ることを特徴とする、請求項14に記載の複合構造体を作製する方法。
  16. 機械力が、少なくとも1つの変形可能なプレフォームを用いて基板に印加されることを特徴とする、請求項6から13のいずれか一項に記載の複合構造体を作製する方法。
  17. 2つの基本構造体が、分子接合により組み立てられることを特徴とする、請求項1から13のいずれか一項に記載の複合構造体を作製する方法。
  18. 組み立てられる2つの面が、接合を促進するように処理されることを特徴とする、請求項14に記載の複合構造体を作製する方法。
  19. 基板が、直接接触により組み立てられ、基板のうち少なくとも1つの基板の表面が、組み立てられた表面間に空気が閉じ込められるのを防止するように構成されることを特徴とする、請求項1から18のいずれか一項に記載の複合構造体を作製する方法。
  20. 基板の少なくとも1つが穿孔されることを特徴とする、請求項19に記載の複合構造体を作製する方法。
  21. 前記基板が中心で穿孔されることを特徴とする、請求項20に記載の複合構造体を作製する方法。
  22. 基板の少なくとも1つが、基板の縁部で開放される少なくとも1つのデッドエンドチャネルを有することを特徴とする、請求項21に記載の複合構造体を作製する方法。
  23. 基板が流動層により組み立てられることを特徴とする、請求項1から16のいずれか一項に記載の複合構造体を作製する方法。
  24. 組立が、室温よりも高い温度で実行されることを特徴とする、請求項1から23のいずれか一項に記載の複合構造体を作製する方法。
  25. 基板が、加熱されたプレフォームとの接触により加熱されることを特徴とする、請求項24に記載の複合構造体を作製する方法。
  26. プレフォームが、それぞれ異なる温度で加熱されることを特徴とする、請求項25に記載の複合構造体を作製する方法。
  27. 温度の変化を含む技術ステップをさらに含み、組み立てられる2つの面間の接線応力状態の差が、前記技術ステップの間に、組み立てられた構造体内の応力が所定の応力閾値未満にとどまるように、選択されることを特徴とする、請求項1から26のいずれか一項に記載の複合構造体を作製する方法。
  28. 技術ステップが、熱処理ステップであることを特徴とする、請求項27に記載の複合構造体を作製する方法。
  29. 2つの基本構造体の組立後、薄膜を作製するために前記2つの基本構造体のうち1つを薄くするステップをさらに含み、組み立てられる2つの面間の接線応力状態の差が、結果として生じる薄膜内に所与の応力レベルを課すように選択されることを特徴とする、請求項1から28のいずれか一項に記載の複合構造体を作製する方法。
  30. 薄膜が、組立前に、組み立てられる2つの面間の接線応力状態の差を引き起こすことにより、別の基本構造体に組み立てられ、接線応力状態の差が、組立条件に対する所与の条件下で、新たに組み立てられた構造体内で所定の応力状態を得るように選択されることを特徴とする、請求項29に記載の複合構造体を作製する方法。
  31. 複合構造体の外面上に材料のエピタキシャル成長した膜(23)を作製するエピタキシーステップをさらに含み、接線応力状態の差が、エピタキシー温度で、外面が所要の材料のエピタキシャル成長に適合する格子定数を有するように選択されることを特徴とする、請求項1から30のいずれか一項に記載の複合構造体を作製する方法。
  32. エピタキシーが実行される構造体が、組立後に前記構造体を薄くすることにより得られる薄膜(22)であることを特徴とする、請求項31に記載の複合構造体を作製する方法。
  33. 組立前に組み立てられる新たな2つの面間で接線応力状態の差を生み出すことにより、各結合面を介して別の構造体(25)上にエピタキシャル成長した膜(23)を含む複合構造体を組み立てるステップと、
    エピタキシャル成長した薄膜(23)の面を露出させるために複合構造体を薄くするステップと、
    薄膜の露出された面に新たな材料(26)をエピタキシャル成長させるステップとをさらに含み、
    組み立てられる新たな2つの面間の接線応力状態の差が、エピタキシャル成長した薄膜(23)の格子定数が、エピタキシャル成長される新たな材料(26)のエピタキシャル成長に適合されるように選択されることを特徴とする、請求項31または32に記載の複合構造体を作製する方法。
  34. 制御された雰囲気下で実行されることを特徴とする、請求項1から33のいずれか一項に記載の複合構造体を作製する方法。
  35. 水素雰囲気下で実行されることを特徴とする、請求項1から33のいずれか一項に記載の複合構造体を作製する方法。
JP2004566089A 2002-12-09 2003-12-04 応力下の構造体の組立により複合構造体を作製する方法 Expired - Lifetime JP4778238B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0215552A FR2848337B1 (fr) 2002-12-09 2002-12-09 Procede de realisation d'une structure complexe par assemblage de structures contraintes
FR02/15552 2002-12-09
PCT/FR2003/003590 WO2004064132A1 (fr) 2002-12-09 2003-12-04 Procede de realisation d'une structure complexe par assemblage de structures contraintes

Publications (2)

Publication Number Publication Date
JP2006509376A true JP2006509376A (ja) 2006-03-16
JP4778238B2 JP4778238B2 (ja) 2011-09-21

Family

ID=32320124

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004566089A Expired - Lifetime JP4778238B2 (ja) 2002-12-09 2003-12-04 応力下の構造体の組立により複合構造体を作製する方法

Country Status (12)

Country Link
US (1) US7550052B2 (ja)
EP (1) EP1570509B1 (ja)
JP (1) JP4778238B2 (ja)
KR (1) KR100989205B1 (ja)
CN (1) CN1723543B (ja)
AT (1) ATE421767T1 (ja)
AU (1) AU2003298413A1 (ja)
DE (1) DE60326004D1 (ja)
FR (1) FR2848337B1 (ja)
MY (1) MY138541A (ja)
TW (1) TWI342041B (ja)
WO (1) WO2004064132A1 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015515111A (ja) * 2011-12-29 2015-05-21 コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ 多層構造体を基板に製造する方法
KR20150080544A (ko) * 2012-10-31 2015-07-09 소이텍 활성층의 초기 응력 상태에서 최종 응력 상태로의 변경 방법
JP2016526299A (ja) * 2013-05-29 2016-09-01 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
JP2018098512A (ja) * 2011-05-06 2018-06-21 イリディウム メディカル テクノロジー カンパニー リミテッドIridium Medical Technology Co.,Ltd. 非平面デバイスの組立方法
JP2019186265A (ja) * 2018-04-03 2019-10-24 東京エレクトロン株式会社 基板処理システム、基板処理方法、プログラム及びコンピュータ記憶媒体
CN112248607A (zh) * 2020-09-30 2021-01-22 昆山国显光电有限公司 一种贴合装置及贴合方法
JP2021190688A (ja) * 2020-05-28 2021-12-13 環球晶圓股▲ふん▼有限公司Global Wafers Co., Ltd. ウェハマウントステーションおよびウェハ埋め込み構造の形成方法
JP2022043241A (ja) * 2019-07-02 2022-03-15 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
DE102004008699B3 (de) * 2004-02-23 2005-10-06 Süss Microtec Lithography Gmbh Verfahren und Vorrichtung zur Vorbehandlung der Oberflächen von zu bondenden Substraten
WO2006023289A2 (en) 2004-08-18 2006-03-02 Corning Incorporated Strained semiconductor-on-insulator structures and methods for making strained semiconductor-on-insulator structures
US7262112B2 (en) * 2005-06-27 2007-08-28 The Regents Of The University Of California Method for producing dislocation-free strained crystalline films
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
KR101108709B1 (ko) * 2007-07-12 2012-01-30 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US8691663B2 (en) * 2009-11-06 2014-04-08 Alliance For Sustainable Energy, Llc Methods of manipulating stressed epistructures
FR2962594B1 (fr) 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
FR2965398B1 (fr) * 2010-09-23 2012-10-12 Soitec Silicon On Insulator Procédé de collage par adhésion moléculaire avec réduction de desalignement de type overlay
EP2622630A1 (en) * 2010-09-30 2013-08-07 Freescale Semiconductor, Inc. Methods for processing a semiconductor wafer, a semiconductor wafer and a semiconductor device
JP5853389B2 (ja) * 2011-03-28 2016-02-09 ソニー株式会社 半導体装置及び半導体装置の製造方法。
FR2996052B1 (fr) * 2012-09-27 2015-12-04 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire
US9412706B1 (en) * 2015-01-29 2016-08-09 Micron Technology, Inc. Engineered carrier wafers
CN105118789B (zh) * 2015-07-21 2018-04-24 宁波芯科电力半导体有限公司 一种晶闸管芯片的低温结合方法
JP6437404B2 (ja) 2015-09-09 2018-12-12 東芝メモリ株式会社 半導体装置の製造方法
JP6810584B2 (ja) * 2016-11-30 2021-01-06 タツモ株式会社 貼合装置
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
WO2019057286A1 (de) * 2017-09-21 2019-03-28 Ev Group E. Thallner Gmbh Vorrichtung und verfahren zum bonden von substraten
CN109455665B (zh) * 2018-10-22 2020-07-28 清华大学 一种非光刻的介观尺度结构力学组装成型方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63261831A (ja) * 1987-04-03 1988-10-28 ビービーシー ブラウン ボヴェリ アクチェンゲゼルシャフト 層の接合方法及び接合を実施するための装置
JPH01169917A (ja) * 1987-12-24 1989-07-05 Fujitsu Ltd ウェーハの接着方法
JPH02248032A (ja) * 1989-02-17 1990-10-03 Philips Gloeilampenfab:Nv 2個の物体の結合方法および装置
JPH0355822A (ja) * 1989-07-25 1991-03-11 Shin Etsu Handotai Co Ltd 半導体素子形成用基板の製造方法
JPH04233715A (ja) * 1990-07-31 1992-08-21 Motorola Inc 半導体ウェハの接着方法および装置
JPH11103035A (ja) * 1997-07-30 1999-04-13 Tadahiro Omi 半導体基板及びその作製方法
JP2002536843A (ja) * 1999-02-10 2002-10-29 コミツサリア タ レネルジー アトミーク 内部応力制御のなされた多層構造体、およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6051700A (ja) * 1983-08-31 1985-03-23 Toshiba Corp シリコン結晶体の接合方法
US4752180A (en) * 1985-02-14 1988-06-21 Kabushiki Kaisha Toshiba Method and apparatus for handling semiconductor wafers
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
US4939101A (en) * 1988-09-06 1990-07-03 General Electric Company Method of making direct bonded wafers having a void free interface
JPH0744135B2 (ja) * 1989-08-28 1995-05-15 株式会社東芝 半導体基板の接着方法及び接着装置
KR100289348B1 (ko) * 1992-05-25 2001-12-28 이데이 노부유끼 절연기판실리콘반도체장치와그제조방법
US5632841A (en) * 1995-04-04 1997-05-27 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Thin layer composite unimorph ferroelectric driver and sensor
US6255731B1 (en) * 1997-07-30 2001-07-03 Canon Kabushiki Kaisha SOI bonding structure
JPH11169917A (ja) 1997-12-10 1999-06-29 Nippon Steel Corp 圧延用クーラント油清浄化装置
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63261831A (ja) * 1987-04-03 1988-10-28 ビービーシー ブラウン ボヴェリ アクチェンゲゼルシャフト 層の接合方法及び接合を実施するための装置
JPH01169917A (ja) * 1987-12-24 1989-07-05 Fujitsu Ltd ウェーハの接着方法
JPH02248032A (ja) * 1989-02-17 1990-10-03 Philips Gloeilampenfab:Nv 2個の物体の結合方法および装置
JPH0355822A (ja) * 1989-07-25 1991-03-11 Shin Etsu Handotai Co Ltd 半導体素子形成用基板の製造方法
JPH04233715A (ja) * 1990-07-31 1992-08-21 Motorola Inc 半導体ウェハの接着方法および装置
JPH11103035A (ja) * 1997-07-30 1999-04-13 Tadahiro Omi 半導体基板及びその作製方法
JP2002536843A (ja) * 1999-02-10 2002-10-29 コミツサリア タ レネルジー アトミーク 内部応力制御のなされた多層構造体、およびその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018098512A (ja) * 2011-05-06 2018-06-21 イリディウム メディカル テクノロジー カンパニー リミテッドIridium Medical Technology Co.,Ltd. 非平面デバイスの組立方法
JP2015515111A (ja) * 2011-12-29 2015-05-21 コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ 多層構造体を基板に製造する方法
KR20150080544A (ko) * 2012-10-31 2015-07-09 소이텍 활성층의 초기 응력 상태에서 최종 응력 상태로의 변경 방법
JP2016500922A (ja) * 2012-10-31 2016-01-14 ソイテックSoitec 活性層の初期歪み状態を最終歪み状態へと修正するプロセス
KR102078697B1 (ko) 2012-10-31 2020-02-19 소이텍 활성층의 초기 응력 상태에서 최종 응력 상태로의 변경 방법
JP2016526299A (ja) * 2013-05-29 2016-09-01 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
JP2019186265A (ja) * 2018-04-03 2019-10-24 東京エレクトロン株式会社 基板処理システム、基板処理方法、プログラム及びコンピュータ記憶媒体
JP2022043241A (ja) * 2019-07-02 2022-03-15 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
JP7264983B2 (ja) 2019-07-02 2023-04-25 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をボンディングする装置および方法
JP2021190688A (ja) * 2020-05-28 2021-12-13 環球晶圓股▲ふん▼有限公司Global Wafers Co., Ltd. ウェハマウントステーションおよびウェハ埋め込み構造の形成方法
JP7267327B2 (ja) 2020-05-28 2023-05-01 環球晶圓股▲ふん▼有限公司 ウェハマウントステーションおよびウェハ埋め込み構造の形成方法
CN112248607A (zh) * 2020-09-30 2021-01-22 昆山国显光电有限公司 一种贴合装置及贴合方法

Also Published As

Publication number Publication date
FR2848337A1 (fr) 2004-06-11
CN1723543B (zh) 2010-04-28
US7550052B2 (en) 2009-06-23
DE60326004D1 (de) 2009-03-12
FR2848337B1 (fr) 2005-09-09
EP1570509A1 (fr) 2005-09-07
TWI342041B (en) 2011-05-11
MY138541A (en) 2009-06-30
WO2004064132A8 (fr) 2004-09-16
ATE421767T1 (de) 2009-02-15
CN1723543A (zh) 2006-01-18
AU2003298413A1 (en) 2004-08-10
TW200418102A (en) 2004-09-16
KR20050084192A (ko) 2005-08-26
US20060141742A1 (en) 2006-06-29
JP4778238B2 (ja) 2011-09-21
WO2004064132A1 (fr) 2004-07-29
EP1570509B1 (fr) 2009-01-21
KR100989205B1 (ko) 2010-10-20

Similar Documents

Publication Publication Date Title
JP4778238B2 (ja) 応力下の構造体の組立により複合構造体を作製する方法
US8389379B2 (en) Method for making a stressed structure designed to be dissociated
US7407869B2 (en) Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material
US6964914B2 (en) Method of manufacturing a free-standing substrate made of monocrystalline semi-conductor material
US7390724B2 (en) Method and system for lattice space engineering
JP4602474B2 (ja) 歪み半導体材料から成る層の転移方法
JP5107911B2 (ja) 転位の無い歪んだ結晶を作成するための方法
KR100433057B1 (ko) 복합부재분리방법, 박막제조방법, 및 복합부재분리장치
JP5031365B2 (ja) エピタキシャル成長層の形成方法
JP5065748B2 (ja) 貼り合わせウエーハの製造方法
JP2009111381A (ja) 微細な埋め込み絶縁層を有するsoi基板
US7264996B2 (en) Method for separating wafers bonded together to form a stacked structure
JP2001230393A (ja) 複合部材の分離方法及び薄膜の製造方法並びに複合部材の分離装置
JP2007214199A (ja) 半導体基板及びその製造方法
JP2004342975A (ja) 半導体基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060808

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100803

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20101029

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20101108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110526

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110621

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110701

R150 Certificate of patent or registration of utility model

Ref document number: 4778238

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140708

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term