JP2006504211A

JP2006504211A - Ｒｆｉｄ内のメモリーモジュールのための電流集積センス増幅器

Info

Publication number: JP2006504211A
Application number: JP2004543767A
Authority: JP
Inventors: クレイン，イザン，エイ; ラップ，カール; シャチャン，イタン
Original assignee: フェアチャイルドセミコンダクターコーポレイション
Priority date: 2002-10-11
Filing date: 2003-10-14
Publication date: 2006-02-02
Also published as: AU2003299628A1; WO2004034440A3; US20040136255A1; US6813209B2; WO2004034440A2; KR20050073489A; DE10393465T5; AU2003299628A8; TW200412725A; CN1703756A

Abstract

低い読み出し電流で、少ない電力消費の、低周波数のＲＦＩＤシステムに良く適したセンス増幅器が開示される。ＭＯＳトランジスタは、メモリセル、典型的にはＥＥＰＲＯＭから、前記読み出し電流を受ける。カレントミラーが並列ＭＯＳトランジスタによって形成される。そのミラーの電流は、コンデンサにおける電荷がリセットパルスによってクリアされた後に、該コンデンサに集積される。該コンデンサにかかる電圧が、第２の電圧と比較される間の、ある期間が画定される。該第２の電圧は、基準電圧からか、又はダミーセルから形成され、いずれの場合においても、該基準電圧は、メモリセル内に格納された１と０との間のほぼ論理の境界におけるものである。比較器は、入力ヒステリシスを有するか又は有さない入出力が、前記コンデンサにかかる電圧と第２の電圧とを受けて、前記期間内において、前記比較器の出力状態が、前記メモリセルのバイナリ内容を示す。

Description

本発明は、無線周波数識別（ＲＦＩＤ）システムに関し、特に、ＲＦＩＤトランスポンダ内のメモリモジュール内において使用されるセンス増幅器に関する。

無線周波数識別（ＲＦＩＤ）は、パッシブトランスポンダとアクティブトランスポンダとに対して、約１００ＫＨｚから約１３．５ＭＨｚまでの広いレンジの基本周波数を使用していることが周知である。パッシブトランスポンダは、受信した信号から電力を引き出し、識別信号を送り返す。アクティブトランスポンダは、電源、典型的にはバッテリを含むため、受信した信号から電力を引き出さない。従って、パッシブトランスポンダは、より高い信号強度を必要とする一方で、アクティブトランスポンダは、電源を犠牲にするが、はるかに低い信号強度を必要とする。

図１は、例示的なパッシブＲＦＩＤシステムの基本ブロック図である。ここで、インタロゲーション局１００が、通常は論理回路１０４によって生成されるパルス信号であるＲＦ信号１０８を生成する。該ＲＦ信号は、アンテナ１１２を介してトランスポンダ（タグ）１０２へと伝達される（１１０）。そのＲＦパルスは、アンテナ１１４によって受け取られる。該アンテナ１１４は、ＲＦインピーダンス整合回路１１６に接続されて、タグシステムに電力供給するためにエネルギーを抽出して格納するための手段と、受信した信号を処理するための手段とを有する入力回路／電力回路１１８に接続される。ＲＦ信号１１０は、タグシステムに電力供給するために使用されるコンデンサ（図示せず）を充電するために整流される。

最も単純なＲＦＩＤシステムにおいて、ＲＦＩＤトランスポンダは、放射電波からのエネルギーを抽出するパッシブタグであり、それによって、ＲＦ送信器上に負荷が提供される。その負荷の提供は、インタロゲーション局において監視され、タグが存在することを示す。そのようなシステムにおいては、どの信号もインタロゲーション局に送り戻す必要がない。

更に複雑なＲＦＩＤにおいて、トランスポンダは、インタロゲーション局に戻すように伝達される情報を含む。そのようなシステムは、タグ付けされた貨物が入ってくる積載ドックにおいて見うけられる可能性があり、該貨物が識別（インタロゲート）された時には、該貨物そのものについての詳細な情報をそのインタロゲーション局へと送り戻す。例えば、壊れやすい水晶を含んでいる箱は、その事実をインタロゲーション局に通知することができる。そのようなシステムにおいて、図１を参照すると、ＲＦインタロゲーション信号が受信される時には、入力回路構成１１８は、その情報を、論理回路１２０、典型的にはマイクロコンピュータに、転送するであろう。該マイクロコンピュータは、メモリ１２６、典型的にはＥＥＰＲＯＭ（電気的に消去可能／プログラム可能なメモリ）から情報を引き出す。該情報は、送信器１２２によって、アンテナ１１４に提供され、インタロゲーション局に戻される（１２４）。ＥＥＰＲＯＭは、それが他のタイプの関連情報について再プログラミングされることが可能であることから、使用される。

メモリの内容は、メモリセル内に含まれる１か又は０（零）を検出するセンス増幅器１２８によって読み出される。そのようなＲＦＩＤシステムにおいて、電力は、保存されなければならない。高い読み出し電流と、速い読み出し時間とが、多くの電力消費を必要とし、好ましくないノイズを発生させる。

本明細書において、論理１は、よりプラスの電圧レベルと定義され、論理０は、よりプラスでない電圧レベルと定義されており、往々にして、正論理と呼ばれる。論理１／０の呼称が任意であることは周知であり、よりプラスでないレベルが論理１として判断される可能性があり、往々にして、負論理と呼ばれる。本発明は、たとえ言い回しが正論理にだけに言及していても、正論理の呼称と負論理の呼称との両方に対して適用する。

連邦通信委員会（ＦＣＣ）が放射を規制しているため、先行技術の設計は、狭い範囲において高い電力を提供するが、はるかに広い範囲のＦＣＣ規制に準拠するためにキャンセリング技法を用いる。適合可能な技法は、当該技術分野において既知であり、本明細書においてこれ以上説明されない。

米国特許第５，９９９，４５４号において、スミスが、フラッシュメモリのためのカレントモードのセンス増幅器を開示している。この特許の中で参照される、この特許及び他の先行技術のセンス増幅器は、高速動作用に設計されているため、高電力が供給される。そのような回路は、ノイズを発生させ、更には、ノイズの問題を受けやすく、ＲＦＩＤシステムにおいて見うけられない。
米国特許第５，９９９，４５４号明細書

ＲＦＩＤトランスポンダのメモリセルの内容を読み出している間、電力消費を最小化する必要がある。速い読み出し時間とそれと同時に生じる高い読み出し電流とを必要としないため、読み出し時間と電力消費との間のトレードオフが、より低いベースバンド周波数で動作しているＲＦＩＤトランスポンダにおいて行われることができる。より長い読み出し時間が、電力消費とノイズの発生とを低減する比較的低い読み出し電流を可能にする。

本発明は、低速で動作し、その結果としてほとんど電力を消費しないＲＦＩＤトランスポンダ内のセンス増幅器を読み出すためのシステムと方法とを提供する。

好適にはＭＯＳ型の第１のトランジスタが、メモリセルからの読み出し電流を受けて、１つの並列なトランジスタが、その読み出し電流のミラー（コピー）を、電荷格納コンデンサに提供する。リードサイクルの開始時点で、そのコンデンサは、まず最初に放電させられる。引き続いてミラーリングされた読み出し電流は、次いで、該コンデンサに導かれ、第１の電圧を生成するために、所与の期間にわたって集積（積分）される（該コンデンサは、逆バイアス接合ダイオードとすることができる）。

第１の電圧を、第２の電圧、すなわち中間基準電圧と比較するために、比較器回路が使用される。この基準電圧は、放電された電荷・格納コンデンサのレベル（画定されたレベル「０」）と、画定されたレベル「１」に対応する充電されたレベルとの間にあるように設定される。この第２の電圧、すなわち中間電圧を、実際の実施形態において、メモリトランジスタのオフ状態のリーク（漏れ）によって設定された電圧（０）と、１を表す充電されたレベルとの間のほぼ中間に設定することができる。

好適実施形態において、その中間電圧を設定するために、第２の基準メモリセルが使用される。その第２のメモリセルからの読み出し電流のミラー（コピー）は、比較器に対して入力される第２の電圧を形成する第２のコンデンサにおいて集積される。その中間基準電圧を設定するために、幾つかの方法を使用することができる。１つの方法は、常に導通してる基準メモリセルを利用するが、該メモリセルは、（例えば、２分の１のチャンネル幅を使用してか、又は代替として２倍のチャンネル長を使用して）通常のメモリセルの「強さ」か又はサイズ比率の、わずか何分の１かである。第２の方法は、フルサイズの常に導通する基準メモリセルを使用するが、カレントミラー回路内のＭＯＳトランジスタのサイズ比率を、基準電圧を中間値に低減するように調整する。

別の好適実施形態において、フルサイズのメモリセルか、又は標準的な第２及び第３のメモリセルを、フルサイズにされたカレントミラーと集積するコンデンサと共に使用することができる。この場合には、第２のメモリセルは、第３のメモリセルが常にローの電流を出力する間、常にハイの電流を出力するように構成される。該ハイの電流は、論理１を表しており、該ローの電流は、論理０を表している。第２のメモリセルと第３のメモリセルとからの２つの集積（積分）された電圧の平均をとることによって、メモリシステム内の１と０との間の中間点をたどる中間電圧が形成される。

好適実施形態において、メモリの内容を読み出すための期間は、１マイクロ秒未満から、１０マイクロ秒か又はそれよりも大きいマイクロ秒までの範囲とすることができる。

当業者であれば理解されるように、以下の詳細な説明は、例示的な実施形態、その図面、及び使用方法に参照が行われて進められるが、本発明は、これらの実施形態と使用方法とに限定されることが意図されない。むしろ、本発明は、広範囲にわたるものであり、添付の特許請求の範囲内の記載によってのみ画定されることが意図される。

本発明の以下の説明は、添付図面を参照する。

本発明は、無線周波数識別（ＲＦＩＤ）トランスポンダ内のメモリデバイスの論理状態を検出するための、カレント・モードのセンス増幅器を開示する。低いベースバンド周波数の時には、多くのＲＦＩＤシステムの典型は、その低いベースバンド周波数が用いられることで、比較的長い集積時間を可能にする。該比較的長い集積時間によって、メモリセルを読み出すために、極めて低い電流が使用できるようになる。そのような低い読み出し電流は、少ない電力消費と低ノイズとに寄与する。

図２は、本発明の好適実施形態の回路である。メモリセル２００の出力は、ビットが、メモリセルに一般にＥＥＰＲＯＭが使用される時には、典型的には、ドレイン（図示せず）である。セル２００は、そのようなデバイスにおいて共通なように、ＲＯＷ（セレクト）がアクティブとなることによって、且つ、ＣＧ（制御ゲート）がセルに対して入力されることによって、読み出される。ＲＥＳＥＴ信号を、特定のメモリタイプに依存するメモリセルと共に使用することができるか、又は使用することができない。本発明は、事実上、様々な制御呼称を有する全てのそのようなメモリデバイスに対して適用する。そのビット出力は、ＰＭＯＳ（Ｐ１）のドレイン及びゲートと、ＰＭＯＳ（Ｐ２）のゲートとに接続される。Ｐ１のドレインとゲートとが一緒に合わせて接続され、Ｐ１のソースが、電源Ｖｄｄに接続される。ＭＯＳデバイスのこの配線は、往々にして、ダイオード接続されたＭＯＳトランジスタと呼ばれる。ＰＭＯＳ（Ｐ２）は、Ｐ１のカレントミラーとして接続される。ここで、ドレイン電流Ｉ２は、Ｐ１とＰ２との相対的な強さに比例してＩ１を忠実に反映する（ミラーリングする）。一実施形態において、Ｐ１とＰ２とは、等しいサイズであり、従って、Ｉ２とＩ１とは等しい。Ｐ２のドレインは、集積するコンデンサＣ１のアノードに接続されて、Ｖ１を生成する。

引き続き図２を参照すると、Ｎ１は、ＲＥＳＥＴ２０２がハイの時にはＣ１を放電するように構成されたトランジスタである。ＲＥＳＥＴがローになる時には、Ｎ１はオフであり、Ｉ２は、Ｃ１を充電することが許される。

図３は、メモリセル２００がブロック２０４に接続された時の図２の回路を示す。ここで、集積するコンデンサＣ１からの電圧出力のＶ１は、比較器２０６の正（＋）の入力に接続される。多くの場合にほぼＶｄｄ／２と等しい基準電圧２０８が、負（−）の比較器入力に入力される。この基準電圧は、幾つかの用途において、他のメモリセルのための他の比較器に対する基準２０７の入力を形成することができる。比較器２０６は、一方の入力を他方と比較して、入力が他方のものよりも高いことを示す１つの出力を提供する。例えば、正の入力が、負の入力よりも高ければ、比較器の出力２１０は、ハイとなり、このことは典型的には論理１を示す。そのような比較器は、当該技術分野において周知である。比較器の入力における正（＋）と負（−）との識別子は、他の作用を示すこともできるが、本説明の場合には、（＋）入力が（−）入力を超えた時に、出力が正となる。

Ｃ１における電荷は、ＲＥＳＥＴパルスの後に続く、ある期間Ｔ１にわたるメモリセルの論理内容によって決定される。一好適実施形態において、メモリセル２００から論理１が読み出される場合には、電流Ｉ２は、Ｃ１を基準電圧を超えるレベルに充電することができ、それによって、比較器２０６の出力が、ロー状態からハイ状態へと切り替えられる。サンプリング・ゲート時間Ｔ１が終了する前に、Ｃ１にかかる電圧が、比較器２０６の閾値を横切る（基準電圧２０８を超える）場合には、比較器の出力２１０は、メモリセル内において１を示すハイに切り替わることになる。論理０が読み出される場合には、Ｃ１は、比較的、充電されていない状態のままとなり、比較器の出力は、ハイ状態にとどまることになる。一好適実施形態において、時間Ｔ１は、約５〜１０マイクロ秒である。Ｔ１が終了する時には、ＲＥＳＥＴがアサートされて、Ｃ１をクリアする。

比較器における改善された一実施形態は、充電コンデンサにかかる比較的ゆっくりと遷移する電圧に対するレスポンスを鋭くすることと、比較器のノイズ耐性を改善することとの両方のために、オプションでヒステリシスを備えることができる。当該技術分野において既知のように、ほぼ等しい入力を有する比較器は、発振する可能性があり、ヒステリシスの使用がそれを助長するが、これらの種類の問題を解消するための他の回路技法が、当該技術分野において知られている。

図４Ａは、図２の２つのメモリセルと２つのミラー回路２０４及び２０４’とを用いる。ここで、メモリセル２００と、ミラー回路２０４とが、ＲＦＩＤ情報ビットを表す。メモリセル２００’とミラー回路２０４’とが、比較器２０６に対する基準電圧２０８を生成するために配置される。メモリセル２００’が論理１に等しいハイの電流を常に出力するように、メモリセル２００’に対する入力２３０が構成される。この電流は、ミラーリングされて、２０４’ブロック内のコンデンサへと集積されて、比較器２０６の負の入力に対して基準電圧２０８（Ｖ２）を提供する。２０４内と２０４’内とにおけるＰＭＯＳトランジスタＰ１のコンダクタンスを制御するために、本明細書において説明されるように、相対的なサイズを制御することによって、２０４’内における集積される電流（Ｉ２）は、２０４内における集積される電流Ｉ２の何分の１かの所望の大きさに設定されることが可能である。比較器の負の端子における基準電圧２０８は、従って、比較器のトリップポイントを設定するように制御されることが可能である。典型的には、そのトリップポイントは、１と０との間の中間点を代表する値に設定される。

比較器のトリップポイントを設定するための代替の手段は、標準メモリブロックと同一のカレントミラーブロック２０４を使用することができる。すなわち、メモリセル２００’を除いて、全ての構成要素のサイズが等しい。この場合には、電流のスケーリングは、標準メモリセル２００よりも弱い、ダミーメモリセルを使用することによって、成し遂げられることができる。標準セル２００に対する該ダミーメモリセルのコンダクタンスの比率は、従って、所望の基準電圧に設定されることになる。

比較器のトリップポイント、中間電圧、すなわち基準電圧２０８を設定するための更に別の代替手段は、２つの標準ダミーメモリセルとミラー回路構成とを使用することである。図４Ｂは、２つの標準ダミーメモリセル２００’及び２００”と、標準カレントミラーブロック２０４’及び２０４”とをそれぞれ有するこの実施形態を示す。ここで２００’と２０４”とが、ローの電流に等しいＩ２を常に出力し、且つ、２００”と２０４”とが常にハイの電流を出力するように構成される。各ミラー回路からの集積するコンデンサからの出力が、一緒に合わせて結びつけられて（２２２）、各セルから個別に提供されることになるＶ１’とＶ２”との平均の電圧を効果的に形成する。この平均の電圧は、比較器２０８の基準入力に接続される。

図５と図６とは、＋３Ｖ電源の状態における、図３において示される本発明のセンス増幅器の動作を実行するためのパラメータのトレースである。３００ｎＡの読み出し電流が、メモリ・セルの「１」の電流として使用され、５ｎＡが、ダミー・セルの基準電圧に対して使用された。リセット信号は、集積するコンデンサを初期化する。図５において、セル２０４の集積するコンデンサＣ１にかかる電圧Ｖ１は、約１．８Ｖの閾値に到達し、その時点で、比較器の出力はハイとなる。この場合には、メモリセル内において、論理１を示す。一番上のトレースは、センス増幅器の電力消費を表す。図６は、同じ回路構成を示すが、ここでは０（零）がメモリセルから読み出されている。この場合には、Ｖ１は、約０ボルトのままとなり、電力消費は、ほぼ一定にとどまる。典型的な条件下の読み出しイベントの間に損失される平均の電力は、約３．４マイクロワットであり、３Ｖ供給の状態で１が読み出されている。

上述の実施形態は、本明細書において例として提示されていることと、その多くの改変及び代替が可能であることとが、理解されるべきである。従って、本発明は、本明細書内の添付の特許請求の範囲の記載によってのみ画定されるものとして広範囲にとらえられるべきである。

ＲＦＩＤシステムのシステムブロック図である。メモリの回路図であり、本発明のカレントモードのセンス増幅器の好適実施形態の第１の部分である。比較器が追加されている図２の回路のブロック図である。本発明の他の好適実施形態の概略ブロック図である。本発明の他の好適実施形態の概略ブロック図である。本発明の好適実施形態においてみられる電力信号と電圧信号との時間グラフである。本発明の好適実施形態においてみられる電力信号と電圧信号との時間グラフである。

Claims

ＲＦＩＤシステム内のトランスポンダ内におけるメモリセルの内容を読み出すためのセンス増幅器であって、
前記メモリセルからの読み出し電流を受けるための第１のトランジスタと、
前記読み出し電流をミラーリングするために配置された第２のトランジスタと、
前記ミラーリングされた読み出し電流を集積して、第１の電圧を提供するように構成されたコンデンサと、
ある期間の後に、前記コンデンサをリセットするための手段と、
第２の電圧と、
出力と、第１及び第２の入力とを画定する比較器
とを備え、
前記出力は、前記第１及び第２の入力における相対的な電圧レベルに応答し、
前記第１の入力は、前記第１の電圧に接続され、
前記第２の入力は、前記第２の電圧に接続され、
前記比較器の出力は、前記メモリセルの内容を決定する
ことからなる、センス増幅器。
前記第２の電圧は、第２のメモリセルの内容を読み出すことから得られる電圧信号である、請求項１に記載のセンス増幅器。
前記第２の電圧は、前記メモリセルから読み出される論理１と論理０との間の境界を画定するある閾値に対応する、請求項１に記載のセンス増幅器。
前記比較器の入力において、ヒステリシスを更に備える、請求項１に記載のセンス増幅器。
第２のメモリセルからの第２の読み出し電流を受けて、スケーリングし、及びミラーリングするための第２の２トランジスタ回路と、
前記ミラーリングされ且つスケーリングされた第２の読み出し電流を集積して、第２の電圧を提供するように構成された第２のコンデンサと、
前記期間の後に、前記第２の集積するコンデンサをリセットするための手段と、
前記第２の電圧を前記比較器の前記第２の入力に接続するための手段
とを更に備える、請求項１に記載のセンス増幅器。
第２のメモリセルからの第２の読み出し電流を受けてミラーリングするための第２の２トランジスタ回路と、
前記メモリセルからの前記読み出し電流をスケーリングするための手段と、
前記ミラーリングされ且つスケーリングされた第２の読み出し電流を集積して、第２の電圧を提供するように構成された第２のコンデンサと、
前記期間の後に、前記第２の集積するコンデンサをリセットするための手段と、
前記第２の電圧を前記比較器の前記第２の入力に接続するための手段
とを更に備える、請求項１に記載のセンス増幅器。
ローの読み出し電流を出力するように構成されたメモリセルから第２の読み出し電流を受けてミラーリングするための第２の２トランジスタ回路と、
前記ミラーリングされた第２の読み出し電流を集積して、第２の電圧を提供するように構成された第２のコンデンサと、
ハイの読み出し電流を出力するように構成されたメモリセルから第３の読み出し電流を受けてミラーリングするための第３の２トランジスタ回路と、
前記ミラーリングされた第３の読み出し電流を集積して、第３の電圧を提供するように構成された第３のコンデンサと、
前記期間の後に、前記第２の集積するコンデンサと前記第３の集積するコンデンサとをリセットするための手段と、
前記第２の電圧と前記第３の電圧とを一緒に合わせて平均化して、その平均化した電圧を前記比較器の前記第２の入力に接続するための手段
とを更に備える、請求項１に記載のセンス増幅器。
前記第２の電圧と前記第３の電圧とを平均化するための前記手段は、それらを一緒に合わせて接続するための手段である、請求項７に記載のセンス増幅器。
前記期間は、約１マイクロ秒よりも長い、請求項１に記載のセンス増幅器。
ＲＦＩＤシステム内のトランスポンダ内におけるメモリセルの内容を読み出すための方法であって、
前記メモリセルから読み出し電流を受けてミラーリングするステップと、
前記ミラーリングされた電流をコンデンサにおいて集積して、それにより、第１の電圧を提供するステップと、
ある期間の後に、前記コンデンサをリセットするステップと、
前記第１の電圧を第２の電圧と比較して、そこから出力を提供するステップ
とを含み、
前記出力は、前記メモリセルの論理内容を決定する
ことからなる、方法。
前記第２の電圧は、メモリセルの内容を読み出すことから得られる電圧であることからなる、請求項９に記載の方法。
前記第２の電圧は、前記メモリセルから読み出された論理１と論理０との間の境界を画定するある閾値に対応することからなる、請求項９に記載の方法。
前記比較するステップは、前記比較器のスイッチングに関連するヒステリシスを提供するステップを含むことからなる、請求項９に記載の方法。
第２のメモリセルから第２の読み出し電流を受けて、スケーリングし、及びミラーリングするステップと、
前記ミラーリングされた第２の読み出し電流を第２のコンデンサにおいて集積して、第２の電圧を提供するステップと、
前記期間の後に、前記第２の集積するコンデンサをリセットするステップと、
前記第２の電圧を、前記比較器における前記第２の入力に接続するステップ
とを更に含む、請求項９に記載の方法。
ローの読み出し電流を出力するように構成されたメモリセルから、第２の読み出し電流を受けてミラーリングするステップと、
前記ミラーリングされた第２の読み出し電流を第２のコンデンサにおいて集積して、第２の電圧を提供するステップと、
ハイの読み出し電流を出力するように構成されたメモリセルから、第３の読み出し電流を受けてミラーリングするステップと、
前記ミラーリングされた第３の読み出し電流を第３のコンデンサにおいて集積して、第３の電圧を提供するステップと、
前記期間の後に、前記第２の集積するコンデンサと前記第３の集積するコンデンサとをリセットするステップと、
前記第２の電圧と前記第３の電圧とを一緒に合わせて平均化して、その平均化した電圧を前記比較器の前記第２の入力に接続するステップ
とを更に含む、請求項９に記載の方法。
約１マイクロ秒よりも長くなるように前記期間を設定するステップを更に含む、請求項９に記載の方法。